KR0141817B1 - Arm-short protecting circuit - Google Patents
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Abstract
본 발명은 암 쇼트 보호장치에 관한 것으로서, 이는 외부의 노이즈나 신호 오동작에 의해 단상 인버터 회로에서 같은 암이 동시에 도통되어 발생되는 인버터회로의 소자 파괴를 배타적 논리합소자를 이용하여 방지하도록 한 것이다.The present invention relates to an arm short protection device, which prevents device destruction of an inverter circuit caused by the same arm conducting simultaneously in a single-phase inverter circuit due to external noise or signal malfunction by using an exclusive logic element.
이와같은 본 발명은 두 입력 전압을 배타적 논리합하여 출력하는 제1, 제2배타적 논리합수단과; 상기 제1, 제2배타적 논리합수단으로 부터 얻어진 서로 다른 전압과 그 전압을 일정시간 지연시켜 얻어진 전압을 논리화하여 출력하는 제1 내지 제4로직수단으로 이루어짐으로써 달성된다.As described above, the present invention includes first and second exclusive OR means for outputting an exclusive OR of two input voltages; It is achieved by the first to fourth logic means for logically outputting the different voltage obtained from the first and second exclusive logical sum means and the voltage obtained by delaying the voltage for a predetermined time.
Description
제1도는 종래 암 쇼트 보호장치의 회로도.1 is a circuit diagram of a conventional arm short protection device.
제2도는 제1도의 각부 입출력 파형도.2 is an input / output waveform diagram of each part of FIG.
제3도는 본 발명 암 쇼트 보호장치의 회로도.3 is a circuit diagram of the arm short protection device of the present invention.
제4도는 제3도의 각부 입출력 파형도.4 is an input / output waveform diagram of each part of FIG.
제5도는 본 발명을 적용한 인버터부의 구성도.5 is a block diagram of an inverter unit to which the present invention is applied.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200,201:제1, 제2입력단자 202,203:제1, 제2논리래치부200,201: first and second input terminals 202,203: first and second logical latches
204-207:제1-제4부 로직부 300:인버터회로부204-207: Part 1-4 Logic section 300: Inverter circuit section
본 발명은 암 쇼트(Arm-Short) 보호장치에 관한 것으로, 좀 더 상세하게는 외부의 노이즈나 신호 오동작에 의해 단상 인버터 회로에서 같은 암이 동시에 도통되어 발생되는 인버터회로의 소자 파괴를 방지하도록 하는 암 쇼트 보호장치에 관한 것이다.The present invention relates to an arm short protection device, and more particularly, to prevent device destruction of an inverter circuit generated by conducting the same arm at the same time in a single-phase inverter circuit due to external noise or signal malfunction. It relates to an arm short protection device.
종래의 암 쇼트 보호장치는 첨부된 도면 제1도에 도시된 바와같이, 제1입력단자(100)를 통해 입력되는 전압과 그 입력 전압을 일정시정수 동안 지연시킨 전압과를 각각 논리화하여 출력단자(Q0)(Q1)로 출력하는 제1, 제3로직부(102),(104)와; 제2입력단자(101)를 통해 입력되는 전압과 그 입력 전압을 일정시정수 동안 지연시킨 전압과를 논리화하여 출력단자로 상기 제1, 제3로직부(102)(104)와의 반전된 전압을 출력하는 제2, 제4로직부(103),(105)로 구성되어 있다.As shown in FIG. 1, the conventional arm short protection device outputs a logic of a voltage input through the first input terminal 100 and a voltage obtained by delaying the input voltage for a predetermined time constant. First and third logic parts 102 and 104 outputted to the terminals Q 0 and Q 1 ; The output terminal by logic of the voltage input through the second input terminal 101 and the voltage which delayed the input voltage for a predetermined time constant And second and fourth logic parts 103 and 105 for outputting an inverted voltage with the first and third logic parts 102 and 104.
상기에서 제1로직부(102)는 제1입력단자(100)를 저항(R1)과 콘덴서(C1)를 통해 제1논리곱소자(102a)의 타측 입력단자에 접속함과 아울러 그 접속점을 다이오드(D1)를 통해 제1입력단자(100) 및 제1논리곱소자(102a)의 일측 입력단자에 접속하여 구성하였다.In the above, the first logic part 102 connects the first input terminal 100 to the other input terminal of the first logical element 102a through the resistor R1 and the capacitor C1, and connects the connection point to the diode. The first input terminal 100 and one input terminal of the first logical multiplication device 102a are connected to each other via (D1).
그리고, 제2 내지 제4로직부(103 내지 105)도 상기 제1로직부(102)와 동일하게 구성되어 있다.The second to fourth logic parts 103 to 105 are also configured in the same manner as the first logic part 102.
이와같이 구성된 종래 암 쇼트 보호장치의 동작을 제2도의 파형도를 참조하여 설명하면 다음과 같다.The operation of the conventional arm short protection device configured as described above will be described with reference to the waveform diagram of FIG.
먼저, 제1입력단자(100)로 제2도의 (a)와 같이 고전위가 입력되고, 제2입력단자(101)로 제2도의 (b)와 같이 저전위가 입력되면, 상기 제1입력단자(100)로 입력된 고전위는 제1, 제3로직부(102)(104)의 제1논리곱소자(102a)와 제3논리곱소자(104a)의 일측 입력단자에 입력됨과 아울러 각각의 저항(R1),(R3) 및 콘덴서(C1),(C3)를 통해 일정시간 지연되어 제1, 제3논리곱소자(102a),(104a)의 타측 입력단자에 입력된다.First, when the high potential is input to the first input terminal 100 as shown in (a) of FIG. 2 and the low potential is input to the second input terminal 101 as shown in FIG. 2 (b), the first input is performed. The high potential input to the terminal 100 is input to one input terminal of the first logical element 102a and the third logical element 104a of the first and third logic units 102 and 104, respectively. Is delayed for a predetermined time through the resistors R1, R3, and capacitors C1, C3, and is input to the other input terminals of the first and third logical elements 102a, 104a.
한편, 제2입력단자(101)를 통해 입력된 저전위는 제2, 제4로직부(103)(105)의 제2논리곱소자(103a)와 제4논리곱소자(105a)의 일측 입력단자에 입력됨과 아울러 각각의 저항(R2),(R4) 및 콘덴서(C2),(C4)를 통해 일정시간 지연되어 제2, 제4논리곱소자(103a),(105a)의 타측 입력단자에 입력된다.On the other hand, the low potential input through the second input terminal 101 inputs one side of the second logical element 103a and the fourth logical element 105a of the second and fourth logic units 103 and 105. In addition to being input to the terminal, the respective resistors R2, R4, and capacitors C2, C4 are delayed for a predetermined time to the other input terminals of the second and fourth logical elements 103a and 105a. Is entered.
이에따라 상기 제1, 제3로직부(102)(104)의 제1, 제3논리곱소자(102a)(104a)는 입력된 두 고전위를 논리곱하여, 제2도의 (c)와 같이 그의 출력단자(Q0),(Q1)로 고전위를 출력하게 되고, 제2, 제4로직부(103),(105)의 제2, 제4논리곱소자(103a),(105a)는 입력된 두 저전위를 논리곱하여, 제2도의 (d)와 같이 그의 출력단자로 저전위를 출력하게 된다.Accordingly, the first and third logical elements 102a and 104a of the first and third logic units 102 and 104 logically multiply two input high potentials, and output the same as shown in FIG. The high potential is output to the terminals Q 0 and Q 1 , and the second and fourth logical products 103a and 105a of the second and fourth logic units 103 and 105 are input. Multiplying the two low potentials, and their output terminals as shown in Will output low potential.
그리고, 반대로 제1입력단자(100)로 저전위가 입력되고 제2입력단자(101)로 고전위가 입력되면, 상기와는 반대로 제2, 제4로직부(103),(105)의 제2, 제4논리곱소자(103a),(105a)의 출력단자에서 고전위가 출력되고, 제1, 제3로직부(102),(104)의 제1, 제3논리곱소자(102a),(104a)의 출력단자(Q0),(Q1)에서는 저전위가 출력된다.On the contrary, when the low potential is input to the first input terminal 100 and the high potential is input to the second input terminal 101, the second and fourth logic portions 103 and 105 are formed on the contrary. 2, fourth logical output device 103a, 105a output terminal At the output terminals Q 0 and Q 1 of the first and third logical units 102a and 104a of the first and third logic units 102 and 104. Low potential is output.
또한 제1, 제2입력단자(100)(101)로 모두 고전위가 입력되면 제1 내지 제4논리곱소자(102a 내지 105a)의 출력이 모두 고전위로 되어 오동작을 일으키게 된다.In addition, when high potentials are input to both the first and second input terminals 100 and 101, the outputs of the first to fourth logical products 102a to 105a are all high potentials, thereby causing a malfunction.
반대로 제1, 제2입력단자(100)(101)로 모두 저전위가 입력되면 제1 내지 제4논리곱소자(102a 내지 105a)의 출력이 모두 저전위가 된다.On the contrary, when the low potential is input to both the first and second input terminals 100 and 101, the outputs of the first to fourth logical elements 102a to 105a are all low potential.
그리고, 제1입력단자(100)로 고전위가 입력되고 제2입력단자(101)로 제2도의 (b)에서와 같이 노이즈가 발새오디면 제1 내지 제4논리곱소자(102a 내지 105a)의 출력단자에서는 제2도의 (c)(d)에서와 같이 노이즈가 발생하게 된다.Then, when high potential is input to the first input terminal 100 and noise is introduced to the second input terminal 101 as shown in (b) of FIG. 2, the first to fourth logical product elements 102a to 105a. Noise is generated at the output terminal of as shown in (c) (d) of FIG.
이와같이 제1, 제2입력단자로 저전위가 입력될때는 출력신호가 나오지 않게 되고, 노이즈나 신호 이상에 의해서 출력과 출력이 동시에 고전위로 되는 경우에는 암 쇼트가 발생되어 인버터회로의 소자가 파괴되는 문제점이 있었다.As such, when the low potential is input to the first and second input terminals, the output signal does not come out and is output due to noise or signal abnormality. And output At the same time, when the electric potential becomes high, there is a problem in that an arm short occurs and the device of the inverter circuit is destroyed.
따라서, 본 발명의 목적은 이와같은 종래의 문제점을 감안하여, 외부의 노이즈나 신호 오동작에 의해 단상 인버터 회로에서 같은 암이 동시에 도통되어 발생되는 인버터회로의 소자 파괴를 배타적 논리합소자를 이용하여 방지하도록 하는 암 쇼트 보호장치를 제공함에 있는 것으로, 이와같은 목적을 갖는 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Accordingly, it is an object of the present invention, in view of such a conventional problem, to prevent element destruction of the inverter circuit caused by conduction of the same arm at the same time in the single-phase inverter circuit due to external noise or signal malfunction by using an exclusive logic element. It is to provide an arm short protection device to be described in detail based on the accompanying drawings of the present invention having such a purpose as follows.
제3도는 본 발명 암 쇼트 보호장치의 회로도로서, 이에 도시한 바와같이 제1, 제2입력단자(200)(201)로 부터 각각 입력된 신호레벨이 서로 다를때 그 신호레벨을 각기 래치하여 출력하는 제1논리 래치부(202)와; 상기 제1, 제2입력단자(200)(201)로 부터 각가 입력된 신호레벨이 서로 다를 때 그 신호레벨을 각각 래치하여 출력하는 제2논리 래치부(203)와; 상기 제1, 제2논리 래치부(202)(203)로 부터 래치되어 출력되는 각 신호와 그 신호를 각기 일정시간 지연시킨 신호를 각기 논리곱하여 출력단자 에 인버터 구동신호로 각각 레벨이 다른 전압을 출력하는 제1 내지 제4로직부(204 내지 207)로 구성한다.3 is a circuit diagram of the arm short protection device of the present invention. As shown in FIG. 3, when the signal levels input from the first and second input terminals 200 and 201 are different from each other, the signal levels are latched and output. A first logical latch unit 202; A second logic latch unit 203 for latching and outputting the signal levels when the signal levels input from the first and second input terminals 200 and 201 are different from each other; Output terminals by logically multiplying the signals latched and output from the first and second logical latch units 202 and 203 and the signals delayed by the signals for a predetermined time. The first to fourth logic units 204 to 207 each output a voltage having a different level as the inverter drive signal.
상기에서 제1논리 래치부(202)는 제1, 제2입력단자(200)(201)를 각각 제1, 제2논리곱소자(202a)(202b)의 일측 입력단자에 접속하고 그 제1논리곱소자(202a)의 출력을 제1로직부(204)의 입력에 접속함과 아울러 제1인버터(202c)를 통해 상기 제2논리곱소자(202b)의 타측 입력단자에 접속하고, 상기 제2논리곱소자(202b)의 출력을 제2로직부(205) 입력에 접속함과 아울러 제2인버터(202d)를 통해 제1논리곱소자(202a)의 타측 입력단자에 접속하여 구성한다.In the above, the first logic latch unit 202 connects the first and second input terminals 200 and 201 to one input terminal of the first and second logical element 202a and 202b, respectively. The output of the logical AND element 202a is connected to the input of the first logic unit 204, and is connected to the other input terminal of the second logical AND element 202b through the first inverter 202c. The output of the second logical element 202b is connected to the input of the second logic unit 205 and is connected to the other input terminal of the first logical element 202a through the second inverter 202d.
상기 제2논리 래치부(203)는 상기 제1논리 래치부(202)와 동일하게 구성한다.The second logical latch unit 203 is configured in the same manner as the first logical latch unit 202.
그리고, 제1 내지 제4로직부(204 내지 207)는 종래의 기술과 동일하므로 이를 생략한다.In addition, since the first to fourth logic parts 204 to 207 are the same as in the related art, the description thereof will be omitted.
이와같이 구성된 본 발명의 작용 효과를 제3도 및 제4도를 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to Figure 3 and Figure 4 the effect of the present invention configured as described above.
먼저, 제1입력단자(200)로 제4도의 (a)에서와 같이 고전위가 입력되고, 제2입력단자(201)로 제4도의 (b)와 같이 저전위가 입력되어, 각각 제1, 제2논리 래치부(202)(203)의 제1 내지 제4논리곱소자(202a)(202b),(203a)(203b)에 입력되면, 제2, 제4논리곱소자(202b)(203b)는 제2입력단자(201)에서 입력된 저전위에 의해 저전위를 출력하여 제2, 제4로직부(205)(207)에 입력함과 아울러 제2, 제4인버터(202d)(203d)를 통해 고전위로 반전하여 제1, 제3논리곱소자(202a)(203a)의 타측 입력단자에 입력하게 된다.First, a high potential is input to the first input terminal 200 as shown in FIG. 4A, and a low potential is input to the second input terminal 201 as shown in FIG. 4B, respectively. And second and fourth logical product elements 202b and 203b when input to the first to fourth logical product elements 202a, 202b, and 203a and 203b of the second logical latch unit 202 and 203, respectively. 203b outputs a low potential by the low potential input from the second input terminal 201 and inputs it to the second and fourth logic units 205 and 207, as well as the second and fourth inverters 202d and 203d. Inverting to a high potential through the () to input to the other input terminal of the first, third logical element (202a) (203a).
따라서, 이때 상기 제1, 제3논리곱소자(202a)(203a)는 고전위를 출력하여, 제1, 제3로직부(204)(206)에 입력하게 된다.Accordingly, at this time, the first and third logical multiplication elements 202a and 203a output high potentials and are input to the first and third logic units 204 and 206.
이에따라, 상기 제1, 제3로직부(204)(206)의 제5, 제7논리곱소자(204a)(206a)는 입력된 고전위와 저항(R1),(R3) 및 콘덴서(C1),(C3)를 통해 지연된 고전위를 논리곱하여 그의 출력단자(Q0)(Q1)로 제4도의 (c)와 같이 고전위를 출력하게 되고, 제2, 제4로직부(205)(207)의 제6, 제8논리곱소자(205a)(207a)는 제2, 제4논리곱소자(202b)(203b)에서 출력되는 저전위에 의해 제4도의 (d)와 같이 그의 출력단자로 저전위를 출력하게 된다.Accordingly, the fifth and seventh logical elements 204a and 206a of the first and third logic units 204 and 206 are inputted with high potentials and resistors R1, R3, capacitor C1, By multiplying the delayed high potential through (C3) and outputs the high potential to its output terminal (Q 0 ) (Q 1 ) as shown in (c) of FIG. 4, the second, fourth logic portion 205 (207) Of the sixth and eighth logical elements 205a and 207a are respectively output terminals as shown in (d) of FIG. 4 due to the low potential output from the second and fourth logical element 202b and 203b. Will output low potential.
반대로, 상기 제1입력단자(200)에 저전위가, 제2입력단자(201)에 고전위가 입력되어 제1, 제2논리 래치부(202)(203)의 제1 내지 제4논리곱소자(202a)(202b),(203a)(203b)의 일측 입력단자에 입력되면, 전술한 바와같은 방법으로 제1, 제3로직부(204)(206)의 출력단자(Q0)(Q1)에서는 저전위가 출력되고, 제2, 제4로직부(205)(207)의 출력단자에서는 고전위가 출력된다.On the contrary, a low potential is input to the first input terminal 200 and a high potential is input to the second input terminal 201 so that the first to fourth logical products of the first and second logical latch units 202 and 203 are provided. When input to one input terminal of the elements 202a, 202b, and 203a and 203b, the output terminals Q 0 and Q of the first and third logic units 204 and 206 in the same manner as described above. 1 ) low potential is output, and output terminals of the second and fourth logic units 205 and 207 Outputs a high potential.
한편, 제1, 제2입력단자(200)(201)에 모두 저전위가 입력되고, 이때 제1, 제3논리곱소자(202a)(203a)의 출력을 고전위로 설정하였을 경우 제2, 제4논리곱소자(202b)(203b)의 출력은 모두 저전위가 되어 제2, 제4인버터(202c)(203c)를 통해 고전위로 제1, 제3논리곱소자(202a)(203a)의 타측 입력단자로 입력되거나, 이때 제1입력단자(200)의 입력 전압이 저전위 이므로 제1, 제3논리곱소자(202a)(203a)의 출력은 저전위가 된다.On the other hand, a low potential is input to both the first and second input terminals 200 and 201, and at this time, when the outputs of the first and third logical elements 202a and 203a are set to high potential, The outputs of the four logical elements 202b and 203b all become low potentials, and the other sides of the first and third logical elements 202a and 203a at high potential through the second and fourth inverters 202c and 203c. The input voltage is input to the input terminal, or the output voltage of the first and third logical elements 202a and 203a becomes low potential because the input voltage of the first input terminal 200 is low potential.
따라서, 제1 내지 제4로직부(204-270)는 모두 저전위를 출력하게 된다.Therefore, all of the first to fourth logic parts 204 to 270 output low potentials.
반대로, 제1, 제2입력단자(200)로 모두 고전위가 입력될 경우에는 전술한 바와같은 방법으로 제1 내지 제4로직부(204-207)는 모두 저전위를 출력하게 된다.On the contrary, when high potentials are input to both the first and second input terminals 200, the first to fourth logic units 204 to 207 output low potentials in the same manner as described above.
이와같이 제1, 제2입력단자(200)(201)에 서로 다른 신호가 입력되었을때 제1, 제2논리곱소자(202a)(202b)와 제3, 제4논리곱소자(203a)(203b)의 출력은 서로 다른 상태의 출력을 발생하게 되고, 제5, 제6논리곱소자(204a)(205a)와 제7, 제8논리곱소자(206a)(207a)에 직렬 접속된 저항(R1)(R2),(R3)(R4)과 콘덴서(C1)(C2), (C3)(C4)를 거친 다른 전압과 논리곱되어 전술한 바와같이 최종 출력을 얻을 수 있다.Thus, when different signals are input to the first and second input terminals 200 and 201, the first and second logical element 202a and 202b and the third and fourth logical element 203a and 203b are provided. ) Outputs different states, and resistor R1 connected in series to the fifth and sixth logical elements 204a and 205a and the seventh and eighth logical elements 206a and 207a. R2, R3, R4 and other voltages passed through capacitors C1, C2, and C3, C4 can be logically multiplied to obtain the final output as described above.
이와같은 본 발명을 제5도와 같은 인버터 회로에 적용시키게되면, 즉, 상기 제1 내지 제4로직부(204 내지 207)의 출력단자 를 인버터 회로부(300)의 제1 내지 제4스위칭소자(TR1 내지 TR4)의 제어단자, 즉 베이스에 접속하게 되면 제1, 제2스위칭소자(TR1)(TR2) 또는 제3, 제4스위칭소자(TR3)(TR4)가 동시에 턴-온되는 일이 발생되지 않아 그 스위칭소자가 보호된다.When the present invention is applied to the inverter circuit as shown in FIG. 5, that is, the output terminals of the first to fourth logic units 204 to 207 are shown. Is connected to the control terminals of the first to fourth switching elements TR1 to TR4 of the inverter circuit unit 300, that is, the base, the first and second switching elements TR1 and TR2 or the third and fourth switching elements. It is not possible to simultaneously turn on the (TR3) and (TR4) so that the switching element is protected.
이상에서 상세히 설명한 바와같이, 본 발명에 따르면 논리곱소자와 인버터 게이트를 이용하여 두 입력신호가 어떠한 경우로 입력되더라도 출력이 모두 고전위로 되는 경우는 발생되지 않으므로 암 쇼트가 방지되는 효과가 있다.As described in detail above, according to the present invention, even if two input signals are input in any case by using a logical multiplication device and an inverter gate, the output is not generated at high potential.
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Cited By (1)
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