KR0139175B1 - Sync separation and field detection circuit and method in hdtv - Google Patents
Sync separation and field detection circuit and method in hdtvInfo
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- KR0139175B1 KR0139175B1 KR1019930014419A KR930014419A KR0139175B1 KR 0139175 B1 KR0139175 B1 KR 0139175B1 KR 1019930014419 A KR1019930014419 A KR 1019930014419A KR 930014419 A KR930014419 A KR 930014419A KR 0139175 B1 KR0139175 B1 KR 0139175B1
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Abstract
본 발명은 1050라인 또는 1250라인 비월 주사 방식의 고화질 텔레비젼용 복합 동기 신호에서 수평 동기 신호와 수직 동기 신호를 분리해내고 빠르고 정확하게 필드 구분을 위한 신호를 검출하도록 한 고화질 텔레비젼용 동기 신호 분리 및 필드 검출 회로와 그 방법에 관한 것이다. 이러한 본 발명은 복합 동기 신호중에서 부극성 신호와 정극성 신호만을 각각 증폭시키는 제1, 제2증폭부를 구비하여 수직 동기 신호와 수평 동기 신호를 분리하고, 짝수 필드 시작 신호에 따라 리세트되어 수평 동기 신호를 계수하는 카운터와, 카운터로부터 사전 설정된 값이 입력되면 카운터를 디스에이블시키고 필드를 구분하기 위한 신호를 출력하는 논리소자를 포함하여 필드검출 회로를 구성하게 된다.The present invention is to separate the horizontal sync signal and the vertical sync signal from the 1050- or 1250-line interlaced composite sync signal and to detect a signal for fast and accurate field separation. It relates to a circuit and a method thereof. The present invention includes first and second amplifiers for amplifying only the negative signal and the positive signal of the composite synchronization signal, respectively, to separate the vertical synchronization signal and the horizontal synchronization signal, and to reset the horizontal synchronization signal according to the even field start signal. The field detection circuit is configured to include a counter for counting signals and a logic element for disabling the counter and outputting a signal for distinguishing fields when a preset value is input from the counter.
Description
제1도는 일반적인 NTSC방식 복합 동기 신호 파형도.1 is a general NTSC composite synchronous signal waveform diagram.
제2도는 1050라인 비월 주사 방식의 고화질 텔레비젼용 복합 동기 신호 파형도.2 is a composite synchronous signal waveform diagram for a 1050-line interlaced scanning high definition television.
제3도는 1250라인 비월 주사 방식의 고화질 텔레비젼용 복합 동기 신호 파형도.3 is a composite synchronous signal waveform diagram for a 1250-line interlaced scanning high definition television.
제4도는 본 발명의 고화질 텔레비젼용 동기 신호 분리 회로도.4 is a synchronous signal separation circuit diagram for a high definition television according to the present invention;
제5도는 제4도에서 제1, 제2증폭부의 동작을 설명하기 위한 인버터의 증폭기로의 활용예로서, (가)는 회로도, (나)는 전달 특성 그래프 및 입출력 신호 파형도.5 is an application example of an inverter to an amplifier for explaining the operation of the first and second amplifiers in FIG. 4, (a) a circuit diagram, and (b) a transfer characteristic graph and an input / output signal waveform diagram.
제6도는 본 발명의 고화질 텔레비젼용 필드 검출회로도.6 is a field detection circuit diagram for a high definition television according to the present invention;
제7도는 제4도 및 제6도의 각부 입출력 파형도.7 is a waveform diagram of each part of FIGS. 4 and 6;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10: 제1증폭부20: 제2증폭부10: first amplifier 20: second amplifier
30: 카운터INVI-INV6: 인버터30: Counter INVI-INV6: Inverter
NAND1-NAND3: 낸드 게이트NAND1-NAND3: NAND Gate
본 발명은 1050라인 2:1 비월(interlace) 주사방식, 1250라인 2:1 비월주사 방식의 고화질 텔레비젼(HD-TV)용 복합 동기 신호에서 수평 동기 신호와 수직 동기 신호를 분리해내고 빠르고 정확하게 필드 구분을 위한 신호를 검출하도록 한 고화질 텔레비젼용 동기신호 분리 및 필드 검출회로와 그 방법에 관한 것이다.The present invention separates the horizontal and vertical sync signals from a composite sync signal for high-definition television (HD-TV) with a 1050-line 2: 1 interlace scan and a 1250-line 2: 1 interlace scan. The present invention relates to a synchronization signal separation and field detection circuit for a high-definition television that detects a signal for classification and a method thereof.
일반적으로 525라인 2:1 비월 주사 방식(NTSC)의 텔레비젼 신호나 625라인 2:1 비월 주사 방식(SECAM, PAL)의 텔레비젼 신호등은 프레임당 라인수가 홀수이므로 수직 동기 신호를 262.5라인 주기 또는 312.5라인 주기마다 섞어서 복합 동기 신호를 만들었다.In general, 525-line 2: 1 interlaced (NTSC) television signals or 625-line 2: 1 interlaced (SECAM, PAL) television signals have an odd number of lines per frame. Each cycle produces a composite sync signal.
이때 수평 동기 신호와 수직 동기 신호는 모두 2치(0,1) 동기 신호이다. 이러한 복합 동기 신호에서 수평 동기 신호와 수직 동기 신호를 분리해 내는 방법은 다음과 같다.At this time, both the horizontal synchronizing signal and the vertical synchronizing signal are binary (0,1) synchronizing signals. The horizontal sync signal and the vertical sync signal are separated from the complex sync signal as follows.
복합 동기 신호를 미분 회로에 가하여 미분 회로를 통과하면 수평 동기 신호를 분리해 낼 수 있고, 복합 동기 신호가 적분 회로를 통과하면 수직 동기 신호를 분리해 낼 수 있다.When the composite synchronization signal is applied to the differential circuit and passes through the differential circuit, the horizontal synchronization signal can be separated, and when the composite synchronization signal passes through the integration circuit, the vertical synchronization signal can be separated.
그런데 수평 동기 신호와 수직 동기 신호가 겹쳐 있는 부분에서는 수평 동기 신호가 없어지게 되므로 제1도에 도시된 바와 같이 수직 동기 신호와 상기 수직 동기 신호의 전후 각 3H 기간동안에는 등화 펄스를 넣어 수평 동기 신호를 망실하지 않도록 하고 있다.However, the horizontal synchronizing signal disappears in the portion where the horizontal synchronizing signal overlaps with the vertical synchronizing signal. As shown in FIG. 1, an equalization pulse is applied to the horizontal synchronizing signal during each 3H period before and after the vertical synchronizing signal and the vertical synchronizing signal. Do not lose.
그러므로 복합 동기 신호에서 분리된 수평 동기 신호에는 수평(H) 주기의 펄스 뿐만 아니라, 동화 펄스에 의한 수평 반(H/2) 주기의 펄스도 들어 있게 된다.Therefore, the horizontal synchronizing signal separated from the composite synchronizing signal includes not only a pulse of a horizontal (H) period but also a pulse of a horizontal half (H / 2) period by a moving picture pulse.
텔레비젼 수상기에는 분리된 수평 동기 신호를 입력으로 하는 위상 동기 루프(PLL) 회로가 구성되어 있는데, 등화 펄스가 있는 신호 구간에서는 위상 동기 루프 회로가 불안정해지는 문제점이 있었다.The television receiver is configured with a phase locked loop (PLL) circuit which inputs a separate horizontal sync signal. However, there is a problem that the phase locked loop circuit becomes unstable in a signal section in which an equalization pulse is present.
또한, 픽쳐 인 픽쳐(PIP) 회로등과 같이 홀수 필드와 짝수 필드로 구분되어 있는 프레임 단위의 화상을 처리하는 장치에서는 필드를 구분해 주는 신호를 검출하는 회로가 필요하며, 상기 필드 검출 회로는 여러가지 형태로 구성된다.In addition, in an apparatus for processing an image in a frame unit divided into odd and even fields, such as a picture-in-picture (PIP) circuit, a circuit for detecting a signal for dividing a field is required. Form.
그런데 고화질 텔레비젼이란 개념이 생겨나고, 미국이나 유럽에서는 상기 고화질 텔레비젼의 신호 포맷을 선정하는데 있어서, 현재의 NTSC 방식, PAL방식등의 신호원과 호환성을 고려하여 1050라인(525×2) 비월 주사 방식(제2도 참조), 1250라인(625×2) 비월주사 방식(제3도 참조)을 채용하고 있는 추세이다.However, the concept of high-definition television has emerged. In the United States and Europe, in selecting a signal format of the high-definition television, the 1050-line (525 × 2) interlaced scanning method is considered in consideration of compatibility with current signal sources such as NTSC and PAL. (See FIG. 2), the 1250-line (625x2) interlaced scanning method (refer to FIG. 3) is a trend.
상기 고화질 텔레비젼 신호의 동기 신호는 다음과 같은 몇가지 특징이 있다.The synchronization signal of the high definition television signal has several characteristics as follows.
(1) 3치(-,0,+) 동기 신호를 사용하고 있다.(1) A tri-level (-, 0, +) sync signal is used.
(2) 수직 동기 신호의 폭이 적다(2) the width of the vertical synchronization signal is small
(3) 한 프레임을 구성하는 라인의 수가 짝수이어서 홀수 필드와 짝수 필드에 할당되는 라인수가 다르다.(3) Since the number of lines constituting one frame is even, the number of lines allocated to the odd field and the even field is different.
1050라인 포맷(524.5라인, 525.5라인)1050 line format (524.5 lines, 525.5 lines)
1250라인 포맷(624.5라인,625.5라인)1250 line format (624.5 lines, 625.5 lines)
(4) 필드에 따라 라인수는 다르지만 수직 동기 신호는 525라인 또는 625라인 주기로 들어 있다.(4) Although the number of lines varies depending on the field, the vertical synchronization signal is contained in a period of 525 lines or 625 lines.
그러므로 전술된 바와 같이 일반 텔레비젼 신호와는 다른 특징을 가지는 고화질 텔레비젼용 복합 동기 신호에서 수평 동기 신호와 수직 동기 신호를 분리해내고, 필드를 검출해 내는데는 종래와 다른 새로운 회로가 필요하다는 문제점이 생긴다.Therefore, as described above, a problem arises in that a new circuit different from the conventional one is required to separate the horizontal sync signal and the vertical sync signal from the composite sync signal for high-definition television having a different characteristic from the general television signal, and to detect the field.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고화질 텔레비젼용 복합 동기 신호에서 레벨차를 이용하여 수평 동기 신호와 수직 동기 신호를 각각 분리해내는 고화질 텔레비젼용 동기신호 분리 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and an object of the present invention is to isolate a synchronization signal for a high definition television, which separates a horizontal synchronization signal and a vertical synchronization signal using a level difference in a composite synchronization signal for a high definition television. To provide a circuit.
본 발명의 다른 목적은 검출된 짝수 필드 시작 신호와 수평 동기 신호를 이용하여 빠르고 정확하게 필드를 구분하기 위한 신호를 얻을 수 있도록 한 고화질 텔레비젼용 필드 검출 회로와 그 방법을 제공하는데 있다.Another object of the present invention is to provide a field detection circuit and a method for a high-definition television which can obtain a signal for quickly and accurately classifying a field using the detected even field start signal and the horizontal synchronizing signal.
이와 같은 본 발명의 목적은 복합 동기 신호중에서 일정 레벨 이하의 부극성 신호만을 반전 증폭 및 필터링하여 출력하는 제1증폭수단과; 제1증폭 수단의 출력 신호를 반전시켜 수직 동기 신호를 반전된 상태로 출력하는 제1반전 수단과; 복합 동기 신호중에서 일정 레벨 이상의 정극성 신호만을 반전 증폭하여 출력하는 제2증폭 수단과; 제2증폭 수단의 출력 신호를 반전시켜 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호를 출력하는 제2반전 수단과; 제1반전 수단에서 출력된 수직 동기 신호와 제2반전 수단의 출력 신호를 부정 논리곱하여 수평 동기 신호를 반전된 상태로 출력하는 논리소자에 의하여 달성된다.An object of the present invention as described above comprises: first amplifying means for inverting, amplifying and filtering only a negative signal having a predetermined level or less in a composite synchronization signal; First inverting means for inverting the output signal of the first amplifying means and outputting the vertical synchronizing signal in an inverted state; Second amplifying means for inverting and amplifying only a positive signal of a predetermined level or more among the composite synchronization signals; Second inverting means for inverting an output signal of the second amplifying means and outputting a signal including a horizontal synchronizing signal and an even field start signal; This is achieved by a logic element that negatively multiplies the vertical synchronizing signal output from the first inverting means and the output signal of the second inverting means and outputs the horizontal synchronizing signal in an inverted state.
본 발명의 다른 목적은 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호 및 수직 동기 신호를 부정 논리곱하여 짝수 필드 시작 신호를 출력하는 제1논리소자와; 제1논리소자에서 출력된 짝수 필드 시작 신호에 따라 리세트되어 수평 동기 신호를 계수하는 카운터와; 카운터의 출력 신호들을 부정 논리곱하여 사전 설정된 값이 입력되면 카운터를 디스에이블시키고 필드를 구분하기 위한 신호를 출력하는 제2논리소자에 의하여 달성된다.Another object of the present invention is to provide a first logic element which outputs an even field start signal by a negative AND of a signal including a horizontal sync signal, an even field start signal, and a vertical sync signal; A counter which is reset according to an even field start signal output from the first logical element and counts a horizontal synchronization signal; When a preset value is input by negating the output signals of the counter and inputting a preset value, this is achieved by a second logic element that disables the counter and outputs a signal for classifying the fields.
이하, 첨부된 제4도 내지 제7도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 through 7.
제4도는 본 발명의 고화질 텔레비젼용 동기 신호 분리 회로도이다.4 is a synchronous signal separation circuit diagram for a high definition television according to the present invention.
이에 도시된 바와 같이, 수직 동기 신호 분리 회로는 콘덴서(C1)와 저항(R1)으로 이루어진 입력단을 통해 입력된 복합 동기 신호중에서 일정 레벨 이하의 부(-)극성 신호만을 반전 증폭 및 필터링하여 출력하는 제1중폭부(10)와, 제1증폭부(10)의 출력 신호를 반전시켜 반전 수직 동기 신호(A)를 출력하는 인버터(INV3)로 구성되어 있다.As shown in the drawing, the vertical synchronizing signal separation circuit inverts, amplifies, filters, and outputs only the negative signal having a predetermined level or less among the composite synchronizing signals input through the input terminal consisting of the capacitor C1 and the resistor R1. And an inverter INV3 for inverting the output signal of the first amplifier 10 and outputting the inverted vertical synchronizing signal A. FIG.
여기서, 제1증폭부(10)는 입력단에 연결된 콘덴서(C2)와, 콘덴서(C2)의 후단에서 증폭기로 동작하는 인버터(INV1)와, 인버터(INV1)의 입력단 및 출력단으로부터 궤환 연결되어 증폭률을 설정하는 저항(R2)(R3), 인버터(INV1)의 입력단과 직류 전원(Vcc) 사이에 연결되어 동작점을 결정하는 저항(R4)과, 인버터(INV1)에 궤환 연결되어 신호를 저역 통과 필터링하는 콘덴서(C3)로 구성된다.Here, the first amplifier 10 is connected to the condenser C2 connected to the input terminal, the inverter INV1 acting as an amplifier at the rear end of the condenser C2, and feedback from the input terminal and the output terminal of the inverter INV1 to increase the amplification factor. The resistors R2 and R3, which are set between the input terminal of the inverter INV1 and the DC power supply Vcc and determine the operating point, are fed back to the inverter INV1 and low-pass filtering the signal. It consists of the capacitor | condenser C3.
그리고 수평 동기 신호 분리 회로는 상기 입력단을 통해 입력된 복합 동기 신호중에서 일정 레벨 이상의 정(+)극성 신호만을 반전 증폭하여 출력하는 제2증폭부(20)와, 제2증폭부(20)의 출력 신호를 반전시켜 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호(B)를 출력하는 제2인버터(INV4)와, 제1인버터(INV3)에서 출력된 반전 수직 동기 신호(A)와 제2인버터(INV4)의 출력 신호를 부정 논리곱하여 반전 수평 동기 신호(C)를 출력하는 낸드 게이트(NAND1)로 구성되어 있다.In addition, the horizontal synchronization signal separation circuit outputs the second amplifier 20 and the second amplifier 20 which inverts and outputs only positive (+) polar signals of a predetermined level or more among the composite synchronization signals inputted through the input terminal. A second inverter INV4 for inverting the signal and outputting a signal B including a horizontal sync signal and an even field start signal, and an inverted vertical sync signal A and a second inverter output from the first inverter INV3 The NAND gate NAND1 outputs an inverted horizontal synchronizing signal C by performing an AND logic on the output signal of INV4.
여기서, 제2증폭부(20)는 입력단에 연결된 콘덴서(C4)와, 콘덴서(C4)의 후단에서 증폭기로 동작하는 인버터(INV2)와, 인버터(INV2)의 입력단 및 출력단으로부터 궤환 연결되어 증폭률을 설정하는 저항(R5)(R6)과, 인버터(INV2)의 입력단과 접지 사이에 연결되어 동작점을 결정하는 저항(R7)으로 구성된다.Here, the second amplifier 20 is connected to the condenser C4 connected to the input terminal, the inverter INV2 acting as an amplifier at the rear end of the condenser C4, and feedback from the input terminal and the output terminal of the inverter INV2, thereby increasing the amplification factor. A resistor R5 and R6 to be set and a resistor R7 connected between the input terminal of the inverter INV2 and ground to determine an operating point.
상기와 같이 구성된 수직/수평 동기 신호 분리 회로의 동작을 제7도의 파형도에 의거하여 설명한다.The operation of the vertical / horizontal sync signal separation circuit configured as described above will be described based on the waveform diagram of FIG.
제7도의 (가)에 도시된 것과 같은 고화질 텔레비젼용 복합 동기 신호가 입력되면, 이 신호는 터미네이션(Termination)을 위한 콘덴서(C1)와 저항(R1)을 통해 제1증폭부(10)와 제2증폭부(20)로 입력된다.When a composite synchronizing signal for a high definition television as shown in FIG. 7A is input, the signal is inputted through the capacitor C1 and the resistor R1 for termination and the first amplifier 10 and the first amplifier 10. It is input to the 2 amplification unit 20.
제5도는 상기 제1, 제2증폭부(10)(20)의 동작을 설명하기 위해 인버터의 증폭비로의 활용예를 나타낸 것으로, (가)는 회로도이고, (나)는 전달 특성 그래프 및 입출력 신호 파형도이다.5 shows an example of the use of the amplification ratio of the inverter to explain the operation of the first and second amplification units 10 and 20. (A) is a circuit diagram, and (B) is a transfer characteristic graph and input / output. Signal waveform diagram.
제5도의 (가)에 도시된 바와 같이 인버터(INC)에 콘덴서(Ca)와 저항(Ra)(Rb)을 연결하여 회로를 구성하며, 제5도의 (나)와 같은 전달 특성 그래프에서 동작점은 A점이고, 증폭률(Av)은 Av≒ -Rb/Ra인 증폭기로 동작하게 된다.As shown in (a) of FIG. 5, a circuit is formed by connecting a capacitor (C a ) and a resistor (R a ) (R b ) to an inverter (INC), and a transfer characteristic graph as shown in ( b ) of FIG . The operating point is at point A, and the amplification factor Av is operated as an amplifier with Av ≒ -R b / R a .
이때 인버터(INV)의 입력단과 접지 사이에 적당한 값의 저항(Rc)을 연결시키면 동작점은 B점으로 이동하고, 인버터(INV)의 입력단과 직류 전원 사이에 저항(Rc)을 d연결시키면 동작점은 C 점으로 이동한다.At this time, if the resistor R c of proper value is connected between the input terminal of the inverter INV and the ground, the operating point moves to the point B, and the resistor R c is connected between the input terminal of the inverter INV and the DC power supply. The operating point moves to the C point.
그러므로 제5도의 회롱에 3치 동기 신호를 입력시킨 상태에서 저항(RC)을 접지에 연결시키면 일정 레벨 이상인 신호(3치 동기 신호중 +신호)만이 증폭되어 출력되고, 저항(Rc)을 직류전원에 연결시키면 일정 레벨 이하인 신호(3치 동기 신호중 -신호)만이 증폭되어 출력된다.Therefore, if the resistor R C is connected to the ground in the state where the tri-level synchronizing signal is input to the circuit of FIG. 5, only a signal (+ signal of the tri-synchronizing signal) of a predetermined level or more is amplified and output, and the resistor R c When connected to a power supply, only a signal of a predetermined level or less (a -signal of the tri-synchronization signal) is amplified and output.
전술된 것과 같은 제5도의 설명을 참조하여 제2증폭부(20)의 동작을 설명하면, 저항(R7)이 접지에 연결되어 있으므로 콘덴서(C4)를 통해 입력된 복합 동기 신호는 인버터(INV2)를 거침으로써 3치 동기 신호중 정극성 신호만이 분리되어 출력된다.Referring to the description of FIG. 5 as described above, the operation of the second amplifier 20 is described. Since the resistor R7 is connected to the ground, the composite synchronization signal input through the capacitor C4 is converted to the inverter INV2. By passing through, only the positive signal of the tri-level synchronizing signal is separated and output.
이때 -R6/R5의 증폭률로 반전 증폭되므로 제2증폭부(20)에서 출력된 신호를 제2인버터(INV4)를 통해 반전시키면, 제7도의 (나)에 도시된 것과 같이 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호(B)가 출력된다.At this time, since the inverted amplification at the amplification ratio of -R6 / R5, if the signal output from the second amplifier 20 is inverted through the second inverter INV4, the horizontal synchronization signal is even and as shown in (b) of FIG. The signal B including the field start signal is output.
한편, 전술된 것과 같은 제5도의 설명을 참조하여 제1증폭부(10)의 동작을 설명하면, 저항(R4)이 직류 전원(Vcc)에 연결되어 있으므로 콘덴서(C2)를 통해 입력된 복합 동기 신호는 인버터(INV1)를 거침으로써 3치 동기 신호중 부극성 신호만이 분리되어 출력된다.Meanwhile, referring to the description of FIG. 5 as described above, the operation of the first amplifier 10 will be described. Since the resistor R4 is connected to the DC power supply Vcc, the composite synchronization input through the capacitor C2 is performed. The signal passes through the inverter INV1, and only the negative signal of the tri-level synchronizing signal is separated and output.
이때 상기 부극성 신호는 -R3/R2의 증폭률로 반전 증폭되고, 아울러 콘덴서(C3)에 의해 저역 통과 필터링되므로 제1증폭부(10)에서는 제7도의 (다)에 도시된 것과 같은 신호가 출력된다.In this case, since the negative signal is inverted and amplified at an amplification rate of -R 3 / R 2 and low-pass filtered by the capacitor C3, the first amplifier 10 outputs a signal as shown in (C) of FIG. 7. do.
제1증폭부(10)의 출력 신호를 입력받는 제1인버터(INV3)는 임계전압(제7도 (다)의 점선표시한 부분)을 기설정하고 있으며, 제1증폭부(10)로부터 입력되는 신호가 기설정된 임계전압 이하인 경우 하이레벨신호를 출력하고, 기설정된 임계전압 이상인 경우 로우레벨신호를 출력한다. 따라서, 제7도의 (다)신호는 제1인버터(INV3)를 거치므로 제7도의 (라)와 같이 구형파의 수직 동기 신호(A)가 반전된 형태의 신호로 출력되어 낸드 게이트(NAND1)로 입력된다.The first inverter INV3, which receives the output signal of the first amplifier 10, presets a threshold voltage (parts indicated by dotted lines in FIG. 7C) and is input from the first amplifier 10. If the signal is less than the predetermined threshold voltage outputs a high level signal, and if the predetermined threshold voltage or more outputs a low level signal. Therefore, since the signal (C) of FIG. 7 passes through the first inverter INV3, the vertical synchronization signal A of the square wave is output as an inverted signal as shown in (D) of FIG. 7 to the NAND gate NAND1. Is entered.
제1인버터(INV3)에서 출력된 반전 수직 동기 신호(A)와 제2인버터(INV4)에서 출력된 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호(B)는 낸드 게이트(NAND1)로 입력되는데, 여기서 부정 논리곱되어 낸드 게이트(NAND1)로부터는 제7도의 (마)에서와 같이 짝수 필드 시작 신호가 제거된 반전 수평 동기 신호(C)가 출력된다.The inverted vertical synchronizing signal A output from the first inverter INV3, the horizontal synchronizing signal output from the second inverter INV4, and the signal B including the even field start signal are input to the NAND gate NAND1. Here, the inverted horizontal synchronizing signal C from which the even field start signal is removed is output from the NAND gate NAND1 by being negatively multiplied as shown in FIG.
제6도는 본 발명의 고화질 텔레비젼용 필드 검출 회로도로서, 1050라인 2:1 비월 주사 방식에 적합하도록 구성한 것이다.6 is a field detection circuit diagram for a high-definition television of the present invention, and is configured to be suitable for a 1050-line 2: 1 interlaced scanning method.
이 회로의 경우 입력 신호들은 제4도에서 검출된 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호(B)와, 반전 수직 동기 동기 신호(A)와, 반전 수평 동기 신호(C)를 사용한다.In this circuit, the input signals use a signal B including the horizontal sync signal and the even field start signal detected in FIG. 4, an inverted vertical sync signal A, and an inverted horizontal sync signal C. .
제6도에서 필드 검출 회로는 수평 동기 신호와 짝수 필드 시작 신호가 포함된 시호(B)와 인버터(INV5)를 통해 입력된 수직 동기 신호를 부정 논리곱하여 짝수 필드 시작 신호를 출력하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)에서 출력된 짝수 필드 시작 신호에 따라 리세트되어 인버터(INV6)를 통해 입력된 수평 동기 신호를 계수하는 카운터(30)와, 카운터(30)의 출력 신호들을 부정 논리곱하여 미리 설정된 값이 입력되면 카운터(30)를 디스에이블(disable)시키고 필드를 구분하기 위한 신호를 출력하는 낸드 게이트(NAND3)로 구성되어 있다.In FIG. 6, the field detection circuit NAND2 outputs an even field start signal by performing an NOR operation on a time signal B including a horizontal sync signal and an even field start signal and a vertical sync signal input through an inverter INV5. ) And a counter 30 which is reset according to the even field start signal output from the NAND gate NAND2 and counts the horizontal synchronization signal inputted through the inverter INV6, and output signals of the counter 30 are negative logic. When a preset value is multiplied and input, the NAND gate NAND3 outputs a signal for disabling the counter 30 and dividing a field.
상기와 같이 구성된 필드 검출 회로에서 낸드 게이트(NAND2)는 제7도의 (나)에서와 같이 수평 동기 신호와 짝수 필드 시작 신호가 포함된 신호(B)와 인버터(INV5)를 통해 반전시킨 반전 수직 동기 신호(A; 제7도의 (라)참조)를 입력받아 제7도의 (바)와 같은 짝수 필드 시작 신호를 카운터 (30)의 리세트 신호로서 출력한다.In the field detection circuit configured as described above, the NAND gate NAND2 is inverted vertical sync inverted through the inverter INV5 and the signal B including the horizontal sync signal and the even field start signal, as shown in FIG. 7B. A signal A (refer to (d) in FIG. 7) is input and an even field start signal as shown in (f) of FIG. 7 is output as a reset signal of the counter 30.
아울러 카운터(30)의 클럭 단자(CLK)에는 제7도의 (마)에 도시된 것과 같은 반전 수평 동기(C)가 인버터(INV6)에 의해 반전된 상태로 입력된다.In addition, the inverted horizontal synchronization C as shown in FIG. 7E is input to the clock terminal CLK of the counter 30 in an inverted state by the inverter INV6.
상기 카운터(30)는 1024진 카운터로서, 짝수 필드가 시작되는 시점에서 리세트되어 수평 동기 신호를 카운트한다.The counter 30 is a 1024-degree counter, which is reset at the start of the even field to count the horizontal synchronization signal.
카운터(30)의 출력단에는 526(10)=1000001110(2)가 입력되면 “0”이 출력되도록 구성된 낸드 게이트(NAND3)가 연결되어 있는데, 제7도의 (사)에 도시된 바와 같이 카운터(30)의 출력값이 526(10)이 되면, 낸드 게이트(NAND3)로부터는 제7도의 (아)에서와 같이 “0”이 출력된다.The NAND gate NAND3 configured to output “0” is connected to the output terminal of the counter 30 when 526 (10) = 1000001110 (2) is input. As shown in FIG. When the output value of the?) Is 526 (10) , "0" is output from the NAND gate NAND3 as shown in (a) of FIG.
이 신호는 카운터(30)의 인에이블 단자(EN)로 입력되므로 카운터(30)의 동작이 멈추게 되고, 낸드 게이트(NAND2)에서 출력된 짝수 필드 시작 신호에 의해 다시 리세트되어 수평 동기 신호를 카운트한다.Since this signal is input to the enable terminal EN of the counter 30, the operation of the counter 30 is stopped, and is reset again by the even field start signal output from the NAND gate NAND2 to count the horizontal synchronization signal. do.
그러면 제7도의 (아)에 도시된 것과 같은 필드 검출 신호가 낸드 게이트(NAND3)로부터 출력되어 필드가 시작되는 지점에서 바로 필드를 구분할 수 있게 된다.Then, a field detection signal as shown in (a) of FIG. 7 is output from the NAND gate NAND3 so that the field can be distinguished at the point where the field starts.
제6도에서 낸드 게이트(NAND3)는 526(10)이 입력되면 “0”이 출력되도록 구성하였으나, 상기 낸드 게이트(NAND3)를 626(10)이 입력되면 “0”이 출력되도록 구성하면, 1250라인 비월 주사 방식의 고화질 텔레비젼용 필드 검출 회로로 사용할 수도 있다.In FIG. 6, the NAND gate NAND3 is configured to output “0” when 526 (10) is input. However, when the NAND gate NAND3 is configured to output “0” when 626 (10) is input, 1250. It can also be used as a field detection circuit for high-definition television of the line interlaced scanning method.
이상에서와 같이 본 발명은 고화질 텔레비젼용 복합 동기 신호에서 레벨차를 이용하여 수평 동기 신호와 수직 동기 신호를 각각 분리하므로 상기 동기 신호를 이용하는 회로, 예를 들어 위상 동기 루프 회로등을 안정되게 동작시킬 수 있다.As described above, the present invention separates the horizontal synchronizing signal and the vertical synchronizing signal by using the level difference in the composite synchronizing signal for high-definition television, so that the circuit using the synchronizing signal, for example, the phase synchronizing loop circuit, can be stably operated. Can be.
또한 검출된 짝수 필드 시작 신호와 수평 동기 신호를 이용하여 빠르고 정확한 필드 검출 신호를 얻을 수 있는 효과가 있다.In addition, it is possible to obtain a fast and accurate field detection signal using the detected even field start signal and the horizontal synchronization signal.
Claims (8)
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Applications Claiming Priority (1)
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KR1019930014419A KR0139175B1 (en) | 1993-07-28 | 1993-07-28 | Sync separation and field detection circuit and method in hdtv |
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KR950004898A KR950004898A (en) | 1995-02-18 |
KR0139175B1 true KR0139175B1 (en) | 1998-05-15 |
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Family Applications (1)
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Country Status (1)
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-
1993
- 1993-07-28 KR KR1019930014419A patent/KR0139175B1/en not_active IP Right Cessation
Also Published As
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KR950004898A (en) | 1995-02-18 |
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