KR0139128B1 - Method and apparatus of simultaneous recording many signals to memory - Google Patents

Abstract

본 발명은 둘 이상의 신호를 동시에 기록할 수 있는 VCR에서 메모리를 분할하여 입력 비트 전송율이 최대인 경우 분할된 메모리 전체를 입력신호를 기록하는데 사용하고, 입력 비트 전송율이 낮아짐에 따라서 분할된 각 메모리를 각각의 입력신호를 기록하는데 사용할 수 있도록 하는 다수의 신호를 메모리에 동시 기록하기 위한 방법 및 장치에 관한 것이다.The present invention divides memory in a VCR capable of simultaneously recording two or more signals, and when the input bit rate is maximum, the entire divided memory is used to record the input signal, and each divided memory is divided as the input bit rate is lowered. A method and apparatus for simultaneously writing a plurality of signals to a memory for use in recording respective input signals.

Description

다수의 신호를 메모리에 동시 기록하기 위한 방법 및 장치Method and apparatus for simultaneously writing multiple signals to memory

제 1 도는 일반적인 디지탈 VCR의 메모리 기록 장치를 나타낸 구성도,1 is a block diagram showing a memory recording apparatus of a general digital VCR;

제 2 도는 본 발명의 바람직한 실시예에 따른 다수의 신호를 메모리에 동시 기록하기 위한 장치를 나타내는 구성도,2 is a block diagram showing an apparatus for simultaneously writing a plurality of signals to a memory according to a preferred embodiment of the present invention;

제 3 도는 제 2 도의 장치에서 하나의 신호를 메모리에 기록하는 경우에 대한 각 구성의 제어타이밍도,3 is a control timing diagram of each configuration in the case where one signal is recorded in a memory in the apparatus of FIG.

제 4 도는 제 2 도의 장치에서 두 신호를 메모리에 동시 기록하는 경우에 대한 각 구성의 제어타이밍도.4 is a control timing diagram of each configuration for the case where two signals are simultaneously written to a memory in the apparatus of FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 메모리제어부21,31 : 튜너20: memory control unit 21, 31: tuner

23,33 : 쓰기어드레스발생부25,35 : 직렬-병렬변환부23,33: Write address generator 25,35: Serial-to-parallel converter

27,29,37,39 : 메모리30 : 읽기어드레스발생부27,29,37,39: memory 30: read address generator

40 : 데이타선택부MUX1∼MUX7 : 멀티플렉서40: Data selector MUX1 to MUX7: Multiplexer

BUF1∼BUF7 : 버퍼BUF1 to BUF7: Buffer

본 발명은 디지탈 VCR에서 다수의 신호를 메모리에 동시 기록하기 위한 방법 및 장치에 관한 것으로서, 특히 최고 비트 전송율의 신호를 기록할 수 있는 메모리를 입력신호의 비트 전송율에 따라 다수개로 분할하고 그 분할된 각 메모리에 다수의 신호를 동시에 기록할 수 있도록 하는 방법 및 장치에 관한 것이다.The present invention relates to a method and an apparatus for simultaneously recording a plurality of signals in a memory in a digital VCR. In particular, a memory capable of recording a signal having the highest bit rate is divided into a plurality according to the bit rate of an input signal, A method and apparatus for enabling the simultaneous recording of multiple signals in each memory.

일반적으로 비트스트림(Bitstream)형태의 입력신호를 기록하는 디지탈 VCR에서는 입력되는 디지탈 데이타를 일단 메모리에 저장한 후 메모리에 저장된 데이타를 일정단위로 읽어내어 신호처리한다. 그 예를 제 1 도에 도시하였다.In general, a digital VCR that records an input signal in the form of a bitstream stores the input digital data in a memory and reads the data stored in the memory in a predetermined unit to perform signal processing. An example is shown in FIG.

제 1 도는 일반적인 디지탈 VCR의 메모리 기록 장치를 나타낸 구성도로서, N bps의 전송율(Bit Rate)을 가지는 방송신호를 수신받아 신호처리하기 전에 메모리에 저장하고, 메모리에 저장된 데이타를 일정단위로 독출하도록 구성된다.FIG. 1 is a block diagram showing a memory recording apparatus of a general digital VCR, which receives a broadcast signal having a bit rate of N bps, stores it in a memory before signal processing, and reads data stored in the memory in a predetermined unit. It is composed.

튜너(11)는 안테나를 이용하여 N bps의 전송율을 가지는 소정 채널의 방송신호를 선국하고, 그 선국된 신호의 데이타(data)부분과 클럭(CLK_w)부분을 추출한다. 쓰기어드레스발생부(12)는 튜너(11)에서 추출된 데이타(data)가 메모리에 기록되도록 튜너(11)에서 추출된 클럭(CLK_w)에 의해 쓰기어드레스(ADDR_W)를 증가하며, 증가된 쓰기어드레스(ADDR_W)를 출력한다. 쓰기어드레스발생부(12)는 미도시된 제어수단의 제어신호(S_CTL)에 의해 리세트된다. 직렬-병렬변환부(13)는 튜너(11)에서 추출된 데이타(data)를 직렬형태에서 일정단위의 병렬형태로 변환하여 출력한다.The tuner 11 tunes a broadcast signal of a predetermined channel having a transmission rate of N bps by using an antenna, and extracts a data portion and a clock CLK _w portion of the tuned signal. The write address generator 12 increases the write address ADDR _W by the clock CLK _w extracted from the tuner 11 so that the data extracted from the tuner 11 is recorded in the memory. Write address (ADDR _W ) is printed. The write address generator 12 is reset by the control signal S _CTL of the control means, not shown. The serial-parallel converter 13 converts the data extracted by the tuner 11 from the serial form to the parallel form of a predetermined unit and outputs the converted data.

읽기어드레스발생부(14)는 입력되는 읽기클럭(CLK_R)에 의해 읽기어드레스(ADDR_R)를 증가하며, 증가된 읽기어드레스(ADDR_R)를 출력한다.A read address generator 14 increments the read address (ADDR _R) by a read clock input (CLK _R), and outputs the increased read address (ADDR _R).

제 1 버퍼(BUF1)는 제어수단의 제어신호(S_CTL)에 의해 인에이블상태가 되면 직렬-병렬변환부(13)에서 출력된 병렬데이타를 입력받아 출력한다.When the first buffer BUF1 is enabled by the control signal S _CTL of the control means, the first buffer BUF1 receives and outputs parallel data output from the serial-parallel converter 13.

제 1 멀티플렉서(MUX1)는 제어수단의 제어신호(S_CTL)에 의해 쓰기어드레스발생부(12)에서 발생된 쓰기어드레스(ADDR_W)와 읽기어드레스발생부(14)에서 발생된 읽기어드레스(ADDR_R)중 하나를 선택하여 출력한다. 여기서, 제 1 멀티플렉서(MUX1)는 제 1 버퍼(BUF1)가 인에이블상태인 경우에 제 1 버퍼(BUF1)에서 출력한 병렬데이타가 제 1 메모리(15)에 기록되도록 쓰기어드레스(ADDR_W)를 선택하여 출력한다. 반면에, 제 1 멀티플렉서(MUX1)는 제 1 버퍼(BUF1)가 디스에이블상태인 경우에 제 1 메모리(15)에 기록되어 있는 데이타를 읽어내도록 읽기어드레스(ADDR_R)를 선택하여 출력한다.The first multiplexer MUX1 includes the write address ADDR _W generated by the write address generation unit 12 and the read address ADDR _R generated by the read address generation unit 14 by the control signal S _CTL of the control means. Select and print one. Here, the first multiplexer MUX1 sets the write address ADDR _W so that the parallel data output from the first buffer BUF1 is written to the first memory 15 when the first buffer BUF1 is enabled. Select and print. On the other hand, the first multiplexer MUX1 selects and outputs the read address ADDR _R to read the data recorded in the first memory 15 when the first buffer BUF1 is in the disabled state.

제 1 메모리(15)는 제어수단의 제어신호(S_CTL)에 의해 읽기상태가 되면 제 1 멀티플렉서(MUX1)에서 선택된 어드레스가 지시하는 위치에 저장되어있는 데이타를 출력한다. 제 1 메모리(15)는 제어수단의 제어신호(S_CTL)에 의해 쓰기상태가 되면 제 1 멀티플렉서(MUX1)에서 선택된 어드레스가 지시하는 위치에 제 1 버퍼(BUF1)에서 출력된 데이타를 저장한다.The first memory 15 outputs the data stored in the position indicated by the address selected by the first multiplexer MUX1 when the read state is set by the control signal S _CTL of the control means. The first memory 15 stores the data output from the first buffer BUF1 at a position indicated by the address selected by the first multiplexer MUX1 when it is in the write state by the control signal S _CTL of the control means.

제 2 멀티플렉서(MUX1)는 인버터(INV)를 통해 상태가 반전된 제어수단의 제어신호(S_CTL)에 의해 쓰기어드레스발생부(12)에서 발생된 쓰기어드레스(ADDR_W)와 읽기어드레스발생부(14)에서 발생된 읽기어드레스(ADDR_R)중 하나를 선택하여 출력한다. 여기서, 제 2 멀티플렉서(MUX2)와 제 1 멀티플렉서(MUX1)는 상반된 동작을 한다. 즉, 제 1 멀티플렉서(MUX1)에서 쓰기어드레스(ADDR_W)를 선택하면 제 2 멀티플렉서(MUX1)에서는 읽기어드레스(ADDR_R)를 선택하고, 제 1 멀티플렉서(MUX1)에서 읽기어드레스(ADDR_R)를 선택하면 제 2 멀티플렉서(MUX2)에서는 쓰기어드레스(ADDR_W)를 선택한다.The second multiplexer MUX1 has a write address ADDR _W and a read address generator generated by the write address generation unit 12 by the control signal S _CTL of the control means whose state is inverted through the inverter INV. Select and output one of the read addresses ADDR _R generated in 14). Here, the second multiplexer MUX2 and the first multiplexer MUX1 have opposite operations. That is, if the first letter on the multiplexer (MUX1) selecting an address (ADDR _W) a second multiplexer (MUX1) selects a read address (ADDR _R), and the first multiplexer (MUX1) select a read address (ADDR _R) from Then, the second multiplexer MUX2 selects the write address ADDR _W.

제 2 버퍼(BUF2)는 인버터(INV)를 통해 상태가 반전된 제어수단의 제어신호(S_CTL)에 의해 인에이블 상태가 되면 직렬-병렬변환부(13)에서 출력된 병렬데이타를 입력받아 출력한다. 여기서, 제 2 버퍼(BUF2)와 제 1 버퍼(BUF1)는 상반된 상태를 갖는다. 즉, 제 1 버퍼(BUF1)가 인에이블상태이면 제 2 버퍼(BUF2)는 디스에이블상태가 되고, 제 1 버퍼(BUF1)가 디스에이블상태이면 제 2 버퍼(BUF2)는 인에이블상태가 된다.The second buffer BUF2 receives and outputs parallel data output from the serial-parallel converter 13 when the state is enabled by the control signal S _CTL of the control means whose state is inverted through the inverter INV. do. Here, the second buffer BUF2 and the first buffer BUF1 have opposite states. In other words, when the first buffer BUF1 is enabled, the second buffer BUF2 is disabled. When the first buffer BUF1 is disabled, the second buffer BUF2 is enabled.

제 2 메모리(16)는 인버터(INV)를 통해 상태가 반전된 제어수단의 제어신호(S_CTL)에 의해 읽기상태가 되면 제 2 멀티플렉서(MUX2)에서 선택된 어드레스가 지시하는 위치에 저장되어 있는 데이타를 출력한다. 제 2 메모리(16)는 인버터(INV)를 통해 상태가 반전된 제어수단의 제어신호(S_CTL)에 의해 쓰기상태가 되면 제 2 멀티플렉서(MUX2)에서 선택된 어드레스가 지시하는 위치에 제 2 버퍼(BUF2)에서 출력된 데이타를 저장한다. 여기서, 제 2 메모리(16)와 제 1 메모리(15)는 상반된 동작을 한다. 즉, 제 1 메모리(15)가 읽기상태이면 제 2 메모리(16)는 쓰기상태가 되고 이 때 제 1 버퍼(BUF1)는 디스에이블상태가 되어 제 1 메모리(15)에서 독출된 데이타에 간섭이 일어나지 않도록 한다. 또한, 제 1 메모리(15)가 쓰기상태이면 제 2 메모리(16)는 읽기상태가 되고 이때 제 2 버퍼(BUF2)가 디스에이블상태가 되어 제 2 메모리(16)에서 독출된 데이타에 간섭이 일어나지 않도록 한다.The second memory 16 stores the data stored in the position indicated by the address selected by the second multiplexer MUX2 when the read state is changed by the control signal S _CTL of the control means whose state is inverted through the inverter INV. Outputs When the second memory 16 is in the write state by the control signal S _CTL of the control means whose state is inverted through the inverter INV, the second memory 16 is located at the position indicated by the address selected by the second multiplexer MUX2. Save the data output from BUF2). Here, the second memory 16 and the first memory 15 perform opposite operations. In other words, when the first memory 15 is in the read state, the second memory 16 is in the write state, and at this time, the first buffer BUF1 is in the disabled state, and interference with data read from the first memory 15 is prevented. Do not happen. In addition, when the first memory 15 is in a write state, the second memory 16 is in a read state, and at this time, the second buffer BUF2 is in a disabled state, thereby preventing interference with data read from the second memory 16. Do not.

제 3 멀티플렉서(MUX3)는 제 1 메모리(15)와 제 2 메모리(16)에서 교번적으로 독출되는 데이타를 제어수단의 제어신호(S_CTL)에 의해 순서적으로 선택하여 신호처리부로 출력한다.The third multiplexer MUX3 sequentially selects data read out from the first memory 15 and the second memory 16 by the control signal S _CTL of the control means and outputs the data to the signal processor.

한편, 메모리의 크기는 신호처리부에서의 필요에 따라 다르며, 일반적으로 1프레임단위로 신호처리를 하는 경우에는 1프레임에 해당하는 데이타를 저장할 수 있는 크기가 필요하고, MPEG규격에 따라 압축된 신호를 입력받아 저장하는 경우에는 VCR의 기록규격에 맞게 처리하는 데 필요한 양을 저장할 수 있는 크기가 필요하다.On the other hand, the size of the memory varies depending on the needs of the signal processor, and in general, when signal processing is performed in units of one frame, a size that can store data corresponding to one frame is required, and a compressed signal according to the MPEG standard is required. In case of receiving and storing input, it is necessary to have a size that can store the amount necessary for processing according to the recording standard of VCR.

최근 들어 영상압축기술의 발달에 따라 디지탈 영상데이타의 양을 임의로 압축할 수 있게 되어 N, N/2, N/3 등의 여러가지 비트 전송율을 가질 수 있다. 이런 신호들을 입력으로 가지는 VCR에서는 데이타 전송율이 가장 높은 경우에도 기록을 할 수 있도록 되어 있으므로 상대적으로 낮은 데이타 전송율의 신호가 입력될 경우 기록 공간이 남게 된다. 이런 경우 둘 이상의 신호를 동시에 기록하고자 하는 경우가 발생할 수 있다. 물론, 둘 이상의 신호를 입력받기 위해서는 둘 이상의 튜너가 있어야 한다.Recently, with the development of image compression technology, the amount of digital image data can be arbitrarily compressed, and thus various bit rates such as N, N / 2, and N / 3 can be obtained. In the VCR having these signals as inputs, recording is possible even at the highest data rate, so that a recording space remains when a signal having a relatively low data rate is input. In this case, there may be a case where two or more signals are to be recorded simultaneously. Of course, there must be more than one tuner to receive more than one signal.

하지만, 제 1 도로 나타낸 종래 디지탈 VCR의 메모리 기록 장치에서 비트 전송율이 낮은 다수의 신호를 동시에 기록하고자 할 경우 하나의 메모리에 다수의 데이타가 함께 기록되므로 기존의 구성으로는 불가능하였다.However, in the memory recording apparatus of the conventional digital VCR shown in FIG. 1, when a plurality of signals having a low bit rate are to be recorded at the same time, a plurality of data are written together in one memory, which is impossible with the conventional configuration.

따라서, 본 발명의 목적은 비트 전송율이 가장 높은 신호를 기록할 수 있는 메모리를 구비한 VCR에서 메모리에 둘 이상의 신호를 동시에 기록할 수 있도록 메모리를 분할하고, 그 분할된 각 메모리의 읽기 및 쓰기 동작을 제어하는 방법을 제공함에 있다.Accordingly, an object of the present invention is to divide a memory so that two or more signals can be simultaneously written to the memory in a VCR having a memory capable of recording a signal having the highest bit rate, and the read and write operations of each divided memory. In providing a method of controlling.

본 발명의 다른 목적은 전술한 다수의 신호를 메모리에 기록하기 위한 방법을 구현하기 위한 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for implementing a method for writing a plurality of signals described above in a memory.

이와 같은 목적들을 달성하기 위한 본 발명에 따른 다수의 신호를 메모리에 기록하기 위한 방법은, N 비트 전송율의 한 신호가 입력되는 경우 상기 메모리에 교번적으로 입력신호를 저장 및 독출하는 과정, 및 M(N) 비트 전송율의 다수 신호가 입력되는 경우 상기 메모리를 분할하여 각 분할된 메모리에 순서적으로 다수의 신호를 동시에 저장 및 독출하는 과정을 포함한다.According to an aspect of the present invention, there is provided a method for recording a plurality of signals in a memory, the method including alternately storing and reading an input signal into the memory when a signal having an N bit rate is input, and M ( N) when a plurality of signals having a bit rate is input, dividing the memory and simultaneously storing and reading a plurality of signals sequentially in each divided memory.

본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 다수의 신호를 메모리에 기록하기 위한 장치는 N 비트 전송율의 신호를 입력받아 저장하고, 저장한 신호를 일정단위로 읽어내어 신호처리하는 디지탈 VCR의 메모리에 다수의 신호를 동시에 기록하기 위한 장치에 있어서, M(≤N) 비트 전송율의 다수 신호를 각각 입력받아 데이타와 클럭을 추출하기 위한 다수의 튜너들과, 상기 튜너에서 추출된 클럭에 의해 쓰기어드레스를 증가시키고, 증가된 쓰기어드레스를 출력하는 쓰기어드레스발생부와, 상기 튜너에서 추출된 데이타를 일정단위의 병렬데이타로 변환하는 직렬-병렬변환부와, 입력신호의 비트 전송율에 관한 정보와 다수의 신호를 동시에 기록할 것인지에 관한 정보에 따라 각 구성의 동작을 제어하기 위한 제어신호를 발생하고, N 비트 전송율의 신호 처리 주파수와 동일한 주파수의 클력을 발생하는 메모리제어부와, 상기 메모리제어부에서 발생된 클럭에 의해 읽기어드레스를 증가시키고, 증가된 읽기어드레스를 출력하는 읽기어드레스발생부, 및 상기 메모리제어부의 제어신호에 따라 교호적으로 상기 쓰기어드레스발생부에서 발생된 쓰기어드레스가 지시하는 위치에 상기 직렬-병렬변환부에서 출력된 병렬데이타를 저장하고, 상기 읽기어드레스발생부에서 발생된 읽기어드레스가 지시하는 위치에 저장되어 있는 데이타를 일정단위로 읽어내는 다수의 메모리들을 포함한다.An apparatus for recording a plurality of signals in a memory according to the present invention for achieving another object of the present invention is a digital VCR that receives and stores a signal of the N bit rate, and reads the stored signal in a predetermined unit for signal processing An apparatus for simultaneously writing a plurality of signals to a memory, the apparatus comprising: receiving a plurality of signals having an M (≤N) bit rate and writing them by a plurality of tuners for extracting data and a clock, and a clock extracted from the tuner; A write address generator for increasing an address and outputting an increased write address, a serial-parallel converter for converting the data extracted from the tuner into parallel data of a predetermined unit, information on the bit rate of the input signal Generate a control signal for controlling the operation of each component according to the information on whether to simultaneously record a signal of A memory controller which generates a clock of the same frequency as the signal processing frequency, a read address generator which increases a read address by a clock generated by the memory controller, and outputs an increased read address, and a control signal of the memory controller. Alternately store parallel data output from the serial-parallel conversion unit at a position indicated by the write address generated by the write address generation unit, and store the parallel data output from the read address generation unit at a location indicated by the read address generation unit. Contains a number of memories to read the data in a certain unit.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명에 따른 다수의 신호를 메모리에 기록하기 위한 장치를 나타내는 구성도이다. 도시한 바와 같이, 본 발명의 메모리 기록장치는 N/2의 비트 전송율을 가지는 두개의 신호를 수신받기 위한 튜너(21,31)와, 수신한 두 신호를 서로 다른 메모리영역에 동시 기록하기 위하여 각 구성의 전반적인 동작을 제어하는 메모리제어부(20)를 구비하고 있다. 물론, N/4의 비트 전송율을 가지는 4개의 신호를 수신받기 위해서는 4개의 튜너가 필요하다. 메모리제어부(20)는 입력되는 튜너(21,31)에 입력되는 신호의 비트 전송율에 관한 정보와, 두 튜너(21,31)에서 추출한 데이타(data1, data2)를 동시에 기록할 것인지에 관한 정보, 및 읽기클럭(CLK_R) 등에 따라서 각 구성에 대한 제어신호(CS1∼CS20)를 생성하는 역할을 수행한다. 튜너(21,31)는 입력된 신호로부터 데이타(data1, data2)와 클럭(CLK_w1,CLK_w2)을 추출한다. 튜너(21,31)에 대응하게 연결된 쓰기어드레스발생부(23,33)는 추출된 클럭(CLK_W1,CLK_W2)에 의해 쓰기어드레스(ADDR_W1,ADDR_W2)를 증가시키며, 그 쓰기어드레스(ADDR_W1,ADDR_W2)를 출력한다. 쓰기어드레스발생부(23,33)에는 발생되는 쓰기어드레스(ADDR_W1,ADDR_W2)를 선택하여 출력하기 위한 멀티플렉서(MUX3,MUX4)가 연결된다. 튜너(21,31)에 대응하게 연결된 직렬-병렬변환부(25,35)는 추출된 데이타(data1, data2)를 직렬에서 병렬로 변환한다. 직렬-병렬변환부(25,35)에 연결된 제 7 멀티플렉서(MUX7)는 두 병렬데이타중 하나를 선택하여 출력한다. 제 1 직렬-병렬변환부(25)에는 두개의 버퍼(BUF1,BUF2)가 연결되고, 제 2 직렬-병렬변환부(35)에는 제 7 멀티플렉서(MUX7)를 통해 두개의 버퍼(BUF3,BUF4)가 연결된다. 메모리제어부(20)에 연결된 읽기어드레스발생부(30)는 읽기클럭(CLK_R)에 의해 읽기어드레스(ADDR_R)를 발생한다. 읽기어드레스발생부(30)와 제 1 쓰기어드레스발생부(23) 사이에는 읽기어드레스(ADDR_R)와 쓰기어드레스(ADDR_W1)중 하나를 선택하여 출력하는 멀티플렉서(MUX1,MUX2)가 연결된다. 읽기어드레스발생부(30)와 멀티플렉서(MUX3,MUX4) 사이에도 읽기어드레스(ADDR_R)와 쓰기어드레스중 하나를 선택하여 출력하는 멀티플렉서(MUX5,MUX6)가 연결된다. 멀티플렉서(MUX1,MUX2,MUX5,MUX6)와 버퍼(BUF1∼BUF4) 사이에 대응하게 연결된 메모리(27,29,37,39)는 메모리제어부(20)의 제어신호에 의해 읽기 및 쓰기동작을 수행한다. 여기서, 각 메모리는 N의 비트 전송율을 가지는 신호를 저장할 수 있는 용량을 갖는 메모리의 ½용량을 갖는다. 물론, N/4의 비트 전송율을 가지는 4개의 신호를 저장하는 경우에는 N의 비트 전송율을 가지는 신호를 저장할 수 있는 용량을 갖는 메모리의 ¼용량을 갖는 8개의 메모리를 필요로 하게 된다. 각 메모리에 연결된 데이타선택부(40)는 메모리제어부(20)의 제어신호에 의해 4개의 메모리(27,29,37,39)에서 독출된 데이타를 선택하여 신호처리부로 출력하도록 구성된다.2 is a block diagram showing an apparatus for recording a plurality of signals in a memory according to the present invention. As shown, the memory recording apparatus of the present invention includes a tuner (21, 31) for receiving two signals having a bit rate of N / 2, and to write the two received signals to different memory areas simultaneously. A memory control unit 20 for controlling the overall operation of the configuration is provided. Of course, four tuners are required to receive four signals having a bit rate of N / 4. The memory controller 20 is configured to simultaneously record information on the bit rate of the signal input to the tuners 21 and 31 and whether to record data data1 and data2 extracted by the two tuners 21 and 31 at the same time. The control signal CS1 to CS20 for each component is generated according to the read clock CLK _{R or the} like. The tuners 21 and 31 extract the data data1 and data2 and the clocks CLK _{w1 and} CLK _w2 from the input signal. The write address generators 23 and 33 connected to the tuners 21 and 31 increase the write addresses ADDR _{W1 and} ADDR _W2 by the extracted clocks CLK _W1 and CLK _W2 , and the write addresses ADDR are increased. _W1, ADDR _W2 ). The write address generators 23 and 33 are connected to multiplexers MUX3 and MUX4 for selecting and outputting the generated write addresses ADDR _{W1 and} ADDR _W2 . The serial-parallel converters 25 and 35 connected to the tuners 21 and 31 convert the extracted data data1 and data2 from serial to parallel. The seventh multiplexer MUX7 connected to the serial-parallel converters 25 and 35 selects and outputs one of two parallel data. Two buffers BUF1 and BUF2 are connected to the first serial-parallel converter 25, and two buffers BUF3 and BUF4 are connected to the second serial-parallel converter 35 through a seventh multiplexer MUX7. Is connected. The read address generator 30 connected to the memory controller 20 generates the read address ADDR _R by the read clock CLK _R. The multiplexers MUX1 and MUX2 selecting and outputting one of the read address ADDR _R and the write address ADDR _W1 are connected between the read address generator 30 and the first write address generator 23. The multiplexers MUX5 and MUX6 for selecting and outputting one of the read address ADDR _R and the write address are also connected between the read address generator 30 and the multiplexers MUX3 and MUX4. The memories 27, 29, 37, and 39 correspondingly connected between the multiplexers MUX1, MUX2, MUX5, and MUX6 and the buffers BUF1 to BUF4 perform read and write operations according to control signals of the memory controller 20. FIG. . Here, each memory has ½ capacity of a memory having a capacity to store a signal having a bit rate of N. Of course, in the case of storing four signals having a bit rate of N / 4, eight memories having ¼ capacity of a memory having a capacity to store a signal having a bit rate of N are needed. The data selector 40 connected to each memory is configured to select data read out from the four memories 27, 29, 37, and 39 by the control signal of the memory controller 20 and output the selected data to the signal processor.

이와 같이 구성된 본 발명에 따른 다수의 신호를 메모리에 동시 기록하기 위한 장치에 대한 동작을 제 3 도 및 제 4 도를 참조하여 좀더 구체적으로 설명한다.An operation of the apparatus for simultaneously writing a plurality of signals according to the present invention configured as described above will be described in more detail with reference to FIGS. 3 and 4.

제 3 도는 제 2 도의 장치에서 제 1 튜너(21)에 입력되는 N 비트 전송율의 신호만을 기록하는 경우에 대한 각 구성의 제어타이밍도이며, 제 4 도는 제 2 도의 장치에서 제 1 튜너(21)와 제 2 튜너(31)에 각각 입력되는 N/2 비트 전송율의 두 신호를 동시에 기록하는 경우에 대한 각 구성의 제어타이밍도이다.FIG. 3 is a control timing diagram of each configuration for recording only the N bit rate signal input to the first tuner 21 in the apparatus of FIG. 2, and FIG. 4 is the first tuner 21 in the apparatus of FIG. And control timing of each configuration for the case of simultaneously recording two signals of N / 2 bit rates input to the second tuner 31, respectively.

먼저, 제 3 도에 도시한 제어신호들을 이용하여 N 비트 전송율의 신호를 메모리에 저장하고, 메모리에 저장된 신호를 읽어내는 경우에 대해 설명한다. 이 경우에는 앞서 제 1 도에서 설명한 바와 동일한 과정으로 동작을 수행한다. 좀더 구체적으로 설명하면, 제 1 튜너(21)에서는 수신된 N bps의 전송율을 가지는 방송신호를 선국하고, 그 선국된 신호에서 데이타(data1)와 클럭(CLKw)을 추출한다. 여기서, 추출된 클럭은 쓰기어드레스를 생성하는데 필요한 쓰기클럭으로 사용된다. 제 1 쓰기어드레스발생부(23)는 제 1 튜너(21)에서 추출된 쓰기클럭(CLK_w1)에 의해 쓰기어드레스(ADDR_W1)를 증가시키고, 증가된 쓰기어드레스(ADDR_W1)를 출력한다. 제 1 쓰기어드레스발생부(23)에서는 제 3 도의 CS1으로 나타낸 메모리제어부(20)의 제어신호의 로우(Low)상태마다 순차적으로 제 1 메모리(27)부터 제 4 메모리(39)의 시작어드레스를 시작으로 쓰기어드레스를 증가시킨다. 반면에, 읽기어드레스발생부(30)는 메모리제어부(20)에서 공급되는 읽기클럭(CLK_R)에 의해 읽기어드레스(ADDR_R)를 증가시키고, 증가된 읽기어드레스를 출력한다. 읽기어드레스발생부(30)에서는 제 3 도의 CS5로 나타낸 메모리제어부(20)의 제어신호의 로우상태마다 제 3 메모리(37), 제 4 메모리(39), 제 1 메모리(27), 제 2 메모리(29) 순서대로 그 시작어드레스를 시작으로 읽기어드레스(ADDR_R)를 증가시킨다. 즉, 제 1 메모리(27)에 쓰기어드레스가 지정될 때 제 3 메모리(37)에 읽기어드레스가 지정되도록 한다.First, a case in which a signal having an N bit rate is stored in the memory and the signal stored in the memory is read using the control signals shown in FIG. In this case, the operation is performed in the same process as described with reference to FIG. 1. More specifically, the first tuner 21 tunes a broadcast signal having a received N bps rate and extracts data data1 and clock CLKw from the tuned signal. Here, the extracted clock is used as the write clock required to generate the write address. The first write address generator 23 increases the write address ADDR _W1 by the write clock CLK _w1 extracted by the first tuner 21 and outputs the increased write address ADDR _W1 . The first write address generation unit 23 sequentially receives the start addresses of the first memory 27 to the fourth memory 39 for each low state of the control signal of the memory control unit 20 shown by CS1 in FIG. Start by increasing the write address. On the other hand, the read address generator 30 increases the read address ADDR _R by the read clock CLK _R supplied from the memory controller 20 and outputs the increased read address. In the read address generator 30, the third memory 37, the fourth memory 39, the first memory 27, and the second memory for each low state of the control signal of the memory controller 20 shown in FIG. (29) In turn, the read address (ADDR _R ) is increased starting from the start address. That is, when the write address is designated in the first memory 27, the read address is designated in the third memory 37.

제 3 도에 도시한 a구간동안 메모리제어부(20)는 제 1 메모리(27)에 데이타를 저장하고, 제 3 메모리(37)에 저장된 데이타를 읽어내기 위하여 각 구성에 도시한 바와 같은 제어신호를 인가한다. 메모리제어부(20)는 제 1 멀티플렉서(MUX1)에서 쓰기어드레스를 선택할 수 있도록 하이(High)상태의 제어신호(제 3 도의 CS3으로 나타냄)를 출력한다. 제 1 멀티플렉서(MUX1)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS3으로 나타냄)를 인가받아 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 제 1 멀티플렉서(MUX1)에서 선택된 쓰기어드레스(ADDR_W1)는 제 1 메모리(27)의 어드레스단자(ADDR)로 입력된다. 이 때, 제 1 버퍼(BUF1)도 메모리제어부(20)로부터 a구간동안 하이상태의 제어신호(제 3 도의 CS2으로 나타냄)를 인가받아 인에이블상태가 된다. 인에이블상태의 제 1 버퍼(BUF1)는 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타를 입력받아 제 1 메모리(27)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 1 메모리(27)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS4로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 1 메모리(27)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 또한, 제 3 도의 a구간동안 제 5 멀티플렉서(MUX5)는 메모리제어부(20)로부터 로우(Low)상태의 제어신호(제 3 도의 CS13으로 나타냄)를 인가받아 읽기어드레스발생부(30)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 5 멀티플렉서(MUX5)에서 선택된 읽기어드레스(ADDR_R)는 제 3 메모리(37)의 어드레스단자(ADDR)로 입력된다. 이 때, 제 3 메모리(37)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS14으로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 3 메모리(37)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 제 3 메모리(37)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 로우와 하이상태의 두 제어신호(제 3 도의 CS19와 CS20으로 나타냄)를 인가받아 제 3 메모리(37)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 3 도의 a구간동안 위에서 언급되지 않은 각 구성은 동작하지 않는다.During the period a shown in FIG. 3, the memory controller 20 stores data in the first memory 27 and reads out the control signals as shown in the respective configurations to read the data stored in the third memory 37. FIG. Is authorized. The memory controller 20 outputs a high control signal (shown as CS3 in FIG. 3) so that the write address can be selected by the first multiplexer MUX1. The first multiplexer MUX1 receives a high state control signal (shown as CS3 in FIG. 3) from the memory control unit 20 and selects the write address ADDR _W1 generated by the first write address generation unit 23. Output The write address ADDR _W1 selected by the first multiplexer MUX1 is input to the address terminal ADDR of the first memory 27. At this time, the first buffer BUF1 is also enabled by the control signal (indicated by CS2 in FIG. 3) of the high state for the period a from the memory control unit 20. FIG. The first buffer BUF1 in the enabled state receives the parallel data output from the first serial-parallel converter 25 and outputs the parallel data to the data I / O terminal of the first memory 27. At this time, the first memory 27 receives a high state control signal (indicated by CS4 in FIG. 3) from the memory control unit 20 and enters the write state. The first memory 27 in the write state stores the data applied to the data I / O terminal at a position corresponding to the address applied to the address terminal ADDR. In addition, during the section a of FIG. 3, the fifth multiplexer MUX5 receives the control signal (represented by CS13 of FIG. 3) of the low state from the memory controller 20 and is generated in the read address generator 30. Select read address ADDR _R and print it out. The read address ADDR _R selected by the fifth multiplexer MUX5 is input to the address terminal ADDR of the third memory 37. At this time, the third memory 37 receives a control signal (shown as CS14 in FIG. 3) in a low state from the memory control unit 20 and enters a read state. The third memory 37 in the read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. The data read out from the third memory 37 is input to the data selector 40. The data selector 40 receives two control signals (represented by CS19 and CS20 in FIG. 3) from the memory controller 20 to process the data applied from the third memory 37 in the signal processor. To be printed. During the section a of FIG. 3, each configuration not mentioned above does not operate.

한편, 제 3 도의 b구간에서는 제 2 메모리(29)에 데이타를 저장하고, 제 4 메모리(38)에 저장된 데이타를 읽어내기 위하여 메모리제어부(20)는 제어신호를 각 구성에 인가한다. 제 3 도의 CS1으로 나타낸 제어신호의 b구간에서 제 1 쓰기어드레스발생부(23)는 제 2 메모리(29)의 시작어드레스를 시작으로 쓰기어드레스를 증가하여 발생한다. 제 2 멀티플렉서(MUX2)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS7로 나타냄)를 인가받아 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 제 2 멀티플렉서(MUX2)에서 선택된 쓰기어드레스(ADDR_W1)는 제 2 메모리(29)의 어드레스단자(ADDR)에 입력된다. 제 2 버퍼(BUF2)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS6으로 나타냄)를 인가받아 인에이블상태가 된다. 인에이블상태의 제 2 버퍼(BUF2)는 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타를 입력받아 제 2 메모리(29)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 2 메모리(29)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS8로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 2 메모리(29)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 또한, 제 3 도의 b구간동안 제 6 멀티플렉서(MUX6)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS17로 나타냄)를 인가받아 읽기어드레스발생부(30)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 6 멀티플렉서(MUX6)에서 선택된 읽기어드레스(ADDR_R)는 제 4 메모리(39)의 어드레스단자(ADDR)로 입력된다. 제 4 메모리(39)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS18으로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 4 메모리(39)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 제 4 메모리(39)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 로우상태의 두 제어신호(제 3 도의 CS19와 CS20으로 나타냄)를 인가받아 제 4 메모리(39)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 3 도의 b구간동안 위에서 언급되지 않은 각 구성은 동작하지 않는다.On the other hand, in section b of FIG. 3, in order to store data in the second memory 29 and to read data stored in the fourth memory 38, the memory controller 20 applies a control signal to each component. In section b of the control signal indicated by CS1 in FIG. 3, the first write address generation unit 23 is generated by increasing the write address starting from the start address of the second memory 29. FIG. The second multiplexer MUX2 receives a high state control signal (shown as CS7 in FIG. 3) from the memory controller 20 to select the write address ADDR _W1 generated by the first write address generator 23. Output The write address ADDR _W1 selected by the second multiplexer MUX2 is input to the address terminal ADDR of the second memory 29. The second buffer BUF2 is enabled by receiving a high state control signal (indicated by CS6 in FIG. 3) from the memory controller 20. FIG. The second buffer BUF2 in the enabled state receives the parallel data output from the first serial-parallel converter 25 and outputs the parallel data to the data I / O terminal of the second memory 29. At this time, the second memory 29 receives the high state control signal (indicated by CS8 in FIG. 3) from the memory control unit 20 and enters the write state. The second memory 29 in the write state stores the data applied to the data input / output terminal data I / O at a position corresponding to the address applied to the address terminal ADDR. Further, during the section b of FIG. 3, the sixth multiplexer MUX6 receives the low-level control signal (indicated by CS17 in FIG. 3) from the memory controller 20 to generate the read address generated by the read address generator 30. Select and print ADDR _R ). The read address ADDR _R selected by the sixth multiplexer MUX6 is input to the address terminal ADDR of the fourth memory 39. The fourth memory 39 receives a control signal (shown as CS18 in FIG. 3) in a low state from the memory control unit 20 and enters a read state. The fourth memory 39 in the read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. The data read out from the fourth memory 39 is input to the data selector 40. The data selector 40 receives two control signals (shown as CS19 and CS20 in FIG. 3) in the low state from the memory controller 20 so that the data applied from the fourth memory 39 can be processed in the signal processor. Output During the section b of FIG. 3, each configuration not mentioned above does not operate.

한편, 제 3 도의 c구간에서는 제 3 메모리(37)에 데이타를 저장하고, 제 1 메모리(27)에 저장된 데이타를 읽어내기 위하여 메모리제어부(20)는 제어신호를 각 구성에 인가한다. 제 3 멀티플렉서(MUX3)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS12로 나타냄)를 인가받아 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 여기에서 선택된 쓰기어드레스(ADDR_W1)는 제 3 메모리(37)의 시작어드레스를 시작으로 증가되는 어드레스이며, 제 3 멀티플렉서(MUX3)는 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)만을 선택하도록 고정된다. 제 3 멀티플렉서(MUX3)에서 선택된 쓰기어드레스(ADDR_W1)는 제 5 멀티플렉서(MUX5)에 입력된다. 제 5 멀티플렉서(MUX5)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS13으로 나타냄)를 인가받아 제 3 멀티플렉서(MUX3)로부터 입력된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 제 5 멀티플렉서(MUX5)에서 선택된 쓰기어드레스(ADDR_W1)는 제 3 메모리(37)의 어드레스단자(ADDR)에 입력된다. 제 7 멀티플렉서(MUX7)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS9로 나타냄)를 인가받아 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타를 선택하여 출력한다. 여기에서 제 7 멀티플렉서(MUX7)는 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타만을 선택하도록 고정된다. 제 3 버퍼(BUF3)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS13으로 나타냄)를 인가받아 인에이블상태가 된다. 인에이블상태의 제 3 버퍼(BUF3)는 제 7 멀티플렉서(MUX7)에서 선택된 병렬데이타를 입력받아 제 3 메모리(37)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 3 메모리(37)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS14로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 3 메모리(37)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 또한, 제 3 도의 c구간동안 제 1 멀티플렉서(MUX1)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS3으로 나타냄)를 인가받아 읽기어드레스발생부(30)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 1 멀티플렉서(MUX1)에서 선택된 읽기어드레스(ADDR_R)는 제 1 메모리(27)의 어드레스단자(ADDR)로 입력된다. 제 1 메모리(27)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS4로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 1 메모리(27)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 제 1 메모리(27)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 하이상태의 두 제어신호(제 3 도의 CS19와 CS20으로 나타냄)를 인가받아 제 1 메모리(27)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 3 도의 c구간동안 위에서 언급되지 않은 각 구성은 동작하지 않는다.On the other hand, in section c in FIG. 3, the data is stored in the third memory 37, and the memory controller 20 applies a control signal to each component in order to read the data stored in the first memory 27. FIG. The third multiplexer MUX3 receives the low state control signal (shown as CS12 in FIG. 3) from the memory controller 20 to select the write address ADDR _W1 generated by the first write address generator 23. Output The selected write address ADDR _W1 is an address which is increased starting from the start address of the third memory 37, and the third multiplexer MUX3 is the write address ADDR generated by the first write address generation unit 23. _W1 ) is fixed to select only. The write address ADDR _W1 selected by the third multiplexer MUX3 is input to the fifth multiplexer MUX5. The fifth multiplexer MUX5 receives a high state control signal (shown as CS13 in FIG. 3) from the memory controller 20 and selects and outputs the write address ADDR _W1 input from the third multiplexer MUX3. The write address ADDR _W1 selected by the fifth multiplexer MUX5 is input to the address terminal ADDR of the third memory 37. The seventh multiplexer MUX7 receives a control signal (shown as CS9 in FIG. 3) in a low state from the memory controller 20 to select and output parallel data output from the first serial-to-parallel converter 25. Here, the seventh multiplexer MUX7 is fixed so as to select only parallel data output from the first serial-parallel converter 25. The third buffer BUF3 is enabled by receiving a high state control signal (indicated by CS13 in FIG. 3) from the memory controller 20. FIG. The third buffer BUF3 in the enabled state receives the parallel data selected by the seventh multiplexer MUX7 and outputs the parallel data to the data I / O terminal of the third memory 37. At this time, the third memory 37 receives the high state control signal (indicated by CS14 in FIG. 3) from the memory control unit 20 and enters the write state. The third memory 37 in the write state stores the data applied to the data input / output terminal data I / O at a position corresponding to the address applied to the address terminal ADDR. Also, during the section c of FIG. 3, the first multiplexer MUX1 receives the low-level control signal (indicated by CS3 of FIG. 3) from the memory controller 20 to generate the read address (eg, read address generator 30). Select and print ADDR _R ). The read address ADDR _R selected by the first multiplexer MUX1 is input to the address terminal ADDR of the first memory 27. The first memory 27 receives a low state control signal (indicated by CS4 in FIG. 3) from the memory control unit 20 and enters a read state. The first memory 27 in a read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. Data read out from the first memory 27 is input to the data selector 40. The data selector 40 receives two control signals (shown as CS19 and CS20 in FIG. 3) in a high state from the memory controller 20 so that the data applied from the first memory 27 can be processed by the signal processor. Output During the section c of FIG. 3, each configuration not mentioned above does not work.

한편, 제 3 도의 d구간에서는 제 4 메모리(39)에 데이타를 저장하고, 제 2 메모리(29)에 저장된 데이타를 읽어내기 위하여 메모리제어부(20)는 제어신호를 각 구성에 인가한다. 제 4 멀티플렉서(MUX4)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS16으로 나타냄)를 인가받아 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 여기에서 선택된 쓰기어드레스(ADDR_W1)는 제 4 메모리(39)의 시작어드레스를 시작으로 증가되는 어드레스이며, 제 4 멀티플렉서(MUX4)는 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)만을 선택하도록 고정된다. 제 4 멀티플렉서(MUX4)에서 선택된 쓰기어드레스(ADDR_W1)는 제 6 멀티플렉서(MUX6)에 입력된다. 제 6 멀티플렉서(MUX6)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS17로 나타냄)를 인가받아 제 4 멀티플렉서(MUX3)로부터 입력된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 제 6 멀티플렉서(MUX6)에서 선택된 쓰기어드레스(ADDR_W1)는 제 4 메모리(39)의 어드레스단자(ADDR)에 입력된다. 제 7 멀티플렉서(MUX7)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS9로 나타냄)를 인가받아 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타를 선택하여 출력한다. 여기에서 제 7 멀티플렉서(MUX7)는 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타만을 선택하도록 고정된다. 제 4 버퍼(BUF4)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS15로 나타냄)를 인가받아 인에이블상태가 된다. 인에이블상태의 제 4 버퍼(BUF4)는 제 7 멀티플렉서(MUX7)에서 선택된 병렬데이타를 입력받아 제 4 메모리(39)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 4 메모리(39)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS18로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 4 메모리(39)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 또한, 제 3 도의 d구간동안 제 2 멀티플렉서(MUX1)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS7로 나타냄)를 인가받아 읽기어드레스발생부(20)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 2 멀티플렉서(MUX2)에서 선택된 읽기어드레스(ADDR_R)는 제 2 메모리(29)의 어드레스단자(ADDR)로 입력된다. 제 2 메모리(29)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS8로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 2 메모리(29)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 제 2 메모리(29)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 하이와 로우상태의 두 제어신호(제 3 도의 CS19와 CS20으로 나타냄)를 인가받아 제 2 메모리(29)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 3 도의 d구간동안 위에서 언급되지 않은 각 구성은 동작하지 않는다.On the other hand, in section d in FIG. 3, the data is stored in the fourth memory 39, and the memory controller 20 applies a control signal to each component in order to read the data stored in the second memory 29. FIG. The fourth multiplexer MUX4 receives a low state control signal (shown as CS16 in FIG. 3) from the memory controller 20 to select the write address ADDR _W1 generated by the first write address generator 23. Output The selected write address ADDR _W1 is an address which is increased starting from the start address of the fourth memory 39, and the fourth multiplexer MUX4 is the write address ADDR generated by the first write address generation unit 23. _W1 ) is fixed to select only. The write address ADDR _W1 selected by the fourth multiplexer MUX4 is input to the sixth multiplexer MUX6. The sixth multiplexer MUX6 receives a high state control signal (shown as CS17 in FIG. 3) from the memory controller 20 and selects and outputs the write address ADDR _W1 input from the fourth multiplexer MUX3. The write address ADDR _W1 selected by the sixth multiplexer MUX6 is input to the address terminal ADDR of the fourth memory 39. The seventh multiplexer MUX7 receives a control signal (shown as CS9 in FIG. 3) in a low state from the memory controller 20 to select and output parallel data output from the first serial-to-parallel converter 25. Here, the seventh multiplexer MUX7 is fixed so as to select only parallel data output from the first serial-parallel converter 25. The fourth buffer BUF4 is enabled by receiving a high state control signal (indicated by CS15 in FIG. 3) from the memory controller 20. FIG. The fourth buffer BUF4 in the enabled state receives the parallel data selected by the seventh multiplexer MUX7 and outputs the parallel data to the data I / O terminal of the fourth memory 39. At this time, the fourth memory 39 receives the high state control signal (indicated by CS18 in FIG. 3) from the memory control unit 20 and enters the write state. The fourth memory 39 in the write state stores the data applied to the data input / output terminal data I / O at a position corresponding to the address applied to the address terminal ADDR. Also, during the d section of FIG. 3, the second multiplexer MUX1 receives a low-level control signal (indicated by CS7 of FIG. 3) from the memory controller 20 to generate a read address generated by the read address generator 20. Select and print ADDR _R ). The read address ADDR _R selected by the second multiplexer MUX2 is input to the address terminal ADDR of the second memory 29. The second memory 29 receives a control signal (shown as CS8 in FIG. 3) in a low state from the memory controller 20 and enters a read state. The second memory 29 in the read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. The data read out from the second memory 29 is input to the data selector 40. The data selector 40 receives two control signals (shown as CS19 and CS20 in FIG. 3) of the high and low states from the memory controller 20 to process the data applied from the second memory 29 in the signal processor. So we can print During the d section in FIG. 3, each configuration not mentioned above does not operate.

이와 같은 방식으로 데이타를 저장 및 독출하는 동작이 연속적으로 수행된다. 여기서는 제 1 메모리(27) 및 제 2 메모리(29)가 제 1 도의 제 1 메모리(15) 역할을 하며, 제 3 메모리(37) 및 제 4 메모리(39)가 제 1 도의 제 2 메모리(16) 역할을 한다. 이 때 동일 비트 전송율에서 동작시키는 것이라면 제 1 메모리부터 제 4 메모리의 각 메모리용량은 제 1 도의 메모리용량의 ½이면 된다. 즉, 전체의 메모리용량만 같으면 되므로 제 1 도의 메모리를 ½용량의 작은 메모리로 분할한 것으로 볼 수 있다.In this manner, the operation of storing and reading data is continuously performed. In this case, the first memory 27 and the second memory 29 serve as the first memory 15 of FIG. 1, and the third memory 37 and the fourth memory 39 correspond to the second memory 16 of FIG. 1. ) Plays a role. In this case, if the operation is performed at the same bit rate, each memory capacity of the first to fourth memories may be ½ of the memory capacity of FIG. That is, since only the total memory capacity is the same, it can be regarded that the memory of FIG. 1 is divided into small memories of ½ capacity.

다음으로는 제 1 튜너(21)와 제 2 튜너(31) 각각에 N/2 비트 전송율의 신호가 동시에 들어오고, 이를 신호처리하기 전에 동시에 메모리에 저장하기 위한 VCR에서의 동작을 제 4 도의 타이밍도와 함께 설명한다.Next, a signal of N / 2 bit rate is simultaneously input to each of the first tuner 21 and the second tuner 31, and the timing of the operation in the VCR for storing them in the memory at the same time before signal processing is shown in FIG. Explain with help.

먼저, 제 1 튜너(21)와 제 2 튜너(31)는 수신된 신호로부터 데이타(data1,data2)와 클럭(CLK_w1,CLK_w2)을 추출한다. 튜너(21,31)에서 추출된 각 클럭(CLK_w1,CLK_w2)은 대응하는 쓰기어드레스발생부(23,33)에서 쓰기어드레스를 발생하는데 필요한 쓰기클럭으로 사용된다. 여기에서 입력신호의 비트 전송율이 제 3 도에서 설명한 입력신호의 비트 전송율의 ½이므로 각 쓰기클럭(CLK_w1,CLK_w2)도 제 3 도에서 설명한 쓰기클럭(CLK_w)주파수의 ½이 된다. 그러나, 메모리제어부(20)에서 발생된 읽기클럭(CLK_R)은 N 비트 전송율의 입력신호를 처리할 때와 동일한 주파수이므로, N/2 비트 전송율의 쓰기클럭의 주파수에 2배가 된다. 그래서, 각 메모리에 데이타를 저장하는데 걸리는 시간이 제 3 도 경우의 2배가 필요하며, 각 메모리에 저장된 데이타를 읽어내는데 걸리는 시간은 동일하다. 튜너(21,31)에서 추출된 각 데이타(data1,data2)는 대응하는 직렬-병렬변환부(25,35)에서 일정단위의 병렬데이타로 변환된다.First, the first tuner 21 and the second tuner 31 extract data (data1, data2) and clock (CLK _w1 , CLK _w2 ) from the received signal. Each of the clocks CLK _w1 and CLK _w2 extracted by the tuners 21 and 31 is used as a write clock required for generating the write addresses in the corresponding write address generators 23 and 33. Since the bit rate of the input signal is ½ of the bit rate of the input signal described with reference to FIG. 3, each of the write clocks CLK _w1 and CLK _w2 is also ½ of the write clock CLK _w frequency described with reference to FIG. 3. However, since the read clock CLK _R generated by the memory controller 20 is the same frequency as when processing an input signal of N bit rate, the frequency is twice the frequency of the write clock of N / 2 bit rate. Thus, the time required to store data in each memory is twice as long as that in FIG. 3, and the time taken to read the data stored in each memory is the same. Each data (data1, data2) extracted by the tuners (21, 31) is converted into parallel data of a predetermined unit by the corresponding serial-parallel converter (25, 35).

제 4 도의 a,b구간에서는 제 1 메모리(27)와 제 3 메모리(37)에 두 데이타를 각각 동시에 저장하고, 제 2 메모리(29)와 제 4 메모리(39)에 저장된 데이타를 읽어내기 위하여 메모리제어부(20)는 제어신호를 각 구성에 인가한다. 제 1 멀티플렉서(MUX1)는 메모리제어부(20)로부터 하이상태의 제어신호(제 4 도의 CS3으로 나타냄)를 인가받아 제 1 쓰기어드레스발생부(23)에서 발생된 쓰기어드레스(ADDR_W1)를 선택하여 출력한다. 여기에서 선택된 쓰기어드레스(ADDR_W1)는 제 1 쓰기어드레스발생부(23)에서 제 1 메모리(27)의 시작어드레스를 시작으로 하여 증가되는 어드레스이다. 제 1 멀티플렉서(MUX1)에서 선택된 쓰기어드레스(ADDR_W1)는 제 1 메모리(27)의 어드레스단자(ADDR)로 입력된다. 또한, 동일구간에서 제 1 버퍼(BUF1)는 메모리제어부(20)로부터 하이상태의 제어신호(제 4 도의 CS2로 나타냄)를 인가받아 인에이블상태가 된다. 인에이블상태의 제 1 버퍼(BUF1)는 제 1 직렬-병렬변환부(25)에서 출력된 병렬데이타를 입력받아 제 1 메모리(27)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 1 메모리(27)는 메모리제어부(20)로부터 하이상태의 제어신호(제 4 도의 CS4로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 1 메모리(27)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 또한, 제 4 도의 a,b구간동안 제 3 멀티플렉서(MUX3)는 메모리제어부(20)로부터 로우상태의 제어신호(제 4 도의 CS12로 나타냄)를 인가받아 제 2 쓰기어드레스발생부(33)에서 발생된 쓰기어드레스(ADDR_W2)를 선택하여 출력한다. 여기에서 제 3 멀티플렉서(MUX3)는 제 2 쓰기어드레스발생부(33)에서 발생된 쓰기어드레스(ADDR_W2)만을 선택하도록 고정된다. 제 5 멀티플렉서(MUX5)는 메모리제어부(20)로부터 하이상태의 제어신호(제 4 도의 CS13으로 나타냄)를 인가받아 제 3 멀티플렉서(MUX3)에서 선택된 쓰기어드레스(ADDR_W2)를 선택하여 출력한다. 제 5 멀티플렉서(MUX5)에서 선택된 쓰기어드레스(ADDR_W2)는 제 3 메모리(37)의 어드레스단자(ADDR)로 입력된다. 이 구간에서 제 2 튜너(31)를 통하여 입력된 신호의 데이타(data2)는 제 7 멀티플렉서(MUX7)에서 선택되어 인에이블상태인 제 3 버퍼(BUF3)를 통해 제 3 메모리(37)에 전달된다. 즉, 제 7 멀티플렉서(MUX7)는 메모리제어부(20)로부터 하이상태의 제어신호(제 4 의 CS9로 나타냄)를 인가받아 제 2 직렬-병렬변환부(35)에서 출력된 병렬데이타를 선택하여 출력한다. 여기에서 제 7 멀티플렉서(MUX7)는 제 2 직렬-병렬변환부(35)에서 출력된 병렬데이타만을 선택하도록 고정된다. 제 3 버퍼(BUF3)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS11로 나타냄)를 인가받아 인에이블상태가 된다 인에이블상태의 제 3버퍼(BUF3)는 제 7 멀티플렉서(MUX7)에서 선택된 병렬데이타를 입력받아 제 3 메모리(37)의 데이타입출력단자(data I/O)로 출력한다. 이 때, 제 3 메모리(37)는 메모리제어부(20)로부터 하이상태의 제어신호(제 3 도의 CS14로 나타냄)를 인가받아 쓰기상태가 된다. 쓰기상태의 제 3 메모리(37)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 데이타입출력단자(data I/O)에 인가된 데이타를 저장한다. 제 4 도의 a구간에서 제 2 멀티플렉서(MUX2)는 메모리제어부(20)로부터 로우상태의 제어신호(제 4 도의 CS7로 나타냄)를 인가받아 읽기어드레스발생부(30)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 2 멀티플렉서(MUX2)에서 선택된 읽기어드레스(ADDR_R)는 제 2 메모리(29)의 어드레스단자(ADDR)로 입력된다. 제 2 메모리(29)는 메모리제어부(20)로부터 로우상태의 제어신호(제 3 도의 CS8로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 2 메모리(29)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 이 때, 제 2 버퍼(BUF2)는 디스에이블상태가 되어 제 2 메모리(29)에서 독출된 데이타가 입력데이타측의 영향을 받지 않도록 한다. 제 2 메모리(29)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 로우와 하이상태의 두 제어신호(제 4 도의 CS19와 CS20으로 나타냄)를 인가받아 제 2 메모리(29)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 4 도 b구간에서 제 6 멀티플렉서(MUX6)는 메모리제어부(20)로부터 로우상태의 제어신호(제 4 도의 CS17로 나타냄)를 인가받아 읽기어드레스발생부(30)에서 발생된 읽기어드레스(ADDR_R)를 선택하여 출력한다. 제 6 멀티플렉서(MUX6)에서 선택된 읽기어드레스(ADDR_R)는 제 4 메모리(39)의 어드레스단자(ADDR)로 입력된다. 제 4 메모리(39)는 메모리제어부(20)로부터 로우상태의 제어신호(제 4 도의 CS18로 나타냄)를 인가받아 읽기상태가 된다. 읽기상태의 제 4 메모리(39)는 어드레스단자(ADDR)에 인가된 어드레스에 해당하는 위치에 저장되어 있는 데이타를 독출한다. 이 때, 제 4 버퍼(BUF4)는 디스에이블상태가 되어 제 4 메모리(39)에서 독출된 데이타가 입력데이타측의 영향을 받지 않도록 한다. 제 4 메모리(39)에서 독출된 데이타는 데이타선택부(40)로 입력된다. 데이타선택부(40)는 메모리제어부(20)로부터 로우상태의 두 제어신호(제 4 도의 CS19와 CS20으로 나타냄)를 인가받아 제 4 메모리(39)로부터 인가된 데이타를 신호처리부에서 처리될 수 있도록 출력한다. 제 4 도의 a,b구간동안 위에서 언급되지 않은 각 구성은 동작하지 않는다. 이와 같은 과정을 통하여 제 4 도의 a,b구간에서는 제 1 메모리(27)와 제 3 메모리(37)에 제 1 튜너(21) 및 제 2 튜너(31)에서 추출한 데이타들이 동시에 저장된다.In section a and b of FIG. 4, two data are simultaneously stored in the first memory 27 and the third memory 37, and the data stored in the second memory 29 and the fourth memory 39 is read out. The memory controller 20 applies a control signal to each component. The first multiplexer MUX1 receives a high state control signal (shown as CS3 in FIG. 4) from the memory control unit 20 and selects the write address ADDR _W1 generated by the first write address generation unit 23. Output The write address ADDR _W1 selected here is an address that is incremented starting from the start address of the first memory 27 in the first write address generation unit 23. The write address ADDR _W1 selected by the first multiplexer MUX1 is input to the address terminal ADDR of the first memory 27. Further, in the same section, the first buffer BUF1 is enabled by receiving a high control signal (indicated by CS2 in FIG. 4) from the memory controller 20. FIG. The first buffer BUF1 in the enabled state receives the parallel data output from the first serial-parallel converter 25 and outputs the parallel data to the data I / O terminal of the first memory 27. At this time, the first memory 27 receives a high state control signal (indicated by CS4 in FIG. 4) from the memory control unit 20 and enters the write state. The first memory 27 in the write state stores the data applied to the data I / O terminal at a position corresponding to the address applied to the address terminal ADDR. In addition, during the sections a and b of FIG. 4, the third multiplexer MUX3 is applied from the memory controller 20 to the low state control signal (indicated by CS12 in FIG. 4) and generated in the second write address generator 33. The selected write address (ADDR _W2 ) and output it. The third multiplexer MUX3 is fixed to select only the write address ADDR _W2 generated by the second write address generator 33. The fifth multiplexer MUX5 receives the high state control signal (indicated by CS13 of FIG. 4) from the memory controller 20 and selects and outputs the write address ADDR _W2 selected by the third multiplexer MUX3. The write address ADDR _W2 selected by the fifth multiplexer MUX5 is input to the address terminal ADDR of the third memory 37. In this section, the data data2 of the signal input through the second tuner 31 is selected by the seventh multiplexer MUX7 and transferred to the third memory 37 through the enabled third buffer BUF3. . That is, the seventh multiplexer MUX7 receives the high state control signal (denoted by the fourth CS9) from the memory controller 20 and selects and outputs the parallel data output from the second serial-to-parallel converter 35. do. Here, the seventh multiplexer MUX7 is fixed to select only parallel data output from the second serial-to-parallel converter 35. The third buffer BUF3 is applied to the high state control signal (indicated by CS11 in FIG. 3) from the memory controller 20 and becomes an enable state. The third buffer BUF3 in the enabled state is the seventh multiplexer MUX7. The parallel data selected in the) is input to the data input / output terminal (data I / O) of the third memory 37. At this time, the third memory 37 receives the high state control signal (indicated by CS14 in FIG. 3) from the memory control unit 20 and enters the write state. The third memory 37 in the write state stores the data applied to the data input / output terminal data I / O at a position corresponding to the address applied to the address terminal ADDR. In the section a of FIG. 4, the second multiplexer MUX2 receives the low-level control signal (indicated by CS7 of FIG. 4) from the memory controller 20 to generate the read address ADDR _R generated by the read address generator 30. Select) to print. The read address ADDR _R selected by the second multiplexer MUX2 is input to the address terminal ADDR of the second memory 29. The second memory 29 receives a control signal (shown as CS8 in FIG. 3) in a low state from the memory controller 20 and enters a read state. The second memory 29 in the read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. At this time, the second buffer BUF2 is in a disabled state so that data read from the second memory 29 is not affected by the input data side. The data read out from the second memory 29 is input to the data selector 40. The data selector 40 receives two control signals (shown as CS19 and CS20 in FIG. 4) from the memory controller 20 to process the data applied from the second memory 29 in the signal processor. To be printed. In the fourth section b, the sixth multiplexer MUX6 receives the low-level control signal (indicated by CS17 in FIG. 4) from the memory controller 20 and generates the read address ADDR _R generated by the read address generator 30. Select) to print. The read address ADDR _R selected by the sixth multiplexer MUX6 is input to the address terminal ADDR of the fourth memory 39. The fourth memory 39 receives a control signal (shown as CS18 in FIG. 4) in a low state from the memory controller 20 and enters a read state. The fourth memory 39 in the read state reads data stored at a position corresponding to an address applied to the address terminal ADDR. At this time, the fourth buffer BUF4 is in a disabled state so that data read from the fourth memory 39 is not affected by the input data side. The data read out from the fourth memory 39 is input to the data selector 40. The data selector 40 receives two control signals (shown as CS19 and CS20 in FIG. 4) in a low state from the memory controller 20 so that the data applied from the fourth memory 39 can be processed in the signal processor. Output During the sections a and b of FIG. 4, each configuration not mentioned above does not work. Through this process, the data extracted by the first tuner 21 and the second tuner 31 are simultaneously stored in the first memory 27 and the third memory 37 in sections a and b of FIG. 4.

제 4 도의 c,d구간에서는 위와 같은 방식의 과정을 통하여 제 2 메모리(29)와 제 4 메모리(39)에 제 1 튜너(21) 및 제 2 튜너(31)에서 추출한 데이타들을 동시에 저장하며, 제 4 도의 c구간과 d구간에서 각각 제 1 메모리(27)와 제 3 메모리(37)에 저장된 데이타를 읽어낸다.In section c and d of FIG. 4, the data extracted from the first tuner 21 and the second tuner 31 are simultaneously stored in the second memory 29 and the fourth memory 39 through the above-described process. The data stored in the first memory 27 and the third memory 37 are read in section c and d in FIG. 4, respectively.

본 발명의 실시예에서는 N bps와 N/2 bps의 전송율을 가지는 신호에 대해서 설명하였지만 이 이외에도 다양한 비트 전송율의 다수 신호를 동시에 저장할 수 있다.In the embodiment of the present invention, a signal having a transmission rate of N bps and N / 2 bps has been described. In addition to this, multiple signals of various bit rates may be simultaneously stored.

상술한 바와 같이, 본 발명은 다수의 신호를 메모리에 동시 기록하기 위한 방법 및 장치에 관한 것으로 가장 높은 비트 전송율의 신호를 저장할 수 있는 메모리를 적절하게 분할한 형태로 메모리를 제어하여 다양한 비트 전송율의 신호들을 동시에 저장시 용이하게 할 수 있는 효과를 갖는다.As described above, the present invention relates to a method and apparatus for simultaneously writing a plurality of signals to a memory, and to control the memory in a form in which the memory capable of storing the highest bit rate signal is appropriately divided into various bit rates. Has the effect of facilitating the simultaneous storage of signals.

Claims (11)

N 비트 전송율의 신호를 입력받아 저장하고, 저장한 신호를 일정단위로 읽어내어 신호처리하는 디지탈 VCR의 메모리에 다수의 신호를 동시에 기록하기 위한 장치에 있어서,In the device for receiving and storing a signal of the N bit rate, and simultaneously recording a plurality of signals in the memory of the digital VCR that reads the stored signal in a predetermined unit and signal processing, M(≤N) 비트 전송율의 다수 신호를 각각 입력받아 데이타와 클럭을 추출하기 위한 다수의 튜너들,A plurality of tuners for extracting data and a clock by receiving a plurality of signals having an M (≤N) bit rate, respectively, 상기 튜너에서 추출된 클럭에 의해 쓰기어드레스를 증가시키고, 증가된 쓰기어드레스를 출력하는 쓰기어드레스발생부;A write address generation unit which increases the write address by the clock extracted by the tuner and outputs the increased write address; 상기 튜너에서 추출된 데이타를 일정단위의 병렬데이타로 변환하는 직렬-병렬변환부;A serial-parallel converter converting the data extracted by the tuner into parallel data of a predetermined unit; 입력신호의 비트 전송율에 관한 정보와 다수의 신호를 동시에 기록할 것인지에 관한 정보에 따라 각 구성의 동작을 제어하기 위한 제어신호를 발생하고, N 비트 전송율의 신호 처리 주파수와 동일한 주파수의 클력을 발생하는 메모리제어부;According to the information on the bit rate of the input signal and whether to record a plurality of signals at the same time to generate a control signal for controlling the operation of each configuration, generating a clock of the same frequency as the signal processing frequency of the N bit rate A memory controller; 상기 메모리제어부에서 발생된 클럭에 의해 읽기어드레스를 증가시키고, 증가된 읽기어드레스를 출력하는 읽기어드레스발생부; 및A read address generator for increasing a read address by a clock generated by the memory controller and outputting the increased read address; And 상기 메모리제어부의 제어신호에 따라 교호적으로 상기 쓰기어드레스발생부에서 발생된 쓰기어드레스가 지시하는 위치에 상기 직렬-병렬변환부에서 출력된 병렬데이타를 저장하고, 상기 읽기어드레스발생부에서 발생된 읽기어드레스가 지시하는 위치에 저장되어 있는 데이타를 일정단위로 읽어내는 다수의 메모리들을 포함하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.The parallel data output from the serial-to-parallel converter is stored in a position indicated by the write address generated by the write address generator alternately according to the control signal of the memory controller, and the read generated by the read address generator An apparatus for simultaneously writing a plurality of signals to a memory including a plurality of memories for reading data stored at a location indicated by an address in a predetermined unit. 제 1 항에 있어서, 상기 다수의 메모리는 N 비트 전송율을 저장할 수 있는 용량의 메모리를 다수개로 분할한 형태인 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.2. The apparatus of claim 1, wherein the plurality of memories are divided into a plurality of memories having a capacity capable of storing N bit rates. 제 1 항에 있어서, 상기 직렬-병렬변환부에는 병렬형태로 변환된 다수 신호의 각 데이타를 상기 메모리제어부의 제어신호에 의해 선택하여 출력하는 멀티플렉서가 연결되는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.The memory of claim 1, wherein the serial-parallel converter is coupled to a multiplexer for selecting and outputting data of a plurality of signals converted in parallel form by a control signal of the memory controller. Device for simultaneous recording. 제 2 항에 있어서, 상기 다수의 메모리 전단에는 메모리에서 독출된 데이타와 저장하기 위해 입력되는 데이타 사이에 간섭이 일어나지 않도록 상기 메모리제어부의 제어신호에 따라 메모리에서 데이타 독출시 디스에이블상태가 되고, 메모리에 데이타 저장시 인에이블상태가 되는 각각의 버퍼가 연결되는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.The memory of claim 2, wherein the plurality of memory front ends are in a disabled state when data is read from the memory according to a control signal of the memory controller so that interference does not occur between data read from the memory and data input for storing. 2. A device for simultaneously writing a plurality of signals to a memory, characterized in that each buffer which is enabled upon data storage is connected. 제 4 항에 있어서, 상기 다수의 메모리 전단에는 상기 쓰기어드레스발생부에서 발생된 쓰기어드레스와 상기 읽기어드레스발생부에서 발생된 읽기어드레스를 상기 메모리제어부의 제어신호에 따라 선택하여 출력하는 각각의 멀티플렉서가 연결되는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.5. The multiplexer of claim 4, wherein each of the plurality of memory front ends includes a multiplexer for selecting and outputting a write address generated by the write address generator and a read address generated by the read address generator according to a control signal of the memory controller. Apparatus for simultaneously writing a plurality of signals to a memory, characterized in that connected. 제 5 항에 있어서, 상기 쓰기어드레스발생부에는 N 비트 전송율의 한 신호를 상기 다수의 메모리에 저장하거나 M 비트 전송율의 다수 신호를 동시에 상기 다수의 메모리에 각각 저장할 수 있도록 상기 메모리제어부의 제어신호에 따라 발생된 다수의 쓰기어드레스신호를 선택하여 출력하는 멀티플렉서가 연결되는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.The memory device of claim 5, wherein the write address generator is configured to store one signal having an N bit rate in the plurality of memories or to store a plurality of M bit rate signals in the plurality of memories simultaneously. And a multiplexer for selecting and outputting a plurality of write address signals generated according to the same. 제 6 항에 있어서, 상기 다수의 메모리에는 상기 메모리제어부의 제어신호에 따라 각 메모리에서 독출되는 데이타를 선택하여 출력하는 데이타선택부가 연결되는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 장치.7. The apparatus of claim 6, wherein the plurality of memories are connected to a data selector for selecting and outputting data read from each memory according to a control signal of the memory controller. . 다수의 신호를 메모리에 동시 기록하기 위한 방법에 있어서,A method for simultaneously writing a plurality of signals to a memory, N 비트 전송율의 한 신호가 입력되는 경우 상기 메모리에 교번적으로 입력신호를 저장 및 독출하는 과정; 및Storing and reading input signals alternately in the memory when one signal having an N bit rate is input; And M(N) 비트 전송율의 다수 신호가 입력되는 경우 상기 메모리를 분할하여 각 분할된 메모리에 순서적으로 다수의 신호를 동시에 저장 및 독출하는 과정을 포함하는 다수의 신호를 메모리에 동시 기록하기 위한 방법.M ( N) when a plurality of signals having a bit rate is input, dividing the memory and simultaneously storing and reading a plurality of signals sequentially in each divided memory. 제 8 항에 있어서, 상기 N 비트 전송율의 한 신호를 저장 및 독출하는 과정은 N 비트 전송율의 신호를 입력받아 데이타와 클럭을 추출하는 단계;The method of claim 8, wherein the storing and reading of one signal having an N bit rate comprises: extracting a data and a clock by receiving a signal having an N bit rate; 상기 추출된 클럭에 의해 쓰기어드레스를 증가시키고, 증가된 쓰기어드레스를 출력하는 쓰기어드레스발생단계;A write address generation step of increasing a write address by the extracted clock and outputting the increased write address; 상기 추출된 데이타를 일정단위의 병렬데이타로 변환하는 직렬-병렬변환단계;A serial-parallel conversion step of converting the extracted data into parallel data of a predetermined unit; 입력되는 N 비트 전송율의 신호 처리 주파수와 동일한 주파수의 클럭에 의해 읽기어드레스를 증가시키고, 증가된 읽기어드레스를 출력하는 읽기어드레스발생단계; 및A read address generation step of increasing the read address by a clock having the same frequency as the signal processing frequency of the input N bit rate and outputting the increased read address; And 소정 제어신호에 의해 교번적으로 상기 발생된 쓰기어드레스가 지시하는 위치에 상기 변환된 병렬데이타를 저장하고, 상기 발생된 읽기어드레스가 지시하는 위치에 저장되어 있는 데이타를 일정단위로 읽어내는 단계로 이루어지는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 방법.Storing the converted parallel data at a position indicated by the generated write address alternately by a predetermined control signal, and reading data stored at a position indicated by the generated read address in a predetermined unit. And simultaneously writing a plurality of signals to a memory. 제 8 항에 있어서, 상기 M 비트 전송율의 다수 신호를 동시에 저장 및 독출하는 과정은 M 비트 전송율의 다수 신호를 입력받아 각 신호의 데이타와 클럭을 추출하는 단계;The method of claim 8, wherein the storing and reading of multiple signals of the M bit rate at the same time comprises: extracting data and a clock of each signal by receiving the multiple signals of the M bit rate; 상기 추출된 클럭에 의해 쓰기어드레스를 증가시키고, 증가된 쓰기어드레스를 출력하는 쓰기어드레스발생단계;A write address generation step of increasing a write address by the extracted clock and outputting the increased write address; 상기 추출된 데이타를 일정단위의 병렬데이타로 변환하는 직렬-병렬변환단계;A serial-parallel conversion step of converting the extracted data into parallel data of a predetermined unit; 입력되는 N 비트 전송율의 신호 처리 주파수와 동일한 주파수의 클럭에 의해 읽기어드레스를 증가시키고, 증가된 읽기어드레스를 출력하는 읽기어드레스발생단계; 및A read address generation step of increasing the read address by a clock having the same frequency as the signal processing frequency of the input N bit rate and outputting the increased read address; And 소정 제어신호에 의해 상기 발생된 다수의 쓰기어드레스가 지시하는 위치에 대응하는 상기 변환된 병렬데이타를 각각 저장하고, 상기 발생된 읽기어드레스가 지시하는 위치에 저장되어 있는 데이타를 일정단위로 읽어내는 단계로 이루어지는 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 방법.Storing the converted parallel data corresponding to positions indicated by the plurality of write addresses generated by a predetermined control signal, and reading data stored at positions indicated by the generated read addresses in a predetermined unit; Method for simultaneously writing a plurality of signals to the memory, characterized in that consisting of. 제 10 항에 있어서, 상기 추출된 클럭의 주파수가 M(=N/n)이고, 읽기클럭의 주파수가 N인 경우 M 비트 전송율의 신호를 저장하는데 N 비트 전송율의 신호 저장시간에 n배가 소요되며, 독출시간은 동일한 것을 특징으로 하는 다수의 신호를 메모리에 동시 기록하기 위한 방법.11. The method of claim 10, wherein when the frequency of the extracted clock is M (= N / n), and the frequency of the read clock is N, it takes n times the signal storage time of the N bit rate to store the signal of the M bit rate And the read time is the same.