KR0138081B1 - 액정표시장치용 박막트랜지스터 및 그 제조방법 - Google Patents
액정표시장치용 박막트랜지스터 및 그 제조방법Info
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Abstract
본 발명은 액정표시장치용의 선결함이나 점결함 등을 방지할 수 있는 박막트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 복수의 어드레스배선층과 복수의 데이터배선층이 직교하도록 배열되어 있다. 이들 어드레스배선층과 각 교차위치에는 각각 TFT가 배치된다. 각 TFT의 게이트전극(22)은 행마다 어드레스배선층에 접속되고, 드레인전극(41)은 열마다 데이터배선층에 접속된다. 표시전극(33)은 어드레스배선층과 데이터배선층에 의해 구획된 영역에 각각 배치되어 있고, 각각의 영역내에 설치되어 있는 TFT의 소스전극(42)에 접속되어 있다. 데이터배선층 및 TFT의 소스전극 및 드레인전극은 각각 반도체층과의 오미크배리어층으로서 작용하는 제 1 층(29a, 29b, 29c), 도전성재료로 구성되어 주신호배선층으로서 작용하는 제 2 층(30a, 30b, 30c), 및 전지반응방지층으로서 작용하는 제 3층(31a, 31b, 31c)을 구비하고 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터의 제조방법에 관한 것이다.
Description
제1도는 종래의 박막트랜스터 단면도.
제2도는 종래의 박막트랜지스터 평면도.
제3도는 본 발명 제 1 실시예의 박막트랜지스터 단면도.
제4도는 본 발명 제 1 실시예의 박막트랜지스터를 구비한 액정 표시장치의 일부를 도시하는 평면도.
제5A도 ∼제5E도는 본 발명 제 1 실시예의 박막트랜지스터 제조공정을 차례로 도시하는 단면도.
제6도는 본 발명 제 2 실시예의 박막트랜지스터 단면도.
제7도는 본 발명 제 2 실시예의 박막트랜지스터를 구비한 액정 표시장치의 일부를 도시하는 평면도.
제8A도∼제 8E 도는 본 발명 제 2 실시예의 박막트랜지스터의 제조공정을 차례로 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
22:게이트전극33:표시전극
41:드레인전극42:소스전극
29a, 29b, 29c:오미크배리어층(제 1 층)
30a, 30b, 30c:주신호배선층(제 2 층)
31a, 31b, 31c:전지반응방지층(제 3 층)
본 발명은 엑티브 메트릭스형의 액정표시장치에 관하고, 더욱 상세하게는 이 표시장치에 사용된는 박막트랜지스터 및 박막트랜지스터의 제조공정에 관한 것이다.
액티브 매트릭스형의 액정표시장치(이하, LCD)는 TFT 어레이를 갖는다. 이 TFT 어레이는 박막트랜지스터(이하,TFT)와 표시전극을 매트릭스형으로 배열하여 구성된다. TFT 어레이는 절연성투명기판과 그 절연성투명기판상에 행방향으로 늘어나 형성된 복수의 어드레스배선층과, 그 절연성투명기판상에 열방향으로 늘어나 형성된 복수의 데이터배선층을 구비한다. 상기 어드레스배선층과 상기 데이터배선층은 직교한다. 어드레스배선층과 데이터배선층과의 각 교차위치에 TFT가 배치된다.
가 행의 TFT 게이트전극은 대응하는 어드레스배선층에 접속된다. 각 역의 TFT 드레인전극은 대응하는 데이터배선층에 접속된다. 각 표시전극은 어드레스배선층과 데이터 배선층에 의해 구획된 영역에 배치되어 있고, 대응하는 TFT의 소스전극에 접속되어 있다.
이와같은 종래의 LCD에 사용되는 TFT로서, 예를들면 일본국 특허청 공개공보 평3-9565호에 본원의 제 1 도와 제 2 도에 도시하는 바와같은 구성이 개시되어 있다. 제 1 도는 TFT의 단면도이고, 제 2 도는 TFT의 패턴 평면도이다. 제 1 도는 제 2 도에 도시하는 패턴의 I-I 선에 따른 단면을 도시하고 있다.
제 1 도와 제 2 도에 도시하는 TFT는 다음과 같이 해서 행성된다. 먼저 유리기판등 절연성을 갖는 투명기판(1) 상에 AL(Aluminium), AL계 합금, Ta(Tantalum), Ta 합금, Cr(Chromium) 등의 금속층을 스패터링에 의해 형성된다. 다음에 형성된 금속층을 포토에칭 등에 의해 패터닝하는 것에 의해 게이트전극(2)을 형성한다. 게이트전극(2)의 표면을 양극산화하고, 제 1게이트절연막(3)을 형성한다.
제 2 게이트 절연막으로서 작용하는 SiN(실리콘나이트라이드)막(4), 반도체층으로서 작용하는 n-형 비정질실리콘층(5) 및 불순물을 도프한 n+형 비정질실리콘층(6)을 플라스마 CVD법에 의해 차례로 퇴적형성한다. 그리고 n+형 비정질실리콘층(6) 및 n-형 비정질실리콘층(5)을 패터닝하는 것에 의해 소자분리를 실행한다.
다음에 결과물(resultant structure) 상에 ITO(Indium Tin Oxide)로 구성되는 투명막을 스패터링에 의해 형성한다. 이 ITO막을 패터닝하여 투명한 표시전극(7)을 형성한다.
그리고 스패터링에 의한 결과물(resultant structure) 상에 Mo(몰리브덴)막(8) Al 막(9)을 이 차례로 퇴 적하고, 이들을 패터닝하고, 소스전극(11), 드레인전극(12) 및 데이터배선층(13)을 형성한다. 소스전극(11), 드레인전극(12) 및 데이터배선층(13)을 형성한다. 소스전극(11), 드레인전극(12) 및 데이터배선층(13)을 형성한다. 소스전극(11)은 Moakr(8a)과 그 위에 형성된 Al막(9a)으로 구성된다. 테이타배선층(13)은 Mo막(8c)과 그 위에 형성된 Al 막(9c)으로 구성된다.
소스전극(11)의 Mo막(8c)은 일부 영역이 표시전극(7)의 단부에 오버랩하여 형성되어 있고, 표시전극(7)과 전기적으로 접속되어 있다. Al막(9)과 Mo막(8)의 패터닝을 위한 에칭은 인산계 에칭액(인산, 질산, 초산 및 물의 혼합액)으로 실행된다. 또한 Mo막(8a, 8b)은 n+형 비정질실리콘층(6)과 Al막(9a, 9b)의 오미크배리어층으로서 작용한다. 따라서 n+형 비정질실리콘층(6)과 Al막(9a)사이 및 n+형 비정질실리콘층(6)과 Al막(9b) 사이의 오미크컨덕터가 얻어진다. Al은 저저항이므로 Al층(9a, 9b, 9c)은 주전극 또는 주배선으로서 기능한다.
다음에 소스전극(11)과 드레인전극(12)을 마스크로서 드라이에칭을 실행하고, 이들 전극간의 n+형 비정질실리콘층(6)을 제거하므로서 TFT의 채널영역을 형성한다.
결과물상에 SiN으로 구성되는 표면보호막(10)을 플라스마 CVD법의로 형성한다. 표면보호막(10)의 표시전극(7) 상의 부분을 제거하므로서 액정표시장치용의 TFT가 완성한다.
제 2 도에 도시하는 바와같이 어드레스배선층(2i)은 행방향으로 늘어나 형성되고, 게이트전극(2)으로서 작용하는 영역이 TFT의 형성 예정영역에 돌출하고 있다. 데이터배선층(13)의 영역(12)이 TFT의 형성예정영역에 돌출하고 있고, 영역(12)이 드레인전극으로서 작용한다.
상술의 LCD용 TFT는 소스전극(11)과 드레인전극(12)를 형성하는 Mo막과 Al막을 같은 에칭액으로 에칭할 수 있다고 하는 장점이 있는 반면, 다음과 같은 여러 가지 결점이 있다.
먼저 오미크배리어층으로서 작용하는 Mo막(8)의 에칭속도가 Al막(9)의 4∼6배이다. 이로인해 Al막(9) 에칭후의 단면형상이 오버행되기 쉽고, Al막(9)의 박리나 말림 등이 발생하기 쉽다. Al막(9)의 박리나 말림 등이 발생하면 다음 제조공정에서 소스전극(11)과 드레인전극(12)의 단선이 발생하기 쉬워진다. 또한 박리한 Al막의 단편(斷片)이 다른 배선에 부착하여 단락을 발생하기 쉬워진다.
상기 오버행을 방지하기 위해 Mo막(8)을 제거하고, Al층(9)을 n+비저질실리콘층(6)과 ITO막(표시전극)(7) 상에 직접 형성하는 것도 생각할 수 있다. 그러나 이와같은 구성에에서는 n+비정질실리콘층(5)과 Al층(9) 사이의 오미크컨덕터가 얻어지지 않게 된다. 또한 Al층(9)을 패터닝하기 위해 Al층(9) 상에, 레지스트막을 형성하여 그 레지스트막을 현상할 때, 알칼리성의 현상액이 Al층(9) 사이에 침투한다. 이로인해 Al층(9)과 ITO막(7) 사이에 전지반응이 발생하고, Al층(9) 및 ITO막(7)이 박리해 버린다고 하는 새로운 문제가 발생한다.
또한 상기 오버행을 방지하기 위해서 Mo와 W(Tungsten)의 합금막을 Al막(9) 아래에 설치하는 것이고, 에칭율을 제어하는 수법도 생각할 수 있다. 그러나 Mo와 W의 합금막을 형성할 경우 스패터에 의해 형성되는 막의 질(조성비 등)의 재현성이 나쁘므로, 에칭속도의 제어가 어려워진다. 또한 스패터를 위한 합금대상을 제작할 필요가 있으므로, 제조비용이 상승한다.
또한 제 1 도, 제 2 도 구성의 TFT에서는 Mo막(8a)의 일부와 표시전극(7)의 일부를 오버랩시키는 것에 의해 표시전극(7)과 소스전극(11)을 전기적으로 접속한다. 이때 오버랩시키는 부분의 면적을 크게하면 표시전극(7)의 실질적인 면적이 축소한다. 이로인해 표시전극(7)과 Mo막(8a)과는 작은 접촉면적 밖에 얻을 수 없고, 충분한 전기적 접속을 얻는 일이 어렵다.
본 발명은 상기 실상에 감안하여 이루어진 것이고, 본 발명의 제 1 목적은 액정표시장치의 선결함이나 점결함을 방지할 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 제 2 목적은 주배선전극이 오버행형으로 에칭되는 것을 방지할 수 있는 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
또한 본 발명의 제 3 목적은 제조 과정에서 전지반응 등이 발생하기 어려운 구성의 박막트랜지스터 및 전지반응 등이 발생하기 어려운 제조방법을 제공하는데 있다.
또 본 발명의 제 4 목적은 표시전극과 소스전극과의 전기적인 접속의 신뢰성을 높힐 수 있는 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
그리고 본 발명의 제 5 목적은 제조공정을 간략화 할 수 있고, 제조비용을 저감할 수 있는 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명에 관계되는 액정표시장치용 박막트랜지스터는 다음의 구성을 구비한다.
복수의 어드레스배선층(22i, 22j, 122i, 122j);
상기 어드레스배선층과 직교하는 복수의 데이터배선층(43m, 43n, 143m, 143n);
게이트전극(22, 122), 반도체층(25, 27a, 27b, 125, 127a, 127b), 소스전극(41, 141), 드레인전극(42, 142)을 구비한 복수의 박막트랜지스터, 각 박막트랜지스터는 게이트전극(22,122)이 상기 복수의 어드레스배선층(22i, 22j, 122i, 122j) 중 대응하는 것에 전기적으로 접속되고, 소스전극(41, 141)과 드레인전극(42, 142)의 한쪽이 상기 복수의 데이터배선층(43m, 43n, 143m, 143n)의 대응하는 것에 전기적으로 접속되고, 상기 박막트랜지스터의 소스전극(41, 141)과 드레인전극(42. 142)의 각각은 상기 반도체층(25, 27a, 125, 127a, 127b)의 오미크배리어층으로서 작용하는 제 1 층(29a, 29b, 128a, 128b), 도전성재료로 구성되어 주신호배선층으로서 작용하는 제 2층(30a, 30b, 130a, 130b) 및 액체에 대해 비침투성이고 전지반응방지층으로서 작용하는 제 3 층(31a, 31b, 131a, 131b)를 구비하고 있다;
매트릭스형으로 배치되고, 대응하는 박막트랜지스터의 소스전극(41, 141) 및 드레인전극(42, 142)의 다른쪽에 전기적으로 접속된 표시전극(33, 133).
상기 구성에 의하면 제조시에 사용되는 각종 액체, 예를 들면 레지스트막 현상액의 박막트랜지스터 내로의 침투가 제 3 층에 의해 저지되고, 박막트랜지스터 내에서 전지반응은 발생하지 않는다. 이것에 의해 종래 발생하고 있던 전지반응에 의한 표시전극의 패턴결함 등을 없앨 수 있다. 또한 소스전극(41, 141) 및 드레인전극(42, 142)이 적층구조를 갖고, 특히 제 2 층이 저저항성재료로 구성되어 있으므로, 이들의 전기저항을 저감할 수 있다. 또한 제 1 층의 작용에 의해 반도체층과 소스전극 및 드레인 전극간의 오미크컨덕터가 확보된다.
또한 본 발명에 관계되는 박막트랜지스터의 제조방법은 아래의 구성을 구비한다.
게이트전극(22, 122)을 형성하는 공정;
상기 게이트전극(22) 상에 절연막(23, 24, 123, 124)을 형성하는 공정;
상기 절연막상의 상기 게이트전극에 대응하는 위치에 반도체층(25, 27, 125, 127)을 형성하는 공정;
상기 반도체층상에 오미크배리어층으로서 작용하는 제 1 층(29, 129)을 형성하는 공정:
상기 제 1 층상에 도전성의 제 2 층(30, 130)을 형성하는 공정:
액체가 비침투성의 제 3 층(31, 131)을 제 2 층상에 형성하는 공정;
상기 제 3 층상에 레지스트막을 형성하고, 노광하고, 현상액을 사용하여 현상해서 에칭마스크(32, 132)를 형성하는 공정, 이 현상공정에 있어서 상기 제 3 층은 상기 현상액이 상기 제층(製層)에 침투하는 것을 방지한다;
적어도 상기 제 1 층, 제 2 층을 상기 에칭마스크를 사용하여 패터닝해서 소스전극(41, 142)을 형성하는 공정.
이와같은 공정을 갖는 박막트랜지스터의 제조방법에 의하면 레지스트막을 현상하여 에칭마스크를 형성할 때, 현상액의 박막트랜지스터내로의 침투가 제 3 층에 의해 저지된다. 따라서 박막트랜지스터 내부에서 전지반응이 발생하는 일은 없고, 종래 발생하고 있던 패턴 결함을 없앨 수 있다. 또한 소스전극, 드레인전극을 일괄하여 패터닝 할 수 있으므로, 제조공정을 간략화 할 수 있다. 또한 소스전극(41, 141) 및 드레인전극(42, 142)이 적층구조를 갖고, 특히 제 2 층이 저 저항성재료로 구성되어 있으므로, 이들의 전기저항을 저감할 수 있다. 또한 제 1 층의 작용에 의해 반도체층과 소스전극 및 드레인전극간의 오미크컨덕터가 확보된다.
제3도는 본 발명의 제 1 실시예에 따라 액정표시장치(LED)용의 박막트랜스터(TFT) 단면도, 제4도는 LCD의 일부를 도시하는 평면도, 제 5A도~제 5E 도는 각각 제3도에 도시한 TFT의 제조공정을 차례로 도시하는 단면도이다. 그리고 제3도는 제4도의 Ⅲ-Ⅲ선에 따른 단면을 도시하고 있다.
제3도에 도시하는 바와같이 유리기판 등의 절연성투명기판(21)상에 게이트전극(22)이 형성되고, 이 게이트전극(22)의 표면에 제 1 게이트절연막(23)이 형성되어 있다. 절연성투명기판(21)상 및 제 1 게이트절연막(23) 상에 제 2 게이트절연막(24)으로서 작용하는 SiN(실리콘나이트라이드)막이 설치되어 있다. 이 제 2 게이트절연막(24)의 상기 게이트전극(22)에 대응하는 위치상에 n- 형 비정질실리콘층(25)이 형성되어 있다. 이 n-형 비정질실리콘층(25)의 일부상에 SiN으로 구성되는 블로킹층(26)이 설치되어 있다. n- 형비정질실리콘층(25) 및 블로킹층(26) 상에는 오미크층(27a, 27b)이 형성되어 있다.
이들 오미크층(27a, 27b)은 각각 n+형 비정질실리콘으로 구성되고, 오마크층(27a)은 소스전극의 형성예정영역에, 오미크층(27b)은 드레인전극의 형성예정영역에 배치되어 있다.
ITO(Indium Tin Oxide)로 구성되는 표시전극(33)은 제 2 게이트절연막(24)상 및 오미크층(27a)상에 형성된다.
표시전극(33)의 오미크층(27a)상의 영역상에는 소스전극(41)이 형성된다. 또한 오미크층(27a)상에는 드레인전극(42)이 형성되고, 제 2 게이트절연막(24)상에는 데이터배선층(43)이 형성된다. 데이터배선층(43)과 드레인전극(42)은 일체로 형성되어 있다. 데이터배선층(43)의 일부 영역이 드레인전극(42)으로서 작용하고 있다. 소스전극(41), 드레인전극(42) 및 데이터배선층(43)은 각각 3층의 금속층이 적층된 구조로 구성되어 있다. 제 1(최하층) 금속층은 막두께 1~5μm의 Cr층(29a, 29b, 29c)이다. 제 2(중간층) 금속층은 막두께 10~50μm의 A1층, 또는 Ti, Mo, W, Ta, Cu 중 적어도 1종류의 금속과 Al을 함유하는 Al계 합금층(30a, 30b, 30c)으로 구성된다. 제 3(최상층) 금속층은 전비반응방지층으로 작용하는 것으로, 막두께 1~5μm의 Mo층(31a, 31b, 31c)으로 구성된다. Mo(31a, 31b, 31c) 상에 SiN으로 구성되는 표면보호막(32)이 형성되어 있다.
상기 TFT는 LCD에 있어서 제 4 도에 도시하는 바와같이 배치되어있다. 어드레스배선층(22i, 22j)은 행방향으로 늘어나 평행하게 배치되고, 게이트전극으로서 작용하는 일부 영역이 TFT의 형성영역에 돌출하고 있다. 데이터배선층(43m, 43n)은 열방향으로 늘어나고 어드레스배선층(22i, 22j)과 직교하여 배열되어 있다. 각 데이터배선층(43m, 43n)의 일부영역(42)이 TFT의 형성영역에 돌출하고 있고, 이 돌출영역(42)이 드레인전극으로서 작용한다. 소스전극(41)은 드레인영역(42)과 떨어져 형성되어 있고, 이 드레인영역(42)과 소스전극(41)과의 사이에 어드레스배선층(22i)의 돌출한 영역(게이트전극(22))이 위치하도록 배치되어 있다.
다음에 제 3 도와 제 4 도에 도시한 TFT의 제조방법을 제 5A 도∼제 5E 도를 참조하면서 설명한다.
먼저 제 5A 도에 도시하는 바와같이 유리기판 등의 절연성투명기판(21) 상에 Al, Al계 합금, Ta, Ta계 합금, 및 Cr 등으로 구성되는 금속층을 스패터링에 의해 형성하고, 포토에칭을 실행하여 패터닝하는 것에 의해 어드레스배선층(22i, 22j) 및 게이트전극(22)을 형성한다. 당므에 게이트전극(22)의 노출면을 양극산화하여 제 1 게이트절연막(23)을 형성한다.
결과물상에 제 2 게이트절연막(24)으로서 작용하는 Sin막을 플라스마 CVD법에 의해 퇴적하여 형성한다. 이 SiN막 위에 n-형 비정질실리콘층(25)을 플라스마 CVD법에 의해 퇴적하여 형성한다. 이 n-형 비정질실리콘층(25) 상에 SiN막을 플라스마 CVD법에 의해 퇴적하여 형성한다. 그리고 제 5B 도에 도시하는 바와같이 SiN막을 패터닝하고, 게이트전극(22)상의 n-형 비정질실리콘층(25)의 게이트전극(22)상의 부분상에 블로킹층(26)을 잔존시킨다.
다음에 제 5C 도에 도시하는 바와같이 플라스마 CVD법에 의해 n+형 비정질실리콘으로 구성되는 오미크층(27)을 퇴적하여 형성한다. 포토에칭에 의해 오미크층(27) 및 n-형 비정질실리콘층(25)을 패터닝한다. 이것에 의해 소스전극(41)을 구성하는 오미크층(27b)과 드레인전극(42)을 구성하는 오미크층(27b)이 분리된다. 계속해서 제 2 게이트절연막(24)상 및 오미크층(27a)상에 ITO막을 스패터링 등에 의해 형성한다. 이 ITO막을 패터닝하는 것에 의해 일부 영역이 오미크층(27a) 상에 오버랩하는 표시전극(33)을 형성한다.
그후 제 5D 도에 도시하는 바와같이 결과물상에 스패터링이나 증착 등에 의해, 막두께 1∼5㎛의 Cr로 구성되는 오미크배리어층(오미크층)(29), 주신호배선층(30) 및 전지반응방지층(31)을 차례로 형성한다. 주신호배선층(30)으로서는 막두께 10-50㎛ Al층을 사용한다. 또는 Ti, Mo, W, Ta, Cu 중 적어도 하나의 금속과 Al을 함유하는 Al계 합금층을 사용해도 된다. 전지반응방지층(31)에는 막두께 1∼5㎛의 Mo 층을 사용할 수 있다.
다음에 전지반응방지층(31) 상에 레지스트막을 형성하고, 이것을 노광한다. 그리고 알칼리성의 현상액을 사용하여 레지스트막을 현상하고, 제 5D 도에 파선으로 도시하는 에칭마스크(34)를 형성한다. Mo막은 Al막과 달리 핀홀 등이 형성되기 어렵다. 이 때문에 현상 과정에서 현상액이 전지반응방지층(31)을 침투 또는 통과할 수 없는 TFT의 내부에 침투하지 않고, TFT 내부에서 전지반응이 발생하지 않는다. 즉, 전지반응방지층(31)이 종래 발생하고 있던 전지반응을 방지한다.
다음에 제 5E 도에 도시하는 바와같이 금속층(29, 30, 31)을 상기 에칭마스크를 사용하여 차례로 패터닝하는 것에 의해 3층 구조의 소스전극(41), 드레인전극(42) 및 데이터배선층(43)을 각각 형성한다. 전지반응방지층(Mo막)(31)과 주신호배선층(Al 또는 Al계 합금)(30)은 동일 인산계 에칭액(인산, 질산, 초산, 물의 혼합액)으로 에칭할 수 있다. 또한 오미크배리어층(Cr)(29)은 초산 제 2 세륨암몬계 에칭액을 사용하는 웨트에칭, 또는 C12계 가스를 사용한 드라이에칭에 의해 패터닝한다. 이 결과 소스전극(41)은 Cr층(29a), Al층(30a) 및 Mo층(31a)으로 형성되고, 드레인전극(42)은 Cr층(29b), Al층(30b) 및 Mo층(31c)으로 형성된다.
마지막으로 결과물상에 SiN으로 구성되는 표면보호막(32)을 플라스마 CVD법으로 형성하고, 패터닝을 실행하여 표시전극(33)상의 부분을 제거하는 것에 의해 제 3 도에 도시한 바와같은 LCD용의 TFT가 완성한다.
상술한 본 발명의 제 1 실시예에 따른 구성 및 제조방법에 의하면 하기 (a)∼(e)에 표기한 바와같은 효과가 얻어진다.
(a) 제 1 오미크배리어층(Cr층)(29)과 제 2 주신호배선층(Al 또는 Al계 합금층)(30)의 에칭율이 다르고, 에칭의 선택비가 크다. 이 때문에 주신호배선층(30)의 에칭시에 오미크배리어층(29)이 에칭되는 일이 없다. 또한 오미크배리어층(29)은 합금막이 아니므로, 스패터링으로 형성할 때 막질의 재현성이 양호하고, 에칭속도를 안정하게 제어할 수 있다. 따라서 에칭시에 오미크배리어층(29)이 사이드에칭되는 일은 없고(또는 적고), 주신호배선층(30)의 박리나 말림 등이 발생하는 것을 방지할 수 있다. 또한 박리나 말림이 원인이 되어 발생하는 소스전극이나 드레인전극의 단선 및 박리한 Al막의 단편이 다른 배선에 부착하여 단락을 발생하는 것을 방지할 수 있고, LCD의 선결함이나 점결함을 방지할 수 있다.
(b) Mo막(31)과 Al막(30)은 같은 에칭액을 사용하여 일괄해서 에칭할 수 있고, 또한 Mo막(31)보다 에칭율이 4∼6배 고속이므로, Al막(30)을 에칭중에 Mo막(31)의 상부가 테이퍼형으로 에칭된다. 이 결과 다음공정에서 형성하는 표면보호막(SiN막)(32)의 스텝 커버리지(step coverage)가 양호해진다. 즉, 표면보호막(32)이 끊어지거나, 표면보호막(32)에 의해 커버되지 않는 부분이 발생하는 일은 없다.
(c) 표시전극(33)의 일부가 오미크층(27a)과 오미크배리어층(29a)을 형성하고 있는 Cr과 오미크층(27)을 형성하고 있는 n+형 비정실실리콘과의 오미크컨터성이 좋다.
따라서 표시전극(33)과 데이터배선층(22i, 22j) 사이에서 오미크컨덕터를 얻을 수 있고, 전기적인 접속의 신뢰성을 높일 수 있다.
(d) Mo막은 Al막과 달리, 핀홀 등이 없는 고품질의 막을 스패터링에 의해 용이하게 형성할 수 있다. 이 때문에 레지스트막을 현상하여 에칭마스크(34)를 형성할 때 현상액의 TFT 내로의 침투가 Mo막(31)에에 의해 저지된다. 따라서 현상액이 Al층 또는 ITO막에 도달하는 일이 없다. 따라서 전지반응은 발생하기 어렵고, 표시전극(33)의 패턴결함을 없앨 수 있다.
(e) 소스전극, 드레인전극 및 데이터배선층을 일괄하여 패터닝 할 수 있으므로 제조공정을 간략화 할 수 있고, 제조비용을 저감할 수 있다.
제 6 도는 본 발명의 제 2 실시예에 따른 LCD법의 TFT 단면도, 제 7 도는 상기 TFT를 사용한 LCD의 일부 평면도, 제 8A 도∼제 8E 도는 각각 제 6 도에 도시한 TFT의 제조공정을 차례로 도시하는 단면도이다. 그리고 제 6 도는 제 7 도의 VI-VI선에 따른 단면을 도시하고 있고, 제 7 도에서는 표면보호막은 생략하고 있다.
제 6 도에 도시하는 바와같이 유리기판 등의 절연성투명기판(121)상에 게이트전극(122)이 형성되고, 게이트전극(122)의 표면에 제 1 게이트절연막(123)이 형성되어 있다. 절연성투명기판(121)상 및 제 1 게이트절연막(123)상에 제 2 게이트절연막(124)으로서 작용하는 SiN막이 설치되어 있다. 제 2 게이트절연막(124)의 게이트 전극(122)에 대응하는 위치상에 n-형 비정질실리콘층(125)의 일부상에는 SiN으로 구성되는 블로킹층(126)이 형성되어 있다. n-형 비정질실리콘층(125) 및 블로킹층(126)상에 오미크층(127a, 127b)이 형성되어 있다. 이들 오미크층(127a, 127b)은 각각 n+형 비정질실리콘층으로 구성된다. 오미크층(127a)은 소스전극의 형성영역에, 오미크층(127a)은 드레인전극의 형성영역에 배치되어 있다.
오미크층(127a)상에 소스전극(141)이 형성된다. 또한 오미크층(127a)상에 드레인전극(142)이 형성되고, 제 2 게이트절연막 (124)상에는 데이터배선층(143)이 형성된다. 데이터배선층(143)은 드레인전극(142)과 일체로 형성되어 있다.
소스전극(141) 및 드레인전극(142)은 각각 3개 금속층의 적층구조로 구성되어 있다. 제 1 층(최하층)은 오미크배리어층으로서 기능하는 두께 1∼5㎛의 Cr층(128a, 128b)으로 구성된다. 제 2 층은 두께 10∼50㎛의 Al층, 또는 Ti, Mo, W, Ta, Cu 중 적어도 1종류의 금속과 Al을 함유하는 Al계 합금층(130a, 130b)으로 구성된다. 제 3 층은 저지반응방지층으로서 기능하는 두께 1∼5㎛의 Mo층(131a, 131b)으로 구성된다. 한편 데이터배선층(143)은 2개 금속층의 적층구조로 구성되어 있다. 데이터배선층(143)의 제 1 층의 막두께 10∼50㎛의 Al층, 또는 Ti, Mo, W, Ta, Cu 중 적어도 1 종류의 금속과 Al을 함유하는 Al계 합금층(130c)으로 구성된다. 제 2 층은 막두께 1∼5㎛의 Mo층(131c)으로 구성된다.
ITO막으로 구성되는 표시전극(33)은 제 2 게이트절연막(124)상에 형성됨과 동시에 Cr층(128a)과 Al층(130a) 사이에 늘어나 있다.
Mo층(131a, 131b, 131c) 상에 SiN으로 구성되는 표면보호막(132)이 형성되어 있다.
TFT는 제 7 도에 도시하는 바와같이 배치되어 있다. 어드레스배선층(게이트전극)(122i, 12j)은 행방향을 따라 배열되고, 게이트전극(122)으로서 작용하는 일부 영역이 TFT의 형성예정영역에 돌출하고 있다. 데이터배선층(143m, 143n)은 어드레스배선층(122i, 122j)과 직교하여 배열되어 있다. 각 데이터배선층(143m, 143n)의 일부 영역(142)이 TFT의 형성예정영역에 돌출하고 있고, 이 영역(142)이 드레인전극으로서 작용한다. 소스전극(141) 드레인영역(142)과 떨어져 형성되어 있고, 드레인영역(142)과 소스전극(141)의 사이에 어드레스배선층(122i)의 돌출한 영역(게이트전극(142))이 위치하도록 배치되어 있다.
다음에 제 6 도와 제 7 도에 도시한 TFT의 제조방법에 대해서 제8A 도∼제 8E 도를 참조하면서 설명한다.
제 8A 도에 도시하는 바와같이 유리기판 등의 절연성투명기판(121)상에 Al, Al계 합금, Ta, Ta 합금 및 Cr 등으로 구성되는 금속층을 스패터링에 의해 형성한다. 이 금속층을 포토에칭과정을 사용하여 패터닝하는 것에 의해 어드레스배선층(122i, 122j) 및 게이트전극(122)을 형성한다. 다음에 게이트전극(122)의 노출면을 양근산화하여 제 1 게이트절연막(123)을 형성한다.
제 8B 도에 도시하는 바와같이 결과물상에 제 2 게이트절연막(124)으로서 작용하는 SiN막, n-형 비정질실리콘층(125) 및 SiN막을 플라스마 CVD법에 의해 차례로 퇴적형성한다. 그리고 SiN막을 패터닝하여 블로킹층(126)을 형성한다.
다음에 제 8C 도에 도시하는 바와같이 플라스마 CVD법에 의해 n+형 비정질실리콘으로 구성되는 오미크층(127)을 퇴적형성한다. 계속해서 스패터링이나 증착 등에 의해 오미크층(127)상에 막두께 1∼5㎛의 Cr로 구성되는 오미크배리어층(128)을 퇴적형성한다. 이 에칭에는 웨트에칭(질산 제 2 세륨암몬계의 에칭액을 사용한다) 또는 C12계 가스를 사용한 드라이에칭을 사용한다. 이것에 의해 소스전극측의 n+형 비정질실리콘층(125a), 드레인전극측의 n+형 비정질실리콘층(127b), 각 TFT에 있어서의 소스전극의 제 1 층(128a), 드레인전극의 제 1 층(128b)의 형성과 소자분리가 일괄하여 실행된다.
제 8D 도에 도시하는 바와같이 제 2 게이트절연막(124)상 및 오미크배리어층(128a)상에 ITO막을 스패터링에 의해 형성한다. 다음에 이 ITO막을 패터닝하는 것에 의해 일부 영역이 오미크배리어층(128a)과 오버랩하는 표시전극(133)을 형성한다.
결과물상에 스패터링이나 증착 등에 의해 주신호배선층(130) 및 전지반응방지층(131)을 차례로 형성한다. 주신호배선층(130)으로서는 막두께 10∼50㎛의 Al 층을 사용한다. 또는 Ti, Mo, W, Ta, Cu 중 적어도 1개의 금속과 Al을 함유하는 Al계 합금을 사용해도 된다. 전지반응방지층(131)에는 막두께 1∼5㎛의 Mo층을 사용할 수 있다.
그후 결과물상에 포토레지스트막을 형성하고, 이것을 노광하고, 현상액을 사용하여 현상해서 제 8D 도에 파선으로 도시하는 에칭마스크(134)를 형성한다. Mo막은 Al막과 달리 핀홀 등이 형성되기 어렵다. 이 때문에 현상 과정에서 현상액이 전지반응방지층(131)을 통과할 수 없는 TFT의 내부에 침투하지 않고, TFT 내부에서 전지반응이 발생하지 않는다. 즉, 전지반응방지층(131)이 종래 발생하고 있던 전지반응을 방지한다.
다음에 이 에칭마스크(134)를 사용하여 전지반응방지층(131) 및 주신호배선층(130)을 패터닝한다. 이 에칭공정에 있어서n+층(127)은 n+층 128a과 128b로 분리되고, Cr층(128)은 Cr층 128a와 Cr층 128b로 분리된다. 그러나 n-층(125)은 에칭스토퍼로서 기능하는 블로킹층(126)의 작용에 의해 에칭되지 않는다. 그리고 Mo막(131)과 Al층 또는 Al계 합금층(130)은 동일 인산계 에칭액(인산, 질산, 초산 및 물의 혼합액)으로 에칭할 수 있다.
상기한 바와같은 공정에 의해 2층구조의 데이터배선층(143m, 143n)과 3층구조의 TFT 소스전극(141)(128뮤 130a, 131a)과 드레인전극(142)(128b, 130b, 131b)이 각각 형성된다.
마지막으로 결과물상에 SiN으로 구성되는 표면보호막(132)을 플라스마 CVD로형성하고, 패터닝하는 것에 의해 제 6 도에 도시한 바와 같은 LCD용의 TFT가 완성한다.
상술한 본 발명의 제 2 실시예에 따른 구성 및 제조방법에 의하면 다음의 (1)∼(4)와 같은 효과를 얻을 수 있다.
(1) 오미크배리어층(128a, 128b)과 주신호배선층(130, 130b)의 에칭율은 크게 다르고, 에칭의 선택비가 크다. 이로인해 주신호배선층(130)의 에칭시에 오미크배리어층(128)이 에칭되는 일이 없다. 또 오미크배리어층(128)은 합금막이 아니므로, 스패터링으로 형성할 때 막질의 재형성이 양호하고, 에칭속도를 안정적으로 제어할 수 있다. 따라서 에칭시에 오미크배리어층(128)의 사이드에칭이 작고, 주신호배선층(130)의 박리나 말림 등이 발생하는 것을 방지할 수 있다. 또한 박리나 말림이 원인이 되어 발생하는 소스, 드레인전극의 단선을 방지할 수 있고, LCD의 선결함이나 점결함을 방지할 수 있다.
(2) Mo막(131)과 Al막(130)은 같은 에칭액으로 또 동일 에칭마스크를 사용하여 일괄해서 에칭할 수 있다. 더구나 Mo막(131)은 Al막(130)보다 에칭속도가 4∼6배 정도 고속이다. 따라서 Al막(130)을 에칭중에 Mo막(131)의 상부가 테이퍼형으로 에칭된다. 이 결과 다음공정에서 형성하는 표면보호막(SiN막)(132)의 스텝커버리지가 양호해진다.
(3) 표시전극(133)은 Cr층(128a)상에 늘어나 형성되어 있으므로, 소스전극(141)과 표시전극(133)의 접촉면을 크게 할 수 있다. ITO와 Cr은 오미크컨덕터성이 좋다. 또한 표시전극(133)상에 Al막(또는 Al계 합금)(130a)이 형성되고, Cr층(128a)과 Al막(130a)에 의해 표시전극(128)이 사이에 끼워져 있다. 따라서 오미크컨덕터성이 더욱 양호해지고, 전기적접속의 신뢰성을 높힐 수 있다.
(4) Mo 막ㅇ,ㄴ Al 막과 달리, 핀홀 등이 없는고품질의 막을 스패터링등에 의해 용이하게 형성할 수 있다. 이로인해 레지스트막을 현상하여 에칭마스크(32)를 형성할 때 현상액이 TFT 내로 침투하는 것이 Mo막(31)에 의해 저지된다. 따라서 현상액이 Al층 또는 ITO막에 도달하는 일이 없다. 따라서 전지반응은 발생하기 어렵고, 표시전극(33)의 패턴결함을 없앨 수 있다.
그리고 본 발명은 상술한 제 1, 제 2 실시예에 한정되는 것은 아니고, 본 발명의 취지에 의거하여 여러 가지 변형이 가능하고, 그들을 본 발명의 범위에서 배제하는 일은 없다.
예를들면 상기 실시예에서 오미크배리어층을 Cr로 구성하고, 주신호전극을 Al 또는 Al 합금으로 구성하고, 전지반응방지층을 Mo로 구성했다. 그러나 상기 효과를 얻을 수 있다면 다른 재질을 사용하도 된다.
Claims (25)
- 복수의 어드레스배선층(22i, 22j, 122i, 122j)과, 상기 어드레스배선층과 교차하는 복수의 데이터배선층(43m, 43n 143m, 143n)과, 게이트전극(22,122), 반도체층(25, 27a, 27b, 125, 127a, 127b), 소스전극(41, 141), 드레인전극(42, 142)을 구비한 복수의 박막트랜스지터, 각 박막트랜지스터는 게이트전극(22. 122)이 상기 복수의 어드레스배선층(22i, 22j, 122i, 122j) 중 대응하는 것에 전기적으로 접속되고, 상기 박막트랜지스터의 소스전극(41, 141)과 드레인전극(42, 142) 각각은 상기 반도체층(25, 27a, 27b, 125, 127a, 127b)의 오미크배리어층으로서 작용하는 제 1 층(29a, 29b, 128a, 128b), 도전성재료로 구성되어 주신호배선층으로서 작용하는 제 2 층(30a, 30b, 130a, 130b) 및 액체에 대해 비침투성이고 전지반응방지층으로서 작용하는 제 3 층(31a, 31b, 131a, 131b)를 구비하고 있고, 매트릭스형으로 배치되고, 대응하는 박막트랜지스터의 소스전극(41, 141) 및 드레인전극(42, 142)의 다른쪽에 전기적으로 접속된 표시전극(33, 133)을 구비하고 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 데이터배선층은 대응하는 복수의 박막트랜지스터의 상기 드레인전극 및 소스전극의 한쪽과 일체로 형성되고, 제 1 층(29c), 제 2 층(30c), 제 3층(31c)을 구비하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 각 상기 데이터배선층은 대응하는 복수의 박막트랜지스터의 상기 드레인적극 및 소스전극의 한쪽을 구성하는 제 1 층(131b), 제 2 층(130b)과 각각 일체로 형성된 층을 구비하고 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 반도체층은 n-형 비정질실리콘층(25, 125)과, 그 위에 형성된 n+형 비정질실리콘층(27, 127)으로 구성되는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 제 1 층(28)은 Cr층을 포함하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 제 2 층(29)은 Al 또는 Al 합금층을 포함하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 제 3 층(31)은 Mo층인 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 표시전극(33)의 일부가 상기 반도체층(27a)과 상기 제 1 층(29a) 사이에 늘어나 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 표시전극(133)의 일부가 상기 제 1 층(128a)과 상기 제 2 층(130a) 사이에 늘어나 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제 1 항에 있어서, 상기 표시전극(33, 133)은 인듐과 주석의 산화물로 구성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 게이트전극(22, 122)과, 상기 게이트전극상에 형성되는 절연막(23, 24, 123, 124)과, 상기 절연막상의 상기 게이트전극에 대향하는 위치에 형성되는 제 1 반도체층(25, 125)과, 상기 제 1 반도체층상에 상호 이간하여 형성된 제 2, 제 3 반도체층(27a, 27b, 127a, 127b)과, 상기 제 2 반도체층(27a, 127a)상 및 상기 제 3 반도체층(27b, 127b)상에 형성된 오미크배리어층(29a, 29b, 128a, 128b)과, 상기 오미크배리어층상에 형성된 주신호배선층(30a, 30b, 130a, 130b)과, 상기 주신호배선층상에 형성되고, 액체에 대해 비침투성이고, 이 박막트랜지스터의 제조과정에 있어서 알칼리성액체가 박막트랜지스터 내로 침투하여 박막트랜지스터 내에서 전지반응이 발생하는 것을 방지하는 전지반응방지층(31a, 31b, 131a, 131b)과, 상기 제 2 반도체층(27a, 127a)상에 위치하는 상기 오미크배리어층(29a, 128a), 주신호배선층(30a, 130a) 및 전지반응방지층(31a, 131a)은 소스전극(41, 141)으로서 작용하고, 상기 제 3 반도체층(27b, 127b)상에 위치하는 상기 오미크배리어층(29b, 128b), 상기 주신호배선층(39b, 130b), 및 상기 전지반응방지층(31b, 131b)은 드레인전극(42, 142)으로서 작용하는 구성을 갖는 것을 특징으로하는 박막트랜지스터.
- 제 11 항에 있어서, 상기 절연막(24)상 및 상기 제 2 반도체층(27a)과 상기 오미크배리어층(29a) 사이에 형성된 투명전극(33)을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서 상기 절연막(124)상 및 상기 오미크배리어층(129a)과 상기 주신호배선층(130a) 사이에 형성된 투명전극(133)을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서, 상기 오미크배리어층과 상기 주신호배선층은 에칭율이 다른 재료로 구성되는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서, 상기 제 1 반도체층은 n-형 비정질실리콘층(25)으로 구성되고, 상기 제 2, 제 3 반도체층은 n+형 비정질실리콘층(27)으로 구성되는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서, 상기 오미크배리어층(29, 128)은 Cr층으로 구성되는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서, 주신호배선층(30)은 Al 또는 Al 합금층으로 구성되는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서, 상기 전지반응방지층(31)은 Mo층으로 구성되는 것을 특징으로 하는 박막트랜지스터.
- 게이트전극(22, 122)을 형성하는 공정과, 상기 게이트전극(22)상에 절연막(23, 24, 123, 124)을 형성하는 공정과, 상기 절연막상의 상기 게이트전극에 대응하는 위치에 반도체층(25, 27, 125, 127)을 형성하는 공정과, 상기 반도체층상에 오미크배리어층으로서 제 1 층(29, 129)을 형성하는 공정과, 상기 제 1 층상에 도전성의 제 2 층(30, 130)을 형성하는 공정과, 액체가 비침투성의 제 3 층(31, 131)을 제 2 층상에 형성하는 공정과, 상기 제 3 층상에 레지스트막을 형성하고, 노광하고, 현상액을 사용하여 현상해서 에칭마스크(32, 132)를 형성하는 공정, 이 현상공정에 있어서 상기 제 3 층은 상기 현상액이 상기 제층에 침투하는 것을 방지하고, 적어도 상기 제 1 층, 제 2 층을 상기 에칭마스크를 사용하여 패터닝해서 소스전극(41, 141) 및 드레인전극(42, 142)을 형성하는 공정을 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 19 항에 있어서, 상기 제 1 층과 제 2 층은 에칭율이 다른 제료로 구성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 19 항에 있어서, 상기 반도체층(27a) 및 상기 절연막(24)상에 투명기판(33)을 형성하는 공정을 구비하고, 상기 소스전극 및 드레인전극을 형성하는 공정은 상기 에칭마스크를 사용하여 상기 제 1 층, 제 2 층, 제 3 층을 패터닝하여 소스전극 및 드레인전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 19항에 있어서, 상기 제 1 층(128a)과 상기 절연막(124)상에 투명전극(133)을 형성하는 공정을 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 19항에 있어서, 상기 반도체층은 n-형 비정질실리콘층(125)과 n+형 비정질실리콘층(27)으로 구성되고, 상기 제 1층(128)은 Cr층으로 구성되고, 상기 제 2 층(130a, 130b)은 Al 또는 Al 합금층으로 구성되고, 상기 제 3 층(131a, 131b)는 Mo층으로 구성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 게이트전극(22)을 형성하는 공정과, 상기 게이트전극(22) 상에 절연막(23, 24)을 형성하는 공정과, 상기 절연막상의 상기 게이트전극에 대응하는 위치에 반도체층(25, 27)을 형성하는 공정과, 상기 반도체층과 오미크컨덕터를 얻기 위한 제 1. 제 2 오미크층(27a, 27b)을 형성하는 공정과, 상기 절연막(24)과 상기 제 1 오미트층 상에 투명전극(33)을 형성하는 공정과, 결과물상에 오미크배리어층으로서 작용하는 제 1 층(29)을 형성하는 공정과, 상기 제 1 층상에 도전성의 제 2 층(30)을 형성하는 공정과, 제 3 층(31)을 제 2 층상에 형성하는 공정과, 상기 제 3 층 상에 레지스트막을 형성하고, 노광하고, 현상액을 사용하여 현상해서 소스전극과 드레인전극을 형성하기 위한 에칭마스크(34)를 형성하는 공정, 이 현상공정에 있어서 상기 제 3 층(31)은 상기 현상액이 상기 제 2 층(30)에 침투하는 것을 방지하고, 동일 에칭재료와 상기 에칭마스크(34)를 사용하여 상기 제 3, 제 2 층(31, 30)을 패터닝하는 공정, 이때 상기 제 3 층의 에칭율은 제 2 층의 에칭율보다 크고, 상기 제 3 층은 테이퍼형으로 에칭되고, 제 1 층은 거의 에칭되지 않고, 상기 에칭마스크를 사용하여 상기 제 1 층을 패터닝하는 공정을 구비하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터의 제조방법.
- 게이트전극(122)을 형성하는 공정과, 상기 게이트전극(122) 상에 절연막(123, 124)을 형성하는 공정과 상기 절연막상의 상기 게이트전극에 대응하는 위치에 반도체층(125)을 형성하는 공정과, 상기 반도체층(125) 상에 상기 반도체층과의 오미크컨덕터를 얻기 위한 제 1, 제 2 오미크층(127a, 127b)을 상호 이간하여 형성하는 공정과, 상기 제 1, 제 2 오미크층상에 오미크배리어층(128a, 128b)을 형성하는 공정과, 결과물상에 주신호배선층(130)을 형성하는 공정과, 전지반응방지층(131)을 상기 주신호배선층(130)상에 형성하는 공정과, 상기 전지반응방지층(130)상에 레지스트막을 형성하고, 노광하고, 현상액을 사용하여 현상해서 소스전극과 드레인전극을 형성하기 위한 에칭마스크(134)을 형성하는 공정,이 현상공정에 있어서 상기 전지반응방지층(131)은 상기 현상액이 상기 주신호배선층(130)에 침투하는 것을 방지하고, 동일 에칭재료와 상기 에칭마스크(34)을 사용하여 상기 전지반응방지층(131)과 상기 주신호배선층(130)을 패터닝하고, 소스전극(141)과 드레인전극(142)을 형성하는 공정, 이때 상기 전지반응지층(131)의 에칭율은 상기 주신호배선층(130)의 에칭율보다 크고, 상기 전지반응방지층(131)은 테이퍼형으로 에칭되는 공정을 구비하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
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