KR0137765B1

KR0137765B1 - 디지탈 아날로그 변환기를 갖는 전류분할회로

Info

Publication number: KR0137765B1
Application number: KR1019890017045A
Authority: KR
Inventors: 로우만 리드 에릭
Original assignee: 도날드 밀러 셀; 미네소타 마이닝 앤드 매뉴팩츄어링 컴패니
Priority date: 1988-11-23
Filing date: 1989-11-22
Publication date: 1998-06-15
Also published as: EP0371626A2; KR900008357A; CA2002097A1; CA2002097C; DE68917867D1; DE68917867T2; JP2989623B2; AU608179B2; US4897555A; JPH02188029A; AU4443389A; EP0371626B1; EP0371626A3

Abstract

내용없음

Description

디지탈 아날로그 변환기를 갖는 전류분할회로

제1도는 본 발명을 실시하는 소오싱 전류분할회로의 개략적 회로도.

제2도는 본 발명을 실시하는 싱킹전류분할회로의 개략적 회로도.

제3도는 제1도의 회로도의 사용을 예시하는 회로도.

제4도는 제2도의 회로도의 사용을 예시하는 회로도.

*도면의 주요 부분에 대한 부호의 설명

10:디지탈 아날로그변환기(DAC)

11, 12, 13, 16:단자

14:디지탈 입력포트

15:제어기

17:연산증폭기

20:제어가능한 반도체 선형장치(CSLD)

본 발명은 전류분할회로 혹은 전류분기회로에 관한 것으로, 보다 구체적으로는 승산용 디지탈 아날로그 변환기(DAC)를 사용하는 정밀 논리 제어된 전류분할회로에 관한 것이다.

상대적 크기의 2개 전류를 정밀하게 조정하도록 제공하기 위해서는 정밀 논리 제어된 전류분할회로 혹은 전류분기회로용 전자측정기기 및 제어장비가 필요하다. 예를들면, 영점 브리지회로(nulled-bridge type circuit)가 전류분할에 사용되지만, 전류분할을 위해서는 수동조정이 필요하다. 다른 종래의 회로에는 고정된 크기의 전류분할회로가 제공된다. 또, 이와같은 고정된 전류분할회로는 용이하게 달성할 수 있는 2개의 회로경로 사이에 있는 전류분할의 크기를 자동조정하는 형태가 아니다.

더우기, 프로그램 가능한 전원회로는 입력전압으로부터 나온 정확한 단일출력전류가 되도록 연산증폭기 및 반도체 스위치를 갖춘 디지탈아날로그 변환기(DAC)를 사용한다. 이러한 DAC를 사용하는것은 아날로그 장치 출판사에서 출판한 파일버튼(Phil Burton)씨의 1984년 제2판, CMOS DAC응용안내(CMOS DAC Application Guide)라는 제목의 책자에서 상세히 설명되어있다. 그렇지만, 그 공개 책자에는 어떠한 전류분할회로도 포함되어 있지않을뿐더러 공개 개시된 소정의 회로가 DAC를 이용한 전류분할회로를 제공하기 위해 어떻게 변형될수있는지를 설명하고 있지도 않다.

본 발명에는 전류분할회로가 제공되어있는데, 상기 전류 분할회로는 2개의 회로루프에 대한 전류흐름을 제공하기 위해 전류를 분할함으로써, 그 전류 비율을 측정하도록 디지탈 아날로그 변환기(DAC)를 포함하는데, 그 회로루프들은 공통전원 및 분리부하를 포함한다. 승산용 DAC는 제1단자, 제2단자 및 제3단자를 가지고 있는데, 제1 및 제2단자에 설정된 바람직한 분할전류가 동일한 전위에서 제3단자에 제공되도록 한다. 따라서, 분할전류의 총합은 제3단자에서 나타난다. 제2단자는 DAC의 접속을 위하여 2회로 루프중 하나의 부하에 있도록 한다. 제어기는 동일한 전위에서 제1 및 제2단자가 소용되도록 포함된다. 또한, 제어기는 2개의 입력단자를 가진 연산증폭기를 포함하는데, 2개의 단자중 하나의 입력단자는 DAC의 제1입력 단자에 접속되어 있다. 그리고, 이 연산증폭기는 증폭기의 한 1입력단자 및 증폭기 출력단자 사이에 접속된 부궤환반도체 선형회로(NFSLC)를 갖고 있다. 증폭기의 다른 입력단자는 DAC의 제2단자에 접속된다. NFSLC는 전류분할회로의 접속이 제공되도록 하는 단자와 2개의 회로루프의 다른 부하 단자를 갖는다. 또한 NFSLC는 연산증폭기의 출력에 동작적으로 접속된다.

전술된 NFSLC의 단자에 접속된 전류루프는 NFSLC가 도통하지 않게하는 극성을 갖는 전압을 설정하도록 할 수 있다. NFSLC는 직렬접속된 상수 기준전압원(CRVS)외에 제어된 반도체 선형장치(CSLD)를 포함한다. CRVS는 CSLD 및 DAC의 제1단자에 접속된다. 또한 CRVS는 CSLD와 직렬로 연결되어, CRVS의 전압이 CSLD의 단자전압보다 큰 전압에 의해 저지되지 않는한 2개의 회로루프중 다른 부하단자에 접속된 CSLD를 도통시키고 그에따라 쌍극전압이 CSLD의 상기 단자에 연결되도록 한다. 전류분할기회로의 쌍극전압은 영점브리지회로가 응용된 곳에서 나타날수 있다.

본 발명의 실시예에 있어서, 전류흐름이 DAC의 제1 및 제2단자에서 DAC를 벗어나는 소오싱(sourcing)전류분할기를 특징으로 할 수 있으며, 또한 전류흐름이 DAC의 제1 및 제2단자에서 DAC로 향하는 싱킹(sinking)전류분할기를 특징으로 할 수 있는 전류분할회로이다.

그리고, 전류분할회로의 이용은 그의 접속에 의하여 2개의 회로루프중 한 부분으로서 예시되어있는데, 분할전류의 한 부분은 한 루프의 어떤 부하를 경유하여 통과하며, 전체 전류의 나머지 분할전류른 다른 루프의 부하를 경유하여 통과하며 그들 2개 루프는 공통전원을 갖는다.

본 발명에 숙련된 기술자라면 본 발명에 기술된 특징이 첨부도면을 참조한 상세한 명세서에 의거하고 있음을 보다 명백하게 이해할 수 있다.

본 발명의 실시예인 제1도 및 제2도의 회로도를 참조하면, 그 각각은 디지탈 아날로그 변환기(DAC;10)을 포함한다. 회로도의 다른 부분을 가정하기 이전에 DAC의 동작을 고찰한다. 제1도 및 제2도의 회로도에서 사용할수 있는 DAC종류는 승산용 DAC가 있는데, 승산용 DAC는 공지되어 있고, 상용되고 있다. 제1도 및 제2도에 있는 DAC에는 R-2R 저항 사다리꼴 회로망에 근거한 N-비트 CMOS DAC가 있다. R-2R 사다리꼴은 단자 (13;통상 DAC의 Vref 핀으로 표기)에 있는 전류를 단자 (12;통상 DAC의 Out 2로서 표기)와 연결된 전류조정스위치에 의해 DAC 대지 전위 전원에서 조정된 2진 웨이트 전류로 분할한다. DAC의 디지탈 입력포트(14)에 대한 디지탈 입력은 전류조정스위치의 위치를 결정하는데, 그 스위치는 단자(11)를 통해 전류를 조정하게하는 논리 1과 스위치로 하여금 단자(12)를 통해 전류를 조정하게하는 논리 0을 갖는 각 디지탈 입력라인에 대한 스위치이다. 전류의 분할은 전류조정 스위치에 의해 조정되고 특별한 전류조정스위치를 지시하는 2진 입력값에따라 웨이트 된다. 따라서, 8비트 CMOS DAC에 대한 디지탈 입력이 모두 0 이다이면, 모든 전류흐름은 단자(12)를 통하게되는 반면 10000000의 디지탈 입력은 전류의 절반이 단자(12)를 통해 흐르도록 하고, 나머지 절반은 단자(11)를 통해 흐르도록 한다. 아울러, 입력이 11111111이면 1/256전류만이 단자(13)에서 접지단자(12)를 통해 흐른다. 단자(11) 및 단자(12)의 전류합은 모든 디지탈 입력에 대하여 동일하다. CMOS DAC의 상기 기능은 단자(11) 및 (12)가 동일한 전위에 있을때와 그 DAC(도시생략)에 공급된 전원입력 전압에따른 0볼트 전압에서 가능하다. 접지에서 단자(11) 및 (12)를 보유하는 표준방법은 전류가 전압변환기에 접속된 것으로서 DAC의 RFB단자(도시생략)로 제한전류가 되도록하는 외부연산증폭기를 사용한다. 이 방법은 제1도 및 제2도의 회로도에서 실시되지 않는다. DAC의 RFB단자가 통상적 방식으로 사용될경우, 단자(11)에서의 정확한 전류는 예비되지 않지만, 가변출력전압으로 전환된다.

만일 4분원 승산용 DAC가 있다면, 그 DAC는 단자(13)에서 전류흐름으로 향하거나 벗어나기위해 동작가능하며, 본 발명의 회로가 소오싱 혹은 싱킹 전류배치를 갖도록 한다. 제1도에 도시된 전원전류배치는 단자(11) 및 (12)로부터 벗어난 전류흐름이고, 제2도의 싱킹전류배치는 단자(11) 및 (12)로 향하는 전류흐름이다. 단지 싱킹전류배치 외에는 몇몇의 2사분면 승산용 DAC를 사용할 수 있다.

제1도 및 제2도에 도시된 회로의 나머지 회로는 단자(11)의 영 혹은 가상접지가 접지된 단자(12)에 따라 인가하는 기능의 제어기(15)가 있다. 그 제어기는 부궤환 반도체 선형회로(NFSLC)를 갖는 연산증폭기(17)를 포함한다. 제어기(15)는 또한 단자(11)에서 가변 측정량으로서 정밀한 전류를 유지한다. 제어기(15)는 NFSLC의 한 부분으로 상수 기준 전압원(CRVS;21)을 공급하므로, 쌍극전압이 쌍극전압의 단자(16)에서 설정되게 된다. 그리고, 제어기(15)는 단자(11)에서 정확한 전류를 NFSLC의 한부분인 상수 기준전압원(CRVS;21)및 제어가능한 선형반도체장치(CSLD;20)를 통과하는 동일한 전류를 가변량으로서 유지하는데, 이러한 분할전류는 미소한 에러전류만이 DAC 단자(11)를 통하여 CSLD(20)의 제어단자를 통해 도통된다. 주지된 DAC(10)는 제어기(15)가 하나의 극성에 대해 배치될수 있는 단일극성 회로로 되어있을 경우의 전류극성 혹은 다른극성과 함께 동작할 수 있어서, 제1도 및 제2도에 있는 제어기(13)의 차분을 설명한다. NFSLC는 연산증폭기(17), CSLD(20) 및 CRVS(21)을 포함하며, 내부 폐루프의 안정화를 위하여 커패시터(18) 및 저항기(19)를 포함한다. 커패시터(18)가 저항기(19)와 직렬접속된, 상기 직렬접속회로는 인버어트입력 및 연산증폭기의 출력사이에서 접속되고, 상기 저항기(19)는 연산증폭기의 출력에 접속된다. 적합한 CSLD장치(20)는 제어가능한 선형전압종속저항기로서 동작하며, 제1도에 도시된 경우에 있어서는 P채널 MOSFET혹은 TFET 혹은 PNP 쌍극 트랜지스터 혹은 PNP 다링톤 증폭기에 의해 제공될수 있다. 제2도의 CSLD(20)는 N채널 MOSFET혹은JFET혹은 NPN쌍극 트랜지스터 혹은 NPN 다링톤 증폭기에 의해 제공될수 있다. 예컨데, 제1도에는 P 채널 JFET와 그의 게이트를 사용하여 저항기(19) 및 커패시터(18)과 공통 접속되며, 그의 전원은 CRVS(21)의 양극에 접속된다. JFET(20)의 드레인은 전류분할회로의 단자(16)에 접속된다. 연산 증폭기(17)의 인버트 입력과 CRVS(21)의 음극은 DAC(10)의 단자(11)에 접속된다. 제1도의 제어기(15)는 DAC 단자(12)로부터 벗어나는 전류흐름을 발생시켜서, 전류분할회로의 전원 변환하는 회로를 구성한다.

제2도에 있어서, 제2도에 사용된 부호는 제1도의 사용된 부호와 동일한 부품을 나타낸다. 제2도의 제어기(15)는 CSLD(20)에 대한 N채널 JFET를 사용하여 CRVS(21)극성이 제1도에 나타난 극성에 대하여 역전된다. 그래서, 제2도의 제어기(15)는 DAC단자(12)로 향하여 흐르는 전류가 전류 분활회로의 싱킹변환하는 제2도의 회로도가 되도록 한다.

상기 기술된 바와같이, 제어기(15)의 기능은 단자(11)가 동일 전위에서 인가되도록 하는 것같이 단자(12)가 전류분할기회로로서 사용된 제1도 및 제2도의 회로도가 되도로함으로써, DAC(10)의 디지탈 입력포트(14)에서의 디지탈 입력은 단자(11) 및 단자(12)의 전류사이에서 전류 분할이 크기를 결정한다. 단자(11) 및 단자(12) 사이의 영점조정(forcednull)은 제어기(15)의 NFSLC작용에 의해 제공된다. 이러한 기능을 설명하는 제어기(15)는 제3도에 따라 구성되는데, 제1도의 회로도가 DAC(10)의 단자단부(12)에서 접속된 저항기(25)와 단자(16)에서 접속된 저항기(26)를 나타낸 부하와 함께 사용된다. 저항기(25) 및 (26)의 대향단부는 DC전원(27)의 음극에 접속되고, 그 전원의 양극에는 저항기(28)을 통해 DAC(10)의 단자(13)에 접속된다. 영점조정작용에 관한 설명을 위한 CSLD(20)는 제3도에 도시된 P채널 JFET로서 여겨진다. 다른 가정은, DC전원(27)이 60볼트, CRVS(21)가 10볼트 저항기(28)가 100킬로오옴저항기, 저항기(25) 및 (26)가 각각 300오옴 및 100오옴 저항기인것을 사용한 것을 포함한다. DAC(10)는 8비트 DAC로 가정한다. 연산증폭기(17)에 대한 공급전압(도시생략)은 +20볼트의 양극전압과-5볼트의 음극전압이다.

제3도의 연산증폭기(17)의 출력은 DAC(10)를 통해 흐르는 전류가 없다는 종래 조건으로 인하여 영볼트로 된다면, 단자(11) 및 단자(12) 사이의 전압은 영볼트가 된다. 그러면 10000000의 디지탈 입력은 8비트 DAC의 입력(14)에 인가되어, 단자(11) 및 (13), 단자(12) 및 (13)사이의 DAC 내부저항은 같게된다. 단자(11) 및 (12)를 흐르는 전류는 어떤 레벨에서 도통하는 JFET(20)를 갖추어, 영점조정 조건이 초기에는 존재하지 않는다. 음극전압신호는 연산증폭기(17)의 인버트입력이 나타나므로, 짧은 랙 타임(lag-time)후에, 양극전압으로 하여금 전원이 JFET(20)의 게이트전압을 감소시켜 도통이 거의 없도록 연산증폭기의 출력이 되도록한다. 그결과 JFET(20)의 드레인 전압에 대한 전원이 양극값으로 증가하여 연산증폭기(17)의 반전입력의 크기가 감소되고, 짧은 랙 타임후, 연산증폭기의 양극방향 출력으로 증가되도록 한다. 그에따라 FET(20)의 게이트 전압원은 증가되고 JFET의 드레인 전압에 대한 전원의 증가를 초래하여 JFET의 도통레벨이 감소하며, 연산증폭기에 대한 반전입력의 크기를 감소한다. 이런 방식으로, 연산증폭기에 대한 전압 입력은 이런 경우 영으로 감소하며, 부궤한 회로부분은 연산증폭기(17)에 대한 입력에서 영점조정을 생성하는 동작으로 고려된다.

제3도에서는 제1도의 회로도가 그 부분의 회로루프로서 사용되는 것에서 알수 있는 바와같이 저항기(25), 전원(27), 저항기(28) 및 DAC(10)로 도시된 부하로 이루어진 하나의 루프와, 저항기(26), 전원(27), 저항기(28), DAC(10) 및 일부분의 제어기(15)로 도시된 부하로 이루어진 다른 루프를 포함한다.

전술된 디지탈 입력포트(14)의 디지탈 입력은 단자(11) 및 (12)에서 상대적 전류의 크기를 결정하는데, 그 디지탈 입력은 단자(11) 및 (12)의 전압에서 동일하게 제공된 이들 전류의 총합과 같다. 초기에 지시된 것과 같이 8비트 DAC에 대한 디지탈 입력이 0이라면, 모든 DAC내부 스위치는 단자(13)에서 입력전류(I₁₃)을 접지단자(12)로 향하게 하여, 단자(11)에서 전류(I₁₁)이 영으로 되고, DAC를 통하는 모든 전류는 전류(I₁₂)로서 단자(12)를 통과한다. 또한, 디지탈 입력이 11111111이며 1/256전류만이 DAC를 통하여 접지단자(12)를 통과한다. 유사하게 10000000의 디지탈 입력은 단자(11) 및 단자(12)사이의 동일한 전류분할을 초래한다. 2개의 디지탈 입력 11111111 및 10000000에 대한 십진값(D)는 각각, D=255 및 D=128이라 한다.

D=255에 대한 전류는 다음과같이 수학적으로 표현된다:

그리고 D=128일 경우

256은 2⁸의 10진수 표현으로, 여기서 8은 DAC 실시예에 대한 비트수의 해(resolution)이다. 이런 정보를 사용하면, I₁₁에 대한 상기 방정식은 다음과 같은 일반항으로 표현된다.

또는

여기서, N은 DAC에 대한 비트수이다. 따라서, DAC를 통한 전류가 분할하는 바람직한 비율은 DAC를 통한 전체 전류가 변화되지 않으므로 DAC에 대한 디지탈 입력의 선택에 의해 용이하게 얻어진다. 그러면 제어기(15)는 단자(11) 및 (12)에서 영인 영점조정으로 전체전류가 디지탈 입력에 의하여 선택적 전류의 분할에 독립적으로 변화되지 않도록 남아있을 필요가 있다. 영점브리지 배치의 전류분할회로에 대한 응용은 다른 회로저항값이 설정된 값일경우 여부의 저항값을 결정할 수 있도록 도시할 수 있다. 제3도 혹은 제4도는 저항기(25)혹은 (26)중 하나가 설정된 값이고 다른 저항값은 미지값인 상태에서 이런 형태의 응용으로서 이용될수 있다. 저항기(26)의 값을 알수 없는 경우에 대하여, 그 저항기 값은 단자(12) 및 (16)의 전압을 모니터링 함으로써, DAC(10)에 대한 디지탈 입력은 동일전압이 단자(12) 및 (16)에 설정될때 까지 제어된 방식으로 변화한다. 이런 시기에서는 V₁₂=V₁₆;I₁₁=I₁₆와 I₁₂R₂₅=I₁₁R₂₆이다. 그러면,

앞에서 설명한 것으로 부터도 알수 있는

그러므로

이 방정식에서 R₂₆에 대하여 풀면,

이다. 또한 우측항에 값들을 알면 R₂₆에 대한 값이 계산 될수 있다.

제4도는 제3도에서 제1도를 이용한 방식과 유사하게 사용하기 위해 제2도의 회로도에 접속된다. 제1도와 제2도 간의 차이는 이미 주지되어 있다. 그리고, 제4도는 부하에 대해 동일한 저항기(25) 및 (26)를 사용하는 것을 도시한다. 제2도의 DC 출력전원(27) 및 저항기(28)도 역시 사용되지만 출력전원(27)의 극성은 제2도의 회로도가 싱킹전류분할회로이므로 역전된다. 추가로, 연산증폭기에 대한 DC 공급전압(도시생략)의 크기는 일시정지 즉, 그 크기가 양극공급전압은 음극공급전압보다 크다. 왜냐하면 연산증폭기(17)의 출력은 N 채널형 JFET(20) 및 CRVS(21)이 JFET의 드레인 전류를 영으로 감소시키는 전원 전압에 대한 게이트를 제공 한다. 제4도 회로도의 영점조정 연산은 제3도에 대하여 이행하게된 방식과 유사하게 설명될수 있다.

명세서의 설명으로부터 디지탈 아날로그 변환기(DAC)가 이용되어 분할전류의 비율이 DAC에 대한 디지탈 입력을 사용하여 용이하게 변화되며, 그 DAC는 전류분할회로가 마이크로 컴퓨터 혹은 컴퓨터같은 디지탈 제어회로를 통해 제어되도록 한다. 이런 방식의 DAC이용은 제어기의 사용에 의해 달성되며, 전류분할회로로 하여금 전류분할회로의 제어기에 접속될수 있는 부하에 존재하도록 극성전압에 관계없이 사용되는 추가적 장점을 제공한다.

앞에서 기술된 구체적 설명은 단지 예시의 목적만으로 기술되어 있으며, 본 명세서에 기술된 신규의 기술을 이탈함이 없이 여러가지 변경이 가능하다. 따라서, 본 발명의 범위는 첨부된 특허청구범위에서 정의된 바와같이 한정되며 그 특허 청구범위는 본 명세서와 부합되도록 해석하여야 한다.

Claims

공통 전원 및 분리된 부하를 갖는 2개의 회로루프 사이에 선택가능한 전류분할 비율이 되도록 상기 2개의 전류루프의 한부분에 접속될수 있는 전류분할 회로에 있어서, 상기 전류분할회로의 비율을 결정하는 디지탈 입력을 수신하기위해 제1, 제2 및 제3단자와 디지탈 입력을 가진 승산용 디지탈 아날로그 변환기(DAC)를 구비하는데, 상기 제1 및 제2단자의 전류는 동일 전위에 있을 경우, 상기 제1 및 제2단자가 전류분할 비율에 따르며, 상기 분할전류의 총합은 상기 변환기(DAC)의 상기 제3단자에 제공되며, 상기 제2단자는 상기 2개의 회로루프의 부하중 한 부하에 상기 변환기(DAC)를 접속하기위해 제공되며, 상기 제3단자는 공통출력원과 상기 DAC를 접속하도록 제공되고; 상기 변환기(DAC)이 상기 제1 및 제2단자를 동일전위에서 설정하기위해 제어기 회로부를 구비하는데 상기 제어회로부는

(1) 상기 DAC의 상기 제1출력단자에 동작적으로 접속된 입력단자 및 상기 DAC의 상기 제2단자에 접속된 다른 입력단자의 2개 입력단자와 출력단자를 갖춘 연산증폭기와;

(2) 상기 DAC의 상기 제1단자에서의 전류가 도통하고, 상기 2개의 회로루프의 다른 부하에 전류분할 회로의 접속을 제공하는 한단자를 가지며, 상기 연산증폭기의 상기 출력단자와 상기 DAC의 상기 제1단자 사이에서 동작적으로 접속된 부궤환 반도체 선형회로(NFSLC)를 구비하는 것을 특징으로 하는 전류분할회로.
제1항에 있어서, 상기 NFSLC는 제어된 반도체 선형회로(CSLD)와 직렬 접속된 상수 기준 전압원(CRVS)를 포함하는데, 상기 CRVS는 상기 CSLD의 일 전극과 상기 DAC의 상기 일단자 사이에 접속되며, 상기 CSLD는 상기 연산증폭기의 상기 출력단자에 동작적으로 접속된 제어전극과 상기 NFSLC의 상기 단자에 접속된 다른 제어전극을 포함한 것을 특징으로 하는 전류분할회로.
제2항에 있어서, 상기 제3단자에서의 전류흐름은 상기 DAC에서 공급되며, 상기 제1 및 제2단자에서의 전류흐름은 상기 DAC 로부터 제공하며, 상기 CSLD는 상기 제1단자로부터 상기 NFSLC의 상기 단자까지 상기 DAC의 상기 제1단자에서 전류의 도통을 제공하고, 상기 CRVS는 상기 DAC의 상기 제1단자에 접속된 음극단자를 갖는 것을 특징으로 하는 전류분할회로.
제2항에 있어서, 상기 DAC에서 나온 전류흐름은 상기 제3단자를 통하여 제공되고, 상기 DAC로의 전류흐름은 상기 제1 및 제2단자를 통하여 제공되며, 상기 CSLD는 그의 양극단자와 접속된 상기 CRVS로부터 상기 DAC의 상기 제1단자까지 상기 DAC의 상기 제1단자에서 전류의 도통을 제공하는 것을 특징으로하는 전류분할회로.
제2항에 있어서, 상기 CRVS는 상기 CSLD 및 상기 DAC의 상기 제1단자 사이에서 흐르는 전류가 동일방향의 전류흐름이 되도록 접속되어, 상기 전류분할회로가 2개의 회로루프중 한부분으로 접속될 경우, 상기 제어기회로부는 상기 CRVS의 크기보다 그 크기가 작으며 극성이 반대인 상기 NFSLC의 상기 단자에 제공될수 있도록 구성된 것을 특징으로 하는 전류분할회로.