KR0137084B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치

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KR0137084B1
KR0137084B1 KR1019940023159A KR19940023159A KR0137084B1 KR 0137084 B1 KR0137084 B1 KR 0137084B1 KR 1019940023159 A KR1019940023159 A KR 1019940023159A KR 19940023159 A KR19940023159 A KR 19940023159A KR 0137084 B1 KR0137084 B1 KR 0137084B1
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히데노리 노무라
겐지 나가이
마사미 나카시마
히로시 야마모토
이사야 소부에
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세끼자와 다다시
후지쓰 가부시끼가이샤
하니 도시유끼
후지쓰 브이 엘 에스 아이 가부시끼가이샤
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Abstract

반도체장치는 전원으로 부터 전력을 공급받으며, 메모리셀들과 비트라인들을 통해 상기 셀들에 접속된 감지증폭기들을 포함하며, 또한 공급된 이네이블신호에 응답하여 감지증폭기를 이네이블하고 또한 감지증폭기가 상기 비트라인들상에 판독된 셀데이타를 자기갱신모드시에 다시 메모리셀로 재기입하게 하는 회로를 더 포함하며, 상기 이네이블 회로는 전원관련 잡음을 최소화 하기 위해 전원과 감지증폭기간에 흐르는 동작 전류의 급변을 억제하는 잡음억제 회로를 내장한다.

Description

반도체 메모리 장치
제1도는 종래의 DRAM의 일반 구조를 나타내는 개통도.
제2도는 제 1도에 보인 DRAM의 일부를 나타내는 회로도.
제3도는 제 1도에 보인 DRAM의 동작을 나타내는 타이밍파형도.
제4도는 본 발명에 의한 DRAM을 나타내는 회로도.
제5도는 본 발명에 의한 제1실시예에 의한 메모리셀 어레이를 나타내는 개략도.
제6a도는 종래 기술의 동작을 나타내는 타이밍 파형도.
제6b도는 제1실시예의 동작을 나타내는 타이밍 파형도.
제7도는 본 발명의 제2실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제8 및 9도는 제2실시예의 동작을 나타내는 타이밍 파형도.
제10도는 본 발명의 제3실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제11도는 본 발명의 제4실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제12도는 본 발명의 제5실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제13도는 본 발명의 제6실시예에 의한 메모리셀 어레이의 설명도.
제14도는 본 발명의 제7실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제15도는 제7실시예의 동작을 나타대는 타이밍 파형도.
제16도는 본 발명의 제8실시예에 의한 감지증폭기에 전원을 공급하는 회로의 개략도.
제17도는 제8실시예의 동작을 나타내는 타이밍 파형도.
제18도는 제1∼제8실시예들로서 실시된 본 발명의 요부를 나타내는 개략도.
본 발명은 대용량을 갖는 반도체 메모리 장치에 관한 것으로 특히 개선된 잡음억제회로를 갖는 반도체 메모리 장치에 관한 것이다.
종래에 반도체 메모리 장치의 메모리용량이 증가할 경우, 기입모드, 판독모드 및 셀데이타 자기갱신모드시에 동시에 동작하는 내부회로의 수도 증가한다. 불행히도 그러한 장치의 메모리 용량 증가에 따라 반도체의 내부회로에 공급되는 전력에 의해 발생되는 잡음 또는 장해 레벨이 함께 증가한다. 결과적으로 반도체 메모리 장치를 대용량으로 하면 전원 관련 잡음을 억제하는 회로를 반도체 메모리내에 내장시켜야 한다.
제1도는 통상 DRAM의 일반 구조를 나타낸다.
DRAM은 외부장치(도시않됨)로 부터 입력되어 어드레스 버퍼(1)에 공급되는 제어신호를 RAS(이하 편의상 /RAS로 표기함)(로우어드레스 스트로브)와 CAS(이하 편의상 /CAS로 표기함)(컬럼어드레스스트로브)에 의해 동작 제어된다. 특히 제어신호 /RAS는 로우어드레스 래치신호로서 어드레스버퍼(1)에 입력되는 한편 제어신호 /CAS는 컬럼 어드레스 래치신호로서 어드레스 버퍼(1)에 입력된다.
/RAS와 /CAS는 제각기 이네이블 신호와 I/O 제어신호로서 I/O 버퍼(2)에 입력되며, 또한 이네이블 신호와 기입 이네이블 래치신호 WE(이하 편의상 /WE로 표기함)로서 기입클록 발생기(3)에도 입력된다. 제어신호들 /RAS와 /CAS에 따라 어드레스버퍼(1)에 입력된 어드레스신호들(A0∼A9)이 어드레스 버퍼(1)내에서 래치되어 로우디코더(4)와 컬럼디코더(5)로 출력된다. 어드레스신호들 A0∼A9에 따라 로우디코더(4)와 컬럼디코더(5)는 메모리셀 어레이(6)내의 복수의 메모리셀들중에서 특정메모리셀들을 선택한다. 셀데이타 판독모드시에 선택된 메모리셀들로 부터 판독된 셀데이타는 감지증폭기 및 I/O 게이트(7) 및 I/O버퍼회로(2)를 통해 출력데이타 DOUT로서 출력된다.
I/O버퍼회로(2)는 기입클륵발생기(3)를 통해 I/O버퍼회로(2)에 입력되는 기입이네이블신호 /WE와 전술한 제어신호들 /RAS와 /CAS에 따라 제어된다.
DRAM은 또한 자기갱신모드 동작하는 동안 로우 및 컬럼어드레스신호들을 발생하여 로우디코더(4) 또는 컬럼디코더(5)로 출력하는 자기갱신제어기(8)를 포함한다. 이 모드의 동작은 기입 또는 판독동작과 상이하다.
제2도는 메모리셀 어레이(6)와 감지증폭기 및 I/O게이트(7)내의 메모리셀들의 특정 구성을 나타낸다.
메모리셀들(C)각각은 워드라인 WL과 한쌍의 비트라인 BL 및(이하 편의상 /BL로 표기함)에 접속된다. 로우디코더(4)가 워드라인 WL을 선택하고, 컬럼디코더(5)가 특정쌍의 비트라인들 BL과 /BL을 선택할 경우, 메모리셀 어레이(6)내의 특정메모리셀 C이 선택된다. 비트라인들 BL과 /BL은 감지증폭기(9)에 접속된다. 이 감지증폭기(9)는 P채널MOS트랜지스터들 Tr1 및 Tr2와 N채널MOS트랜지스터들 Tr3 및 Tr4로 구성되며, 고전위공급전압 PSG와 저전위공급전압 NSG에 따라 동작한다.
감지증폭기(9)는 PMOS 트랜지스터 Tr5를 통해 전원 Vcc로 부터 고전위공급 전압을 그리고 NMOS트랜지스터 Tr6를 통해 접지 Vss로 부터 저전위공급전압을 공급받는다. DRAM에 설비된 이네이블 신호발생기(20)는 그에 공급되는 제어신호들 /CAS 및/또는 /RAS에 따라 감지증폭기 이네이블신호 LE를 발생한다. 이네이블신호 LE는 인버터(10a)를 동해 트랜지스터 Tr5의 게이트에 그리고 직접 트렌지스터 Tr6의 게이트에도 입력된다. 즉, 트랜지스터들 Tr5와 Tr6는 각각 상보이네이블신호들(이하 편의상 /LE로 표기함)와 LE를 수신한다.
제3도를 참조하여 DRAM의 판독동작을 설명한다. 비트라인들 BL과 /BL을 1/2 Vcc로 리세트 함으로써 워드라인 WL이 선택되어 H레벨로 상승한다. 그 결과로서 워드라인 WL에 접속된 메모리셀 C로부터 셀데이타가 판독되고, 비트라인 BL의 전위는 비트라인 /BL의 전위보다 약간 높아진다.
이러한 상황하에서 감지증폭기 이네이블신호 LE가 고레벨로 세트되면 트랜지스터들 Tr5와 Tr6는 턴온되어 감지증폭기(9)에 고 및 저전위공급전압 PSG와 NSG를 공급한다. 결과적으로 감지증폭기(9)가 이네이블되어 비트라인들 BL과 /BL간의 전위차를 증가시켜 셀데이타가 출력데이타 DOUT로서 감지증폭기 및 I/O 게이트(7)와 I/O 버퍼회로(2)를 통해 출력된다. 그 다음 선택된 워드라인 WL과 감지증폭기 이네이블신호 LE가 저로 강하되면 감지증폭기(9)는 디스이네이블 되어 비트라인들 BL과 /BL의 전위를 동일 레벨로 리세트한다.
셀데이타의 자기갱신 모드시에 각 메모리셀 C은 자기갱신제어기(8)에 의해 주기적으로 선택된다. 선택된 메모리셀 C로 부터 비트라인들 BL과 /BL상에 판독된 셀데이타는 비트라인들에 접속된 감지증폭기(9)에 의해 래치된다. 감지증폭기(9)내의 래치 데이타에 따라 데이타가 선택된 메모리셀 C에 기입되어 자기갱신 동작을 수행한다.
대용량의 DRAM에서는 수많은 감지증폭기(9)가 예를들어 전술한 판독모드시에 동시에 이네이블된다. 이 작용에 의해 2가지형의 전원관련 잡음 즉, 제3도에 점선으로 나타낸 바와같은 전원 Vcc의 전압 레벨을 일시적으로 감소시키는 잡음 N1과 전원 Vss의 전압레벨을 일시적으로 증가시키는 잡음 N2을 발생시킨다. 그러한 전원잡음 N1과 N2는 메모리셀(6)주변의 회로를 오동작시키는 경향이 있다.
통상의 DRAM에서는 메모리셀에서 수행된 단일 자기갱신 동작이 128㎳ 기간에 걸쳐 1024 자기갱신 사이클을 필요로 한다. 즉, 각 메모리셀은 128㎳의 시간기간에 자기갱신된다. 만일 DRAM이 1M 비트의 메모리용량을 가질 경우, 약 1000비트의 메모리셀들이 동시에 사이클당 자기갱신되어 약 1000 감지증폭기들이 동시에 이네이블 된다. 4M비트의 메모리용량으로 하면 사이클당 약 4000비트의 메모리셀들이 동시에 자기갱신되어 약 4000 감지증폭기들이 동시에 이네이블된다. 이는 DRAM의 메모리용량이 증가할 경우 수많은 감지증폭기들이 동시에 동작하는 것을 나타낸다. 그러므로 DRAM의 용량이 클수록 개별적으로 동시에 동작하는 감지증폭기들과 그들의 각 전원들간에 뚜렷한 피이크 전류값이 생긴다. 이에 의해 원하지 않는 뚜렷한 전원관련 잡음 N1과 N2이 야기된다.
따라서 본 발명의 목적은 감지증폭기의 동작으로 부터 야기되는 전원잡음의 발생을 억제할 수 있는 집적회로 메모리장치를 제공하는데 있다.
본 발명의 목적에 의하면 전술한 목적을 달성하기 위한 개선된 메모리장치가 제공된다.
본 발명에 의한 집적회로 메모리장치는 전원으로 부터 전력을 공급받으며, 또한 제18도에 나타낸 바와같이 셀들에 기입된 데이타를 기억하기 위한 메모리셀들 C과 한쌍의 비트라인들 BL과 /BL을 통해 메모리셀들 C에 결합된 감지증폭기를 포함한다. 이네이블 회로는 전원관련 잡음을 최소화하기 위해 전원과 감지증폭기간의 전류의 호름에서의 신속한 변동을 억제하는 잡음억제 회로를 내장한다.
신규한 본 발명의 특징들은 첨부된 청구범위들에 기재되며, 본 발명의 목적, 장점 및 특징을 상세히 이해하기 위해 첨부도면을 참조하여 양호한 실시예들을 설명하면 다음과 같다.
(제1실시예)
제4, 5 및 6b도는 본 발명의 제1실시예를 나타낸다. 제5도에 개략적으로 나타낸 바와같이 4M비트 DRAM의 메모리셀어레이는 각각 512K 비트 용량을 갖는 8블록들 B1∼B8로 구성된다. 메모리셀어레이의 구체적인 구성은 제4도에 나타낸 메모리셀들과 감지증폭기쌍을 참조하여 후술한다. 각 메모리셀 어레이는 제4도에 보인 쌍과 마찬가지로 복수의 비트라인쌍을 BL과 /BL로 형성된다. 어레이는 각 비트 라인쌍 BL과 /BL에 접속된 복수의 메모리셀들 C을 포함한다. 이 메모리셀들 C 각각은 워드라인 WL에 결합된다. 워드라인 WL이 로우디코더에 의해 선택될 경우, 그 워드라인 WL에 접속된 메모리셀들 C로 부터 비트라인들 BL과 /BL상에 독출된다.
비트라인들 BL과 /BL에 접속된 4N 채널 MOS 트랜지스터들 Tr31∼Tr34은 비트라인들 BL과 /BL의 전위를 판독 동작이전에 리세트 전위 VPR로 리세트한다. 고리세트 신호 BRSZ가 개별 트랜지스터들 Tr31∼Tr34의 게이트들에 입력되면 트랜지스터들 Tr31∼Tr34는 턴온되고, 비트라인들 BL과 /BL의 전위들은 리세트전위 VPR(예, 1/2 Vcc)로 리세트된다. 비트라인들 BL과 /BL은 감지증폭기(11)에 접속되어 그에 공급되는 감지증폭기 이네이블신호에 응답하여 고 및 저전원공급전압 PSG와 NSG에 따라 이네이블 된다. 이네이블 되면 감지증폭기(11)는 비트라인들 BL과 /BL상에 판독된 셀데이타를 증폭 래치한다.
비트라인들 BL과 /BL은 컬럼게이트들 Tr35와 Tr36을 통해 데이타버스들 DB와 /DB에 제각기 접속된다.
컬럼선택신호 CL은 컬러디코더로 부터 컬럼게이트들 Tr35와 Tr36에 입력된다. 컬럼선택신호 CL이 고전위로 세트되면 컬럼게이트를 Tr35와 Tr36이 턴온되고, 감지증폭기(11)에 의해 증폭된 셀데이타는 데이타 버스들 DB와 /DB로 출력된다.
자기갱신 모드시에 한 워드라인 WL이 선택되면 셀데이타는 선택된 워드라인 WL에 접속된 메모리셀 C로 부터 비트라인들 BL과 /BL 상으로 판독되어 비트라인들 BL과 /BL 간에 약간의 전위차가 생긴다. 그후, 감지증폭기(11)가 이네이블되면 비트라인들 BL과 /BL간의 전위차가 증가한다. 전위차가 증가되면, 셀데이타가 메모리셀 C내에 기입되어 자기갱신 동작이 수행된다.
종래 기술에 의하면 그러한 자기갱신이 매2블록마다 실행된다. 본 발명에 의하면 이겻은 제5도에 나타낸 바와같은 블록들 B1과 B2로서 나타낼 수 있다. 예를들어 블록들 B1과 B2내의 4096 메모리셀들이 자기갱신 제어기(8)에 의해 병렬로 선택되면 4096 감지증폭기들(11)이 동시에 이네이블 된다. 종래의 메모리셀에 관하여 1주기의 자기갱신을 완료하는데 걸리는 시간 t1은 제6a도에 나타낸 바와같이 125㎲이다. 제6a도에서 진폭 Ip1은 4096 감지증폭기들(11)이 동시에 데이타 기입을 실행하는 각 주기동안 전원과 각 감지증폭기(11)간의 피이크 전류치를 나타낸다.
이 실시예에 의하면 자기갱신이 각 블록들 B1∼B8마다 실행된다. 예를들어 블록 B1내의 2048 메모리셀들 C이 자기갱신 제어기(8)에 의해 선택되면 동일 블록 B1내의 2048 감지증폭기들(11)이 동시에 이네이블된다. 이 경우에 자기갱신동작의 1주기 t2는 제6b도에 나타낸 바와같이 약 62㎲이다. 따라서 각 주기의 피이크 전류치가 약 1/2 Ip1인 Ip2일 경우, 2048 감지증폭기(11)이 동시에 동작한다. 종래와 같이 본 발명에 의한 모든 메모리셀들이 128㎳내에 완전히 갱신될 수 있다. 종래와 달리 이 실시예는 각 주기내에서 전원과 각 감지증폭기간에 흐르는 전류의 피이크치를 통상의 메모리셀 어레이에서 나타나는 것의 약 1/2로 억제하므로 결국 전원잡음이 종래에 비해 크게 감소될 수 있다.
(제2실시예)
본 발명의 제2실시예를 제7∼9도를 참조하여 이하 설명한다. 제7도내의 각 감지증폭기들(11)은 제1실시예의 감지증폭기(11)와 동일한 구조를 갖는다. 고전위공급전압 PSG는 전원 Vcc로 부터 P채널 MOS트랜지스터 Tr37을 통해 감지증폭기(11)에 공급된다. 저전원공급전압 NSG는 전원 Vss로 부터 N채널 MOS트렌지스터 Tr38을 통해 감지증폭기(11)에 공급된다.
이네이블신호발생기(20)로 부터의 상호 이네이블신호를 øs와 øs(이하 편의상 /øs로 표기함)는 제각기 트랜지스터들 Te37과 Tr38의 게이트들에 공급된다. 이네이블신호 /øs는 제2도내의 이네이블신호 LE와 등가이다. 트랜지스터들 Tr37과 Tr38은 충분한 동작전류를 각 감지증폭기(11)에 공급할 수 있는 크기를 갖는다.
제7도에 보인 바와같은 감지증폭기이네이블 회로에서는 트랜지스터 Tr37을 통해 전원 Vcc로 부터 각 감지증폭기(11)에 공급되는 동작전류 Icc는 제8도에 보인 바와같이 이네이블신호 øs가 고전위로 부터 급격히 저하될때와 이네이블신호 /øs가 저전위로 부터 급격히 상승될때 급격히 증가한다. 이는 원하지 않는 전원 잡음을 발생시킨다. 만일 이 실시예에서와 같이 이네이블신호 øs의 강하와 이네이블신호/øs의 상승이 제9도에 나타낸 바와같이 점진적으로 될 경우, 감지증폭기(11)를 통해 흐르는 동작전류 Icc 또한 점진적으로 상승한다. 그러므로 본 발명은 이네이블 신호 øs와 /øs를 상승 및 강하하는 속도를 제어하여 전원관련 잡음의 발생을 피할수 있다.
(제3실시예)
본 발명의 제3실시예를 제10도를 참조하여 이하에 설명한다. 고전위 공급전압 PSG는 전원 Vcc로 부터 P채널 MOS 트랜지스터 Tr31∼Tr1n을 통해 복수의 감지증폭기들(11)에 공급된다. 이네이블신호 øs는 개벌 트랜지스터들 Tr11∼Tr1n의 게이트들에 입력된다. 저전위 공급전압 NSG는 전원 Vss로 부터 N채널 MOS트랜지스터들 Tr21∼Tr2n을 통해 감지증폭기(11)에 공급된다. 이네이블신호 /øs는 개별 트랜지스터들 Tr21∼Tr2n의 게이트들에 입력된다. 앞의 실시예에서와 같이 제10도에 보인 바와같은 감지증폭기 이네이블 회로에 의하면 이네이블신호 øs가 제9도에 나타낸 것과같이 점감 또는 점증될 경우, 동작전류 Icc 또한 점증한다. 그러므로 이 실시예에 의하면 전원잡음의 발생을 억제하는 것이 가능하다.
(제4실시예)
본 발명의 제4실시예를 제11도를 참조하여 이하 설명한다. 고전위공급전압 PSG는 전원 Vcc로 부터 병렬 P채널 MOS트랜지스터들 Tr1A와 Tr1B를 통해 각 감지증폭기(11)에 공급된다. 이네이블신호발생기(20)로 부터 이네이블신호 øsa는 트랜지스터 Tr1A의 게이트에 입력된다. 제어신호들 /RAS 및/또는 /CAS에 근거한 자기갱신제어기(8)에 의해 생성된 이네이블신호 øsb는 트랜지스터 Tr1B의 게이트에 입력된다. 트랜지스터 Tr
1B의 크기는 트랜지스터 Tr1A보다 크다. 저전위공급전압 NSG는 전원 Vss로 부터 2병렬 N채널 MOS 트랜지스터들 Tr2A와 Tr2B를 통해 각 감지증폭기(11)에 공급된다. 이네이블신호발생기(20)로 부터의 이네이블신호 øsa(이하 편의상 /øsa로 표기함)는 트랜지스터 Tr2A의 게이트에 입력된다.
자기갱신제어기(8)로 부터의 이네이블신호 øsb(이하 편의상 /øsb로 표기함)는 트랜지스터들 Tr2B의 게이트에 입력된다. 트랜지스터들 Tr2B의 게이트에 입력된다. 트랜지스터 Tr2B의 크기는 트랜지스터 Tr2A보다 크다.
제11도내의 감지증폭기 이네이블회로에서 예를들어 판독모드시에 이네이블 신호들 øsa와 øsb가 L레벨에 세트되고, 이네이블신호들 /øsa와 /øsb가 H레벨에 세트되면 트랜지스터들 Tr1A, Tr1B, Tr2A 및 Tr2B이 턴온되어 개별감지증폭기들(11)에 충분한 동작전류가 공급된다. 자기갱신모드시에 이네이블 신호들 øsa와 øsb가 저에 유지되고, 또한 이네이블신호들 /øsa와 /øsb가 고에 유지되면 트랜지스터들 Tr1A와 Tr2A가 턴온되는 한편 트랜지스터들 Tr1B와 Tr2B가 턴온프된다. 결국 고 및 저전위 공급전압이 트랜지스터들 Tr1A와 Tr2A를 통해 개별 감지증폭기들(11)에 공급된다. 그러므로, 판독모드동안 공급된 것에 비해 더 작은 전류가 자기갱신모드시에 각 감지증폭기(11)에 공급된다. 이에 의해 동작전류 Icc의 급상승이 방지되므로 전원 잡음이 발생이 억제된다.
(제 5 실시예)
본 발명의 제5실시예를 제12도를 참조하여 설명한다. 고전위전원전압 PSG는 P채널 MOS 트랜지스터들 Tr11A∼Tr1nA와 채널 MOS 트랜지스터들 Tr11B∼Tr1nB를 통해 전원 Vcc로 부터 n감지증폭기들(11)에 공급된다. 이네이블신호 발생기(20)로 부터의 이네이블신호 øsa는 트랜지스터들 Tr11A∼Tr1nA의 게이트에 입력되고, 자기갱신 제어기(8)로 부터의 이네이블신호 øsb는 트랜지스터들 Tr11B∼Tr11B의 게이트들에 입력된다. 트랜지스터들 Tr11B∼Tr1nB의 크기는 연관된 트랜지스터들 Tr11A∼Tr1nA의 것들보다 크게 세트되므로 트랜지스터들 Tr11A∼Tr1nA는 트랜지스터들 Tr11B∼Tr1nB보다 작은 전류원이다.
저전위 공급전압 NSG는 전원 Vss로 부터 N채널 MOS 트랜지스터들 Tr21∼Tr2nA와 N채널 MOS 트랜지스터들 Tr21B∼Tr2nB를 통해 개별 감지증폭기들(11)에 공급된다. 이네이블 /øsa와 그의 상보신호øsa는 트랜지스터 Tr21A∼Tr2nA의 게이트에 입력되는 한편 이네이블신호 /øsb와 그의 상보신호 øsb는 트랜지스터들 Tr21B∼Tr2nB의 게이트들에 입력된다. 트랜지스터들 Tr21B∼Tr2nB의 크기는 연관된 트랜지스터들 Tr21A∼Tr2nA 보다 크게 세트되므로, 트랜지스터들 Tr21A∼Tr2nA는 트랜지스터들 Tr21B∼Tr2nB보다 작은 전류원이 된다.
저전위 공급전압 NSG는 전원 Vss로 부터 N채널 MOS 트랜지스터들 Tr21B∼Tr2nB를 통해 개별 감지증폭기들(11)에 공급된다. 이네이블신호 /øsa와 그의 상보신호 øsa는 트랜지스터들 Tr21A∼Tr2nA의 게이트들에 입력되는 한편 이네이블신호 /øsb와 그의 상보신호 øsb는 트랜지스터들 Tr21B∼Tr2nB의 게이트들에 입력된다. 트랜지스터들 Tr21B∼Tr2nB의 게이트들에 입력된다. 트랜지스터들 Tr21B∼Tr2nB의 크기는 트랜지스터들 Tr21A∼Tr2nA 보다 크게 세트되므로, 트랜지스터들 Tr21A∼Tr2nA가 트랜지스터들 Tr21B∼Tr2nB 보다 작은 전류원이 된다. 제12도에 나타낸 감지증폭기이네이블회로에서 이네이블신호들 øsa와 øsb가 L레벨에 세트되고, 또한 이네이블신호들 /øsa와 /øsb가 H레벨에 세트되면 모든 트랜지스터들 Tr11A∼Tr1nA, Tr11B∼Tr1n13, Tr21A∼Tr2nA 및 Tr21B∼Tr2nB가 턴온되어 개별감지증폭기들(11)에 충분한 동작전류를 공급한다. 자기갱신모드시에 이네이블신호 øsa는 L레벨에 유지되고, 이네이블신호 /øsa는 H레벨에 유지되고, 이네이블신호 øsb는 H레벨에 그리고 이네이블신호 /øsb는 L레벨에 유지 된다. 결국, 트랜지스터들 Tr11A∼Tr1nA와 Tr21A∼Tr2nA는 턴온되고, 트랜지스터들 Tr11B∼Tr1nB와 Tr21B∼Tr2nB는 턴오프된다. 이에 의해 고 및 저전위 공급전압 PSG와 NSG가 트랜지스터들 Tr11A∼Tr1nA와 Tr21A∼Tr2nA를 통해 개별 감지증폭기들(11)에 공급된다. 그러므로, 자기갱신 모드시에 각 감지증폭기(11)에 공급된 전류량을 판독모드와 비교하여 제한된다. 이에 의해 동작 전류 Icc의 급상승이 방지되어 전원잡음의 발생을 억제한다.
(제6실시예)
제13도는 본 발명의 제6실시예에 의한 메모리셀어레이를 나타낸다. 1M비트 메모리셀어레이(6)는 복수의 블록들(Ba∼Bd)(본 실시예에서 4블록들)로 분리된다. 각 블록들(Ba∼Bd)에 속하는 감지증폭기들은 상보 이네이블신호쌍(øs1, /s1)∼(øs4, /øs4)에 의해구동된다. 자기갱신모드시에 이네이블신호쌍(øs1, /øs1)∼(øs4, /øs4)에 대한 입력타이밍에 시간이 지연되어 개별블록들(Ba∼Bd)의 감지증폭기들을 순차로 이네이블한다. 이 디자인에 의해 동작전류가 복수의 감지증폭기들의 동작전류의 중점으로 인한 급상승하는 것이 방지되므로 전원잡음 발생이 억제된다.
(제7실시예)
제14도는 본 발명의 제7실시예를 나타낸다. 감지증폭기(11)에 저전위공급전압 NSG를 공급하는 트랜지스터 Tr42는 짝수단의 인버터들(12b)을 통해 감지증폭기이네이블신호 LE를 발생하는 이네이블신호발생기(20)에 접속된 게이트를 갖는다. 그러므로 이네이블신호 LE는 인버터들(12b)의 공유한 전달지연시간에 따라 지연된 후, 트랜지스터 Tr42의 게이트에 출력신호 øs로서 입력된다. 제14도내의 감지증폭기 이네이블회로는 홀수단의 인버터들(12c)와 NAND게이트(13a)를 갖는 원쇼트 펄스발생기(13)를 포함한다. 이네이블신호 LE는 원쇼트펄스발생기(13)에도 입력된다. 상승입력 신호 LE가 원쇼트펄스발생기에 입력되면 원쇼트펄스발생기(13)는 소정시간 동안 L-레벨 펄스신호를 출력한다. L-레벨출력의 펄스폭은 인버터들(12c)의 흡수단들에 의해 결정되며, 또한 인버터들(12b)의 지연시간과 정합하도록 세트된다.
원쇼트펄스발생기(13)의 출력신호는 출력신호 ø1이 N채널 MOS 트랜지스터 Tr43의 게이트에 입력되는 인버터(12d)에 입력된다. 트랜지스터 Tr43은 트랜지스터 Tr42의 드레인에 접속되는 드레인과 캐패시터 C1을 통해 고전위전원 Vcc에 접속된 소오스를 갖는다. 캐패시터 C1의 저전위측 TCL은 N채널 MOS 트랜지스터들 Tr44의 드레인에 접속된다. 이 트랜지스터 Tr44는 접지지원 Vss에 접속된 소오스와 제어신호 /RAS를 수신하는 게이트를 갖는다.
이하 이 실시예에 의한 DRAM의 판독동작에 대해 제15도를 참조하여 설명한다. 판독동작 이전에 제어신호 /RAS가 H레벨에 있으면 트랜지스터 Tr44는 턴온된다. 따라서 캐패시터 C1의 저전위측 TCL의 전위레벨 ø3는 전원 Vss의 레벨과 동일하다.
그다음 제어신호 /RAS가 L레벨로 떨어지면 트랜지스터들 Tr44는 턴오프된다. 연관된 워드라인 WL이 선택되면 비트라인들 BL과 /BL간에 약간의 전위차가 생긴다. 감지증폭기이네이블신호 LE가 고가되면 트랜지스터들 Tr41은 턴온되어 감지증폭기(11)의 고전위 공급전압 PSG는 고가된다.
또한 원쇼트펄스발생기(13)는 인버터(12d)의 출력신호 ø1을 고레벨로 만들므로 트랜지스터들 Tr43을 일시적으로 턴온시킨다. 결국, 저전위공급전압 NSG는 캐패시터 C1의 저전위측 TCL의 전위레벨 ø3에 따라 전원 Vss와 정합하는 전력 레벨로서 감지증폭기(11)를 이네이블한다. 이때 감지증폭기(11)는 캐패시터 C1의 저전위측 TCL의 전위레벨 ø3을 증가시킨다.
원쇼트펄스발생기(13)가 인버터(12d)의 출력신호 ø1를 강하시켜 트랜지스터 Tr43을 턴오프시키더라도 지연회로(12b)의 출력신호 øs는 상승되어 트랜지스터들 Tr42를 턴온시킨다. 결국, 전원 Vss의 레벨의 저전위공급전압 NSG가 감지증폭기(11)에 공급되어 감지증폭기(11)가 활성상태를 유지한다. 감지증폭기(11)의 활성이 유지되면 비트라인들 BL과 /BL간의 전위차가 커진다.
그다음 제어신호 /RAS가 고전위로 상승하면 트랜지스터 Tr44가 턴온되고, 저전위측 TCL의 레벨 ø3가 접지 GND를 떨어진다. 워드라인 WL이 저레벨이 되면 메모리셀 C의 선택을 종료하고, 감지증폭기 이네이블신호 LE가 저레벨로 떨어지면 고 및 저전위공급전압 PSG와 NSG의 레벨들은 서로 동일해진다. 결국, 이에 의해 감지증폭기(11)가 디스에이블되고, 비트라인들 BL과 /BL의 전위가 리세트된다.
이 실시예의 DRAM에 의하면 위에서 명백한 바와같이 감지증폭기 이네이블신호 LE는 고레벨이 되어 감지증폭기(11)가 이네이블되면 감지증폭기(11)의 저전위공급전압 NSG가 우선 캐패시터 C1의 저전위 측 TCL을 ø3레벨로 만들어 캐패시터 C1이 감지증폭기(11)로 부터의 전하를 축적하도록 한다. 그 후, 저전위전원 NSG는 전원 Vss에 접속되어 전원 Vss이 감지증폭기(11)로 부터의 전하를 축적하도록 한다. 따라서 본 실시예에 따라 설명된 바와같이 자기갱신 판독모드동안 수많은 감지증폭기(11)가 동시에 이네이블됨에도 불구하고, 각 감지증폭기(11)로 부터 전원 Vss로 급격한 전하의 흐름을 방지하는 것이 가능하다. 이에 의해 전원 Vss의 전위레벨의 상승에 의해 원인이 되는 전원 잡음의 발생이 억제된다.
더욱이 캐패시터 C1의 방전은 비트라인들 BL과 /BL간의 전위차가 감지증폭기(11)의 작용에 의해 증가된 후 제어신호 /RAS의 상승과 동기하여 실행된다. 그러므로 캐패시터 C1의 방전이 전원 Vss의 전압을 변동시키는 효과를 감소시킬 수 있다.
(제8실시예)
제16도는 본 발명의 제8실시예를 나타낸다.
고전위전원 Vcc와 감지증폭기(11)간에 제공된 트랜지스터 Tr41은 홀수단의 인버터들(12e)을 통해 이네이블신호발생기(20)에 접속된 게이트를 갖는다.
따라서 반전된 감지증폭기 이네이블신호 LE인 신호 ø4는 인버터들(12e)의 고유한 전파지연 시간에 의해 지연된 후, 트랜지스터 Tr41의 게이트에 입력된다.
이 감지증폭기 이네이블 회로는 이네이블 신호발생기(20)에 접속된 원쇼트펄스발생기(13)를 갖는다. 이네이블신호 LE에 따라 원쇼트펄스발생기(13)는 P채널 MOS 트랜지스터 Tr45의 게이트에 입력되는 출력신호 ø5를 생성한다. 트랜지스터 Tr45는 트랜지스터 Tr41의 드레인에 접속된 드레인과 캐패시터 C2를 통해 저전위전원 Vss에 접속된 소오스를 갖는다. 캐패시터 C2의 고전위측 TCH는 P채널 MOS 트랜지스터 Tr46의 드레인에 접속된다. 이 트랜지스터 Tr46의 드레인에 접속된다. 이 트랜지스터 Tr46은 전원 Vcc에 접속된 소오스와 인버터(125)를 통해 제어신호 /RAS를 수신하는 게이트를 갖는다.
이 실시예에 의한 DRAM의 판독동작에 대해 제17도를 참조하여 이하에 설명한다. 판독동작 이전에 제어신호 /RAS가 고레벨이면 트랜지스터 Tr46은 턴온된다. 캐패시터 C2의 고전위측 TCH의 전위레벨 ø6는 공급전압 Vcc의 레벨과 동일하다. 제어신호 /RAS가 저레벨로 떨어지면 트랜지스터 Tr46은 턴오프된다. 연관된 워드라인 WL이 선택되면 비트라인들 BL과 /BL간에 약간의 전위차가 생긴다. 이러한 조건하에서 감지증폭기 이네이블신호 LE가 고레벨로 상승하면 트랜지스터 Tr42는 턴온되어 감지증폭기(11)의 저전위 공급전압 NSG가 전원레벨 Vss로 떨어지게 된다. 또한 원쇼트 펄스발생기(13)의 출력신호 ø5가 일시적으로 떨어지고, 트랜지스터들 Tr46을 턴온시키면 고전위공급전압 PSG는 감지증폭기(11)를 고전위측 TCH의 전위레벨 ø6에 따라 전원 Vcc의 레벨에서 이네이블 시킨다.
이때에 감지증폭기(11)의 동작은 고전위측 TCH의 레벨 ø6을 떨어뜨린다.
원쇼트펄스발생기(13)의 출력신호 ø5가 상승되어 트랜지스터 Tr45를 스위칭 오프하면 인버터들 (12e)의 출력신호 ø4는 강하하여 트랜지스터 Tr41을 턴온시킨다. 결과적으로 전원 Vcc의 전위가 감지증폭기(11)에 공급된 고전위공급전압 PSG에 유지되어 증폭기들(11)이 활성상태에 유지되도록 하여 비트라인들 BL과 /BL간의 전위차를 증가시킨다.
그다음 제어신호 /RAS가 고레벨로 상승하면 트랜지스터들 Tr46은 턴온되어 고전위측 TCH의 레벨 ø6을 전원 Vcc의 레벨까지 상승시킨다. 워드라인 WL이 저레벨이 되어 메모리셀 C의 선택을 종료하고, 또한 감지증폭기 이네이블 신호 LE가 저레벨로 떨어지면 감지증폭기(11)의 고 및 저전위 공급전압 PSG와 NSG의 레벨들은 동일해진다. 이에 의해 감지증폭기(11)가 디스에이블 되고, 비트라인들 BL과 /BL의 전위를 리세트한다.
본 실시예의 DRAM에 의하면 상기에서 명백한 바와같이 감지증폭기 이네이블신호 LE가 고레벨이 되어 감지증폭기(11)를 이네이블하면 감지증폭기(11)의 고전위공급전압 PSG가 우선 캐패시터 C2의 고전위측 TCH를 전위레벨 ø6에 세트하므로 캐패시터 C2로 부터 감지증폭기(11)로 전하가 공급된다. 그다음 전원 Vcc에 의하여 제어된 고전위공급전압 PSG에 의해 전원 Vcc가 감지증폭기(11)에 공급되게 한다. 따라서 자기갱신 모드 또는 판독모드시에 많은 감지증폭기들(11)이 동시에 이네이블 되더라도 전원 Vcc로 부터 감지증폭기들(11) 각각에 과전력이 공급되는 것을 방지할 수 있다. 이에 의해 전원 Vss의 전위레벨이 떨어질때 생기는 전원잡음의 발생을 효과적으로 억제할 수 있다.
캐패시터 C2는 감지증폭기(11)가 비트라인들 BL과 /BL간의 전위차를 증가시킨 후 제어신호 /RAS의 상승과 동기하여 충전된다. 따라서 캐패시터 C2의 충전에 의해 생기는 전원 Vcc의 전압레벨의 변동을 감소시킬 수 있다.
본 발명의 여러 실시예들을 지금까지 설명했으나, 본 발명은 이들로 제한되지 않고, 본 발명의 청구범위로 부터 벗어나지 않는 범위내에서 여러 다른 수정이 가능하다. 특히 제7 및 제8실시예를 조합하여 감지증폭기 이네이블 회로가 고전위전원 Vcc의 레벨강화에 의해 생기는 전원잡음과 저전위전원 Vss의 레벨상승에 의해 생기는 전원잡음을 모두 억제하도록 할 수도 있다.

Claims (11)

  1. 전원으로 부터 전력을 공급받는 반도체 메모리 장치에 있어서, 데이타 기억용 메모리셀들과, 상기 메모리셀들에 비트라인쌍을 통해 결합된 감지증폭기와, 상기 비트라인쌍상에 판독된 셀데이타를 상기 메모리셀내에 기입하고, 또한 자기갱신 동작동안 상기 메모리셀들에 상기 기입된 셀데이타를 재개입하도록 상기 감지증폭기를 이네이블하기 위한 이네이블신호에 응답하는 이네이블회로와, 전원관련 잡음을 최소화하도록 상기 전원과 상기 감지증폭기간의 전류 흐름의 급변을 억제하기 위해 상기 이네이블 회로에 내장되는 잡음억제 회로로 구성되는 것이 특징인 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리장치는 복수의 블록으로 분할된 복수의 메모리셀들을 포함하며, 상기 잡음억제회로는 상기 자기갱신 동작이 한번에 한블록씩 수행되게 하는 것이 특징인 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 잡음 억제회로는 상기 감지증폭기에 억제된 피이크치의 동작전류를 공급하기 위한 적어도 하나의 트랜지스터를 포함하며, 상기 트랜지스터는 상기 이네이블 신호에 의해 제어되는 것이 특징인 반도체 메모리 장치.
  4. 제3항에 있어서, 메모리장치는 복수의 감지증폭기를 포함하며, 상기 트랜지스터는 상기 감지증폭기에 공통인 것이 특징인 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리장치는 복수의 감지증폭기를 가지며, 또한 상기 잡음억제회로는 상기 감지증폭기들과 연관제공되어 상기 연관된 감지증폭기들에 억제된 피이크치의 동작전류를 공급하며, 또한 상기 이네이블 신호에 의해 제어되는 복수의 트랜지스터들을 포함하는 것이 특징인 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 억제회로는 상기 전원과 상기 감지증폭기간에 서로 병렬로 제공되며, 상기 감지증폭기에 억제된 피이크치의 동작 전류를 공급하며, 또한 상기 이네이블 신호에 의해 제어되는 제1 및 제2트랜지스터들을 포함하며, 상기 제1트랜지스터는 상기 제2트랜지스터 보다 작은 전류원이며, 상기 감지증폭기는 상기 자기갱신동작동안 상기 제1트랜지스터를 퉁해 동작전류를 공급받는 것이 특징인 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리장치는 복수의 감지증폭기를 가지며, 상기 잡음억제회로는 상기 감지 증폭기들과 연관제공되는 복수의 트랜지스터쌍을 포함하며, 상기 트랜지스터쌍은 상기 전원과 연관된 감지증폭기간에 서로 병렬로 제공되며, 또한 상기 연관된 감지증폭기에 억제된 피이크치의 동작 전류를 공급하며, 또한 상기 이네이블 신호에 의해 제어되는 제1 및 제2트랜지스터들을 포함하며, 상기 제1트랜지스터는 상기 제2트랜지스터 보다 작은 전류원이며, 상기 감지증폭기들 각각은 자기 갱신동작동안 상기 연관된 제1트랜지스터를 통해 동작전류를 공급받는 것이 특징인 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 잡음억제 회로는 상기 이네이블 회로에 의해 상기 이네이블신호의 수신 이전에 공급전압으로 충전되는 캐패시터와, 상기 이네이블신호의 수신후, 소정시간 동안 상기 캐패시터에 상기 감지증폭기를 접속시키고, 또한 상기 소정시간 경과후 상기 전원에 상기 감지증폭기를 접속시키는 스위칭 회로를 포함하는 것이 특징인 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 스위칭 회로는 캐패시터를 초기화하기 위해 상기 감지증폭기와 상기 전원간의 접속후 상기 전원에 상기 감지증폭기로 부터 분리된 상기 캐패시터를 접속하는 것이 특징인 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 스위칭회로는 소정기간동안만 상기 감지증폭기를 상기 캐패시터에 접속하도륵 상기 이네이블신호에 따라 제어펄스를 발생시키는 원쇼트펄스발생기와, 상기 감지증폭기를 상기 전원에 접속하기 위해 상기 이네이블신호를 지연시켜 상기 소정기간 후 상기 감지증폭기를 상기 캐패시터에 접속시키는 지연회로를 포함하는 것이 특징인 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 반도체 메모리장치는 다이나믹 랜덤억세스 반도체 메모리 장치인 것이 특징인 반도체 메모리 장치.
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