KR0130154B1 - Differential amplifier - Google Patents

Differential amplifier

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KR0130154B1
KR0130154B1 KR1019940030634A KR19940030634A KR0130154B1 KR 0130154 B1 KR0130154 B1 KR 0130154B1 KR 1019940030634 A KR1019940030634 A KR 1019940030634A KR 19940030634 A KR19940030634 A KR 19940030634A KR 0130154 B1 KR0130154 B1 KR 0130154B1
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오영남
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김주용
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Abstract

본 발명은 반도체 소자의 차동 증폭기에 관한 것으로 풀-업(pull-up)구동단에 스위칭소자를 이용한 동작전압 조절부를 구현하고 전원전압 검출기를 이용하여 전원전압(Vcc)의 전위에 따라 그 동작 상태를 조절함으로써, 높은 전원전압의 경우에 아웃풋 스윙을 조절하여 스피드 지연을 개선시키고 낮은 전원전압의 경우에는 차동증폭기의 오동작을 방지할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier of a semiconductor device, and implements an operating voltage control unit using a switching element in a pull-up driving stage and its operating state according to the potential of the power supply voltage Vcc using a power supply voltage detector. By adjusting, the output swing is improved in the case of high power supply voltage, thereby improving the speed delay, and in the case of the low power supply voltage, it is possible to prevent malfunction of the differential amplifier.

Description

차동 증폭기Differential amplifier

제1도는 종래 기술에 의한 차동 증폭기의 회로도.1 is a circuit diagram of a differential amplifier according to the prior art.

제2도는 본 발명에 의한 차동 증폭기의 블럭도.2 is a block diagram of a differential amplifier according to the present invention.

제3도는 본 발명에 사용된 전압 감지기의 상세도.3 is a detailed view of a voltage sensor used in the present invention.

제4도는 본 발명을 이용한 제1 실시예로써 차동 증폭기의 회로도.4 is a circuit diagram of a differential amplifier as a first embodiment using the present invention.

제5도는 본 발명을 이용한 제2 실시예로써 차동 증폭기의 회로도.5 is a circuit diagram of a differential amplifier as a second embodiment using the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 전압 감지기 101 : 동작전압 조절부100: voltage detector 101: operating voltage control unit

102 : 차동 증폭부 200 : 전원전압 분압부102: differential amplifier 200: power supply voltage divider

201 : 비교부 202 : 전압 완층부201: comparator 202: voltage completion part

본 발명은 반도체 소자의 차동 증폭기에 관한 것으로 특히, 풀-업(pull-up) 구동단에 스위칭소자를 이용한 동작전압 조절부를 구현하고 전원전압 검출기를 이용하여 전원전압(Vcc)의 전위에 따라 그 동작 상태를 조절함으로써, 칩 내부의 전원선에서 발생하는 잡음(noise)을 감소시켜 안정된 동작을 실현한 차동 증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier of a semiconductor device. In particular, an operating voltage control unit using a switching device is implemented in a pull-up driving stage and the power supply voltage detector is used according to the potential of the power supply voltage Vcc. The present invention relates to a differential amplifier that realizes stable operation by reducing noise generated from a power supply line inside a chip by adjusting an operating state.

제 1 도는 종래 기술에 의한 차동 증폭기의 회로도로서, 전원전압(Vcc) 및 노드(N1)사이에 접속되며 차동 증폭기 제어신호(ΦSEP)에 의해 그 동작이 제어되는 풀-업 구동단인 PMOS트랜지스터(Q1)과, 상기 노드(N1) 및 노드(N2,N4) 사이에 접속되며 게이트가 상기 노드(N4)에 공통으로 연결된 커런트 미러형 구조인 PMOS트랜지스터(Q2,Q3)와, 상기 노드 (N2,N4) 및 노드(N5) 사이에 소오스가 접속되며 데이타 입력을 받아들이는 NMOS트랜지스터(Q4,Q5)와, 상기 노드(N5) 및 접지전압(Vss) 사이에 접속되며 차동 증폭기 제어신호(ΦSEN)에 의해 그 동작이 제어되는 풀-다운 구동단인 NMOS트랜지스터(Q6)를 구비한다.1 is a circuit diagram of a differential amplifier according to the prior art, which is a pull-up driving stage connected between a power supply voltage Vcc and a node N1 and whose operation is controlled by a differential amplifier control signal .phi.SEP. Q1), PMOS transistors Q2 and Q3 having a current mirror type structure connected between the node N1 and the nodes N2 and N4 and whose gates are commonly connected to the node N4, and the nodes N2 and N2, respectively. A source is connected between N4) and node N5, and is connected between NMOS transistors Q4 and Q5 that accept a data input, and between node N5 and ground voltage Vss and to a differential amplifier control signal .phi.SEN. NMOS transistor Q6, which is a pull-down driving stage, whose operation is controlled by the control circuit.

상기 입력라인(Vg1, Vg2) 간의 전위차가 수십 mV 이상인 상태에서 차동 증폭기 제어신호(ΦSEP, ΦSEN)가 인에이블되면 풀-업 구동 트랜지스터(Q1)는 전원전압(Vcc)로부터 차동 증폭기로 전류를 공급하고, 풀-다운 구동 트랜지스터(Q6)는 차동 증폭기로부터 접지전압(Vss)로 전류를 방전 하게 된다. 그리고, 상기 NMOS트랜지스터(Q4,Q5)의 게이트에 각각 공급 되는 상기 입력데이타의 전위신호(Vgl,Vg2)의 대소에 따라 상기 노드(N2,N4)에서 발생되는 전압신호는 서로 상반된 크기를 갖게 된다. 실제로, 상기 입력전위신호(Vg1)에 비하여 상기 입력전위신호(Vg2)가 큰 경우, 상기 노드(N2)에서 발생되는 전압신호는 상기 노드(N4)에서 발생되는 전압신호보다 큰 전압레벨을 갖게된다. 반대로, 상기 입력전위신호(Vg1)에 비하여 상기 입력전위신호(Vg2)가 작은 경우, 상기 노드(M2)에서 발생되는 전압신호는 상기 노드(N4)에서 발생되는 전압신호보다 작은 전압레벨을 갖게된다. 그기고 상기 노드(H2)에서 발생되는 전압신호와 상기 노드(N4)에서 발생되는 전압신호의 크기는 상기 입력 데이타 전위신호(Vgl,Vg2)간의 차에 비례한다.When the differential amplifier control signals ΦSEP and ΦSEN are enabled when the potential difference between the input lines Vg1 and Vg2 is several tens mV or more, the pull-up driving transistor Q1 supplies current from the power supply voltage Vcc to the differential amplifier. The pull-down driving transistor Q6 discharges a current from the differential amplifier to the ground voltage Vss. The voltage signals generated at the nodes N2 and N4 have opposite magnitudes according to the magnitudes of the potential signals Vgl and Vg2 of the input data supplied to the gates of the NMOS transistors Q4 and Q5, respectively. . In fact, when the input potential signal Vg2 is larger than the input potential signal Vg1, the voltage signal generated at the node N2 has a voltage level greater than the voltage signal generated at the node N4. . On the contrary, when the input potential signal Vg2 is smaller than the input potential signal Vg1, the voltage signal generated at the node M2 has a voltage level smaller than the voltage signal generated at the node N4. . The magnitude of the voltage signal generated at the node H2 and the voltage signal generated at the node N4 is proportional to the difference between the input data potential signals Vgl and Vg2.

상기 노드(N5) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q6)는 감지 증폭기 제어신호(ΦSEN)에 의하여 상기 NMOS트랜지스터(Q4,Q5)를 경유하여 흐르는 총 전류량을 일정하게 유지시키는 정전류원의 기능을 한다. 그리고 상기 감지 증폭기는 커런트 미러부를 이루는 PMOS트랜지스터(Q2,Q3) 및 데이타 입력을 받아들이는 NMOS트랜지스터(Q4,Q5)에 의하여 구성된 차동증폭기로 구현된다.The NMOS transistor Q6 connected between the node N5 and the ground voltage Vss is a constant current that maintains the total amount of current flowing through the NMOS transistors Q4 and Q5 by the sense amplifier control signal .phi.SEN. It functions as a circle. The sense amplifier is implemented as a differential amplifier composed of PMOS transistors Q2 and Q3 forming a current mirror and NMOS transistors Q4 and Q5 receiving a data input.

여기서, 풀-업 구동 트랜지스터(Q1)과 풀-다운 구동 트랜지스터(Q6)은 전원전압(Vcc)의 전위에 관계없이 차동 증폭기 제어신호(ΦSEP,ΦSEN)에 따라 각각 동작하므로 고전위의 전원전압(Vcc)게서는 많은 양의 전류가 풀-업, 풀-다운 구동단을 통해 흘러 아웃풋 스윙이 커져서 연속적인 데이타 입력시에 차동 증폭기의 출력하는 시간이 늦어지게 되는 문제점이 생긴다.Here, the pull-up driving transistor Q1 and the pull-down driving transistor Q6 operate according to the differential amplifier control signals ΦSEP and ΦSEN, respectively, regardless of the potential of the power supply voltage Vcc. In Vcc), a large amount of current flows through the pull-up and pull-down driving stages, resulting in a large output swing, which delays the output time of the differential amplifier during continuous data input.

또한, 저전위의 전원전압(Vcc)에서는 차동 증폭기 동작에 필요한 동작 전압이 낮아 차동 증폭기가 오동작을 일으키는 문제점이 생긴다.In addition, in the low potential power supply voltage Vcc, the operation voltage required for the operation of the differential amplifier is low, which causes a problem that the differential amplifier malfunctions.

따라서, 본 발명에서는 전원전압(Vcc)의 전위에 따라 차동 증폭기에서 소모되는 전류량을 조절할 수 있는 차동 증폭기를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a differential amplifier capable of adjusting the amount of current consumed by the differential amplifier according to the potential of the power supply voltage Vcc.

상기 목적을 달성하기 위하여, 본 발명의 차동 증폭기는 전원전압(Vcc)의 높고, 낮음에 따라 전압감지기(Voltage Detector)의 출력을 '로직하이' '로직로우'로 출력시키고, 이 출력된 신호에 의해 풀-업 구동단의 동작상태를 제어하도록 구현하였다.In order to achieve the above object, the differential amplifier of the present invention outputs the output of the voltage detector as 'logic high' and 'logic low' as the power supply voltage Vcc is high and low. By controlling the operating state of the pull-up drive stage.

이하, 첨부된 도면을 참고하여 본 발명을 더 상세히 설명하기로 한다. 제 2 도는 본 발명에 의한 차동 증폭기의 블럭도를 나타낸 것으로, 기준전압(Vref)과 전원전압(Vcc)을 비교하고 중폭하는 전압감지기(100)와, 상기 전압감지기의 출력신호에 의해 제어되어 차동 증폭기를 구동시키는 동작전압 조절부(101)와, 비트라인으로 부터의 입력 데이타신호를 차동 증폭하기 위한 차동 증폭부(102)를 구비한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail. 2 is a block diagram of a differential amplifier according to the present invention. The voltage detector 100 which compares and amplifies a reference voltage Vref and a power supply voltage Vcc and controls the differential voltage is controlled by an output signal of the voltage detector. An operating voltage adjusting unit 101 for driving an amplifier and a differential amplifier 102 for differentially amplifying an input data signal from a bit line are provided.

제 3 도는 본 발명에 사용된 전압 감지기의 상세도로서, 전원전압 분압부(200)와, 비교부(201)와, 전압 완층부(202)를 구비한다.3 is a detailed view of the voltage sensor used in the present invention, and includes a power supply voltage divider 200, a comparator 201, and a voltage complete layer 202.

상기 전원전압 분압부(200)는 전원전압(Vcc) 및 노드(N6) 사이에 접속된 저항(Rl)과, 상기 노드(N6) 및 접지전압(Vss) 사이에 직렬접속된 저항(R2) 및 게이트가 전원전압(Vcc)에 연결된 NMOS트랜지스터(Q7)로 구성된다.The power supply voltage divider 200 includes a resistor Rl connected between a power supply voltage Vcc and a node N6, a resistor R2 connected in series between the node N6 and a ground voltage Vss, and The gate is composed of an NMOS transistor Q7 connected to a power supply voltage Vcc.

상기 전원전압 분압부(200)는 상기 NMOS트랜지스터(Q7)가 턴-온(turn-on)되면, 전원전압(Vcc)와 접지전압(Vss)에 전류가 흘러서 상기 저항(Rl)과 저항(R2)값에 상응하는 전위가 상기 노드(N6)에 유기된다.When the NMOS transistor Q7 is turned on, a current flows through the power voltage Vcc and the ground voltage Vss so that the resistor Rl and the resistor R2 are supplied to the power voltage divider 200. A potential corresponding to) is induced at the node N6.

본 발명은 상기 전원전압 분압부(200) 대신에 퓨즈(Fuse) 또는 본드 패드(Bond PAD)로 부터의 입력이 접속된 것을 사용할 수 있다.According to the present invention, an input from a fuse or a bond pad may be connected instead of the power voltage divider 200.

상기 비교부(201)는 전원전압(Vcc) 및 노드(N7) 사이에 접속되며 차동 증폭기 제어신호(BSEP)에 의해 그 동작이 제어되는 풀-업 구동단인 PMOS트랜지스터(Q8)과, 상기 노드(N7) 및 노드(N8,NIO) 사이에 접속되며 게이트가 상기 노드(N10)에 공통으로 연결된 커런트 미러형 구조인 PMOS트랜지스터(Q9,Q10)와, 상기 노드(N8,N10) 및 노드(N11) 사이에 소오스가 접속되며 데이타 입력을 받아들이는 NMOS트랜지스터(Q11,Q12)와, 상기 노드(N11) 및 접지전압(Vss) 사이에 접속되며 차동 증폭기 제어신호(ΦSEN)에 의해 그 동작이 제어되는 풀-다운 구동단인 NMOS트랜지스터(Q13)를 구비한다.The comparator 201 is connected between a power supply voltage Vcc and a node N7 and a PMOS transistor Q8 which is a pull-up driving stage whose operation is controlled by a differential amplifier control signal BSEP, and the node. PMOS transistors Q9 and Q10 which are connected between N7 and nodes N8 and NIO and whose gates are commonly connected to the node N10, and the nodes N8 and N10 and N11. Is connected between the NMOS transistors Q11 and Q12 receiving the data input and the node N11 and the ground voltage Vss, and its operation is controlled by the differential amplifier control signal .phi.SEN. An NMOS transistor Q13, which is a pull-down driving stage, is provided.

상기 비교부(201)는 상기 노드(N6)의 전위신호와 기준전압(Vref)전위 비교증폭하여 상기 노드(N8)로 출력하는 차동증폭기이다.The comparison unit 201 is a differential amplifier for comparing the potential signal of the node N6 with the reference voltage Vref potential and amplifying the signal to the node N8.

낮은 전원전압인 경우(VN6 Vref 조건인 경우), 상기 NNOS트랜지스터(Q11)에서의 전류흐름이 상기 NMOS트랜지스터(Q12) 보다 작아져서 상기 노드(N8)의 전위신호는 '로직하이' 상태를 유지하며, 높은 전원전압인 경우(VN6 Vref 조건인 경우), 상기 NMOS트랜지스터 (Q11)에서의 전류흐름이 상기 NMOS트랜지스터(Q12) 보다 커져서 상기 노드(N8)의 전위신호는 '로직로우' 상태를 갖는다.In the case of low power supply voltage (VN6 Vref condition), the current flow in the NNOS transistor Q11 becomes smaller than the NMOS transistor Q12 so that the potential signal of the node N8 maintains the logic high state. In the case of a high power supply voltage (VN6 Vref condition), the current flow in the NMOS transistor Q11 becomes larger than the NMOS transistor Q12 so that the potential signal of the node N8 has a logic low state.

상기 전압 완충부(202)는 상기 노드(N8) 및 출력단자(det) 사이에 직렬접속된 게이트 G1,C2로 구성되며, 상기 비교부(202)에서 유기된 상기 노드(N8)의 전위신호를 부하량에 따른 인버터 접속으로 전체칩에서 결정되는 출력신호(det)의 부하량에 따라 결정할 수 있다.The voltage buffer unit 202 includes gates G1 and C2 connected in series between the node N8 and the output terminal det. The voltage buffer unit 202 receives a potential signal of the node N8 induced by the comparison unit 202. Inverter connection according to the load amount can be determined according to the load amount of the output signal det determined in the entire chip.

제 4 도는 본 발명의 제1 실시예에 따른 차동 증폭기의 회로도를 나타낸 것으로, 전원전압(Vcc) 및 노드(Nl3) 사이에 접속되며 게이트가 노드(Nl2)에 연결된 PMOS트랜지스터(Q14)와, 상기 노드(Nl2) 및 접지전압(Vss) 사이에 접속되며 게이트에 구동전압(det)이 연결된 NMOS트랜지스터(Q16)와, 상기 노드(Nl2) 및 상기 노드(Nl3) 사이에 접속되며 게이트에 구동전압(det)가 연결된 PMOS트랜지스터(Q15)로 이루어진 동작전압조절부(101)와,4 shows a circuit diagram of a differential amplifier according to a first embodiment of the present invention, wherein a PMOS transistor Q14 connected between a power supply voltage Vcc and a node Nl3 and whose gate is connected to a node Nl2, The NMOS transistor Q16 is connected between the node Nl2 and the ground voltage Vss and the driving voltage det is connected to the gate, and is connected between the node Nl2 and the node Nl3 and the driving voltage is applied to the gate. an operating voltage control unit 101 including a PMOS transistor Q15 connected to det),

상기 노드(Nl3) 및 노드(Nl4,Nl6) 사이에 접속되며 게이트가 상기 노드(Nl6)에 공통으로 연결된 커런트 미더형 구조인 PMOS트랜지스터(Q17,Q18)와, 상기 노드(Nl4,Nl6) 및 노드(Nl7) 사이에 채널이 접속되며 데이타 입력을 받아들이는 NMOS트랜지스터(Q19,Q20)와, 상기 노드(Nl7)및 접지전압(Vss) 사이에 접속되며 차동 증폭기 제어신호(ΦSEN)에 의해 그 동작이 제어되는 풀-다운 구동단인 NMOS트랜지스터(Q21)로 구성된 차동 증폭부(102)를 구비한다.PMOS transistors Q17 and Q18 which are connected between the node Nl3 and the nodes Nl4 and Nl6 and whose gates are commonly connected to the node Nl6, and the nodes Nl4 and Nl6 and the node. A channel is connected between Nl7 and NMOS transistors Q19 and Q20 that accept data input, and is connected between the node Nl7 and the ground voltage Vss, and its operation is controlled by the differential amplifier control signal .phi.SEN. And a differential amplifier 102 composed of an NMOS transistor Q21 that is a controlled pull-down driving stage.

그 동작을 살펴보면, 상기 입력라인(Vg3, Vg4) 간의 전위차가 수십 mV이상인 상태에서 상기 NMOS트랜지스터(Q16) 및 PMOS트랜지스터(Q15)의 게이트에 공통으로 접속된 전압감지기(100)의 출력신호(det)가 인가되면, 상기 NMOS트랜지스터(Q16) 및 PMOS트랜지스터(Q15)의 도통상태를 결정하게 된다. 그로 인하여 상기 노드(Nl2)의 전위를 결정하여 상기 노드(Nl3) 및 전원전압(Vcc)에 접속된 PMOS트랜지스터(Q14)를 동작시킨다.In operation, the output signal det of the voltage sensor 100 commonly connected to the gates of the NMOS transistor Q16 and the PMOS transistor Q15 in a state where the potential difference between the input lines Vg3 and Vg4 is several tens of mV or more. Is applied, the conduction state of the NMOS transistor Q16 and the PMOS transistor Q15 is determined. Therefore, the potential of the node Nl2 is determined to operate the PMOS transistor Q14 connected to the node Nl3 and the power supply voltage Vcc.

따라서, 풀-업 구동 트랜지스터(Q14)는 전원전압(Vcc)으로부터 차동 증폭부(202)로 전류를 공급하고, 풀-다운 구동 트랜지스터(Q21)는 자신의 게이트에 인가된 차동 증폭기 제어신호(ΦSEN)가 '로직로우' 상태에서 '로직하이' 상태로 바뀜에 따라 턴-온되어 차동 증폭부(102)로부터 접지 전압(Vss)로 전류를 방전하게 된다. 그리고, 상기 NMOS트랜지스터(Q19,Q20)의 게이트에 각각 공급되는 상기 전위신호(Vg3,Vg4)의 대소에 따라 상기 노드(Nl4,Nl6)에서 발생되는 전압신호는 서로 상반된 크기를 갖게 된다. 실제로, 상기 입력전위신호(Vg3)에 비하여 상기 입력전위신호(Vg4)가 큰 경우, 상기 노드(Nl4)에서 발생되는 전압신호는 상기 노드(Nl6)에서 발생되는 전압신호보다 큰 전압레벨을 갖게된다 반대로, 상기 입력전위신호(Vg3)에 비하여 상기 입력전위신호(Vg4)가 작은 경우, 상기 노드(Nl4)에서 발생되는 전압신호는 상기 노드(Nl6)에서 발생되는 전압신호보다 작은 전압레벨을 갖게된다. 그리고 상기 노드(Nl4)에서 발생되는 전압신호와 상기 노드(Nl6)에서 발생되는 전압신호의 크기는 상기 입력 데이타 전위신호(Vg3,Vg4)간의 차에 비례한다.Accordingly, the pull-up driving transistor Q14 supplies a current from the power supply voltage Vcc to the differential amplifier 202, and the pull-down driving transistor Q21 applies the differential amplifier control signal ΦSEN applied to its gate. ) Is turned on as the logic low state changes to the logic high state to discharge current from the differential amplifier 102 to the ground voltage Vss. The voltage signals generated at the nodes Nl4 and Nl6 may have mutually opposite magnitudes according to the magnitudes of the potential signals Vg3 and Vg4 supplied to the gates of the NMOS transistors Q19 and Q20, respectively. In fact, when the input potential signal Vg4 is larger than the input potential signal Vg3, the voltage signal generated at the node Nl4 has a voltage level greater than the voltage signal generated at the node Nl6. On the contrary, when the input potential signal Vg4 is smaller than the input potential signal Vg3, the voltage signal generated at the node Nl4 has a voltage level smaller than the voltage signal generated at the node Nl6. . The magnitude of the voltage signal generated at the node Nl4 and the voltage signal generated at the node Nl6 is proportional to the difference between the input data potential signals Vg3 and Vg4.

즉, 상기 두개의 입력단자(Vg3와 Vg4)로 들어간 입력신호의 차가 상기 NMOS트랜지스터(Q19 및 Q20)의 드레인 단자에서 증폭되어 상기 노드(Nl4)로 출력 된다.In other words, the difference between the input signals into the two input terminals Vg3 and Vg4 is amplified by the drain terminals of the NMOS transistors Q19 and Q20 and output to the node Nl4.

따라서, 상기 동작전압조절부(101)의 출력노드(Nl3)의 전위를 전원전압의 변동에 따라 적절하게 조절을 할 수 있다.Therefore, the potential of the output node Nl3 of the operation voltage adjusting unit 101 can be appropriately adjusted according to the change of the power supply voltage.

즉, 높은 전원전압(예를 들면 6V)인 경우, 전압감지기의 출력신호(det) '로우'를 갖고 있으므로 상기 MMOS트랜지스터(Q16)은 턴-오프되고, 상기 PMOS트랜지스터(Q15)는 턴-온되어 상기 노드(Nl3) 및 상기 노드(Nl2)의 전위는 'Vcc - Vt'정도(다이오드 구조)가 되어 상기 차동 증폭부(202)가 동작할때 아웃풋 스윙을 낮출 수 있다.That is, in the case of a high power supply voltage (for example, 6V), the MMOS transistor Q16 is turned off and the PMOS transistor Q15 is turned on because it has a low voltage output signal det. Thus, the potentials of the node Nl3 and the node Nl2 may be about 'Vcc − Vt' (diode structure) to lower the output swing when the differential amplifier 202 operates.

그리고, 낮은 전원전압인 경우(예를 들면 3,3V)인 경우 전압 감지기의 출력신호(det)는 '하이'를 유지하여 상기 PMOS트랜지스터(Q15)는 턴-오프되고, 상기 NMOS트랜지스터(Q16)는 턴-온되어 상기 노드(Nl2)는 접지 전압(Vss)을 유지하게 되며, 상기 PMOS트랜지스터(Q14)는 강하게 턴-온 되어 상기 노드(Nl3)의 전위를 전원전압(Vcc)전위 근처의 전압을 형성하여 낮은 전원전압에서 문제되는 커먼모드레인지(Common Mode input Range:CMR)값을 개선할 수 있다.In the case of a low power supply voltage (for example, 3V and 3V), the output signal det of the voltage detector is kept high, so that the PMOS transistor Q15 is turned off and the NMOS transistor Q16 is turned off. Is turned on so that the node Nl2 maintains the ground voltage Vss, and the PMOS transistor Q14 is strongly turned on to supply the potential of the node Nl3 near the power supply voltage Vcc potential. The common mode input range (CMR) value at low power supply voltage can be improved.

본 발명의 동작전압 조절부(101)는 여러가지 형태의 증폭기를 구성하는데 있어서 동작전압조절에 사용될 수 있다.The operating voltage adjusting unit 101 of the present invention can be used to adjust the operating voltage in configuring various types of amplifiers.

제 5 도는 본 발명의 제2 실시예에 따른 차동 증폭기의 회로도로서, 전원전압(Vcc) 및 노드(Nl9) 사이에 접속되며 게이트가 노드(Nl8)에 연결된 PMOS트랜지스터(Q22)와, 상기 노드(Nl8) 및 접지전압(Vss) 사이에 접속되며 게이트에 구동전압(det)이 연결된 NMOS트랜지스터(Q24)와, 상기 노드(Nl8) 및 상기 노드(Nl9) 사이에 접속되며 게이트에 구동전압(det)가 연결된 PMOS트랜지스터(Q23)로 이루어진 동작전압조절부(101)와,5 is a circuit diagram of a differential amplifier according to a second embodiment of the present invention, wherein a PMOS transistor Q22 connected between a power supply voltage Vcc and a node Nl9 and a gate connected to a node Nl8, and the node ( The NMOS transistor Q24 connected between the Nl8 and the ground voltage Vss and the driving voltage det is connected to the gate, and is connected between the node Nl8 and the node Nl9 and the driving voltage det on the gate. An operating voltage adjusting unit 101 including a PMOS transistor Q23 connected thereto;

상기 노드(Nl9) 및 노드(N20,N21) 사이에 접속되며 게이트에 각각 입력 데이타가 입력되는 NMOS트랜지스터(Q25,Q26)와, 상기 노드(N20,N2l)및 노드(N22) 사이에 크로스 래치 구조의 NMOS트랜지스터(Q27,Q28)와, 상기 노드(N22) 및 접지전압(Vss) 사이에 접속되며 차동 증폭기 제어신호(ΦSEN)에 의해 그 동작이 제어되는 풀-다운 구동단인 NMOS트랜지스터 (Q29)로 구성된 차동 중폭부(102)를 구비한다.NMOS transistors Q25 and Q26 connected between the nodes Nl9 and N20 and N21 and input data are respectively input to gates, and a cross latch structure between the nodes N20, N2l and N22. NMOS transistors Q29 and Q28, which are connected between the node N22 and the ground voltage Vss and are pull-down driving stages whose operation is controlled by a differential amplifier control signal ΦSEN. It is provided with a differential medium width portion (102).

그 동작을 살펴보면, 상기 입력라인(Vg5, Vg6) 간의 전위차가 수십 mV 이상인 상태에서 상기 NMOS트랜지스터(Q24) 및 PMOS트랜지스터(Q23)의 게이트에 공통으로 접속된 전압감지기(100)의 출력신호(det)가 인가되면, 상기 NMOS트랜지스터(Q24) 및 PMOS트랜지스터(Q23)의 도통상태를 결정하게 된다. 그로 인하여 상기 노드(Nl8)의 전위를 결정하여 상기 노드 (Nl9) 및 전원전압(Vcc)에 접속된 PMOS트랜wl스터(Q22)를 동작시킨다.Referring to the operation, the output signal det of the voltage sensor 100 commonly connected to the gates of the NMOS transistor Q24 and the PMOS transistor Q23 while the potential difference between the input lines Vg5 and Vg6 is several tens of mV or more. Is applied, the conduction state of the NMOS transistor Q24 and the PMOS transistor Q23 is determined. Therefore, the potential of the node Nl8 is determined to operate the PMOS transformer Q22 connected to the node Nl9 and the power supply voltage Vcc.

따라서, 풀-업 구동 트랜지스터(Q22)는 전원전압(Vcc)로부터 차동 증폭부(202)로 전류를 공급하고, 풀-다운 구동 트랜지스터(Q29)는 자신의 게이트에 인가된 차동 증폭기 제어신호(ΦSEN)가 '로직로우' 상태에서 '로직하이' 상태로 바뀜에 따라 턴-온되어 차동 증폭부(102)로부터 접지 전압(Vss)로 전류를 방전하게 된다. 그리고, 상기 NMOS트랜지스터(Q25,Q26)의 게이트에 각각 공급되는 상기 입력라인으로 부터의 전위신호(Vg5,Vg6)의 대소에 따라 상기 노드(N20,N2l)에서 발생되는 전압신호는 서로 상반된 크기를 갖게 된다. 실제로, 상기 입력전위신호(Vg5)에 비하여 상기 입력전위신호(Vg6)가 큰 경우, 상기 노드(N20)에서 발생되는 전압신호는 상기 노드(N2l)에서 발생되는 전압신호보다 큰 전압레벨을 갖게된다. 반대로, 상기 입력전위신호(Vg5)에 비하여 상기 입력전위 신호(Vg6)가 작은 경우, 상기 노드(N20)에서 발생되는 전압신호는 상기 노드(N2l)에서 발생되는 전압신호보다 작은 전압레벨을 갖게된다. 그리고 상기 노드(N20)에서 발생되는 전압신호와 상기 노드(N2l)에서 발생되는 전압신호의 크기는 상기 입력 데이타 전위신호(Vg5,Vg6)간의 차에 비례한다.Accordingly, the pull-up driving transistor Q22 supplies a current from the power supply voltage Vcc to the differential amplifier 202, and the pull-down driving transistor Q29 applies the differential amplifier control signal? SEN applied to its gate. ) Is turned on as the logic low state changes to the logic high state to discharge current from the differential amplifier 102 to the ground voltage Vss. In addition, the voltage signals generated at the nodes N20 and N2l are opposite to each other according to the magnitudes of the potential signals Vg5 and Vg6 from the input lines supplied to the gates of the NMOS transistors Q25 and Q26, respectively. Will have In fact, when the input potential signal Vg6 is larger than the input potential signal Vg5, the voltage signal generated at the node N20 has a voltage level greater than the voltage signal generated at the node N21. . On the contrary, when the input potential signal Vg6 is smaller than the input potential signal Vg5, the voltage signal generated at the node N20 has a voltage level smaller than the voltage signal generated at the node N21. . The magnitude of the voltage signal generated at the node N20 and the voltage signal generated at the node N2l is proportional to the difference between the input data potential signals Vg5 and Vg6.

즉, 상기 두개의 입력단자(Vg5와 Vg6)로 들어간 입력신호의 차가 상기 NMOS트랜지스터(Q25 및 Q26)의 소오스 단자에서 증폭되어 상기 노드(N20 및 N2l)로 출력된다.That is, the difference between the input signals into the two input terminals Vg5 and Vg6 is amplified by the source terminals of the NMOS transistors Q25 and Q26 and output to the nodes N20 and N2l.

따라서, 상기 동작전압조절부(101)의 출력노드(Nl9)의 전위를 전원전압의 변동에 따라 적절하게 조절을 할 수 있다.Therefore, the potential of the output node N9 of the operating voltage adjusting unit 101 can be appropriately adjusted according to the change of the power supply voltage.

즉, 높은 전원전압(예를 들면 6V)인 경우, 전압감지기의 출력신호(det)는 '보우'를 갖고 있으므로 상기 NMOS트랜지스터(Q24)는 턴-오프되고, 상기 PMOS트랜지스터(Q23)는 턴-온되어 상기 노드(Nl9) 및 상기 노드(Nl8)의 전위는 'Vcc - Vt'정도(다이오드 구조)가 되어 상기 차동 증폭부(102)가 동작할때 아웃풋 스욍을 낮출 수 있다.That is, in the case of a high power supply voltage (for example, 6V), since the output signal det of the voltage sensor has a bow, the NMOS transistor Q24 is turned off and the PMOS transistor Q23 is turned on. When turned on, the potentials of the node Nl9 and the node Nl8 are about 'Vcc-Vt' (diode structure), so that the output scan can be lowered when the differential amplifier 102 operates.

그리고, 낮은 전원전압인 경우(예를 들면 3.3V) 전압 감지기의 출력신호(det)는 '하이'를 유지하여 상기 PMOS트랜지스터(Q23)는 턴-오프되고, 상기 NMOS트랜지스터(Q24)는 턴-온되어 상기 노드(Nl8)는 접지전압(Vss)을 유지하게 되며, 상기 PMOS트랜지스터(Q22)는 강하게 턴-온되어 상기 노드(Nl9)의 전위를 전원전압(Vcc)전위 근처의 전압을 형성하여 낮은 전원전압에서 문제되는 커먼모드레인지(Common Mode input Range CMR)값을 개선할 수 있다.In the case of a low power supply voltage (eg, 3.3V), the output signal det of the voltage detector is kept high, so that the PMOS transistor Q23 is turned off and the NMOS transistor Q24 is turned off. On, the node Nl8 maintains the ground voltage Vss, and the PMOS transistor Q22 is strongly turned on to form a voltage near the potential of the node Nl9 near the power supply voltage Vcc potential. It is possible to improve the common mode input range CMR value, which is a problem at low power supply voltage.

이상에서 설명한 본 발명의 차동 증폭기를 반도체 소자의 내부에 구현하게 되면, 전원전압(Vcc)의 전위에 따라 차동 증폭기에서 소모되는 전류량을 조절할 수 있으므로, 칩 내부의 전원선에서 발생하는 잡음을 감소시켜 안정된 동작을 실현할 수 있는 효과가 있다.When the differential amplifier of the present invention described above is implemented in the semiconductor device, the amount of current consumed by the differential amplifier can be adjusted according to the potential of the power supply voltage Vcc, thereby reducing noise generated from the power line inside the chip. There is an effect that can realize a stable operation.

Claims (5)

전원 전압의 변화를 감지하는 전원전압 감지수단(100)과, 상기 전원전압 감지수단(100)으로 부터의 출력에 의해 안정돤 동작 전압을 출력하는 동작전압 조절수단(101)과 상기 동작전압 조절수단(101)으로부터 출력되는 안정된 동작전압을 바이어스전압으로 수신하여 동작하는 증폭수단(102)을 구비하며, 상기 전원전압이 기준치를 초과하면 상기 전원전압 감지수단(100)에 의하여 제어된 상기 동작잔압 조절 수단(101)은 상기 증폭수단으로 인가되는 상기 방이어스전압을 상기 전원전압보다 낮추고, 상기 전원전압이 상기 기준치에 미달하면 상기 전원전압 감지수단(100)에 의하여 제어된 상기 동작전압 조절 수단(101)은 상기 증폭수단으로 인가되는 상기 바이어스전압을 상기 전원전압과 동일하게 하는 것을 특징으로 하는 차동 증폭기.Power supply voltage detecting means 100 for detecting a change in power supply voltage, an operating voltage adjusting means 101 for outputting a stable operating voltage by an output from the power supply voltage detecting means 100 and the operating voltage adjusting means. An amplifying means 102 for receiving and operating a stable operating voltage output from the 101 as a bias voltage, and adjusting the operating residual pressure controlled by the power supply voltage detecting means 100 when the power supply voltage exceeds a reference value. The means 101 lowers the bias voltage applied to the amplifying means below the power supply voltage, and when the power supply voltage falls below the reference value, the operating voltage adjusting means 101 controlled by the power supply voltage sensing means 100. ) Makes the bias voltage applied to the amplifying means equal to the power supply voltage. 제1항에 있어서, 상기 전원전압 감지수단(100)은, 상기 전원전압에 의해 제어되어 상기 전원전압을 분압하여 출력하는 분압수단(200)과, 상기 분압수단 (200)으로 부터의 출력전위와, 소정의 기준전압을 비교 증폭하는 전압 비교수단(201)과, 상기 전압 비교수단(201)으로 부터의 비교 증폭된 출력신호를 완충하여 상기 전원전압의 변화를 감지하는 출력신호를 출력하는 완층수단(202)을 구비하는 것을 특징으로 하는 차동 증폭기.The method of claim 1, wherein the power supply voltage detecting means 100 is divided by the voltage dividing means (200) which is controlled by the power supply voltage to divide the power supply voltage and outputs it, and the output potential from the voltage dividing means (200); Voltage comparator 201 for comparatively amplifying a predetermined reference voltage, and slower means for buffering the comparative amplified output signal from the voltage comparator 201 and outputting an output signal for detecting a change in the power supply voltage. (202), characterized in that the differential amplifier. 제 2 항에 있어서, 상기 완층수단(202)은 인버터로 구성된 것을 특징으로 하는 차동 증폭기.3. A differential amplifier as set forth in claim 2, wherein said slow means (202) is comprised of an inverter. 제1항에 있어서, 상기 동작전압 조절수단(101)은 상기 전원전압의 변동에 따라서, 상기 증폭수단의 공통모드레인지를 조절할 수 있도록 하는 것을 특징으로 하는 차동 증폭기.The differential amplifier according to claim 1, wherein the operating voltage adjusting means (101) adjusts a common mode range of the amplifying means according to a change in the power supply voltage. 제 2항에 있어서, 상기 동작전압 조절수단(101)은, 상기 전원전압 및 제 1노드(N19) 사이에 접속되며 게이트가 제 2 노드(Nl8)에 연결된 제 1 PMOS트랜지스터(Q22)와, 사기 제 2 노드(Nl8) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 완충수단의 출력신호가 인가되는 NMOS트랜지스터(Q24)와, 상기 제 2 노드(Nl8) 및 상기 제 1 노드(Nl9) 사이에 접속되며 게이트에 상기 완충수단의 출력신호가 인가되는 제 2 PMOS트랜지스터(Q23)로 이루어진 것을 특징으로 하는 차동 증폭기.The first PMOS transistor (Q22) of claim 2, wherein the operating voltage adjusting means (101) is connected between the power supply voltage and the first node (N19) and whose gate is connected to the second node (Nl8). An NMOS transistor Q24 connected between a second node Nl8 and a ground voltage Vss, to which an output signal of the buffer means is applied, and between the second node Nl8 and the first node Nl9. And a second PMOS transistor (Q23) connected to the gate and to which an output signal of the buffer means is applied.
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