KR0129528B1 - 비디오 신호 처리 장치 - Google Patents

Abstract

내용없음.

Description

비디오 신호 처리 장치

제1도는 본 발명에 포함된 텔레비젼 수상기에서 회로 일부의 블록 다이어그램.

제2도는 본 발명의 이해를 돕기위해 이용된 파형 다이어그램.

제3도는 본 발명에 따른 신호 합성 회로의 제1실시예를 나타내는 블록다이어그램.

제4도는 본 발명에 따른 신호 합성 회로의 제2실시예를 나타내는 블럭 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

12 : 아날로그/디지탈 변환기 14, 20, 32 : 지역 통과 필터

28 : 신호 합성 회로 36, 52 : 감산기

37 : 동기 분리기 38, 40, 44 : 고역 통과 필터

54 : AND 게이트

본 발명은 합성되는 여러 신호의 진폭에 따라 적당히 제어되는 두 신호를 합성하기 위한 전자 회로에 관한 것이다.

예를 들면, 비디오 신호 처리 시스템에 있어서, 특정 신호 성분의 유효 주파수 응답을 향상시키는 것이 바람직하다. 이는 천이(transitios)에 대한 신호를 조사하고, 천이에 비례하는 신호를 발생하며, 천이 시간을 감소시키거나 또는,선택적으로 천이에 바로 인접한 신호를 피크(peak)시키는 방법으로 상기 발생된 신호와 본래의 신호를 합성하여 달성될 수 있다.

종래의 TV 수상기에서 피킹(peaking)은, 비디오 신호의 동기 성분을 검출한 다음에 실행되는 것이 일반적이다. 그러나, 개선된 특징을 포함하는 현재의 수상기에 있어서는, 동기 성분을 검출하기 이전에 피킹을 실행하는 것이 보다 경제적이 될 수 있다. 이러한 구성에 있어서, 피크된 신호는 수평 동기 팁(tip)의 진폭과 동등한 진폭을 갖는 부분을 포함할 수 있다. 그들 부분은 동기 성분 검출기를 교란시키며, 처리 시스템에서 바람직하지 못한 결과를 야기시킨다.

본 발명은 제1 및 제2신호(예를 들면, 비디오 신호 및 피킹 신호)를 적당히 합성하기 위한 회로에 관한 것이다. 제1 및 제2신호는, 제1 및 제2신호의 합성이 한 극성 방향으로 소정의 진폭을 가질 때를 나타내는 제어 신호를 발생하는 비교 수단에 결합된다. 제어 신호의 부재의 경우에, 제1 신호는 제1신호와 연관된 또 다른 신호에 합성된다.

본 발명은 아날로그 또는 디지탈 신호 중 어느 한 신호로 실행될 수 있지만, 병렬 비트 샘플된 데이타 버스 코드 변조 신호 예를 들면, 2의 보수 샘플에 대해서 설명한다. 설명을 위해, 선택된 수단은, 처리된 영상의 수직 디테일(detail)을 향상시키기 위한 텔레비젼 수상기에서의 회로이다. 제1도에 있어서, 회로 소자를 상호 접속하는 가는선(narrow line)은 병렬 비트 버스로 가정한다. 제3도 및 제4도에 있어서, 회로소자를 상호접속하는 넓은 화살표는 병렬 비트 버스 이고, 가는 선 단일 전도 접속을 표시한다. 제1도, 제3도 및 제4도에 있어서, 서로 다른 처리 지연을 경험할 수 있는 각각의 신호를 적당히 시간 정열하기 위해 임의의 처리 소자 사이에 보상용의 지연 소자가 필요하게 될 수 있다. 이러한 소자는 본 발명의 설명을 간략하게 하기 위해 생약하지만, 종래의 비디오 신호 처리 기술에 숙련된 사람은 이러한 보상용 지연이 필요하다는 것을 쉽게 인지할 수 있다.

제1도에 도시된 회로는 합성 비디오 신호의 색도 및 휘도 성분을 분리하는 색도/휘도 분리기이다. 부가적으로, 휘도 성분의 수직 디테일을 향상시키는 회로도 포함된다. 제1도에 있어서, 기저대 아날로그 합성 비디오 신호는 동조 회로(도시되지 않음)로 부터 단자 (10)에 인가된다. 그 신호는 아날로그-디지탈 변환기(12)에 인가되어, 나이퀴스트 샘플링 기준(Nyquist sampling criterion)을 만족 시키기에 충분한 주파수로 다수의 비트 이진 샘플로 변환된다.

ADC(12)로부터 얻은 샘플은 저역 통과 필터(14), 고역 통과 필터(38) 및 지연 소자(18)에 인가된다. 저역 통과 필터(14)는 합성 비디오 신호의 색도 성분에 의해 일반적으로 점유된 주파수 스펙트럼에서 발생하는 신호 주파수를 감쇠시킨다. 고역 통과 필터(38)는 색도 성분에 의해 일반적으로 점유된 스펙트럼 아래에서 발생하는 신호 주파수를 감쇠시킨다. 필터(38, 40, 44)는 색도 대역 통과 필터일 수도 있다. 선택적으로, 그 필터(38)의필터 기능은 필터 입력에 인가되는 신호로부터 저역 통과 필터(14)의 출력을 감산하여 실현될 수 있다. 본 예에 있어서, 필터(14 및 38)는 상보성 주파수 응신 특성을 갖는다. 지연소자(18)는 1수평 라인 주기 만큼 샘플을 지연시키며, 그 출력은 저역 통과 필터(20),고역 통과 필터(40) 및, 지연 소자(30)에 결합된다. 지연 소자(30)는 1 수평라인 주기 만큼 샘플을 지연시키며, 그 출력은 저역 통과 필터(32) 및, 고역 통과 필터(44)에 결합된다.

고역 통과 필터(40 및 44)는 고역 통과 필터(38)와 유사하고, 저역 통과 필터(20 및 32)는 저역 통과 필터(14)와 유사하다. 필터(38, 40 및 44)를 통해 고역 통과 필터된 샘플은 합성 비디오 신호의 색도 성분을 발생하는 색도 분리기(42)에 인가된다. 색도 분리기(42)는 1987년 1월 13일 McNeely 및 Fling에 의해 특허된 미국 특허 제4,636,840호에 기술된 형태의 분리기 또는, 1977년 9월 20일 Rossi에 의해 특허된기술된 형태일 수 있다.

필터(14, 20 및 32)를 통해 저역 통과 필터된 합성 비디오 신호는 스케일링(scaling)회로 (16, 22 및 34)에 의해 비율(1/4, 1/2 및 1/4)로 각각 스케일된다. 가중 회로(22)에 의해 스케일된 샘플은 스케일링 회로 (16 및 34)를 통해 네거티브 스케일된 샘플과 함께 합성 회로(24)에서 합산된다. 회로(24)에 의해 제공된 합성 신호는 저주파수 휘도 성분의 수직 방향 또는, 라인-라인 변화에 관련된다. 합성회로(24)에 의해 제공된 신호는 비선형 처리기(NLP)(26)에 인가된다. 그 NLP(26)는 여러 다른 기능 소자 중의 하나가 될 수 있다. 예를 들면, NLP(26)는 선정된 최소 진폭을 갖는 수직 천이에서만 발생하는 피킹 신호를 생성하기 위한 미분기를 포함할 수 있다. 선택적으로, NLP(26)는 제1 진폭 범위에서 신호를 추출하고, 제2 중간 진폭 범위에서 신호를 증폭하며, 제3 큰 진폭 범위에서 신호를 감쇠하는 비선형 이득 소자일 수 있다. 상기 후자 형태의 장치는 미국 특허 제4,422,094호에 기술되어 있다.

NLP(26)를 통한 신호와 지연 소자(18)를 통해 지연된 합성 비디오 신호는 신호 합성 회로(SCC)(28)에서 합성되어, 그 신호 합성 회로(28)에서는 저주파수 성분(수직 천이에 연관된 성분)이 강조된 합성 비디오 신호를 발생한다. SCC(28)의 신호와 색도 분리기(42)의 신호는 감산기(36)에 인가되는데, 그 감산기(36)에서는 색도 성분이 합성 비디오 신호로부터 감산되어 휘도 성분을 발생한다.

감산기(36)의 휘도 신호는 처리기(39)및 동기 분리기(37)에 인가된다. 동기분리기(37)는 휘도 신호로부터 동기 성분을 추출하여, 처리기(39) 및 표시 장치(38)를 적당히 제어하는데 필요한 신호를 발생한다.

분리기(42)의 색도 신호는 색도 및 휘도 성분을 적절하게 조정 및 합성하여 표시 장치(38)를 구동시키는 신호를 발생하는 처리기(39)에 인가된다.

다음은, 제2도를 참조하여 본 발명에 따른 문제점 해소를 강조하기 위해 특히 도시된 3세트의 신호를 설명한다. 도면의 좌측 부분에는 저역 통과 필터(14, 20 및 32)로부터 이용 가능한 저주파수 합성 비디오 신호의 4개의 연속적인 수평라인을 나타내는 4개의 파형이 도시되어 있다. 타이밍 간격(T1)은 각각의 라인 간격에서 수평 동기 신호의 발생에 대응한다. 그 비디오 신호는 간격(T2)을 제외한 라인에서 라인까지 동일하게 된다. 라인(n+1)과 라인(n+2) 사이에서, 신호의 변화는 수평 주기내의 간격(T2)동안 발생한다. 그러한 변화는 표시되는 영상에서 수직 천이를 나타낸다.

임의의 시점에서 세 개의 연속 라인으로 부터 수직으로 정열된 세 개의 화상소자(픽셀)를 나타내는 샘플은, 저역 통과 필터(14, 20 및 32)에 의해 출력된다. 예를 들면, ADC(23)가 라인(n+3)를 변환시키면, 그 때 필터(14,20 및 32)는 라인(n+3, n+2 및 n+1)으로부터 필터된 샘플을 동시에 발생한다. 소자(16, 22 및 34)에 대한 스케일 비율의 선택으로 인하여, 합성 소자(24)에 의해 제공된 합성 신호는 지연 소자(18)에 의해 제공된 수평 라인에 따르는 수직 천이에 대응하도록 가중된다.

합성 소자(24)에 의해 제공된 신호는 지연 소자(18)로부터의 신호와 SCC(28)에서 합성된다. 제2도의 중앙에 도시된 일련의 신호들은 합성 소자(24)의 출력신호를 나타낸다. 합성소자(24)에 의해 발생된 신호는 SCC(28)에서 합성된 광대역 합성 비디오 라인에 대응하는 합성 비디오 저주파수 성분에 인접하여 도시되어 있다. 소자(24)의 신호는 라인에서 라인 까지의 차이가 발생하는 것을 제외하고 제로 값이 된다. 라인 간격 사이의 단일 천이는 제2도에 도시된 된 것 처럼 두 라인 간격에 반영될 수 있다. 그러나, 셋 또는 그 이상의 라인을 통한 일정한 변화는 그러한 변화의 발생을 나타내는 신호를 [소자(24)의 출력으로부터] 일어나지 않는다.

제2도의 우측에 도시된 일련의 신호들은 도면의 좌측 및 중앙에 대하여 수평으로 인접한 신호의 합을 나타낸다. 제2도의 우측의 일련의 신호들에 있어서, 라인(n+2)에 대한 간격(T2) 동안, 합성된 신호의 진폭이 간격(T1)에서 동기 성분의 진폭과 동일하게 되어 있는 것을 알 수 있다. 만일, 동기 분리기(37)가 그 진폭의 함수로서 수평 동기 신호를 검출하면, 상기 분리기(39)가 필연적으로 간격(T2)를 잘못 검출하는 것을 쉽게 알 수 있게 된다.

이러한 뜻하지 않은 사건을 배제하면서 회로 성능에 영항을 미치지 않도록 하기 위해, 신호 합성 회로(SCC)(28)는 NLP(26)로부터의 부가적 신호에 의해 동기 성분의 진폭 범위 내로 휘도 신호가 연장되지 않도록 설계되어 있다.

제3도는 SCC(28)로서 구성될 수 있는 신호 합성 회로의 제1실시예를 도시한다. 제3도에 있어서, 예를 들어, 지연 소자(18)의 비디오 신호는 버스(50)에 인가되고, 예를 들어 NLP(27)의 강조 신호(enhancing signal)는 버스(58)에 인가된다. 버스(50)는 가산기(57)의 한 입력과 감산기(52)의 감수 입력에 결합된다. 기준값 소스(RFE)(53)의 기준값은 감산기(52)의 피감수 입력에 인가된다. 본 예에 있어서, 그 기준값은 블랙 레벨 또는, 휘도 신호가 라인 간격의 활성 부분에서 얻어 수 있는 최대의 네거티브 지폭에 대응 한다. 감산기(52)는 버스(50)에 인가된 신호의 반전 신호에 대응한 신호를 발생하고, 기준값에 의해 오프셋되는 신호를 발생한다. 기준값이 양의 값이면서 블랙 레벨에 동일한 경우에 있어서, 감산기(52)의 출력 신호는 블랙 레벨보다 더 양의 입력 신호 진폭에 대해 음의 값이 되고, 블랙 레벨과 동일한 입력 신호 진폭에 대해 제로 값이 되며, 블랙 레벨보다 더 작은 양의 입력 신호 진폭에 대해 음의 값이 된다.

감산기(52)는 값 비트(value bits) 및 부호 비트(sign bit)를 발생하는데, 그 부호 비트는 임의 출력값에 대해 논리 1이고, 양의 출력값에 대해 논리 0이 된다. 감산기(52)에 의해 제공된 값 비트는 일군의 두 개의 입력 AND 게이트(54)의 상호 배타적인 제1입력 단자에 결합된다. 부호 비트는 군(bank)(54) 중의 각각의 AND게이트의 제2입력 단자에 결합된다. 그 AND 게이트(54)는 감산기(52)에 의해 발생된 음의 차이 값을 통과시키지만 양의 차이에 대해 제로값을 제공하도록 부호비트에 의해 조건화되어 있다. AND게이트를 통해 통과될 수 있거나, 또는 AND게이트로 통과될 수 있는 부호 비트를 포함한다. 두 경우중 어느 한 경우에 있어도, 또는 AND게이트로 통과될 수 있는 부호 비트를 포함한다. 두 경우중 어느한 경우에 있어도, AND 게이트(54)에 의해 제공된 신호는 그의 보수 형식으로 되는 것이 바람직하다.

AND 게이트(54)의 출력값은 제2감산기(55)의 피감수 입력 포트와, 멀티플렉서(56)의 한 입력 포트에 인가된다. 버스(58) 상의 간조 신호는 감산기(55)의 감수 입력 포트와, 멀티플렉서(56)의 제2입력 포트에 인가된다.

감산기(55)의 부호비트를 나타내는 극성은 멀티플렉서(56)의 제어 입력단자에 인가된다. 그 멀티플렉서(56)의 출력은 가산기(57)의 제2입력에 결합된다.

감산기(55)는 AND게이트(54)의 신호가 버스(58) 상의 강조 신호 보다 더 음의 값일 때 언제나 음의 값을 발생하게 된다. 이러한 조건이 만족될 때, 그 강조신호는, 가산기 (57)에서, 버스(50) 상에 신호가 부가될 때, 합성된 신호의 진폭을 블랙 레벨 아래로 되게 할 수 없다. 감산기(55)의 출력이 양의 값이 될 때, 이는 베스(58) 상의 강조 신호와 버스(50)상의 비디오 신호의 합성이 부적절하게 합성되어 블랙 레벨보다 더 음의 진폭을 발생하는 것을 나타낸다. 따라서, 감산기(55)가 음의 차이를 발생할 때, 멀티플렉서(56)는 버스(58) 상의 강조 신호를 가산기(57)에 인가하도록 구성되어 있다. 가산기(57)의 출력은 버스(58) 상의 신호에 따라 강조된 비디오 신호이다.

선택적으로, 감산기(55)가 양의 차이를 발생할 때, 멀티플렉서(56)는 AND게이트(54)의 신호를 가산기(57)에 인가한다. 이는 AND게이트에 의해 실행된 극성판별로 인하여 버스(58)상의 음의 값 신호에 대해서만 유일하게 발생하게 된다. AND게이트(54)의 신호가 음의 값이고, 가산기(57)에서 비디오 신호와 합성될 때, 합성 신호의 진폭은 블랙레벨로 된다. 그 이유는 AND 게이프(54)의 신호가 DC오프셋된 음의 변형 비디오 신호이기 때문이다.

AND게이트(54)의 신호는 멀티플렉서(56)에 직접 인가되는 것으로 도시되어 있다. 선택적인 실시예에서, AND게이트의 신호는 예를 들어, 비트 시프팅에 의해 스케일 되어나 또는, 다른 방법으로 처리될 수 있다.

변조된 서브-캐리어 형태의 색도 성분이면서, 복합 신호의 주파수 통과 대역전체보다 작은 대역을 점유하는 색도 성분을 구비한 복합 신호를 포함하기 위해 버스(50)의 입력 비디오 신호를 고려한다. 임의의 진폭 신호에 대해서, AND게이트(54)의 군에 의해 제공된 차이는 서브-캐리어의 절반 사이클 동안 강조 신호보다 크거나 작게 될 수 있다. 본 예에 있어서, 멀티플렉서(56)를 제어하는 부호 비트신호는 1 및 0 값 사이에서 발진하고, 출력 신호에서 불필요한 아티팩트(artifact)를 발생한다. 이러한 상황을 배제하기 위하여, 버스(50)와 감산기(52)의 감수 입력포트 사이에 삽필터(51)가 삽입될 수 있다. 그 필터(51)는 색도 성분에 의해 일반적 점유된 주파수 대역에서 신호를 감쇠하도록 설계된 저역 통과 필터이거나 또는, 색도용 트랩일 있다.

제4도는 합성 회로(SCC)(28)의 제2 실시예를 설명하기 위한 도면이다. 제3도에 기재된 참조 번호와 동일한 구성 요소는 제4도의 소자와 동일한 기능을 수행한다.

몇몇 시스템에 있어서, 블랙 레벨은 정의 되지 않을 수 있으며, 그로 인해, 감산기(52)의 피감수 입력 포트에 공급되는 일정한 블랙 레벨기준은 쉽게 선택될수 없다. 이러한 문제점을 극복하기 위하여, 제4도의 SCC는 기준값을 적당히 결정하기 위한 회로(100)를 포함한다.

회로(100)의 제1실시예를 입력 버스(50)에 결합된 데이터 입력 포트와 감산기(52)의 피감수 입력 포트에 결합(파선을 통해)된 데이터 출력을 갖는 D-형 래치(72)를 포함한다. 그 래치(72)의 클럭 입력 단자(C)는, 블랙 레벨이 비디오 신호에서 발생하는 시간 간격 동안 ,예를 들어, 라인 간격당 하나의 펄스를 제공하는 펄스(H_P)의 소스에 결합된다. 블랙 레벨은 펄스(H_P)의 동작에 의해 래치(72)에 입력되고, 각각의 라인 간격 지속 동안 감산기(52)에 인가된다. 선택적으로, 신호가 잡음을 포함하고 있다는 것을 예측한다면, 연속 라인 간격 동안 샘플되는 블랙 레벨 값을 평균하고, 그 평균된 값을 블랙 레벨 기준값으로 인가하는 것이 유리하다.

일반적으로, 블랙레벨은 비디오 신호에서 수평 동기 펄스 직후에 발생한다. 그러므로, 신호 펄스(H_P)는 검출된 신호로부터 유도될 수 있다.

소자(72 내지82)를 포함하는 제2실시예는 기준 값으로서 블랙 레벨과 동기 성분의 팁(tip) 사이의 차이를 발생한다. 버스(50)상의 비디오 신호는 래치(72)의 데이타 입력 포트와, 감산기(74)의 감수 입력 단자에 인가된다. 래치(72)의 출력은 데이터 입력 포트와, 감산기(74)의 감수 입력 단자에 인가된다. 래치(72)의 출력은 감산기(74)의 피감수 입력 단자에 결합된다. 래치(72)의 클럭 입력 단자에 인가된 펄스(H_P)는 동기 선분값을 래치에 입력되도록 시간 제어된다. 동기 성분의 지속 기간 동안. 감산기(74)는, 동일 입력값이 입력 포트의 양 쪽에 인가되기 때문에 , 제로 값 출력을 발생한다. 신호 진폭이 블랙 레벨로 이동할 때 동기 펄스의 하간 천이에서, 감산기(74)는 음의 값을 출력한다. 이 시점에서, 감산기(74)에 의해 제공된 차이의 부호 비트는 0상태로 부터 1상태로 변화한다. 그 부호 비트는 펄스에 의해 리세트되는 세트-리세트 플립-플롭(76)의 세트 입력 단자에 인가된다. 플립-폴립(76)의 출력은 지연 소자(78)를 통해 래치(80)의 클럭 입력에 결합된다. 감산기(74)의 다른 출력은 래치(80)의 데이타 입력 포트에 결합된다. 플립-폴롭(76)의 출력이 감산기(74)의 부호 비트에 응답하는 상태로, 변화될 때, 그 천이는 지연 소자(78)내 여러 샘플 주기에서 지연(동기 펄스의 하강 처이가 최소값에 도달하는 것을 보장하기 위하여)되고, 감산기(74)의 다른 값을 저장하는 래치(80)에 결합된다. 그 값은 블랙 레벨과 수평 동기 펄스의 팁사이의 차이를 표시한다. 펄스(H_P)의 다음 발생 이후까지 래치(80)에 저장되는 값은 없다. 래치(80)의 연속적은 출력값은 평균기(82)에서 평균화된다. 이들 값은 감산기(74)에 대한 입력 접속의 구성으로 인해 음의 값이 된다. 그러므로, 그 평균화된 값은 보수화되어 기준값으로서 감산기(52)에 인가된다.

그 평균기(82)는 원한다면 생략될 수 있다. 또한, 기준 값 검출을 방해하는 잡음을 제거하기 위하여 장치(100)에 인가되는 비디오 신호를 필터 또는 코어(core)하는 것이 바람직하게 될 수 있다.

제4도에 있어서, 멀티플렉서(88)및 기준값 소스(REF)(86)은 제3도의 일군의 AND게이트,(54)로 대체될 수 있다.

감산기(52)의 출력은 멀티플렉서(88)의 한 입력 포트에 결합되고, 기준값 소스(86)는 멀티플렉서(88)의 제2입력 포트에 결합된다. 감산기(52)의 부호 비트 출력은 멀티플렉서(88)의 제어 이력에 결합되고, 멀티플렉서는 양 및 음의 차이를 각각 제공하는 감산기(52)의 출력에 기준값 소스(86) 또는, 감산기(52)에 접속한다.

기준값 소스(86)가 0의 기준 값을 제공하면, 멀티플렉서(88) 및 기준값 소스(86)는 AND게이트를 정확하게 에뮤레이트(emulate)한다. 선택적으로, 기준값 소스(86)가 음의 기준 값을 제공하도록 선택된다면, 기준값 소스(86)의 기준 크기와 동일한 음의 피킹이 블랙 레벨보다 더 검게 인가될 수 있다. 기준값이 양의 값으로 된다면, 블랙신호값보다 더 큰 블랙은 양의 기준 값과 최소한 동일한 값에 의해 양으로 오프셋된다.

피킹 기능의 다른 변형은 평균기(82)에 의해 제공된 평균 값으로 오프셋된DC를 감산기(52)에 인가하여 실현될 수 있다.

제3도 및 제4도의 실시예는 음의 방향으로 피킹을 제한하는 것에 관한 것이지만, 그러나 그 실시예는 양의 방향으로 제한하는데도 적당하게 될 수 있다. 예를 들면, 선정된 화이트 레벨보다 더 큰 피킹을 베제하기 위하여, 선정된 화이트 레벨은 기준 값으로 감산기(52)에 인가되고, 감산기(52)의 부호 비트는 게이트(54)의 군의 제어 입력들에 접속되기 이전에 보수화되고, 감산기(55)에 제공된 두 신호는 상호 교환될 것이다.

Claims (8)

1. 동기 성분을 포함하여 수평 라인의 순서로서 발생하는 비디오 신호를 인가하기 위한 비디오 입력 단자 : 상기 비디오 입력 단자에 결합돠고, 상기 수평 라인 사이의 차이에 관계된 차이 신호를 발생하기 위한 제1수단을 포함하는 비디오 신호 처리 장치에 있어서, 상기 비디오 입력 단자 빛 상기 제1수단에 결합되어, 비디오 신호 입력의 신호와 차이 신호의 합성이 동기 성분에 의해 점유된 진폭 범위의 진폭을 갖는 때를 결정하는 검출 수단고, 상기 검출 수단에 응답하여, 상기와같은 신호들의 합성이 동기 성분에 의해 점유된 진폭 범위의 신호 진폭을 발생하지 못할 때에만 상기 차이 신호를 비디오 신호와 선택적으로 합성하기 위한 신호 합성 수단을 구비하는 제2수단을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
2. 제1항에 있어서, 상기 제2수단은, 기준값 소스; 상기 기준값 소스 및 상기 비디오 입력 단자에 결합되고, 상기 비디오 입력 신호의 진폭 값을 오프셋하고, 오프셋 신호를 제공하기 위한 제3수단 :상기 제3수단 및 상기 제1수단에 결합되고, 상기 비디오 신호와 상기 차이 신호의 합성의 동기 성분에 의해 점유된 진폭 범위의 진폭 값을 갖는 합성된 신호를 발생하지 못할 때에만 상기 차이 신호를 제공하기 위한 제4수단과 : 상기 비디오 입력 단자 및 상기 제4 수단에 결합되고, 상기 비디오 입력 신호와 상기 제4수단에 의해 제공된 신호를 합성하기 위한 제5수단을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
3. 제2항에 있어서, 상기 제3수단은 상기 기준값 소스에 결합된 피감수 입력 단자와 상기 비디오 입력 단자에 결합된 감수 입력 단자를 갖는 감산기를 포함하는 것을 특징으로 하는 비디오 신호 처리장치.
4. 제3항에 있어서, 상기 제4수단은, 상기 감산기에 결합되고, 상기 감산기의 단지 한 극성에 의해 출력된 차이값을 제공하기 위한 극성 판별기 : 상기 제1수단 및 상기 극성 판별기 각각에 결합된 제1및 제2입력 포트와, 출력 단자를 가지며, 상기 제1 및 제2입력 포트에 인가된 두 신호 중 한 신호가 보다 더 큰 값을 갖는지를 나타내는 신호를 제공하기 위한 비교기와 : 상기 극성 판별기 및 상기 제1수단 각각에 결합된 제1 및 제2입력 포트, 상기 비교기의 출력 단자에 결합된 제어 입력 단자와, 출력 단자를 갖는 멀트플렉서를 포함하는 것을 특징으로하는 비디오 신호 처리장치.
5. 제4항에 있어서, 상기 제5수단은 비디오 입력단자 및 상기 멀티플렉서의 출력 단자 각각에 결합된 제1 및 제2입력과, 합성 신호를 제공하기 위한 출력단자를 갖는 신호 합성기를 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
6. 제2항에 있어서, 상기 제4수단은, 상기 제3수단에 결합되고, 단지 한 극성에서만 상기 오프셋 신호의 진폭값을 제공하기 위한 극성 판별기 : 상기 제1수단 및 상기 극성 판별기 각각에 결합된 제1 및 제2입력포트와, 출력단자를 가지며, 제1 및 제2입력 포트에 인가되는 두 신호 중 어느 한 신호가 보다 더 큰 값을 갖는지를 나타내는 신호를 제공하기 위한 비교기와 : 상기 극성 변별기 및 상기 제1수단 각각에 결합된 제1 및 제2입력 포트, 상기 비교기와 출력 단자에 결합된 제어 입력 단자와, 출력단자를 갖는 멀티플렉서를 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.
7. 제6항에 있어서, 상기 오프셋 신호는 다수의 비트의 이진 샘플된 데이터 신호이고, 각각의 샘플은 부호 비트 및 값 (N-1) 비트를 나타내는 극성을 포함하는 N이 정수인 N비트를 포함하며, 상기 극성 판별기는 상기 부호 비트를 수신하도록 결합된 한 입력과 상기 값 비트의 상호 배타적인 다른 비트에 결합된 제2입력을 각각 갖는 다수의(N-1)의 두 입력 논리 게이트를 포함하고, 상기 논리 게이트 각각은 제1상태를 갖는 상기 부호 비트에 대해 동일값 출력 신호를 제공하고, 제2상태를 갖는 상기 부호 비트에 대해 인가되는 각각의 값 비트에 관련된 출력 값을 제공하는 것을 특징으로 하는 비디오 신호 처리장치.
8. 제1항에 있어서, 상기 비디오 신호는 복합 비디오 신호이고, 상기 제1수단은, 다수(두개를 포함)의 비디오 출력 단자를 가지며, 상기 수평 라인 중 다른 라인을 나타내는 다수의 비디오 신호를 제공하기 위한 지연 수단 : 상기 다수의 비디오 출력 단자에 결합되고, 상기 수평 라인 사이의 신호 차이에 연관된 신호를 발생하도록 상기 다수의 비디오 신호를 스케일 및 합성하기 위한 가중 및 함성 수단과 : 상기 가중 및 합성 수단에 결합된 비선형 처리 수단을 포함하는 것을 특징으로 하는 비디오 신호 처리 장치.

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