KR0128847B1 - 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치 - Google Patents

에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치

Info

Publication number
KR0128847B1
KR0128847B1 KR1019940035426A KR19940035426A KR0128847B1 KR 0128847 B1 KR0128847 B1 KR 0128847B1 KR 1019940035426 A KR1019940035426 A KR 1019940035426A KR 19940035426 A KR19940035426 A KR 19940035426A KR 0128847 B1 KR0128847 B1 KR 0128847B1
Authority
KR
South Korea
Prior art keywords
crc
syndrome
value
register
generator
Prior art date
Application number
KR1019940035426A
Other languages
English (en)
Other versions
KR960027922A (ko
Inventor
강선
최길영
손승원
최준균
Original Assignee
양승택
한국전자통신연구원
조백제
한국전기통신공사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원, 조백제, 한국전기통신공사 filed Critical 양승택
Priority to KR1019940035426A priority Critical patent/KR0128847B1/ko
Publication of KR960027922A publication Critical patent/KR960027922A/ko
Application granted granted Critical
Publication of KR0128847B1 publication Critical patent/KR0128847B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
    • H04L2012/5653—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL]
    • H04L2012/5658—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL] using the AAL5

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

본 발명은 AA 타입 5 서비스 제공시, 채널 에러를 검출하기 위하여 CPCS(Common Part Convergance Sublayer)에서 사용되는 순방향 에러제어 (FEC : Forward Error Correction)로 사용되는 CRC(Cyclic Redundancy Check)-32 바이트 단위의 병렬처리하기 위한 AAL Type 5 서비스를 위한 순방향 에러제어의 병렬처리 장치에 관한 것으로, AAL Type 5 서비스 제공시 채널에러를 검출하기 위하여, CPCS에서 순방향 에러제어의 병렬 구현에 관한 것이다. CPCS에서 사용되는 순방향 에러제어는 CRC-32로서, 본 발명을 통하여 송신부에서는 CRC-32를 계산하여 코드 워드를 생성할 때 비트 단위의 직렬 인코더에서에서 바이트 단위의 병렬 인코더로 구현할 수 있고, 수신부에서는 CRC-32를 체크하여 에러를 디코딩할 때 비트 단위의 직렬 디코더에서 바이트 단위의 병렬 디코더로 구현할 수 있다. 또한 이를 이용하여, 다른 임의의 CRC를 계산하여 구현함에 있어서 비트단위의 직렬처리에서 바이트나 워드단위 또는 어떤 비트조합의 단위로 병렬처리 하도록 구현할 수 있다.

Description

에이에이엘 타입5(AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치
제1도는 CRC-32 인코더 구성도.
제2도는 비트 단위의 직렬 CRC-32 인코더 구성도.
제3도는 바이트 단위의 병렬 CRC-32 인코더 구성도.
제4도는 비트 단위의 직렬 CRC-32 디코더 구성도.
제5도는 바이트 단위의 병렬 CRC-32 디코더 구성도.
* 도면의 주요부분에 대한 부호의 설명
2-1 : CRC 생성부 2-2 : 레지스터부
2-3 : 다중화부 2-4 : 제어신호 생성부
5-1 : 신드롬 계산부 5-2 : 레지스터부
5-3 : 신드롬 비교부 5-4 : 제어신호 생성부
5-5 : 수신버퍼부
본 발명은 AAL 타입 5 서비스 제공시, 채널에러를 검출하기 위하여 CPCS(Common Part Convergance Sublayer)에서 사용되는 순방향 에러제어 (FEC : Forward Error Correction)로 사용되는 CRC(Cyclic Redundancy Check)-32 바이트 단위의 병렬처리하기 위한 AAL Type 5 서비스를 위한 순방향 에러제어의 병렬처리 장치에 관한 것이다. AAL Type 5 서비스 제공시 채널에러를 검출하기 위하여 CPCS에서 순방향 에러제어로 사용되는 CRC-32를 하드웨어로 구현한다. 본 발명에서는 look up table을 사용하지 않고, 바이트 단위로 입력되는 데이타에 대한 CRC값을 순차적으로 계산하여, 데이터를 다 읽은 후에 입력데이타에 대한 CRC값을 첨부하여 송신되는 인코더를 구현한다. 또한 수신데이타에 대한 신드롬(Syndrome : 에러정보를 갖고 있는 CRC)값을 순차적으로 계산하여 에러의 유무룰 판별하는 디코더를 구현한다. 여기서 인코더와 디코더는 CRC계산을 위한 추가적인 지연이 없고, 입력 및 제어 신호만 다를 뿐 기본적으로 같은 구조를 가진다. 또한 임의의 CRC를 구현함에 있어서 바이트나 워드단의 또는 어떤 비트조합의 단위로도 병렬 구현할 수 있다. 본발명의 목적은 ALL타입 5 서비스 제공시, 채널에러를 검출하기 위하여 CPCS(Common Part Convergance Sublayer)에서 사용되는 순방향 에러제어(FEC : Forward Error Correction)로 사용되는 CRC(Cyclic Redundancy Check)-32 바이트 단위의 병렬처리하기 위한 AAL Type 5 서비스를 위한 순방향 에러제어의 병렬처리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 입력데이타와 레지스터의 값을 해당 식을 이용하여 배타적 논린합 연산하는 CRC 생성부; 상기 CRC 생성부로부터의 출력값을 저장하기 위한 레지스터부; 상기 CRC 생성부 및 레지스터부에 연결되어 코드워드를 생성하기 위하여 입력데이타와 계산된 CRC를 다중화하기 위한 다중화부; 상기 CRC 생성부와 레지스터 및 다중화부를 제어하는 제어신호를 생성하는 제어신호 생성부를 구비하여 바이트 단위의 병렬 CRC-32 인코딩을 수행하도록 한 것을 특징으로 한다.
그리고 수신데이타를 입력받아 배타적 논리합 연상에 의해 신드롬을 생성하는 신드롬 생성부; 상기 신드롬 생성부에서 생성된 임시적인 신드롬값을 저장하고 이를 갱신하기 위하여 상기 신드롬 생성부에 이 신드롬 값을 비트 단위로 보내는 레지스터부; 상기 레지스터부에 연결되어 계산된 신드롬 값과 비교하여 수신데이타의 에러 발생 여부를 알려주는 상태 신호를 출력하는 신드롬 비교부; 상기 신드롬 비교부에 연결되어 수신데이타의 상태 신호를 입력받아 버퍼를 삭제 또는 데이타를 전송하며, 전체 수신데이타에 대한 신드롬을 계산하는 동안 수신데이타를 저장하는 수신버퍼부; 및 상기 신드롬 생성부와 레지스터부 및 신드롬 비교부와 수신버퍼부로 각각의 제어신호를 생성하여 제공하는 제어 신호 생성부를 구비하여 바이트단위의 병렬 CRC-32 디코딩을 수행하도록 구성한 것을 특징으로 한다. 이하 첨부된 도면을 본 발명의 일실시예를 상세히 설명한다.
제 1도는 ITU-T에서 권고하고 있는 인코더의 구성도를 나타낸다. CPCS에서는 CPCS-ODU(Protocol Data Unit)의 CRC field에 다음과 같은 값을 채우도록 한다. 즉 x32을 곱한 CRC 입력데이타와 생성다항식으로 나눈 나머지와 x32(x31+x30+x29...+ x + 1)를 생성다항식으로 나눈 나머지를 더한 후 이 값에 1의 보수를 취한 값을 CRC field를 넣는다. 이를 수식으로 표현하기 위하여 먼저 crc입력데이타의 크기를 k비트라고 가정하고 이를 수식으로 나타내면 식(1)과 같이 k-1차의 다항식으로 나타낼수 있다.
d(x)=dk-1xk-1+dk-2xk-2+...+d1x+d0 (1)
g(x)+x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1 (2)
ITU-T. 363에서 권고한 생성다항식은 식(2)와 같고 CRC field에 입력될 값을 수식으로 나타내면 식(3)과 같다. 식(3)에서 Rg(x)[ ]는 [ ]안의 내용을 g(x)로 나눈 나머지를 의미한다. 식(3)에서 첫째항 xk(x31+x30+...+x+1)은 구현시 CRC값을 저장하는 시프트 레지스터(2-2)값을 모두 초기화하는 것을 의미한다. 즉, 모든 레지스터를 1로 초기화하고 x32d(x)에 대한 CRC를 구한후 1의 보수를 취하여 CRC field에 삽입한다. 여기서 계산된 CRC에 1의 보수를 취하기 때문에 수신부에서 수신데이타에 에러가 없을 경우 신드롬 값이 0이 아닌 어떤 특정한 값을 갖게 된다.
CRC field = (Rg(x) [xk (x31+x30+...+x+1)] + Rg(x) [32.d (x) ]'
= (Rg(x) [xk (x31+x30+...+x+1)] [32.d (x) ]'
= r31x+331+r30x30+...+r1x+r0 (3)
= r(x)
코드워드는 식(4)와 같이 CRC입력데이타에 계산된 CRC field 값을 더하여 얻어진다. 참고로 여기서 사용되는 사칙연산은 GF(2)의 연산으로 정의되므로 GF(2)의 덧셈과 뺄셈은 XOR(xlusive OR)를 곱셈은 논리적 AND 연산을 의미한다.
c(x) = x32d(x)+r(x) (4)
제2도는 시스티메틱(Systematic)코드(입력데이타의 값이 변하지 않은 형태로 저장되어 있는 코드워드)를 생성하는 비트 단위의 직렬 CRC-32 인코더이다. 지금까지의 내용을 정리하여 보면 비트 단위의 직렬 CRC-32 인코더를 설계하는데는 divided by g(x) 회로(CRC 생성부(2-1))와 나머지를 저장하기 위한 32비트 크기의 레지스터(2-2)가 필요함을 알 수 있다. 제2도의 동작원리를 살펴보면, k비트의 입력데이타 d(x)가 비트 단위로 입력되는 동시에 각 입력에 대한 나머지가 레지스터(2-2)에 저장된다. 즉 k비트후의 레지스터 내용이 전체 CRC-32 입력데이타에 대한 나머지가 된다. 제어신호 c가 low인 처음 k 클럭 동안에는 입력데이타를 그대로 출력하는 동시에 x32d(x)의 나머지를 계산하고, 다음 32비트 클럭 동안에는 구해진 나머지를 r31부터 차례로 전송한다. 이렇게하여 총 k+32 비트 후에 CRC-32 인코딩이 완료된다. CRC-32 인코더(제2도)는 CRC를 생성하는 CRC-32 생성부(2-1), CRC 값을 저장하기 위한 레지스터부(2-2), 코드워드 생성시 입력데이타와 CRC값을 다중화하기 위한 다중화부(2-3), 이들을 제어하는 제어신호를 생성하는 제어신호 생성부(2-4)로 구성된다. 옥텟 단위의 병렬 CRC-32 인코도를 얻기 위하여, 먼저 제2도로부터 1비트(1T) 클럭후의 레지스터의 값을 식으로 나타내면 다음 식(5)와 같다.
r0 (1T) = r31 (0T) + dk-1
r1 (1T) = r0 (0T) + r31(0T) + dk-1
r2 (1T) = r1 (0T) + r31(0T) + dk-1
r3 (1T) = r2 (0T)
·
·
·
r30 (1T) = r29 (0T)
r31 (1T) = r30 (0T) (5)
같은 방법으로 2비트(2T) 클럭후의 각 레지스터의 값을 식으로 나타내면 다음 식(6)과 같다.
r0 (2T) = r31 (1T) + dk-2 = r30(0T) + dk-2
r1 (2T) = r0 (1T) + r31(1T) + dk-2 = r31(0T) + dk-1 + dk-1 + r30(0T) + dk-2
r2 (2T) = r1 (1T) + r31(1T) + dk-2 = r31(0T) + dk-1 + dk-1 + r30(0T) + dk-2
r3 (2T) = r2 (1T) = r1(0T)
·
·
·
r30 (2T) = r29 (1T) = r28 (0T)
r31 (2T) = r30 (1T) = r29 (0T) (6)
식(6)과 같이 2T후의 레지스터 값은 초기값 ri(0T)의 함수로 표시됨을 알수 있다. nT후의 레지스터 내용을 ri (nT)라 하면 (n+1)T 후의 레지스터 내용은 다음과 같은 일반행렬식으로 표현할 수 있다.
윗 식의 각 행렬을 밑줄아래의 행렬 기호로 간단하게 표현하면 다음식(7)과 같다.
R(n+1) = A.R(n) + B. dk-1-n (7)
1 바이트가 모두 입력된 후의 레지스터 내용을 얻기 위하여 , 윗 식을 이용하여 각 비트 클럭 후의 레지스터의 내용을 살펴보면 다음과 같다. 이해를 돕기 위하여 1바이트의 입력데이타를 : d7 d6 d5 d4 d3 d2 d1 d0 : 라고 가정하고 이중 최상위 비트를 d7이라 하자.
1 비트 클럭 후 : R(1T) = A.R(0T) + B.d7
2 비트 클럭 후 : R(2T) = A.R(1T) + B.d6
= A.(A. R(0T) + B.d7) + B.d6
= A2. R(0T) +A.B.d7 + B.d6
3비트 클럭후 : R(3T) = A.R(2T) + B.d5
= A.(A2. R(0T) + A.B.d7) + B.d6) + B.d5
= A3. R(0T) +A2.B.d7 + A.B.d6 + B.d5
같은 방법으로 8비트(T)후의 레지스터의 내용을 살펴보면 다음과 같다.
제3도는 윗식을 이용하여 구현한 바이트 단위의 병렬 CRC-32 인코더이다. 제3도는 입력데이타와 레지스터의 값을 식(8)을 이용하여 XOR하는 CRC 생성부(3-1). 이 값을 저장하기 위한 레지스터부(3-2). 코드워드를 생성하기 위하여 입력데이타와 계산된 CRC를 다중화하기 위한 다중화부(3-3), 이들을 제어하는 신호를 생성하는 제어신호 생성부(3-4)로 구성된다. 제2도와 차이점은 입력데이타를 바이트 단위로 병렬처리한다는 점과, 바이트 단위로 입력되는 데이타 값에 따라 변하는 CRC 값의 갱신을 위하여, 레지스터부(3-2)에서 CRC 생성부로 입력되는 CRC값 32비트를 한 번에 보낸다는 점이다.
제4도는 비트 단위의 직렬 CRC-32 디코더이다. ALL Type 5에서 CRC-32 생성을 위하여 ITU-T에서 권고한 생성다항식을 통하여 얻어진 코드워드는 에러 수정 능력은 없고 에러 검출 능력만을 가지고 있다. 먼저 송신측의 출력(코드워드)을 c(x), 수신측 입력을 v(x), 전송도중 에러를 e(x)라 할 때, 신드롬 s(x)는 송신부에서 CRC를 계산하는 것과 같이 표현된다. 수신부에서 수신데이타에 대한 CRC값을 신드롬이라 한다.
s(x) = Rg(x) [xk(x31+x30+...+x+1 + x32. zv(x)] (9)
수신데이타에 에러가 없을 경우의 신드롬 값을 구하면 다음 식(9)과 같다.
위와같이 수신된 데이타에 에러가 없는 경우 신드롬 값은 항상 고정된 값을 갖는다. CRC-32 디코더는 에러의 발생 여부만 알면되므로, 신드롬 값이 식(10)의 결과값과 일치하는가를 검증하여, 일치하면 에러가 없는 것으로 일치하지 않으면 에러가 발생한 것으로 간주한다. 그러므로 직렬 CRC-32 디코더(제4도)는 계산된 신드롬 값과 비교하는 신드롬 비교부(4-3)가 필요하며, 전체 수신데이타에 대한 신드롬을 계산하는 동안 수신데이타를 저장하는 수신버퍼부(4-5)가 필요하다. 레지스터부(4-2)에서는 임시적인 신드롬값을 저장하고, 이를 갱신하기 위하여 신드롬 생성부(4-1)에 이 신드롬 값을 제2도에서와 같이 비트 단위로 보낸다. 신드롬 비교부(4-3)에서는 수신데이타의 에러 발생여부를 알려주는 상태 신호를 내보내고 수신버퍼부(4-5)에서는 이 신호를 받아 버퍼를 삭제하거나 데이타를 전송한다.
(제5도) 는 바이트 단위의 병렬 CRC-32 디코더의 블럭도로서 직렬 디코더에서 병렬 디코더로 확장하는 방법은 인코더와 같고, 구성은 비트단위의 직렬 디코더(제4도)와 같이 신드롬 계산부(5-1), 레지스터부(5-2), 신드롬 비교부(5-3), 제어신호 생성부(5-4)와 수신버퍼부(5-5)로 구성된다. 이들의 기능은 모두 직렬 디코더와 같으며 단지 차이점은 입력데이타를 바이트 단위의 병렬처리한다는 점과, 바이트 단위로 입력되는 데이타의 값에 따라 변하는 신드롬값의 갱신을 위하여, 레지스터부(5-2)에서 신드롬 생성부로 입력되는 신드롬 값 32 비트를 한 번에 보낸다는 점이다. 본 발명은 ALL Yype 5서비스 제공시 채널 에러를 검출하기 위하여, CPCS에서 사용되는 순방향 에러제어의 병렬 구현에 관한 것이다. CPCS에서 사용되는 순방향 에러 제어는 CRC-32로서 본 발명을 통하여 송신부에서는 CRC-32를 계산하여 코드워드를 생성할 때 비트 단위의 직렬 인코더에서 바이트 단위의 병렬 인코더로 구현할 수 있고, 수신부에서는 CRC-32를 체크하여 에러를 디코딩할 때 비트 단위의 직렬 디코더에서 바이트 단위의 병렬 디코더로 구현 할 수 있다. 또한 이를 이용하여 다른 임의의 CRC를 계산하여 구현함에 있어서 비트 단위의 직렬처리에서 바이트나 워드단위 또는 어떤 비트조합의 병렬처리 하도록 구현할 수 있다.

Claims (4)

  1. 입력데이타와 레지스터의 값을 해당 식을 이용하여 배타적 논리합 연산하는 CRC 생성부(3-1); 상기 CRC 생성부(3-1)로부터의 출력값을 저장하기 위한 레지스터부(3-2); 상기 CRC 생성부(3-1) 및 레지스터부(3-2)에 연결되어 코드워드를 생성하기 위하여 입력데이타와 계산된 CRC를 다중화하기 위한 다중화부(3-3); 및 상기 CRC 생성부(3-1)와 레지스터부(3-2) 및 다중화부(3-3)를 제어하는 제어신호를 생성하는 제어신호 생성부(3-4)를 구비하여 바이트 단위의 병렬 CRC-32 인코딩을 수행하도록 한 것을 특징으로 하는 AAL 타입5 서비스를 위한 순방향 에러제어의 병렬처리장치.
  2. 제1항에 있어서, 바이트 단위로 입력되는 데이타의 값에 따라 변하는 CRC 값의 갱신을 위하여 상기 레지스터부(3-2)에서 상기 CRC 생성부(3-1)로 입력되는 CRC 값 32비트를 한 번에 보내도록 구성한 것을 특징으로 하는 AAL 타입 5서비스를 위한 순방향 에러제어의 병렬장치.
  3. 수신데이타를 입력받아 배타적 논리합 연산에 의한 신드롬을 생성하는 신드롬 생성부(5-1); 상기 신드롬 생성부(5-1에서 생성된 임시적인 신드롬값을 저장하고 이를 갱신하기 위하여 상기 신드롬 생성부(5-1)에 이 신드롬값을 비트 단위로 보내는 레지스터부(5-2); 상기 레지스터부(5-2)에 연결되어 계산된 신드롬 값과 비교하여 수신데이타의 에러 발생 여부를 알려주는 상태 신호를 출력하는 신드롬 비교부(4-3); 상기 신드롬 비교부(4-3)에 연결되어 수신 데이타의 상태 신호를 입력받아 버퍼를 삭제 또는 데이타를 전송하며, 전체 수신데이타에 대한 신드롬을 계산하는 동안 수신데이타를 저장하는 수신버퍼부(5-5); 및 상기 신드롬 생성부(5-1)와 레지스터부(5-2), 및 신드롬 비교부(5-3)와 수신버퍼부(5-5)로 각각의 제어 신호를 생성하여 제공하는 제어 신호 생성부(5-4)를 구비하여 바이트 단위의 병렬 CRC-32 디코딩을 수행하도록 구성한 것을 특징으로 하는 AAL 타입 5 서비스를 위한 순방향 에러제어의 병렬처리장치.
  4. 제3항에 있어서, 바이트 단위로 입력되는 데이타의 값에 따라 변하는 신드롬 값의 생성을 위하여, 상기 레지스터부(5-2)에서 상기 신드롬 생성부(5-1)로 입력되는 신드롬 값 32비트를 한 번에 보내도록 구성한 것을 특징으로 하는 AA 타입 5 서비스를 위한 순방향 에러제어의 병렬처리장치.
KR1019940035426A 1994-12-20 1994-12-20 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치 KR0128847B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940035426A KR0128847B1 (ko) 1994-12-20 1994-12-20 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940035426A KR0128847B1 (ko) 1994-12-20 1994-12-20 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치

Publications (2)

Publication Number Publication Date
KR960027922A KR960027922A (ko) 1996-07-22
KR0128847B1 true KR0128847B1 (ko) 1998-04-08

Family

ID=19402519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940035426A KR0128847B1 (ko) 1994-12-20 1994-12-20 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치

Country Status (1)

Country Link
KR (1) KR0128847B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268125B1 (ko) * 1997-12-03 2000-10-16 이계철 병렬 순환 여유도 검사(crc) 회로

Also Published As

Publication number Publication date
KR960027922A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
US4809273A (en) Device for verifying operation of a checking code generator
US8151174B2 (en) Block modulus coding (BMC) systems and methods for block coding with non-binary modulus
CN103380585B (zh) 输入位错误率推定方法及其装置
JP2715900B2 (ja) 並列データ伝送装置
JP2005524281A (ja) イーサネット（登録商標）ネットワークにおける前方誤り訂正コーディング
KR100659265B1 (ko) 패리티비트가 역순으로 부가된 씨.알.씨. 코드의에러검출장치 및 방법
MXPA04007077A (es) Bloques dobles de busqueda chien para un decodificador de correccion de error.
US5936978A (en) Shortened fire code error-trapping decoding method and apparatus
EP0753942A2 (en) Word-wise processing for reed-solomon codes
KR0128847B1 (ko) 에이에이엘 타입5 (AA Type 5)서비스를 위한 순방향에러제어의 병렬처리장치
US5694405A (en) Encoder and decoder of an error correcting code
JPH05183447A (ja) 改善された誤まり検出符号化システム
US11804855B2 (en) Pipelined forward error correction for vector signaling code channel
EP0582748A1 (en) Divider device to divide a first polynomial by a second one
KR100202945B1 (ko) 리드 솔로몬 복호기의 비트 에러율 측정 장치
US3389375A (en) Error control system
Gholase et al. Enhancement of error detection and correction capability using orthogonal code convolution
KR100192801B1 (ko) 리드 솔로몬 디코더의 비트 에러율 측정 회로
Juan et al. Utilization of DSP algorithms for Cyclic Redundancy Checking (CRC) in Controller Area Network (CAN) controller
US20020046370A1 (en) Error checking
KR970009760B1 (ko) 개선된 순환중복검사(crc) 부호화기
KR100407131B1 (ko) 조합회로를 이용한 리드-솔로몬 디코더
Kim FPGA implementation of overhead reduction algorithm for interspersed redundancy bits using EEDC
KR100265949B1 (ko) 리드-솔로몬 디코더의 N＋α개 피포 설계 방법
KR20040073642A (ko) 다양한 오류 정정 능력을 갖는 리드-솔로몬 부호의 복호기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041101

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee