KR0125298B1 - Control signal generator in multi-bit data out-put buffer - Google Patents

Control signal generator in multi-bit data out-put buffer

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KR0125298B1 KR1019930031895A KR930031895A KR0125298B1 KR 0125298 B1 KR0125298 B1 KR 0125298B1 KR 1019930031895 A KR1019930031895 A KR 1019930031895A KR 930031895 A KR930031895 A KR 930031895A KR 0125298 B1 KR0125298 B1 KR 0125298B1
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Abstract

There is provided a design method of ROM element which can improve data output speed and data output method which can reduce noise at output terminal. This method is comprised of sensing and amplifying data which is stored in memory array(19) in a sensing and amplifying device(1A), correcting data whose error occurs of output of the sensing and amplifying device(1A), operating multi-bit data output buffer which outputs data which is output without error in the sensing and amplifying device(1A) or corrected data through the error correction procedure in order by using delay element, and wherein the error correction procedure is performed during operating multi-bit data output buffer in order.

Description

다비트 데이타 출력버퍼 제어신호 발생회로력버퍼의 일예를 도시한 회로도.A circuit diagram showing an example of a multi-bit data output buffer control signal generation circuit force buffer.

제3도는 본 발명의 일실시예에 의한 다비트 데이타 출력버퍼 제어신호 발생회로의 구성도.3 is a block diagram of a multi-bit data output buffer control signal generation circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 로오 어드레스 버퍼 12 : 로오 프리 디코더,11: loo address buffer 12: loo free decoder,

13 : 로오 디코더 14 : 컬럼 어드레스 버퍼,13: row decoder 14: column address buffer,

15 : 컬럼 프리 디코더 16 : 컬럼 디코더,15: column free decoder 16: column decoder,

17 : 어드레스 전이 검출회로 18 : 제어회로,17: address transition detection circuit 18: control circuit,

19 : 메모리 어레이 20 : 감지 증폭기,19: memory array 20: sense amplifier,

21 : 오류정정회로 22 : 데이타 출력버퍼,21: error correction circuit 22: data output buffer,

30, 31, 32, n : 지연회로.30, 31, 32, n: delay circuit.

본 발명은 반도체 메모리 장치에서 여러 개의 데이타를 출력하기 위한 다비트(multi bit) 데이타 출력버퍼(data output buffer)에 관한 것으로, 특히 순차적으로 동작되는 상기 데이타 출력버퍼가 출력할 데이타중 오류가 발생될 경우 이 오류 데이타를 정정할 동안 기다려야 하는 불편을 제거시킨 다비트 데이타 출력버퍼 제어신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-bit data output buffer for outputting multiple data in a semiconductor memory device. In particular, when an error occurs among data to be output by the data output buffer sequentially operated. It relates to a multi-bit data output buffer control signal generation circuit that eliminates the inconvenience of waiting for correction of this error data.

본 발명은 오류 정정회로(ECC : Error Correction Circuit)를 사용하는 마스크 롬 (mask ROM) 등에 적용 가능하다.The present invention can be applied to a mask ROM using an error correction circuit (ECC).

종래의 마스크 롬 설계에서는 다비트 데이타 출력버퍼를 동시에 턴－온시키는 방법을 사용하였다. 이 때, 출력할 데이타 중 오류 데이타가 발생하게 되면 오류가 없는 정상 데이타는 감지 증폭기(sense amplifier)에 의해 먼저 출력이 되고 그 출력들은 오류가 발생한 데이타가 정정되어 출력될 때까지 대기하고 있다가, 정정된 데이타와 동시에 출력된다. 그러나, 상기와 같이 다비트의 데이타 출력버퍼가 동시에 동작하게 되면 출력버퍼에서 소모되는 전류량이 커져서 출력단에 노이즈가 유발되며, 또한 오류가 정정된 데이타가 출력될때까지 출력버퍼가 동작하지 못함으로 인해 동작 속도가 저하되는 문제가 발생하였다.In the conventional mask ROM design, a method of simultaneously turning on the multi-bit data output buffer is used. At this time, if error data is generated among the data to be output, normal data without error is outputted first by a sense amplifier, and the outputs are waited until the error data is corrected and outputted. It is output simultaneously with the corrected data. However, when the multi-bit data output buffers are operated simultaneously as described above, the amount of current consumed by the output buffer increases, causing noise at the output stage, and also because the output buffer does not operate until the error-corrected data is output. There was a problem that is lowered.

그러면, 첨부도면을 참조하여 종래의 다비트 데이타 출력버퍼의 문제점에 대해 살펴보기로 한다.Next, the problem of the conventional multi-bit data output buffer will be described with reference to the accompanying drawings.

제1도는 일반적인 반도체 메모리 장치의 블럭 구성도를 도시한 것이고, 제2도는 제1도에 도시된 데이타 출력버퍼의 상세회로도이다.FIG. 1 is a block diagram of a general semiconductor memory device, and FIG. 2 is a detailed circuit diagram of the data output buffer shown in FIG.

제1도를 참조하면, 소자 외부로부터 어드레스 신호가 인가되면 로오 어드레스 버퍼(row address buffer)(11), 로오 프리 디코더(row predecoder)(12), 로오 디코더(row decoder)(13)로 이어지는 로오 패스(row path)와 컬럼(column) 어드레스 버퍼(14), 컬럼 프리 디코더(15), 컬럼 디코더(16)로 이어지는 컬럼 패스를 통해 메모리 어레이(19)의 특정 셀을 선택하여 감지 증폭기(20)로 출력하고, 상기 입력된 어드레스 신호의 변화 상태를 감지하는 어드레스 전이 검출회로(17)의 출력을 입력으로 하여 데이타 출력 패스를 제어하는 제어회로(18)가 동작하여 상기 감지 증폭기(20)를 동작시킴으로써, 리드된 데이타가 감지·증폭되어 데이타 출력버퍼(22)로 전달된다.Referring to FIG. 1, when an address signal is applied from outside the device, a row leading to a row address buffer 11, a row predecoder 12, and a row decoder 13 is provided. The sense amplifier 20 selects a particular cell of the memory array 19 through a column path leading to a row path and column address buffer 14, a column free decoder 15, and a column decoder 16. And a control circuit 18 for controlling a data output path by inputting the output of the address transition detection circuit 17 which detects a change state of the input address signal and operates the sense amplifier 20. By doing so, the read data is sensed and amplified and transferred to the data output buffer 22.

이때, 상기 감지 증폭기(20)에서 출력된 데이타 중에서 오류가 발생한 데이타는 다시 오류 정정호로(21)로 입력되어 정정된 다음, 데이타 출력버퍼(22)로 전달된다.At this time, the data in which an error occurs among the data output from the sense amplifier 20 is input to the error correction code 21 and corrected, and then transferred to the data output buffer 22.

상기 감지 증폭기(20) 또는 오류 정정회로 (21)에서 리드된 데이타가 데이타 출력버퍼(22)로 전달되면 상기 제어회로(18)의 출력에 의해 데이타 출력버퍼(22)가 동작하여 소자 외부로 리드된 데이타를 출력하게 된다.When the data read from the sense amplifier 20 or the error correction circuit 21 is transferred to the data output buffer 22, the data output buffer 22 is operated by the output of the control circuit 18 to read out of the device. Will print the data.

제2도는 데이타 출력버퍼의 일예를 도시한 회로도로서, 감지 증폭기의 출력 또는 오류 정정회로의 출력인 데이타 신호(DATA)와 데이타 출력버퍼 제어신호(OEj)에 의해 제어되며, 상기 제어신호(OEj)가 '로직로우' 상태로 디스에이브되어 있을 때에는 출력단(Dout)에 '하이' 임피던스(high impedance) 상태가 출력되고, 제어신호(OEj)가 '로직하이'인 상태에서는 데이터 신호(DATA)의 상태에 따라 출력단(Dout)에 '하이' 또는 '로우' 데이타가 출력된다.2 is a circuit diagram illustrating an example of a data output buffer, and is controlled by a data signal DATA and a data output buffer control signal OEj, which are outputs of a sense amplifier or an output of an error correction circuit, and is controlled by the control signal OEj. Is outputted to the logic low state, a high impedance state is output to the output terminal Dout, and a state of the data signal DATA when the control signal OEj is logic high. As a result, 'high' or 'low' data is output to the output terminal Dout.

다비트 데이타 출력버퍼의 경우에는 제2도에 도시된 출력버퍼가 다수개로 구성되어지며, 이들 데이타 출력버퍼가 동시에 턴－온되어 동작하게 된다.In the case of a multi-bit data output buffer, a plurality of output buffers shown in FIG. 2 are configured, and these data output buffers are simultaneously turned on to operate.

그런데, 이와 같이 구성된 종래의 다비트 데이타 출력버퍼에 있어서는, 출력할 데이타 중 오류 데이타가 발생하게 되면 오류가 없는 정상 데이타는 감지 증폭기(20)에 의해 먼저 출력이 되고, 그 출력들은 오류가 발생한 데이타가 오류정정회로(21)에서 정정되어 출력될 때까지 대기하고 있다가, 정정된 데이타와 동시에 출력되게 된다. 이와 같이 오류 데이타가 정정되어 출력될 때까지 출력버퍼가 동작하지 못함으로 인해 동작속도가 저하되는 문제가 발생되며, 또한 다비트의 데이타 출력버퍼가 동시에 동작하게 되면 출력버퍼에는 소모되는 전류량이 커져서 출력단에 노이즈가 유발되는 문제점이 있었다.However, in the conventional multi-bit data output buffer configured as described above, if error data is generated among the data to be output, the normal data without error is first outputted by the sense amplifier 20, and the outputs have the error data. It waits until it is corrected and output by the error correction circuit 21, and is output simultaneously with the corrected data. As the output buffer does not operate until the error data is corrected and output, the operation speed decreases. Also, when the multi-bit data output buffer is operated at the same time, the current consumed in the output buffer increases and the output buffer increases. There was a problem that caused noise.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 출력버퍼의 출력단에서 발생하는 순간 전류(di/dt)를 작게 할 수 있도록 다비트의 출력버퍼를 순차적으로 동작시키고, 다비트의 출력버퍼가 순차적으로 동작하는 동안에 오류가 발생한 데이타를 정정하여 출력함으로써, 동작 속도와 노이즈 특성을 향상시킨 다비트 데이타 출력버퍼 제어신호 발생회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to sequentially operate the multi-bit output buffer to reduce the instantaneous current (di / dt) generated at the output terminal of the output buffer, multi-bit The present invention provides a multi-bit data output buffer control signal generation circuit that improves the operation speed and noise characteristics by correcting and outputting data in error while the output buffers are sequentially operated.

상기 목적을 달성하기 위하여, 본 발명의 다비트 데이타 출력버퍼 제어신호 발생회로는 메모리 셀 어레이에 저장된 데이타를 감지 증폭하기 위한 감지 증폭기와, 상기 감지 증폭기로부터 출력된 데이타 중 오류가 발생한 데이타를 정정하기 위한 오류정정수단과, 상기 감지 증폭기로부터 출력된 정상 데이타 또는 상기 오류정정수단으로부터 출력된 정정된 데이타를 입력하는 다수 개의 데이타 출력버퍼와, 소자 외부로부터 입력된 어드레스가 전이되는 것을 검출하는 어드레스 전이검출수단을 구비하는 반도체 메모리 장치에 있어서, 상기 어드레스 전이검출수단의 출력신호를 입력하여 상기 다수 개의 데이타 출력버퍼가 순차적으로 동작되도록 제어하는 신호를 발생시키도록 구성된 것을 특징으로 한다.In order to achieve the above object, the multi-bit data output buffer control signal generation circuit of the present invention includes a sense amplifier for sensing and amplifying data stored in a memory cell array, and for correcting error data among data output from the sense amplifier. A plurality of data output buffers for inputting error correction means, normal data output from the sense amplifier or corrected data output from the error correction means, and address transition detection means for detecting that an address input from the outside of the device is transitioned. A semiconductor memory device comprising: inputting an output signal of the address transition detection means to generate a signal for controlling the plurality of data output buffers to be operated sequentially.

상기 데이타 출력버퍼 제어신호 발생회로는 입력신호를 일정시간 지연시키는 역할을 하는 다수개의 지연회로부에 의해 상기 데이타 출력버퍼의 동작을 순차적으로 제어시키는 것을 특징으로 하며, 상기 오류정정수단은 상기 다수 개의 데이타 출력버퍼가 순차적으로 동작되는 중에 오류 데이타를 정정시키는 것을 특징으로 한다.The data output buffer control signal generation circuit is characterized by sequentially controlling the operation of the data output buffer by a plurality of delay circuit portion that serves to delay the input signal for a predetermined time, the error correction means is a plurality of data Error data is corrected while the output buffer is sequentially operated.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 일실시예에 의한 다비트 데이타 출력버퍼 제어신호 발생회로의 구성도로서, 제1도 및 제2도에 도시된 다비트의 데이타 출력버퍼를 순차적으로 동작시킬 수 있도록 다수 개의 지연회로(30, 31, 32, n)를 사용하여 일정한 시간차를 가지고 인에이블되는 데이타 출력버퍼 제어신호(OEj)를 발생시키도록 구성한 것이다.3 is a configuration diagram of a multi-bit data output buffer control signal generating circuit according to an embodiment of the present invention, and a plurality of delay circuits for sequentially operating the multi-bit data output buffers shown in FIGS. 1 and 2. (30, 31, 32, n) is used to generate a data output buffer control signal OEj that is enabled with a constant time difference.

상기 다비트 데이타 출력버퍼 제어신호 발생회로는 제1도에 도시된 어드레스 전이 검출회로(17)의 출력신호를 입력으로 하여 상기 일정한 시간차를 갖는 제어신호(OEj)에 의해 다비트 데이타 출력버퍼를 순차적으로 동작시키게 되며, 다비트 데이타 출력버퍼가 동작하는 동안에 상기 오류정정회로(21)가 동작하여 오류가 발생한 데이타를 정정한 다음, 순차적으로 동작하는 데이타 출력버퍼를 통해 데이타를 출력한다. 이 때, 오류 데이타가 정정되는 과정은 상기 다비트 데이타 출력버퍼가 순차적으로 동작하는 과정이 진행되는 동안에 상기 오류정정회로(21)에 의해 정정이 됨으로, 종래의 메모리 장치에서와 같이 오류 데이타가 정정될 때까지 데이타 출력버퍼가 인에이블된 상태에서 기다릴 필요가 없게 되었다.The multi-bit data output buffer control signal generation circuit sequentially operates the multi-bit data output buffer by the control signal OEj having the predetermined time difference by inputting the output signal of the address transition detection circuit 17 shown in FIG. During the operation of the multi-bit data output buffer, the error correction circuit 21 operates to correct the data in error, and then outputs the data through the data output buffer sequentially operated. At this time, the error data is corrected by the error correction circuit 21 during the process of sequentially operating the multi-bit data output buffer, so that the error data is corrected as in the conventional memory device. You do not have to wait until the data output buffer is enabled.

앞에서 설명한 바와 같이, 본 발명의 다비트 데이타 출력버퍼 제어신호 발생회로에 의하면, 여러 개의 데이타를 한꺼번에 처리하도록 다비트로 구현된 다비트 데이타 출력버퍼에 있어서, 출력 데이타 중 오류 데이타가 생겼을 경우 종래에서는 이 오류 데이타가 정정될 때까지 데이타 출력버퍼는 인에이블된 상태에서 기다려야 했는데, 본 발명에서는 정상 데이타가 데이타 출력버퍼를 통해서 순차적으로 출력될 동안에 오류 데이타가 정정되도록 상기 다비트 데이타 출력버퍼의 동작을 순차적으로 제어함으로써, 데이타 출력 속도를 향상시키고 출력단의 노이즈 발생을 감소시킨 매우 뛰어난 효과가 있다.As described above, according to the multi-bit data output buffer control signal generating circuit of the present invention, in the multi-bit data output buffer implemented in multi-bit to process several data at once, when error data is generated among the output data, this error data is conventionally used. The data output buffer had to wait until the data output buffer was enabled. In the present invention, by sequentially controlling the operation of the multi-bit data output buffer so that error data is corrected while normal data is sequentially output through the data output buffer. In addition, it has a very good effect of improving data output speed and reducing output noise.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

Claims (3)

메모리 셀 어레이에 저장된 데이타를 감지 증폭하기 위한 감지 증폭기와, 상기 감지 증폭기로부터 출력된 데이타 중 오류가 발생한 데이타를 정정하기 위한 오류정정수단과, 상기 감지 증폭기로부터 출력된 정상 데이타 또는 상기 오류정정수단으로부터 출력된 정정된 데이타를 입력하는 다수 개의 데이타 출력버퍼와, 소자 외부로부터 입력된 어드레스가 전이되는 것을 검출하는 어드레스 전이검출수단을 구비하는 반도체 메모리 장치에 있어서, 상기 어드레스 전이검출수단의 출력신호를 입력으로 하여 상기 다수 개의 데이타 출력버퍼가 순차적으로 동작되도록 제어하는 신호를 발생시키도록 구성된 것을 특징으로 하는 다비트 데이타 출력버퍼 제어신호 발생회로.A sense amplifier for sensing and amplifying data stored in a memory cell array, error correcting means for correcting an error data among the data output from the sense amplifier, and normal data or error correction means output from the sense amplifier. A semiconductor memory device comprising a plurality of data output buffers for inputting output corrected data and address transition detection means for detecting that an address input from outside the element is transitioned, wherein the output signal of the address transition detection means is inputted. And generating a signal for controlling the plurality of data output buffers to be sequentially operated. 제 1 항에 있어서, 상기 데이타 출력버퍼 제어신호 발생회로는 입력신호는 일정시간 지연시키는 역할을 하는 다수 개의 지연회로부에 의해 상기 데이타 출력버퍼의 동작을 순차적으로 제어시키는 것을 특징으로 하는 다비트 데이타 출력버퍼 제어신호 발생회로.The multi-bit data output buffer according to claim 1, wherein the data output buffer control signal generation circuit sequentially controls the operation of the data output buffer by a plurality of delay circuit units which delay an input signal for a predetermined time. Control signal generating circuit. 제 1 항에 있어서, 상기 오류정정수단은 상기 다수 개의 데이타 출력버퍼가 순차적으로 동작되는 중에 오류 데이타를 정정시키는 것을 특징으로 하는 다비트 데이타 출력버퍼 제어신호 발생회로.The multi-bit data output buffer control signal generation circuit according to claim 1, wherein the error correction means corrects error data while the plurality of data output buffers are sequentially operated.
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