KR0124547Y1 - 멀티형 리드프레임을 이용한 반도체 장치 - Google Patents

멀티형 리드프레임을 이용한 반도체 장치

Info

Publication number
KR0124547Y1
KR0124547Y1 KR92015611U KR920015611U KR0124547Y1 KR 0124547 Y1 KR0124547 Y1 KR 0124547Y1 KR 92015611 U KR92015611 U KR 92015611U KR 920015611 U KR920015611 U KR 920015611U KR 0124547 Y1 KR0124547 Y1 KR 0124547Y1
Authority
KR
South Korea
Prior art keywords
chip
lead
semiconductor device
lead frame
inner lead
Prior art date
Application number
KR92015611U
Other languages
English (en)
Other versions
KR940006488U (ko
Inventor
변광유
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR92015611U priority Critical patent/KR0124547Y1/ko
Publication of KR940006488U publication Critical patent/KR940006488U/ko
Application granted granted Critical
Publication of KR0124547Y1 publication Critical patent/KR0124547Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 고안은 반도체 장치의 리드프레임을 제1내부리드와 제2내부리드로 구성된 멀티형 리드프레임을 이용하여 LOC 방식에 따른 칩과 패키지의 레이아웃 설계상의 한계성을 극복한 것으로, 이는 제1내부리드를 칩위에 부착하고 제2내부리드는 칩외부에 위치시킴으로써 칩과 패키지의 공간부를 활용하고 패드의 배열설계상의 범위를 넓혀 다양한 패키지의 형상을 디자인을 할 수 있게 한다.

Description

멀티형 리드프레임을 이용한 반도체 장치
제1도는 반도체 장치의 칩위에 패드의 배열을 나타낸 평면도.
제2도는 본 고안의 멀티형 리드프레임을 이용한 반도체 장치의 측면도.
제3도는 본 고안의 실시예를 나타낸 평면확대도.
* 도면의 주요부분에 대한 부호의 설명
4,4a : 본딩와이어 5 : 접착제
10 : 칩 10a : 칩중앙부
10b : 칩양단부 11a : 제1패드
11b : 제2패드 21 : 제1내부리드
22 : 제2내부리드
본 고안은 반도체 장치에 관한 것으로, 특히 반도체 조립의 LOC(LEAD ON CHIP) 방식에 따른 칩과 패키지의 레이 아웃(LAY OUT) 설계상의 한계성을 극복한 멀티형 리드프레임을 이용한 반도체 장치에 관한 것이다.
일반적으로 반도체 제조시에 리드프레임과 칩을 결선시킴에 있어서는, 칩밖에 리드프레임의 내부리드를 위치시켜 와이어본딩하고 패키징하는 일반적인 방식과, 칩과 리드프레임의 내부리드를 접착테이프를 사용하여 접착하고 와이어본딩한 후 패키징하는 LOC(LEAD ON CHIP) 방식이 알려져 있다. 상기 LOC 방식의 경우 칩위에 내부리드를 올려놓을수 있는 공간부가 충분할 경우는 큰 문제가 없겠지만, 제1도와 같이 칩(1)위에 패드(2)의 배열설계상 칩(1)의 양측단부(1a) 가장자리에 패드(2)가 위치되고 패키지(3)의 형상이 길이방향으로 긴 형태를 이루어 공간부(3a)가 큰 반도체 장치에서는, 칩(1) 상에 내부리드(도시하지 않음)가 접착될만한 공간(A)이 상대적으로 부족하므로 LOC 방식을 적용할수 없게된다. 따라서 칩과 패드의 레이아웃(LAY OUT)설정에 많은 노력과 시간이 소요되는등 많은 문제가 발생하였다.
본 고안은 이를 해결한 것으로, 내부리드중 일부는 칩의 중앙공간부에 위치시키고 상기 내부리드와 연장되고 일체로 형성된 다른 내부리드는 칩 외부에 위치시키도록 구성된 멀티형 리드프레임을 이용하여 칩과 부착하고 와이어 본딩하여 패키징함을 특징으로 한다. 즉, 칩위에 접착제로 리드를 접착하고 패드와 와이어본딩되는 제1내부리드와, 칩외부에서 칩의 가장자리에 위치한 패드와 와이어 본딩한 제2내부리드로 구성되는 멀티형 리드프레임을 포함하여 이루어진 반도체 장치이다.
이하 제2도 및 제3도를 참조하여 상세히 설명하면 다음과 같다.
본 고안의 멀티형 리드프레임의 구조는 칩(10) 상면에 위치되는 제1내부리드(21)와, 칩(10)외부에 위치되는 제2내부리드(22)로 이루어지며, 각 리드(21),(22)는 외부리드(23)로 연결되도록 형성된다. 상기 제1내부리드(21)는 칩(10)위에서 접착제(5)로 접착되어 칩(10) 중앙부(10a)에 배열된 제1패드(11a)와 와이어(4) 본딩하고, 상기 제2내부리드(22)는 칩(10) 외부에 위치되어 칩(10) 양측단부(10b) 가장자리에 배열된 제2패드(11b)와 와이어(4a) 본딩되는 구조로 된것이다.
제3도는 본 고안의 실시예로 칩(10)위에 패드(11)의 배열을 중앙부(10a)와 양측단부(10b)에 형성하였고, 상기 중앙부(10a)의 패드(11a)에는 제1내부리드(21)를 접착제로 접착하였으며, 제2내부리드(22)는 패키지(3)의 공간부(3a)에 위치시킨 상태를 나타낸 것이다. 즉, 내부리드를 제1 및 그 내부리드(21,22)로 구분형성하고, 제2내부리드(22)를 칩(10)의 외부에 위치케 하므로서, 칩(10)의 크기변화나 패키지(3)의 공간부(3a)에 대응하여 레이아웃을 편하게 구상할수 있게된다. 상기 패드(11)의 배열은 중앙부(10a)와 양측단부(10b)에 고정되어 레이아웃되는 것뿐아니라 필요시 변화가능하며 이에 대응하는 제1 및 2 내부리드(21,22)의 레이아웃은 물론 패키지(3)의 레이아웃도 변화가능함은 물론이다. 본 고안에서 리드프레임을 이용하고, 그 후에 패키이징 및 포밍하는 것은 일반적인 기술이므로 생략한다.
이상과 같이 본 고안은 칩위의 패드배열 설계상의 범위를 넓혀 다양한 패키지의 형상은 디자인할수 있게 하였고 또한 리드프레임의 내부리드 및 패키지의 레이아웃의 한계성을 극복한것으로, 칩과 패키지의 공간부를 활용하여 패드가 칩의 양측단부 가장자리에 위치되고 패키지의 형상이 길이방향으로 긴 형태로 공간부가 많은 반도체 장치에 LOC 반도체 조립방식을 적용가능케하여 칩과 패키지의 디자인 설계상의 문제점을 해결한 우수한 고안이다.

Claims (1)

  1. 반도체 장치에 있어서, 리드프레임의 내부리드를 제1내부리드(21) 및 제2내부리드(22)의 멀티형태로 구성하고, 제1내부리드(21)는 칩(10)위에 접착제(5)로 부착하여 칩(10) 중앙부(10a)에 배열된 제1패드(11a)와 와이어(4) 본딩하고, 제2내부리드(22)는 칩(10) 외부에 위치토록 형성시켜 칩(10) 양측단부(10b) 가장자리에 배열된 제2패드(11b)와 와이어(4a) 본딩됨을 특징으로 하는 멀티형 리드프레임을 이용한 반도체 장치.
KR92015611U 1992-08-19 1992-08-19 멀티형 리드프레임을 이용한 반도체 장치 KR0124547Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR92015611U KR0124547Y1 (ko) 1992-08-19 1992-08-19 멀티형 리드프레임을 이용한 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR92015611U KR0124547Y1 (ko) 1992-08-19 1992-08-19 멀티형 리드프레임을 이용한 반도체 장치

Publications (2)

Publication Number Publication Date
KR940006488U KR940006488U (ko) 1994-03-25
KR0124547Y1 true KR0124547Y1 (ko) 1998-10-01

Family

ID=19338675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR92015611U KR0124547Y1 (ko) 1992-08-19 1992-08-19 멀티형 리드프레임을 이용한 반도체 장치

Country Status (1)

Country Link
KR (1) KR0124547Y1 (ko)

Also Published As

Publication number Publication date
KR940006488U (ko) 1994-03-25

Similar Documents

Publication Publication Date Title
US6277673B1 (en) Leads under chip in conventional IC package
KR100477020B1 (ko) 멀티 칩 패키지
US7008824B2 (en) Method of fabricating mounted multiple semiconductor dies in a package
KR100214463B1 (ko) 클립형 리드프레임과 이를 사용한 패키지의 제조방법
US6297547B1 (en) Mounting multiple semiconductor dies in a package
KR890015399A (ko) 반도체장치의 제조방법
JPH05275606A (ja) リード・オン・チップ半導体素子およびその製造方法
KR940004792A (ko) 방사상으로 접착된 리드프레임이 사용되는 본드 패드 레이아웃
JPH0613525A (ja) 半導体装置
KR0124547Y1 (ko) 멀티형 리드프레임을 이용한 반도체 장치
KR20010037246A (ko) 리드프레임 및 이를 이용한 반도체패키지
US7414303B2 (en) Lead on chip semiconductor package
KR970077602A (ko) 칩접착부가 일체형으로 형성된 타이바를 갖는 패드리스 리드프레임과 이를 이용한 반도체 칩 패키지
JP2885786B1 (ja) 半導体装置の製法および半導体装置
KR0135890Y1 (ko) 리드온칩 패키지
US6323541B1 (en) Structure for manufacturing a semiconductor die with copper plated tapes
KR970007844B1 (ko) 리드온 칩 및 칩온리드 반도체 장치
KR0129132Y1 (ko) I.c 패캐이지
JPH0366150A (ja) 半導体集積回路装置
KR100282414B1 (ko) 바텀 리디드 타입의 브이·씨·에이 패키지
KR200141125Y1 (ko) 리드프레임의 구조
KR20000050381A (ko) 리드 온 칩 패키지
KR970003888A (ko) 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법
JPH0888310A (ja) 樹脂封止半導体装置
KR19990027276U (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20060522

Year of fee payment: 9

EXPY Expiration of term