KR0121104B1

KR0121104B1 - Variable length corder

Info

Publication number: KR0121104B1
Application number: KR1019940000254A
Authority: KR
Inventors: 구영미
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1994-01-08
Filing date: 1994-01-08
Publication date: 1997-11-18
Also published as: KR950024579A

Abstract

A variable length encoder where is the small size, decrease the number of shifter and save the cost, because of comprising an input means, a shift means, n output means, and a control means.

Description

가변길이 코드화기Variable-length coder

제1도는 일반적인 부호화기의 블록도.1 is a block diagram of a general encoder.

제2도는 제1도에 대한 동작 진리표.FIG. 2 is a motion truth table for FIG. 1. FIG.

제3도는 본 발명의 가변길이 코드화기에 대한 일실시 예시 블록도.3 is an exemplary block diagram of a variable length coder of the present invention.

제4도는 제3도에서 입력부에 대한 일실시 예시 블록도.4 is an exemplary block diagram of an input unit in FIG.

제5도는 제3도에서 출력부에 대한 일실시 예시블록도.5 is an exemplary block diagram of an output unit in FIG.

제6도는 제3도에서 제어부에 대한 일실시 예시 블록도.6 is an exemplary block diagram of a control unit in FIG.

제7도는 제6도 및 제8도 각부의 파형도.7 is a waveform diagram of each part of FIG. 6 and FIG.

제9도의 (a) 내지(n)는 본 발명의 동작 타이밍도.9 (a) to 9 (n) are operation timing diagrams of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력부 20 : 시프터10: input unit 20: shifter

30 : 출력부 40 : 제어부30: output unit 40: control unit

본 발명은 가변길이 코드화기에 관한 것으로, 특히 좀 더 효과적이고 응용가능성이 넓은 구성의 코드화기를 구현하는데 적당하도록한 가변길이 코드화기에 관한 것이다.FIELD OF THE INVENTION The present invention relates to a variable length coder, and more particularly to a variable length coder that is adapted to implement a coder of a more effective and widely applicable configuration.

일반적인 코드화기의 작용을 제1도 및 제2도를 참조하여 설명하면 다음과 같다.The operation of the general coder will now be described with reference to FIGS. 1 and 2.

런렝스코드데이타 출력인 8비트의 브이엘씨(VLC : Variable Length Coding) 입력데이타(VLC_{data in})가 공급되면, 이는 8비트레지스터(D₁)와 피엘에이(PLA)를 통해 코드워드와 코드렝스가 16비트의 크기로 출력된다.When 8-bit VLC (VL) input data (VLC _{data in} ), which is a run length code data output, is supplied, it is codeword and code length through 8-bit register (D ₁ ) and PLA (PLA). Is output in size of 16 bits.

코드워드는 계속 연결되는 형태로 배럴시프터(BS₁)를 통해 16비트레지스터(W1)에 쌓이고, 코드렝스는 16비트레지스터(L₀)에 저장되어 배럴시프터(BS₁),(BS₂)의 시프트값을 결정하게 된다.The codewords are continuously connected to the 16-bit register W1 through the barrel shifter BS ₁ , and the code length is stored in the 16-bit register L ₀ to store the barrel shifters BS ₁ and BS ₂ . The shift value is determined.

한편, 16비트레지스터(L₁),조합로직(C₃)배럴시프터(BS₃)등은 하나의 가산기처럼 작용하여 렝스값을 계속 누적시키게 되며, 16이 넘을 때마다 16비트레지스터(W₂)값이 외부로 출력되는데, 이의 동작은 제2도에서와 같다.On the other hand, a 16-bit register (L _1), a combination logic (C ₃₎ a barrel shifter (BS ₃₎ and the like to act as a single adder, and thereby continue to accumulate a length value, every time 16 is over 16-bit register (W ₂₎ The value is output externally, the operation of which is the same as in FIG.

조합로직(Combinational Logic)(C₃)은 배럴시프터(BS₃)의 16번째 비트를 입력하여 그 비트가 1이 될 때 16비트레지스터(W₂)에 쌓인 데이터가 출력되도록 제어하는 기능을 수행한다.The Combinational Logic C ₃ inputs the 16th bit of the barrel shifter BS ₃ to control the output of the data accumulated in the 16-bit register W ₂ when the bit becomes 1. .

그러나 이와 같은 부호화기에 있어서는 배럴시프터를 3개나 사용하게 되어 제품의 소형화에 어려움이 따르고, 원가가 상승되는 등의 결함이 있었다.However, in the encoder, three barrel shifters are used, resulting in difficulty in miniaturizing the product and increasing the cost.

따라서, 본 발명의 목적은 이와 같은 제반 결함을 해결하기 위하여 좀 더 간단한 구성의 부호화기를 창안하는데 있는 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.Accordingly, an object of the present invention is to create an encoder of a simpler configuration in order to solve such a general defect, which will be described in detail with reference to the accompanying drawings.

본 발명의 기본 구성은 외부입력신호를 코딩하여 렝스값으로 출력하고, 다른 한편으로는 엔코딩철하여 시프트수단의 일측입력으로 공급하며, 그 시프터수단으로부터 귀환되는 시프트신호를 이용하여 프리코드신호를 생성하여 시프트수단의 타측입력으로 공급하는 입력수단과, 상기 입력수단으로부터 2N 비트의 데이터를 공급받고, 제어수단으로부터 방향신호 및 시프트신호를 공급받아 입력데이타를 시프트값만큼 시프트시켜 출력하는 시프트수단과, 상기 제어수단으로부터 공급되는 로드신호에 의해 지정되는 소정 시점에서 상기 시프트수단에서 출력되는 데이터 중 하위 n비트데이타를 래치하여 출력하는 출력수단과, 현재 코딩되고 있는 코드의 길이에 따른 방향신호를 생성하고, 로드신호에 따른 N비트의 렝스값, N비트 이전의 한계값, N비트의 합계값을 시프트신호로 출력하는 제어수단으로 구성한다.The basic configuration of the present invention codes an external input signal and outputs it as a length value, and on the other hand, encodes it and supplies it to one side input of the shift means, and generates a precode signal using the shift signal fed back from the shifter means. Input means for supplying to the other side input of the shift means, a shift means for receiving 2N bits of data from the input means, receiving a direction signal and a shift signal from the control means, and shifting the input data by a shift value and outputting the shift data; Generating output means for latching and outputting the lower n-bit data of the data output from the shift means at a predetermined time point designated by the load signal supplied from the control means, and a direction signal according to the length of the code currently being coded; , N bit length according to load signal, limit value before N bit, N bit Constitute a control means for outputting a shift signal to the threshold.

제3도는 본 발명의 가변길이 코드화기에 대한 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부입력신호(EXT_in)를 코딩하여 그 코딩된 렝스값(LENG)을 제어부(40)측으로 공급하고, 다른 한편으로는 엔코딩 처리하여 시프터(20)의 일측입력(Code)으로 공급하며, 그 시프터(20)로부터 귀환되는 시프트신호(SHT_{_Hi})를 클럭신호(CK)에 동기되게 시프트시켜 프리코드신호(Pre_Code)를 생성하고, 이를 그 시프터(20)의 타측입력으로 공급하는 입력부(10)와, 상기 입력부(10)로부터 2N 비트의 데이터를 공급받고, 제어부(40)로부터 방향신호(DIR) 및 시프트신호(Sht)를 공급받아 입력데이타를 시프트값만큼 시프트시켜 출력하는 시프터(20)와, 상기 제어부(40)로부터 공급되는 로드신호(LD)에 의해 지정되는 소정 시점에서 상기 시프터(20)에서 출력되는 데이터 중 하위 n비트데이타를 래치하여 출력하는 출력부(30)와, 현재 코딩되고 있는 코드의 길이(LENG)에 따른 방향신호(Dir)를 생성하고, 로드신호(LD)에 따른 N비트의 렝스값(LENG),N비트 이전의 합계값(N-prev_SUM), N비트의 합계값(SUM)을 시프트신호(Sht)로 출력하는 제어부(40)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제4도 내지 제9도를 참조하여 상세히 설명하면 다음과 같다.3 is an exemplary block diagram of a variable length coder according to the present invention. As shown therein, an external input signal EXT _in is coded, and the coded length LENG is supplied to the controller 40. On the other hand, it is encoded and supplied to the one-side input Code of the shifter 20, and the shift signal _{SHT_Hi} returned from the shifter 20 is shifted in synchronization with the clock signal CK to precode the signal. (Pre_Code) is generated, and the input unit 10 for supplying this to the other input of the shifter 20, the 2N bit data is supplied from the input unit 10, the direction signal DIR and The shifter 20 receives the shift signal Sht and shifts the input data by a shift value, and outputs the shifted signal Sht, and at the predetermined time designated by the load signal LD supplied from the controller 40, the shifter 20 Lowest n bit data among output data An output unit 30 for latching and outputting the signal, and a direction signal Dir according to the length LENG of the code currently being coded, and the N-bit length values LENG and N according to the load signal LD. A fourth configuration is provided by the controller 40 which outputs the sum value N-prev_SUM before the bit and the sum value SUM of the N bits as the shift signal Sht. Referring to Figures 9 to 9 in detail as follows.

입력부(10)는 제3도 및 제4도에서와 같이, 외부입력신호(EXT_in)가 입력부(10)에 공급되면, 이는 렝스엔코더(11)를 통해 코딩되어 그 코딩된 렝스값(LENG)이 제어부(40)측으로 곧바로 출력되지만, 다른 한편으로는 코드엔코더(12)를 통해 엔코딩된 다음 레지스터(13)의 입력데이타(D)로 공급되어 클럭신호(CK)의 상승에지신호에 동기하여 시프터(20)의 일측 입력으로 출력되고, 그 시프터(20)로부터 귀환되는 시프트신호(SHT_{_Hi})는 레지스터(14)에서 클럭신호(CK)에 동기하여 출력되는데, 이 출력신호가 프리코드신호(Pre_Code)로서 이는 시프터(20)의 타측입력으로 공급된다.When the external input signal EXT _in is supplied to the input unit 10, as shown in FIGS. 3 and 4, the input unit 10 is coded through the length encoder 11 and its coded length value LENG. The controller 40 is directly output to the control unit 40, but on the other hand, it is encoded through the code encoder 12 and then supplied to the input data D of the register 13 to synchronize with the rising edge signal of the clock signal CK. The shift signal SHT _{_Hi} , which is output to one side of the input 20 and fed back from the shifter 20, is output in synchronization with the clock signal CK in the register 14, and this output signal is precoded. This is fed to the other input of the shifter 20.

상기 시프터(20)는 양방향 배럴시프터로 구성되어 2N 비트의 데이터, 방향신호(DIR), 시프트신호(Sht)를 공급받아 방향신호(DIR)로 출력방향(0 또는 1)을 결정하고, 입력데이타를 시프트값만큼 시프트시켜 출력하게 된다.The shifter 20 is configured as a bidirectional barrel shifter, and receives the 2N bit data, the direction signal DIR, and the shift signal Sht to determine the output direction (0 or 1) using the direction signal DIR, and input data. Is outputted by shifting by the shift value.

한편, 출력부(30)는 제3도 및 제5도에서와 같이, 클럭신호(CK)가 인버터(I₃₁)를 통해 반전된 후 앤드게이트(AD₃₁)에서 로드신호(LD)와 앤드조합되어 레지스터(31)의 클럭신호(CK)로 공급되고, 이 클럭신호(CK)에 동기하여 상기 시프터(20)에서 출력되는 데이터 중에서 하위 n비트데이타를 래치하여 출력하게 되는데, 그 래치 시점은 제어부(40)로부터 입력되는 로드신호(LD)가 하이로 액티브되고, 클럭신호(CK)가 로우로 천이되는 시점이다.Meanwhile, as shown in FIGS. 3 and 5, the output unit 30 performs an AND combination with the load signal LD at the AND gate AD ₃₁ after the clock signal CK is inverted through the inverter I ₃₁ . And supplied to the clock signal CK of the register 31, and latches and outputs the lower n-bit data among the data output from the shifter 20 in synchronization with the clock signal CK. It is a time point when the load signal LD input from 40 is activated high and the clock signal CK transitions low.

제어부(40)는 제3도 및 제6도에서와 같이, 상기 입력부(10)로부터 렝스값(LENG)을 입력받고, 클럭신호(CK)를 입력받아 시프트신호(Sht),로드신호(LD) 및 방향신호(Dir)를 생성하는 블록으로서 이의 작용을 제6도 내지 제8도를 참조하여 설명하면 하기와 같다.As shown in FIGS. 3 and 6, the controller 40 receives the length value LENG from the input unit 10, receives the clock signal CK, and receives the shift signal Sht and the load signal LD. And as a block for generating the direction signal (Dir) will be described with reference to Figures 6 to 8 as follows.

현재 코딩되고 있는 코드의 길이(LENG)를 가산기(41)에서 계속 누산하고 있다가 그 누산된 값이 소정값(N)보다 커지는 순간 앤드게이트(AD₄₃)의 출력이 하이가 되고, 이는 지연기(45)를 통해 소정시간 지연된후 출력되는데, 이 신호가 바로 방향신호(Dir)이다.The length LENG of the code currently being coded is continuously accumulated in the adder 41, and the output of the AND gate AD ₄₃ becomes high as the accumulated value becomes larger than the predetermined value N, which is a delay device. It is output after a predetermined time delay through 45, and this signal is the direction signal Dir.

그리고, 시프트신호(Sht)로는 로드신호(LD)가 로우인 동안에는 N비트의 렝스값(LENG)이 출력되고, 방향신호(Dir)가 하이인 동안 N비트 이전의 합계값(N-prev_SUM)이 출력되며, 로드신호(LD)가 하이이고, 클럭신호(CK)가 로우인 동안에는 N비트의 합계값(Sum)이 출력된다.As the shift signal Sht, the N-bit length value LENG is output while the load signal LD is low, and the sum value N-prev_SUM before N-bit is output while the direction signal Dir is high. The sum value Sum of N bits is output while the load signal LD is high and the clock signal CK is low.

여기서, 미설명된 제9도는 N=8, M=3인 경우를 예로하여 본 발명의 동작과정에 대한 타이밍도를 보인 것이다.Here, FIG. 9 illustrates a timing diagram of an operation process of the present invention, taking the case of N = 8 and M = 3 as an example.

이상에서 상세히 설명한 바와 같이 본 발명은 종래에 비하여 간단한 구성으로 가변길이 코드화기를 구현함으로써 제품의 소형화에 기여하고, 배럴시프터의 사용 갯수를 줄여 원가를 절감할 수 있는 효과가 있다.As described in detail above, the present invention contributes to the miniaturization of a product by implementing a variable length coder with a simple configuration as compared with the conventional art, and has an effect of reducing the cost by reducing the number of barrel shifters.

Claims

현상태에서 시프트수단의 입력값을 결정하기 위하여, 외부입력신호를 코딩하여 렝스값으로 출력함과 아울러 다른 한편으로는 엔코딩처리하여 시프트수단의 일측입력으로 공급하고 이로부터 귀환되는 시프트신호를 근거로 프리코드신호를 생성하여 그 시프트수단의 타측입력으로 공급하는 입력수단과 ; 제어수단으로부터 입력되는 방향신호 및 시프트신호에 따라 상기 입력수단으로부터 입력되는 데이터를 좌측으로 또는 우측으로 요구된 만큼 시프트시켜 출력하는 시프트수단과 ; 상기 제어수단으로부터 공급되는 로드신호를 이용하여, 상기 시프트수단에서 출력되는 데이터의 일정 부분을 원하는 시간에 출력하는 출력수단과 ; 상기 각 수단을 총괄적으로 제어하기 위하여, 현재 코딩되고 있는 코드의 길이에 따른 방향신호를 생성하고, 로드 신호에 따른 N비트의 렝스값, N비트 이전의 합계값, N비트의 합계값을 시프트신호로 출력하는 등 각종 제어신호를 출력하는 제어수단으로 구성한 것을 특징으로 하는 가변길이 코드화기.In order to determine the input value of the shift means in the present state, an external input signal is coded and output as a length value, and on the other hand, it is encoded and supplied to one side input of the shift means, and based on the shift signal fed back therefrom, Input means for generating a code signal and supplying it to the other input of the shift means; Shift means for shifting the data input from the input means to the left or to the right as required according to the direction signal and the shift signal input from the control means; Output means for outputting a predetermined portion of data output from the shift means at a desired time using the load signal supplied from the control means; In order to collectively control the respective means, a direction signal is generated according to the length of the code currently being coded, and the N-bit length value, the N-bit sum value, and the N-bit sum value according to the load signal are shift signals. Variable length coder characterized in that the control means for outputting a variety of control signals, such as outputting.

제1항에 있어서, 입력수단은 외부입력신호(EXT_in)를 코딩하여 그 코딩된 렝스값(LENG)을 제어부(40)측으로 공급하는 렝스엔코더(11)와, 상기 외부입력신호(EXT_in)를 엔코딩처리하는 코드엔코더(12)와, 상기 코드 엔코더(12)의 출력신호를 클럭신호(CK)에 동기시켜 시프트수단의 일측입력(Code)으로 제공하는 레지스터(13)와, 상기 시프트수단(20)으로부터 귀환되는 시프트신호(SHT_-Hi)를 클럭신호(CK)에 동기되게 시프트시켜 프리코드신호(Pre_Code)를 생성하는 레지스터(14)로 구성한 것을 특징으로 하는 가변길이 코드화기.The method of claim 1, wherein the input means is an external input signal (EXT _in) the coding-length encoder 11 and the external input signal (EXT _in) for supplying the coded length-value (LENG) toward the control part 40 A code encoder (12) for encoding a signal, a register (13) for synchronizing the output signal of the code encoder (12) with a clock signal (CK), and providing it as one side input (Code) of the shift means, and the shift means ( 20. A variable length coder comprising: a register (14) for shifting the shift signal (SHT- _Hi ) _{fed back} from the clock signal (CK) in synchronization with the clock signal (CK) to generate a pre-code signal (Pre_Code).

제1항에 있어서, 출력수단은 클럭신호(CK)를 반전시키는 인버터(I₃₁)와, 상기 인버터(I₃₁)의 출력신호와 제어수단으로부터 공급되는 로드신호(LD)를 앤드조합하는 앤드게이트(AD₃₁)와, 상기 앤드게이트(AD₃₁)의 출력신호를 클럭신호(CK)로 공급받아 이 클럭신호(CK)에 동기하여 상기 시프트수단에서 출력되는 데이터 중에서 하위 n비트 데이터를 래치하여 출력하는 레지스터(31)로 구성한 것을 특징으로 하는 가변길이 코드화기.2. The output device according to claim 1, wherein the output means is an AND gate for combining the inverter I ₃₁ for inverting the clock signal CK, the load signal LD supplied from the output signal of the inverter I ₃₁ and the control means. AD ₃₁ and the output signal of the AND gate AD ₃₁ are supplied as a clock signal CK to latch and output the lower n-bit data among the data output from the shift means in synchronization with the clock signal CK. A variable length coder comprising: a register (31).

제1항에 있어서, 제어수단은 현재 코딩되고 있는 코드의 길이(LENG)를 가산하여 그에 따른 로드신호(LD) 및 합계신호(S)를 출력하는 가산기(41)와, 상기 가산기(41)에서 출력되는 합계신호(S)를 클럭신호(CK)에 동기하여 출력하는 플립플롭(FF1)과, 클럭신호(CK)에 동기하여 상기 가산기(41)의 출력 합계값(S)을 출력하는 플립플롭(FF₂)과, 클럭신호(CK)에 동기하여 상기 가산기(41)의 출력 캐리값(C)을 출력하는 플립플롭(FF₃)과, 소정입력값(n)에서 상기 플립플롭(FF1)의 출력 합계값(Sum')을 감산하는 감산기(42)와, 소정입력값(n)에서 가산기(41)의 합계출력값(S)을 감산하는 감산기(43)와, 소정입력값(n)에서 플립플롭(FF₂)의 출력값을 감산하는 감산기(44)와, 상기 가산기 (41)의 캐리출력(C),상기 플립플롭(FF₃)의반전출력, 클럭신호(CK)를 앤드조합하는 앤드게이트(AD₄₃)와, 상기 앤드게이트(AD₄₃)의 출력신호를 소정시간 지연시켜 이를 방향신호(Dir)로 출력하는 지연기(45)와, 상기 감산기(42)의 출력신호, 클럭신호(CK)의 반전신호 및 가산기(41)의 캐리출력(C)을 앤드조합하는 앤드게이트(AD₄₁)와 상기 감산기(43)의 출력신호, 가산기(41)의 캐리출력(C)을 앤드조합하는 앤드게이트(AD₄₂)와, 상기 감산기(44)의 출력신호 및 지연기(45)의 출력신호를 앤드조합하는 앤드게이트(AD₄₄)와, 상기 앤드게이트(AD₄₁),(AD₄₂),(AD₄₄)의 출력신호를 오아링하여 이를 시프트신호(Sht)로 출력하는 오아게이트(OR₄₁)로 구성한 것을 특징으로 하는 가변길이 코드화기.2. An adder (41) according to claim 1, wherein the control means adds a length (LENG) of a code currently being coded and outputs a load signal (LD) and a sum signal (S) accordingly. Flip-flop FF1 for outputting the sum signal S output in synchronization with the clock signal CK, and flip-flop for outputting the sum total value S of the adder 41 in synchronization with the clock signal CK. (FF ₂ ), a flip-flop FF ₃ for outputting the output carry value C of the adder 41 in synchronization with the clock signal CK, and the flip-flop FF _{1 at a} predetermined input value n. A subtractor 42 for subtracting the sum total output value Sum ', a subtractor 43 for subtracting the total output value S of the adder 41 from the predetermined input value n, and the predetermined input value n. An AND combining and subtracting the subtractor 44 subtracting the output value of the flip-flop FF ₂ , the carry output C of the adder 41, the inverted output of the flip-flop FF ₃ , and the clock signal CK. and a gate (AD _43), Group AND gate (AD _43), the retarder 45, the inverted signal and the adder output signal, a clock signal (CK) of the subtractor 42 by the output signal of the delay a predetermined time to output it as a direction signal (Dir) An AND gate AD ₄₁ that AND-combines the carry output C of (41), an output signal of the subtractor 43, and an AND gate AD ₄₂ which AND-combines the carry output C of the adder 41; And an AND gate AD ₄₄ for and combining the output signal of the subtractor 44 and the output signal of the delayer 45, and the output signals of the AND gates AD ₄₁ , AD ₄₂ , and AD ₄₄ . A variable length coder comprising: an oragate (OR ₄₁ ) that outputs an Oing and outputs it as a shift signal (Sht).