KR0120602B1 - Signal transfer circuit of semiconductor apparatus - Google Patents

Signal transfer circuit of semiconductor apparatus

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KR0120602B1 KR1019940032624A KR19940032624A KR0120602B1 KR 0120602 B1 KR0120602 B1 KR 0120602B1 KR 1019940032624 A KR1019940032624 A KR 1019940032624A KR 19940032624 A KR19940032624 A KR 19940032624A KR 0120602 B1 KR0120602 B1 KR 0120602B1
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Abstract

A signal transmitting circuit of a semiconductor device for transmitting read cell data to an output buffer includes an input port for receiving the data, first and second output ports for outputting the data received by the input port, a first buffer for buffering the data from the input port and transmitting it to the first output port, a second buffer for buffering the data from the input port and transmitting it to the second output port, a first data transmitter for transmitting first logic data from the input port to the first buffer, and a second data transmitter for transmitting second logic data from the input port to the second buffer. The signal transmitting circuit transmits two pulse signals, improving operation speed.

Description

반도체 장치의 신호전달회로Signal transmission circuit of semiconductor device

제1도는 종래 기술의 제1실시예에 따른 신호전달회로의 회로도.1 is a circuit diagram of a signal transmission circuit according to a first embodiment of the prior art.

제2도는 종래 기술의 제2실시예에 따른 신호전달회로의 회로도.2 is a circuit diagram of a signal transmission circuit according to a second embodiment of the prior art.

제3도는 본 발명의 제1실시예에 따른 신호전달회로의 회로도.3 is a circuit diagram of a signal transmission circuit according to a first embodiment of the present invention.

제4도는 본 발명의 제2실시예에 따른 신호전달회로의 회로도.4 is a circuit diagram of a signal transmission circuit according to a second embodiment of the present invention.

제5도는 본 발명의 제3실시예에 따른 신호전달회로의 회로도.5 is a circuit diagram of a signal transmission circuit according to a third embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 고전위 전달장치 102 : 저전위 전달장치101: high potential transfer device 102: low potential transfer device

본 발명은 리드된 셀의 데이타를 출력버퍼쪽으로 전달하기 위한 반도체 장치의 신호전달회로에 관한 것으로, 특히 하나의 데이타 라인을 전원전압(Vcc) 및 접지전압(Vss) 이외의 전위로 프리차지(precharge)시키고 이전위보다 문턱전위(Vt)만큼 크거나 적은 경우에만 동작하도록 함으로써, 두종류의 펄스신호를 전달할 수 있도록 한 신호전달회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission circuit of a semiconductor device for transferring data of a read cell to an output buffer. In particular, one data line is precharged to a potential other than a power supply voltage Vcc and a ground voltage Vss. The present invention relates to a signal transmission circuit capable of transmitting two kinds of pulse signals by operating only when the threshold potential (Vt) is greater or less than the previous potential.

제1도는 종래의 신호전달회로의 제1실시예를 도시한 것으로, 리드 데이타신호(r-data) 및 데이타 출력버퍼 인에이블신호(oe)를 입력하는 NAND게이트(G1)와, 상기 리드 데이타신호(r-data) 및 상기 데이타 출력버퍼 인에이블신호(oe)의 반전신호를 입력하는 NOR게이트(G3)와,전원전압(Vdd)및 노드(N3) 사이에 접속되며 게이트에 상기 NAND게이트(G1)의 출력신호가 연결된 PMOS풀-업 트랜지스터(Q1)와, 상기 노드(N3)및 접지전위(Vss)사이에 접속되며 게이트에 상기 NOR게이트(G3)의 출력신호가 연결된 NMOS 풀-다운 트랜지스터(Q2)와 상기 노드(N3)에 접속된 출력단자(dout)를 구비한다.FIG. 1 shows a first embodiment of a conventional signal transfer circuit, which includes a NAND gate G1 for inputting a read data signal r-data and a data output buffer enable signal oe, and the read data signal. a NOR gate G3 for inputting an r-data and an inversion signal of the data output buffer enable signal oe, a power supply voltage Vdd, and a node N3, and connected to a gate of the NAND gate G1. PMOS pull-up transistor Q1 connected to the output signal of the NMOS pull-down transistor connected between the node N3 and the ground potential Vss, and the output signal of the NOR gate G3 is connected to the gate. Q2) and an output terminal dout connected to the node N3.

상기 종래의 신호전달회로는 하나으 데이타 라인을 이용하여 데이타를 전달하는 방식을 나타낸 것으로 리드 데이타 라인에 데이타가 실리게 되면, 상기 리드 데이타는 데이타 출력버퍼 인에이블신호(oe)와, NAND게이트(G1)및 NOR게이트(G3)에 의해 논리조합되어 상기 풀-업 트랜지스터(Q1)및 풀-다운 트랜지스터(Q2)의 게이트에 접속된 노드(N1,N2)의 전위를 결정하게 된다.The conventional signal transmission circuit is a method of transferring data using one data line. When data is loaded on a read data line, the read data includes a data output buffer enable signal (oe) and a NAND gate ( Logic combinations by G1 and NOR gates G3 determine the potentials of nodes N1 and N2 connected to the gates of pull-up transistor Q1 and pull-down transistor Q2.

즉, 상기 리드 데이타신호가 '하이'이면, 상기 노드(N1 및 N2)가 모두 '로우'가 되어 상기 풀-업 트랜지스터(Q1)를 턴-온시킴으로써, 출력단으로 '하이'의 데이타신호를 전달해주고, 상기 리드 데이타신호가 '로우'이면, 상기 노드(N1,및 N2)가 모두 '하이'가 되어 상기 풀-다운 트랜지스터(Q2)를 턴-온시킴으로써, 출력단으로 '로우'의 데이타신호를 전달해주게 된다.That is, when the read data signal is 'high', the nodes N1 and N2 are both 'low' and the pull-up transistor Q1 is turned on, thereby transferring a 'high' data signal to an output terminal. If the read data signal is 'low', the nodes N1 and N2 are both 'high' and the pull-down transistor Q2 is turned on to output the 'low' data signal to the output terminal. Will be delivered.

그런데 상기 종래의 제1실시예에의 신호전달 회로는 하나의데이타 라인을 사용하므로 적은 면적을 차지하는 대신에 상기 회로를 컨트롤(control)하는 신호인 데이타 출력버퍼 인에이블신호(oe)는 상기 데이타신호(r-data)보다 늦게 동작을 하여야 한다. 왜냐하면 상기 데이타 출력버퍼 인에이블신호(oe)가 상기 데이타신호(r-data)보다 먼저 인에이블되는 경우에는 잘못된 데이타가 출력될 수 있기 때문이다. 이로 인해 상기 신호전달회로의 동작이 느려지는 문제점이 생긴다.However, since the signal transmission circuit according to the first exemplary embodiment uses one data line, the data output buffer enable signal oe, which is a signal that controls the circuit instead of occupying a small area, is the data signal. It should run later than (r-data). This is because incorrect data may be output when the data output buffer enable signal oe is enabled before the data signal r-data. This causes a problem that the operation of the signal transmission circuit is slowed.

제2도는 종래의 신호전달회로의 제2실시예를 도시한 것으로, 제1리드 데이타신호(rd)및 데이타 출력버퍼 인에이블신호(oe)를 입력하는 NAND게이트(G4)와, 제2리드 데이타신호(rd#)및 데이타 출력버퍼 인에이블신호(oe)를 입력하는 NAND게이트(G5)와, 전원전압(Vdd)및 노드(N7)사이에 접속되며 게이트에 상기 NAND게이트(G4)와, 상기 노드(N7)사이에 접속되며 게이트에 상기 NAND게이트(G4)의 출력신호가 연결된 PMOS풀-업 트랜지스터(Q3)와 상기 노드(N7)및 접지전위(Vss)사이에 접속되며 게이트에 상기 NAND게이트(G5)의 출력신호를 반전한 신호가 연결된 NMOS풀-다운 트랜지스터(Q4)와, 상기노드(N7)에 접속된 출력단자(dout)를 구비한다.FIG. 2 shows a second embodiment of the conventional signal transfer circuit, which includes a NAND gate G4 for inputting a first lead data signal rd and a data output buffer enable signal oe, and a second lead data. A NAND gate G5 for inputting a signal rd # and a data output buffer enable signal oe, a power supply voltage Vdd, and a node N7, connected to a gate of the NAND gate G4, and The NAND gate is connected between a node N7 and a PMOS pull-up transistor Q3 connected to a gate of which the output signal of the NAND gate G4 is connected to the node N7 and the ground potential Vss. NMOS pull-down transistor Q4 to which the signal inverting the output signal of G5 is connected, and an output terminal dout connected to the node N7.

상기 신호전달회로의 제2실시예는 상기 신호전달회로의 제1실시예가 하나의 데이타 라인을 이용하여 데이타를 전달하는 방식인데 반해 두개의 데이타 라인을 이용하여 데이타를 전달하는 방식이다.In the second embodiment of the signal transmission circuit, the first embodiment of the signal transmission circuit transfers data using one data line, whereas the second embodiment of the signal transfer circuit transfers data using two data lines.

상기 두개의 데이타 라인(rd/rd#)은 모두 초기에 로우상태로 프리차지(precharge)도어 있다가 상기 데이타 라인(rd/rd#)에 데이타가 실리게 되면, 상기 데이타 라인의 데이타신호는 데이타 출력버퍼 인에이블신호(oe)에 의해 논리조합되어 상기 NAND게이트(G4및 G5)의 출력신호로 출력하게 되어 상기 풀-업 트랜지스터(Q3) 및 풀-다운 트랜지스터(Q4)의 게이트에 접속된 노드(N4,N6)의 전위를 결정하게 된다. 그리고 상기 노드(N4,M6)의 전위신호에 의하여 상기 풀-업 트랜지스터(Q3)및 풀-다운 트랜지스터(Q4)의 동작상태가 결정이 되어 상기 출력단자(dout)로 데이타를 출력한다.When both data lines rd / rd # are initially precharged to a low state and data is loaded on the data lines rd / rd #, the data signals of the data lines are data. Nodes connected to the gates of the pull-up transistor Q3 and the pull-down transistor Q4 by being logically combined by an output buffer enable signal oe to be output as output signals of the NAND gates G4 and G5. The potential of (N4, N6) is determined. The operation state of the pull-up transistor Q3 and the pull-down transistor Q4 is determined by the potential signals of the nodes N4 and M6, and data is output to the output terminal dout.

상기 종래의 제2실시예의 신호전달회로는 두개의 데이타 라인(rd/rd#)이 모두 초기에 로우상태로 프리차지되어 있고, 이 경우에 상기 데이타 출력버퍼 인에이블신호(oe)를 미리 액티브(active)상태로 두어 데이타의 변화에 대하여 출력신호가 바뀌도록 할 수 있으므로 동작속도를 빠르게 할 수 있다. 그러나 이 경우에 두개의 데이타 라인을 사용함을 인하여 많은 면적이 소요되는 문제점이 발생된다.In the signal transmission circuit of the conventional second embodiment, both data lines (rd / rd #) are initially precharged to a low state, and in this case, the data output buffer enable signal oe is activated in advance. It can keep the active state, so that the output signal can be changed in response to the change of data, so the operation speed can be increased. However, in this case, the problem of using a large area is caused by using two data lines.

따라서 본 발명의 목적은 적은 면적을 사용하여면서 동작속도를 향상시킨 신호전달회로를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a signal transmission circuit having an improved operating speed while using a small area.

상기 목적을 달서하기 위하여, 본발명에서는 하나의 데이타 라인을 사용하면서 잘못된 데이타가 출력되지 않도록 상기 데이타 라인을 반전위(1/2vcc)로 프리차지시키고 이 전위보다 문턱전압(Vt)만큼 크거나 적은 경우에만 동작하도록 회로를 구현하였다.In order to achieve the above object, in the present invention, one data line is used, and the data line is precharged to an inverted potential (1/2 vcc) so that incorrect data is not output, and the threshold voltage (Vt) is greater or less than this potential. The circuit is implemented to work only when.

제3도는 본 발명의 신호전달회로의 제1실시예를 도시한 회로도로서, 데이타 라인(N8)과 노드(N9)사이에 접속되며 게이트에 기준전압(Vref)이 연결된 NMOS트랜지스터(Q5)와, 상기 데이타 라인(N8)과 노드(N10)사이에 접속되며 게이트에 기준전압(Vref2)이 연결된 PMOS트랜지스터(Q6)와, 전원전압(Vdd)과 노드(N13)사이에 접속되며 게이트에 상기 노드(N9)가 연결된 PMOS트랜지스터(Q7)와, 노드(N14)와 접지전압(Vss)사이에 접속되며 게이트에 상기 노드(N10) 가 연결된 NMOS트랜지스터(Q8)를 구비한다.3 is a circuit diagram showing a first embodiment of the signal transmission circuit of the present invention, an NMOS transistor Q5 connected between a data line N8 and a node N9 and having a reference voltage Vref connected to a gate thereof; A PMOS transistor Q6 connected between the data line N8 and a node N10 and a reference voltage Vref2 is connected to a gate, a power supply voltage Vdd, and a node N13, and connected to a gate of the node (N13). PMOS transistor Q7 connected to N9 and NMOS transistor Q8 connected between node N14 and ground voltage Vss and connected to node N10 at a gate.

상기 데인타 라인(N8)이 기준전위(Vref)보다 문턱전위만큼 낮은 경우에 상기 NMOS트랜지스터(Q5)가 턴-온되어 상기 데이터 라인(N8)의 신호를 상기 PMOS트랜지스터(Q7)의 게이트에 연결된 상기 노드(N9)로 전달한다. 따라서 상기 PMOS트랜지스터(Q7)는 턴-온되어 고전위의 신호를 출력단(N13)으로 출력한다.When the data line N8 is lower than the reference potential Vref by the threshold potential, the NMOS transistor Q5 is turned on to connect the signal of the data line N8 to the gate of the PMOS transistor Q7. Transfer to node N9. Accordingly, the PMOS transistor Q7 is turned on to output a high potential signal to the output terminal N13.

상기 데이타 라인 (N8)이 기준전위(Vref)보다 문턱전위만큼 높은 경우는 상기 PMOS트랜지스터(Q6)가 턴-온되어 상기 데이타 라인(N8)의 신호를 상기 NMOS트랜지스터(Q8)의 게이트에 연결된 상기 노드(NM10)로 전달한다. 따라서 상기 NMOS트랜지스터(Q8)가 턴-온되어 상기 노드(N14)의 전위를 접지전위(Vss)로 만들고, 상기 출력단(N13)으로 저전위의 신호를 출력한다.When the data line N8 is higher than the reference potential Vref by the threshold potential, the PMOS transistor Q6 is turned on so that the signal of the data line N8 is connected to the gate of the NMOS transistor Q8. Transfer to node NM10. Therefore, the NMOS transistor Q8 is turned on to make the potential of the node N14 a ground potential Vss, and output a low potential signal to the output terminal N13.

제4도는 본 발명의 신호전달회로의 제2실시예를 도시한 회로도로서, 데이타 라인(N15)및 노드(N16)사이에 접속되며 게이트에 기준전압(Vref)라인(N19)이 연결된 NMOS트랜지스터(Q10)와 상기 데이타 라인(N15)및 노드(N17)사이에 연결되며 게이트에 상기 기준전압(Vref)라인(N19)이 연결된 PMOS트랜지스터(Q11)와, 상기 기준전압(Vref) 라인(N19) 및 데이타 라인(N15)사이에 접속되며 게이트에 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q9)와, 전원전압(Vdd)및 상기 노드(N16)사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q12)와, 전원전압(Vdd)및 상기 노드(N20)사이에 접속되며 게이트에 상기 노드(N16)이 연결된 PMOS트랜지스터(Q14)와, 상기 노드(N17)및 접지전압(Vss)사이에 접속되며 게이트에 반전된 데이타 출력버퍼 인에이블신호가 연결된 NMOS트랜지스터(Q15)와, 상기노드(N20)에 접속된 출력단자(dout)를 구비한다.4 is a circuit diagram showing a second embodiment of the signal transmission circuit of the present invention, in which an NMOS transistor (NMOS transistor) connected between a data line N15 and a node N16 and a reference voltage Vref line N19 connected to a gate thereof is shown. A PMOS transistor Q11 connected between Q10), the data line N15, and a node N17, and the reference voltage Vref line N19 connected to a gate, the reference voltage Vref line N19, and A PMOS transistor Q9 connected between a data line N15 and a data output buffer enable signal oe connected to a gate, a power supply voltage Vdd, and a node N16 and connected to a gate of the data output buffer. The PMOS transistor Q12 connected to the enable signal oe, the power supply voltage Vdd, and the PMOS transistor Q14 connected to the node N16 at a gate thereof, and the node N17. Is connected between the ground voltage (Vss) and the inverted data output buffer in to the gate. And an NMOS transistor (Q15) is connected to the signal block and having an output terminal (dout) connected to the node (N20).

상기 신호전달회로는 상기 데이타 라인(N15)이 반전위(1/2Vcc)로 프리차지(precharge)되어 있다. 르리고 고전위 전달장치(Q14)의 게이트 신호인 노드(N16)는 전원전압(Vcc)로 프리차지되어 있고, 저전위 전달 장치(Q15)의 게이트신호인 노드(N17)는 그라운드 전위(gnd)로 프리차지되어 있다. 이 이후에 반전압(1/2Vcc)으로 프리차지되어 있는 상기 데이타 라인(N15)이 고전우로 변하는 경우에는, 상기 데이타 라인(N15)이 기준전위(Vref)보다 문턱저압(Vt) 이상 올라가면 상기 PMOS트랜지스터(Q11)이 동작해서 상기 데이타 라인(N15)의 신호를 상기 노드(N17)로 전달하게 되어 상기 저전위 전달장치인 NMOS트랜지스터(Q15)를 동작시키게 된다. 따라서 상기 NMOS트랜지스터(Q15)를 통하여 접지전위(Vss)가 흘러서 상기 출력단자(dout)로 저전위의 신호를 출력하게 된다.In the signal transmission circuit, the data line N15 is precharged to the inversion potential (1/2 Vcc). The node N16, which is the gate signal of the high potential transfer device Q14, is precharged with the power supply voltage Vcc, and the node N17, which is the gate signal of the low potential transfer device Q15, has the ground potential gnd. Precharged to After that, when the data line N15, which is precharged at a half voltage (1/2 Vcc), is changed to high-right, the PMOS when the data line N15 rises above the threshold potential Vt above the reference potential Vref. The transistor Q11 operates to transfer the signal of the data line N15 to the node N17 to operate the NMOS transistor Q15 which is the low potential transfer device. Therefore, the ground potential Vss flows through the NMOS transistor Q15 to output a low potential signal to the output terminal dout.

그리고, 반전압(1/2Vcc)으로 프리차지되어 있는 상기 데이타 라인(N15)이 저전위로 변하는 경우에는, 상기 데이타 라인(N15)이 기준전위(Vref)보다 문턱전압(Vt) 이상 내려가면 상기 NMOS트랜지스터(Q10)가 동작해서 상기 데이타 라인(N15)의신호를 상기 노드(N16)로 전달하게 되어 상기 고전위전달장치인 PMOS트랜지스터(Q14)를 동작시키게 된다. 따라서 상기 PMOS트랜지스터(Q14)를 통하여 고전위의 신호를 상기 출력단자(dout)로 출력하게 된다.When the data line N15, which is precharged at a half voltage (1/2 Vcc), is turned to a low potential, the NMOS when the data line N15 falls below the reference potential Vref by more than a threshold voltage Vt. The transistor Q10 operates to transfer the signal of the data line N15 to the node N16 to operate the PMOS transistor Q14, which is the high potential transfer device. Therefore, the high potential signal is output to the output terminal dout through the PMOS transistor Q14.

여기서, 상기 노드(N18)의 신호는 출력단을 디스에이블(disable)시킬수 있는 장치이다. 즉, 상기 노드(N18)의 데이타 출력버퍼 인에이블신호가 로우인 경우에는 상기노드(N16)의전위를 하이로 만들어 상기 고전위 정달장치인 PMOS트랜지스터(Q14)를 턴-오프시키고, 상기 노드(N17)의 전위를 로우로 만들어 상기 저전위 전달장치인 NMOS트랜지스터(Q15)을 턴-오프시키게 되어 출력단으로 데이타를 전달하지 않게 된다.Here, the signal of the node N18 is a device capable of disabling the output terminal. That is, when the data output buffer enable signal of the node N18 is low, the potential of the node N16 is made high to turn off the PMOS transistor Q14, which is the high potential order device, and the node ( By setting the potential of N17 low, the NMOS transistor Q15, which is the low potential transfer device, is turned off so that data is not transferred to the output terminal.

상기 노드(N18)의 데이타 출려버퍼 인에이블신호가 하이인 경우에는 상기 PMOS트랜지스터(Q12)및 NMOS트랜지스터(Q13)가 턴-오프되어 상기 출력단으로 데이타를 전달하게된다.When the data output buffer enable signal of the node N18 is high, the PMOS transistor Q12 and the NMOS transistor Q13 are turned off to transfer data to the output terminal.

제5도는 본 발명의 신호전달회로의 제3실시예를 도시한 회로도로서, 데이타 라인(N21)및 노드(N22)사이에 접속되며 게이트에 기준전압(Vref) 라인(N25)이 연결돈 NMOS트랜지스터(Q17)와, 상기 데이타 라인(N21)및 노드(N23)사이에 연결되며 게이트에 상기 기준전압(Vref) 라인(N25)이 연결된 PMOS트랜지스터(Q18)와, 상기 기준전압(Vref) 라인(N25)및 데이타 라인(N21) 사이에 접속되며 게이트에 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q16)와, 전원전압(Vdd) 및 상기 노드(N22)사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q19)와, 상기 노드(N22)및 노드(N26) 사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 NMOS트랜지스터(Q23)와, 상기 노드(N26) 및 접지전압(Vss)사이에 접속되며 게이트에 출력 라인(N28)이 연결된 NMOS트랜지스터(Q25)와, 전원전압(Vdd)및 상기 출력라인(N28) 사이에 접속되며 게이트에 상기 노드(N22)가 연결된 PMOS트랜지스터(Q21)와, 전원전압(Vdd)및 노드(N27)사이에 접속되며 게이트에 출력라인(N29)이 연결된 PMOS트랜지스터(Q26)와, 상기 노드(N27) 및 상기노드(N23) 사이에 접속되며 게이트에 반전된 데이타 출력버퍼 인에이블 신호(/oe)가 연결된 PMOS트랜지스터(Q24)와 , 상기 노드(N23)및 접지전위(Vss)사이에 접속되며 게이트에 상기 반전 데이타 출력버퍼 인에이블신호(/oe)가 연결된 NMOS트랜지스터(Q20)와, 상기출력노드(N29)및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N23)가 연결된 NMOS트랜지스터(Q22)를 구비한다.5 is a circuit diagram showing a third embodiment of the signal transmission circuit of the present invention, in which an NMOS transistor connected between a data line N21 and a node N22 and having a reference voltage Vref line N25 connected to a gate thereof. A PMOS transistor Q18 connected between the Q17 and the data line N21 and the node N23, and connected to a gate of the reference voltage Vref line N25, and the reference voltage Vref line N25. And a PMOS transistor Q16 connected between the data line N21 and a data output buffer enable signal oe connected to the gate, a power supply voltage Vdd, and the node N22, and the data connected to the gate. A PMOS transistor Q19 having an output buffer enable signal oe connected thereto, and an NMOS transistor Q23 connected between the node N22 and node N26 and having the data output buffer enable signal oe connected to a gate thereof. And connected between the node N26 and the ground voltage Vss and output to a gate. An NMOS transistor Q25 connected with a line N28, a power supply voltage Vdd, and a PMOS transistor Q21 connected with a node N22 at a gate thereof, and a power supply voltage Vdd connected between the power supply voltage Vdd and the output line N28. And a PMOS transistor Q26 connected between a node N27 and an output line N29 connected to a gate, and a data output buffer enable signal connected between the node N27 and the node N23 and inverted at the gate. a NMOS transistor Q20 connected between a PMOS transistor Q24 connected with a (/ oe), the node N23, and a ground potential Vss, and having the inversion data output buffer enable signal / oe connected to a gate thereof. And an NMOS transistor Q22 connected between the output node N29 and the ground voltage Vss and connected to the node N23 at a gate thereof.

상기 제4도와 마찬가지로, 상기 데이타 라인(N21)은 반전위(1/2Vcc)로 프리차지(precharge)되어 있고, 고전위 전달장치(Q21)의 게이트신호인 노드(N22)는 전원전압(Vcc)로 프리차지되어 있고, 저전위 저달장치(Q22)의 게이트신호인 노드(N23)는 그라운드 전위(gnd)로 프리차지되어 있다. 이 이후에 반전압(1/2Vcc)으로 프리차지되어 있는 상기 데이타 라인(N21)이 고전위로 변하는 경우에는, 상기 데이타 라인(N21)이 기준전위(Vref)보다 문턱전압(Vt)이상 올라가면 상기 PMOS트랜지스터(Q18)이 동작해서 상기 데이타 라인(N21)의 신호를 상기 노드(N23)로 전달하게 되어 상기 저전위 전달장치인 NMOS트랜지스터(Q22)를 동작시키게 된다. 따라서 상기 NMOS트랜지스터(Q22)를 통하여 접지전위(Vss)가 흘러서 상기 출력단자(dout)로 저전위의 신호를 출력하게 된다.Similarly to FIG. 4, the data line N21 is precharged to an inverted potential 1 / 2Vcc, and the node N22, which is a gate signal of the high potential transfer device Q21, is supplied with a power supply voltage Vcc. The node N23, which is precharged as a gate signal of the low potential low transfer device Q22, is precharged by the ground potential gnd. After that, when the data line N21, which is precharged at half voltage (1/2 Vcc), changes to a high potential, when the data line N21 rises above the threshold potential Vt above the reference potential Vref, the PMOS. The transistor Q18 operates to transfer the signal of the data line N21 to the node N23 to operate the NMOS transistor Q22 which is the low potential transfer device. Therefore, the ground potential Vss flows through the NMOS transistor Q22 to output a low potential signal to the output terminal dout.

그리고, 반전압(1/2Vcc)으로 프리차지디어 있는 상기 데이타 라인(N21)이 저전위로 변하는 경우에는, 상기 데이타 라인(N21)이 기준전위(Vref)보다 문턱전압(Vt)이상 내려가면 상기 NMOS트랜지스터(Q17)가 동작해서 상기 데이타 라인(N21)으 신호를 상기 노드(N22)로 전달하게 되어 상기 고전위 전달장치인 PMOS트랜지스터(Q21)를 동작시키게 된다. 따라서 상기 PMOS트랜지스터(Q21)를 통하여 고전위의 신호를 상기 출력단자(dout)로 출력하게 된다.When the data line N21, which is precharged at a half voltage (1/2 Vcc), changes to a low potential, the NMOS when the data line N21 falls below the reference potential Vref by more than a threshold voltage Vt. Transistor Q17 operates to transfer a signal to the data line N21 to the node N22 to operate the PMOS transistor Q21, which is the high potential transfer device. Therefore, a high potential signal is output to the output terminal dout through the PMOS transistor Q21.

마찬가지로, 상기 노드(N24)의 신호는 출려단을 디스에이블(disable)시킬수 있는 장치이다. 즉, 상기 노드(N24)의 데이타 출력버퍼 인에이블신호가 로우인 경우에 상기 노드(N22)의 전위는 하이가 되어 상기 고전위 전달장치인 PMOS트랜지스터(Q21)를 턴-오프시키고, 상기 노드(N23)의 전위는 로우가 되어 상기 저전위 전달장치인 NMOS트랜지스터(Q22)를 턴-오프시키게 되어 출력단으로 데이타를 전달하지 않게 된다.Similarly, the signal of the node N24 is a device capable of disabling the calling end. That is, when the data output buffer enable signal of the node N24 is low, the potential of the node N22 becomes high to turn off the PMOS transistor Q21 which is the high potential transfer device, The potential of N23 becomes low to turn off the NMOS transistor Q22, which is the low potential transfer device, so that data is not transferred to the output terminal.

상기 노드(N24)의 데이타 출력버퍼 인에이블신호가 하이인 경우에는 상기 출력단자로 데이타를 전달하게 된다. 그리고 상기 NMOS트랜지스터 (Q25)및 상기 PMOS트랜지스터(Q26)는 게이트가 각각 출력단자에 연결이 되어 상기 출력단자로 고전위가 출력될때에는 상기 NMOS트랜지스터(Q25)가 동작이 되어 상기 고전위 전달장치(Q21)를 통해 고전위가 출력되도록 하고, 상기 출력단자로 저전위가 출력될때에는 상기 PMOS트랜지스터(Q26)가 동작이 되어 상기 저전위 전달장치 (Q22)를 통해 저전위가 출력되도록 함으로써, 동작속도를 향상시켰다.When the data output buffer enable signal of the node N24 is high, data is transferred to the output terminal. The NMOS transistor Q25 and the PMOS transistor Q26 have a gate connected to an output terminal, respectively, and when the high potential is output to the output terminal, the NMOS transistor Q25 is operated so that the high potential transfer device ( When the high potential is output through Q21) and the low potential is output to the output terminal, the PMOS transistor Q26 is operated to output the low potential through the low potential transfer device Q22, thereby operating speed. Improved.

이상에서 설명한 본 발명의 신호전달회로를 반도체 장치의 내부에 구현하게 되명, 하나의 데이타 라인을 사용하면서 데이타를 빠르게 전달할 수 있을 뿐 아니라 적은 면적을 사용하는 잇점이 있다. 그리고 하나의 동작에서 종래에는 전원전압(Vcc)의 폭으로 전위가 움직이는 것에 비하여 본 발명에서는 반전위(1/2Vcc)만큼만 전위가 움직이므로 파워의 소비를 줄이는 효과가 있다.Since the signal transmission circuit of the present invention described above is implemented in the semiconductor device, it is possible to transfer data quickly using one data line and to use a small area. In one operation, since the potential moves only by the inversion potential (1/2 Vcc) in the present invention, the power consumption is reduced as compared with the conventional movement of the potential in the width of the power supply voltage Vcc.

Claims (7)

리드된 셀의 데이타를 출력버퍼쪽으로 전달하기 위한 반도체 장치의 신호전달회로에 있어서, 상기 데이타를 입력하기 위한 입력단자와, 상기 입력단자로부터 입력된 데이타를 출력하기 위한 제1, 제2출력단자와, 상기 입력단자로부터의 데이타를 완충하여 상기 제1출력단자로 전달하기 위한 제1완충수단과, 상기 입력단자로부터의 데이타를 완충하여 상기 제2출력단자로 전달하기 위한 제2완충 수단과, 상기 입력단자로부터의 제1논리의 데이타를 상기 제1완충수단으로 전달하기 위한 제1데이타 전달수단과, 상기 입력단자로부터의 제2논리의 데이타를 상기 제2완충수단으로 전달하기 위한 제2데이타 전달수단을 구비하는 것을 특징으로 하는 반도체 장치의 신호전달회로.A signal transmission circuit of a semiconductor device for transferring data of a read cell to an output buffer, comprising: an input terminal for inputting the data, first and second output terminals for outputting data input from the input terminal; First buffering means for buffering the data from the input terminal and transferring the data from the input terminal to the first output terminal, and second buffering means for buffering and transferring the data from the input terminal to the second output terminal; First data transfer means for transferring data of a first logic from an input terminal to the first buffering means, and second data transfer means for transferring data of a second logic from the input terminal to the second buffering means; And a means for transmitting the signal of a semiconductor device. 제1항에 있어서, 상기 제1데이타 전달수단은 게이트에 기준전압(Vref)이 연결된 NMOS트랜지스터로 구성되고, 상기 제2데이타 전달수단은 게이트에 기준전압(Vref)이 연결된 PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 신호전달회로.The method of claim 1, wherein the first data transfer means comprises an NMOS transistor having a reference voltage Vref coupled to a gate, and the second data transfer means consists of a PMOS transistor coupled to a gate reference voltage Vref. A signal transmission circuit of a semiconductor device. 제2항에 있어서, 상기 제1논리는 상기 입력단자로부터 입력된 데이타 신호가 상기 기준전압(Vref)보다 문턱전위(Vt)만큼 낮은 경우이고, 상기 제2논리는 상기 입력단자로부터 입력된 데이타 신호가 상기 기준전압(Vref)보다 문턱전위(Vt)만큼 높은 경우인 것을 특징으로 하는 반도체 장치의 신호전달회로.3. The method of claim 2, wherein the first logic is a case where a data signal input from the input terminal is lower than the reference voltage Vref by a threshold potential Vt, and the second logic is a data signal input from the input terminal. Is higher than the reference voltage Vref by a threshold potential Vt. 제3항에 있어서 상기 입력단자로부터 입력되는 데이타 신호는 초기에 반전압(1/2Vcc)으로 프리차지되어 있고, 상기 기준전위(Vref)는 반전압(1/2Vcc)인 것을 특징으로 하는 반도체 장치의 신호전달회로.The semiconductor device according to claim 3, wherein the data signal input from the input terminal is initially precharged with a half voltage (1/2 Vcc), and the reference potential Vref is a half voltage (1/2 Vcc). Signal transmission circuit. 제1항에 있어서, 상기 제1완충수단은 PMOS트랜지스터로 구성되고, 상기 제2안충수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 신호전달회로.2. The signal transfer circuit according to claim 1, wherein said first buffering means is comprised of a PMOS transistor and said second buffering means is comprised of an NMOS transistor. 리드된 셀의 데이타를 출력버퍼쪽으로 전달하기 위한 반도체 장치의 신호전달회로에 있어서, 데이타 라인(N15) 및 노드(N16)사이에 접속되며 게이트에 기준전압(Vref) 라인(N19)이 연결된 NMOS트랜지스터(Q10)와, 상기 데이타 라인(N15)및 노드(N17)사이에 연결되며 게이트에 상기 기준전압(Vref)라인(N19)이 연결된 PMOS트랜지스터(Q11)와, 상기 기준전압(Vref) 라인(N19)및 데이타 라인(N15) 사이에 접속되며 게이트에 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q9)와, 전원전압(Vdd)및 상기 노드(N16)사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q12)와, 전원전압(Vdd)및 상기 노드(N20)사이에 접속되며 게이트에 상기 노드(N16)이 연결된 PMOS트랜지스터(Q14)와, 상기 노드(N17)및 접지전원(Vss)사이에 접속되며 게이트에 반전된 데이타 출력버퍼 인에이블신호가 연결된 NMOS트랜지스터(Q13)와, 상기 노드(N20) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N17)이 연결된 NMOS트랜지스터(Q15)와, 상기 노드(N20)에 접속된 출력단자(dout)를 구비하는 것을 특징으로 하는 반도체 장치의 신호전달회로.In a signal transfer circuit of a semiconductor device for transferring data of a read cell to an output buffer, an NMOS transistor connected between a data line (N15) and a node (N16) and a reference voltage (Vref) line (N19) connected to a gate thereof. A PMOS transistor Q11 connected between a Q10, the data line N15, and the node N17, and a reference voltage Vref line N19 connected to a gate thereof, and the reference voltage Vref line N19. And a PMOS transistor Q9 connected between the data line N15 and a data output buffer enable signal oe connected to a gate, a power supply voltage Vdd, and the node N16 and connected to the gate. A PMOS transistor Q12 having an output buffer enable signal oe connected thereto, a PMOS transistor Q14 connected between a power supply voltage Vdd and the node N20 and having a node N16 connected to a gate thereof, and the node (N17) and ground power source (Vss) connected to the gate half The NMOS transistor Q13 to which the data output buffer enable signal is connected, the NMOS transistor Q15 connected between the node N20 and the ground voltage Vss, and the node N17 is connected to a gate, And an output terminal (dout) connected to N20). 리드된 셀의 데이타를 출력버퍼쪽으로 전달하기 위한 반도체 장치의 신호전달회로에 있어서, 데이타 라인(N21)및 노드(N22) 사이에 접속되며 게이트에 기준전압(Vref) 라인(N25)이 연결된 NMOS트랜지스터(Q17)와, 상기 데이타 라인(N21) 및 노드(N23)사이에 연결되며 게이트에 상기 기준전압(Vref) 라인(N25)이 연결된 PMOS트랜지스터(Q18)와, 상기 기준전압(Vref) 라인(N25)및 데이타 라인(N21) 사이에 접속되며 게이트에 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q16)와, 전원전압(Vdd)및 상기 노드(N22)사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 PMOS트랜지스터(Q19)와, 상기 노드(N22) 및 노드(N26) 사이에 접속되며 게이트에 상기 데이타 출력버퍼 인에이블신호(oe)가 연결된 NMOS트랜지스터(Q23)와, 상기 노드(N26)및 접지전압(Vss)사이에 접속되며 게이트에 출력라인(N28)이 연결된 NMOS트랜지스터(Q25)와, 전원전압(Vdd)및 상기 출력라인(N28)사이에 접속되며 게이트에 상기 노드(N22)가 연결된 PMOS트랜지스터(Q21)와, 전원전압(Vdd)및 노드 (N27) 사이에 접속되며 게이트에 출력라인(N29)이 연결된 PMOS트랜지스터(Q26)와, 상기 노드(N27) 및 상기 노드(N23)사이에 접속되며 게이트에 반전된 데이타 출력버퍼 인에이블신호(/oe)가 연결된 PMOS트랜지스터(Q24)와, 상기 노드(N23) 및 접지전위(Vss) 사이에 접속되며ㅕ 게이트에 상기 반전 데이타 출력버퍼 인에이블신호(/oe)가 연결된 PMOS트랜지스터(Q20)와, 상기 출력조드(N29) 및 접지전압(Vss)사이에 접속되며 게이트에 상기 노드(N23)가 연결된 NMOS트랜지스터(Q22)를 구비하는 것을 특징으로 하는 반도체 장치의 신호전달회로.In a signal transmission circuit of a semiconductor device for transferring data of a read cell to an output buffer, an NMOS transistor connected between a data line (N21) and a node (N22) and having a reference voltage (Vref) line (N25) connected to a gate thereof. A PMOS transistor Q18 connected between the data line N21 and the node N23 and connected to the reference voltage Vref line N25 at a gate thereof, and the reference voltage Vref line N25. And a PMOS transistor Q16 connected between the data line N21 and a data output buffer enable signal oe connected to the gate, a power supply voltage Vdd, and the node N22, and the data connected to the gate. A PMOS transistor Q19 having an output buffer enable signal oe connected thereto, and an NMOS transistor Q23 connected between the node N22 and node N26 and having a data output buffer enable signal oe connected to a gate thereof. And between node N26 and ground voltage Vss. An NMOS transistor Q25 connected to an output line N28 connected to a gate thereof, a PMOS transistor Q21 connected between a power supply voltage Vdd and the output line N28 and connected to a node N22 at a gate thereof. And a PMOS transistor Q26 connected between a power supply voltage Vdd and a node N27 and having an output line N29 connected to a gate thereof, and connected between the node N27 and the node N23 and inverted to a gate. A PMOS transistor Q24 to which a data output buffer enable signal / oe is connected is connected between the node N23 and the ground potential Vss, and the inverted data output buffer enable signal / oe is applied to a gate. And a NMOS transistor (Q22) connected between the PMOS transistor (Q20) connected to the output node (N29) and the ground voltage (Vss) and connected to the node (N23) at a gate thereof. Circuit.
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