KR0117109Y1 - Glitch eliminating circuit - Google Patents

Abstract

본 고안은 글리치 제거회로에 관한 것으로, 입력신호를 다단계로 지연시키기 위한 지연부와, 입력신호와 상기 지연부로부터 단계별로 전송되는 입력지연신호를 3상으로 버퍼링하는 3상버퍼부와, 글리치가 발생하면 그 이전의 값을 유지하여 출력시키는 리피터를 포함하여 구성되며, 현재 입력되는 입력신호를 지연시켜 글리치가 발생되는 동안은 그 이전값을 유지하도록 함으로써 글리치를 제거하여 회로의 오동작을 방지할 수 있는 효과가 있다.The present invention relates to a glitch elimination circuit, comprising: a delay unit for delaying an input signal in multiple stages, a three-phase buffer unit buffering the input signal and an input delay signal transmitted step by step from the delay unit, and a glitch It includes a repeater that maintains and outputs the previous value when it occurs, and prevents malfunction of the circuit by eliminating the glitch by delaying the current input signal and maintaining the previous value while the glitch is generated. It has an effect.

Description

글리치 제거회로Glitch Elimination Circuit

제 1 도는 본 고안에 의한 글리치 제거회로도.1 is a glitch removal circuit according to the present invention.

제 2 도는 본 고안의 일실시예로서 입력원이 4개일 때의 글리치 제거회로도.2 is a glitching circuit diagram when there are four input sources as an embodiment of the present invention.

제 3 도는 제 2 도의 입출력파형도.3 is an input / output waveform diagram of FIG. 2.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 지연부20 : 3상 버퍼부10: delay unit 20: three-phase buffer unit

30 : 리피터30: repeater

본 고안은 글리치(glitch) 제거회로에 관한 것으로, 특히 3상버퍼(3-state buffer)를 이용한 글리치 제거회로에 관한 것이다.The present invention relates to a glitch elimination circuit, and more particularly, to a glitch elimination circuit using a 3-state buffer.

글리치는 외부 디바이스(device)로부터의 입력신호나 내부 로직(logic)에서의 신호에서 신호원이 불안정하면 발생하는 것으로, 글리치가 발생하면 로직이 오동작을 하게 되는 문제점이 있다.Glitch occurs when the signal source is unstable in an input signal from an external device or a signal in internal logic, and when glitches occur, logic malfunctions.

따라서, 본 고안은 상기와 같은 문제점을 해결하기 위하여, 현재 입력되는 입력신호를 지연시켜 입력신호에 글리치가 발생되어 있는 동안은 그 이전값을 유지하도록 함으로써 글리치에 의한 회로의 오동작을 방지할 수 있는 글리치 제거회로를 제공함에 그 목적이 있다.Therefore, in order to solve the above problems, the present invention can prevent the malfunction of the circuit due to the glitch by delaying the current input signal to maintain the previous value while the glitch is generated in the input signal. The purpose is to provide a glitch elimination circuit.

상기 목적을 달성하기 위한 본 고안의 글리치 제거회로는 입력신호를 다단계로 지연시키기 위한 지연부와, 글리치가 발생하면 상기 지연부로부터 단계별로 전송되는 신호를 3상으로 버퍼링하는 3상버퍼부와, 글리치가 발생하면 그 이전의 값을 유지하여 출력시키는 리피터를 포함하여 구성된 것을 특징으로 한다.Glitch elimination circuit of the present invention for achieving the above object is a delay unit for delaying the input signal in multiple stages, a three-phase buffer unit for buffering the signal transmitted step by step from the delay unit when the glitch occurs; When the glitches occur, it is characterized by including a repeater to maintain and output the previous value.

이하 첨부도면을 참조하여 본 고안을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

본 고안의 글리치제거회로는 제 1 도에 도시한 바와같이, 입력원이 N개일 때 N-1개의 지연기를 다단계로 연결하여 입력신호(I)를 지연시키기 위한 지연부(10)와, 상기 지연부(10)로부터 단계별로 전송되는 신호를 3상태로 버퍼링하는 3상버퍼부(20)와, 글리치가 발생하면 그 이전의 값을 유지하여 출력시키는 리피터(repeater)(30)로 구성되며, 상기 3상버퍼부(20)는 전원전압(Vcc)과 리피터(30)의 입력측 사이에 직렬연결된 N개의 피모스 트랜지스터(PM1∼PMn)와, 상기 리피터(30)의 입력측과 전지전압 사이에 직렬연결된 N개의 엔모스 트랜지스터(NM1∼NMn)로 이루어지며, 상기 각각의 피모스트랜지스터(PM1∼PMn)에서는 입력 신호(I)와 각단계별로 지연된 입력지연신호가 순서대로 대응되도록 인가되고 상기 각각의 엔모스 트랜지스터(NM1∼NMn)에는 상기 피모스 트랜지스터(PM1∼PMn)와 역순으로 인가되며, 상기 리피터(30)는 상기 3상버퍼부(20)의 출력을 공통입력으로 하여 반전 출력하는 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)와, 그 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)의 출력을 반전하여 상기 3상버퍼부(20)의 출력측에 궤환입력하는 인버터(IN)로 구성된다.As shown in FIG. 1, the glitch removing circuit of the present invention has a delay unit 10 for delaying an input signal I by connecting N-1 delay units in multiple stages when there are N input sources, and the delay. It consists of a three-phase buffer unit 20 for buffering the signal transmitted in steps from the unit 10 in three states, and a repeater 30 to maintain and output the previous value when the glitch occurs, The three-phase buffer unit 20 includes N PMOS transistors PM1 to PMn connected in series between the power supply voltage Vcc and the input side of the repeater 30, and is connected in series between the input side of the repeater 30 and the battery voltage. N NMOS transistors NM1 to NMn. In each of the PMOS transistors PM1 to PMn, an input signal I and an input delay signal delayed for each step are sequentially applied to each other, and the respective yen In the MOS transistors NM1 to NMn, the PMOS transistor P The repeater 30 is applied in reverse order to M1 to PMn, and the repeater 30 includes an NMOS transistor NM and a PMOS transistor PM for inverting and outputting the output of the three-phase buffer unit 20 as a common input. An inverter IN for inverting the outputs of the NMOS transistor NM and the PMOS transistor PM and feeding back to the output side of the three-phase buffer unit 20.

이때 상기 3상버퍼부(20)의 피모스 트랜지스터와 엔모스 트랜지스터는 각각 2개이상으로, 상기 입력원의 개수(N)에 따라 결성할 수 있으며, 또한 상기 입력원의 개수에 따라 상기 지연부의 지연값이 결정되는데, 즉, 상기 입력원갯수(N)가 많으면 지연부의 지연값이 줄어들게 되며 반대로 입력원 개수가 적으면 지연값이 늘어나게 되는데, 이러한 모든 값은 예상되는 글리치 폭에 의해 결정된다.In this case, two or more PMOS transistors and NMOS transistors of the three-phase buffer unit 20 may be formed according to the number N of the input sources, and also according to the number of the input sources. The delay value is determined, i.e., if the number of input sources N is large, the delay value of the delay unit is reduced. On the contrary, if the number of input sources is small, the delay value is increased.

예를들어 2nsec 이하의 글리치의 입력이 예상되는 경우, 제 2 도에 도시한 바와 같이 입력원을 4개로 하게 되면, 상기 지연부(10)는 3단계로 입력신호를 지연시키며, 그에 따라 상기 3상버퍼부(20)는 입력신호로 부터 n-1단계까지 지연된 신호가 첫 번째 피모스 트랜지스터로부터 N번째 트랜지스터에 대응되도록 인가되고, 엔모스 트랜지스터에는 상기 피모스 트랜지스터에 인가되는 신호가 역순으로 대응되도록 인가된다.For example, when an input of a glitch of 2 nsec or less is expected, as shown in FIG. 2, when the number of input sources is four, the delay unit 10 delays the input signal in three steps. The upper buffer unit 20 is applied such that a signal delayed by n-1 steps from an input signal corresponds to the Nth transistor from the first PMOS transistor, and the signal applied to the PMOS transistor corresponds to the NMOS transistor in the reverse order. Is applied.

즉, 첫 번째 피모스 트랜지스터(PM1)에는 원래의 입력신호가 인가되고, n번째 피모스 트랜지스터(PMn)에는 n-1단계 지연된 신호가 인가되며, 역으로 첫 번째 엔모스 트랜지스터(NM1)에 n-1단계 지연된 신호가, N번째 엔모스 트랜지스터에는 원래의 입력신호가 인가된다.That is, the original input signal is applied to the first PMOS transistor PM1, and the signal delayed by n-1 steps is applied to the n-th PMOS transistor PMn, and conversely, n is applied to the first NMOS transistor NM1. The signal delayed by -1 step is applied to the Nth NMOS transistor with the original input signal.

그리고 상기와 같이 구성된 글리치 제거회로에 의한 글리치 제거동작은 다음과 같다.And the glitch removal operation by the glitch removal circuit configured as described above is as follows.

먼저, 제 3 도의 (가)도에 도시한 바와 같이 2nsec 이하의 글리치가 발생된 입력신호(I)가 지연부(10)에 입력되면, 3상버퍼부(20)의 상기 피모스 트랜지스터(PM1∼PM4)의 게이트에는 (가)도 내지 (라)도에 도시한 바와 같이 입력신호(I) 및 각 단계별로 지연된 입력신호 (I'), (I''), (I''')가 순서대로 대응되도록 인가되고, 상기 각각의 엔모스 트랜지스터(NM1∼NM4)에는 상기 피모스 트랜지스터(PM1∼PM4)와 역순을 입력된다.First, as shown in FIG. 3A, when the input signal I having a glitch of 2 nsec or less is input to the delay unit 10, the PMOS transistor PM1 of the three-phase buffer unit 20 is input. The gate of ˜PM4) includes the input signal I and the delayed input signals I ′, I ′, and I ′ ″ as shown in FIGS. The NMOS transistors NM1 to NM4 are applied in a reverse order to the PMOS transistors PM1 to PM4.

이때 입력이 지연되어 위상이 달라진 각 구간 A, B, C, D는 상기 4개의 입력의 로직값이 동일하지 않으므로, 상기 리피터(30)의 입력(Z')이 (e)도에 도시한 바와 같이 3상태(tri-state)에 놓이게 되며, 반대로 상기 A, B, C, D 구간을 제외한 모든 구간에서는 상기 입력신호(I)와 지연입력신호 (I'), (I''), (I''')의 로직레벨이 일치하므로, 상기 리피터(30)의 입력(Z')이 입력신호(I)의 반전값을 가지게 된다.In this case, since the logic values of the four inputs are not the same in each of the sections A, B, C, and D whose phases are different from each other, the input Z 'of the repeater 30 is shown in (e). In the tri-state, the input signal I and the delayed input signals I ', I', I ', and I are in all sections except the A, B, C and D sections. Since the logic levels of '' 'match, the input Z' of the repeater 30 has an inverted value of the input signal I.

상기 리피터(30)는 최종출력(Z)을 인버터를 통해 반전시켜 그의 입력(Z')측으로 궤환하고 이에 따라 3상태의 입력(Z') A구간에서 그전의 로직값을 유지하며, 다른 구간 B, C, D에서도 동일한 동작을 하여 그 이전의 로직값을 유지하도록 함으로써, (f)도에 도시한 바와 같이 A구간에서는 로우(O), B 및 C구간에서는 하이(1), D구간에서는 다시 로우(O)가 출력되도록 하여 글리치가 제거된 최종출력(Z)을 얻을 수 있으며, 다음단에 글리치가 제거된 정상입력을 줌으로써 칩의 입력 패드 셀이나 내부로직의 글리치를 제거하는데 사용하는 경우 매우 유용하다.The repeater 30 inverts the final output Z through an inverter and feeds it back to its input (Z ') side, thereby maintaining the previous logic value in the three-state input (Z') section A, and another section B. The same operation is performed in C, D to maintain the previous logic value, so as shown in (f), low (O) in section A, high (1) in section B and C, and again in section D. By outputting low (O), you can get the final output (G) with the glitch removed, and when you use it to remove the glitch of the input pad cell or internal logic of the chip by giving the normal input with the glitch removed useful.

이상에서와 같이 본 고안에 의하면 현재 입력되는 입력신호를 지연시켜 글리치가 발생되어 있는 동안은 이전값을 유지하도록 함으로써 입력신호 중의 글리치를 제거하여 회로의 오동작을 방지할 수 있는 효과가 있다.As described above, according to the present invention, the current input signal is delayed to maintain the previous value while the glitch is generated, thereby eliminating the glitch in the input signal, thereby preventing malfunction of the circuit.

Claims (1)

입력신호를 다단계에 걸쳐 순차로 지연시켜 출력하는 지연부와, 상기 입력신호와 상기 지연부로부터 순차로 지연되어 출력되는 신호를 직력접속의 피모스 트랜지스터들과 엔모스 트랜지스터들에서 각기 입력받아 3상태로 버퍼링하여 출력하는 3상 버퍼부와, 상기 3상 버퍼부의 출력신호를 피모스 트랜지스터 및 엔모스 트랜지스터에 의해 반전출력함과 아울러 그 출력신호는 상기 3상버퍼부의 출력측으로 궤환하는 리피터로 구성하여 된 것을 특징으로 하는 글리치 제거회로.A delay unit for sequentially delaying and outputting an input signal in multiple stages, and receiving the input signal and the signals sequentially delayed and output from the delay unit from the PMOS transistors and NMOS transistors of the serial connection, respectively; And a repeater which inverts the output signals of the three-phase buffer section by the PMOS transistor and the NMOS transistor and outputs the output signals to the output side of the three-phase buffer section. Glitch removal circuit, characterized in that.