KR0115011Y1 - Image processing circuits - Google Patents

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KR0115011Y1
KR0115011Y1 KR2019940005693U KR19940005693U KR0115011Y1 KR 0115011 Y1 KR0115011 Y1 KR 0115011Y1 KR 2019940005693 U KR2019940005693 U KR 2019940005693U KR 19940005693 U KR19940005693 U KR 19940005693U KR 0115011 Y1 KR0115011 Y1 KR 0115011Y1
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Abstract

본 고안은 영상처리회로에 관한 것이다. 본 고안은 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는데 있어 회로 구현을 용이하게 함과 동시에 실시간 처리 가능하게 하여, 한 개의 회로내에서 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환함과 동시에 R,G,B형태의 영상정보에 대하여 감마 코렉션을 수행하고 R,G,B형태의 영상정보에 대하여 비트변환하므로 각 기능을 수행하기 위한 회로를 개별적으로 설계/제작하지 않아도 되어 생산성 및 경제성을 향상시킬 수 있다.The present invention relates to an image processing circuit. The present invention facilitates real-time processing and facilitates real-time processing in converting Y, U, V type image information into R, G, B type image information, and enables Y, U, V in one circuit. It converts image type information into R, G, and B type information, performs gamma correction on R, G, and B type image information, and performs bit conversion on R, G, and B type image information. There is no need to design and build circuits individually to perform each function, improving productivity and economy.

Description

영상처리회로Image processing circuit

제1도는 종래의 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는 영상처리회로를 도시한 도면.1 is a view showing an image processing circuit for converting conventional Y, U, V type image information into R, G, B type image information.

제2도는 종래의 R,G,B형태의 영상정보에 대하여 감마 코렉션(Gamma Correction)하는 영상처리회로를 도시한 도면.2 is a diagram showing an image processing circuit which performs gamma correction on conventional R, G, and B image information.

제3도는 종래의 R,G,B형태의 영상정보에 대하여 비트 변환하는 영상처리회로를 도시한 도면.3 is a diagram showing an image processing circuit which performs bit conversion on conventional R, G, and B type image information.

제4도는 본 고안에 따른 영상처리회로의 구성도.4 is a block diagram of an image processing circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40,95,120 : 가산부 45,50,70,100,150 : 선택부40,95,120: Adder 45,50,70,100,150: Selector

60,85,90,110,130,140 : 전달부 80 : 메모리부60,85,90,110,130,140: transfer unit 80: memory unit

본 고안은 영상처리회로에 관한 것으로, 특히 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환함과 동시에 R,G,B형태의 영상정보에 대하여 감마코렉션(Gamma Correction)을 하며 R,G,B형태의 영상정보에 대하여 비트 변환을 하도록한 영상처리회로에 관한 것이다.The present invention relates to an image processing circuit, and in particular, converts Y, U, V type image information into R, G, B type image information, and at the same time gamma correction (R) for G, B type image information. The present invention relates to an image processing circuit for performing bit conversion on R, G, and B type image information.

일반적으로 영상정보를 처리하는 경우 Y,U,V형태의 영상정보를 R,G,B형태로 변환하거나 R,G,B형태의 영상정보에 대하여 감마 코렉션(영상정보의 오차를 보정하기 위한 것)을 수행하고, 또한 R,G,B형태의 영상정보에 대하여 비트 변환을 해야하는 경우가 발생한다.In general, when processing image information, it is necessary to convert Y, U, V type image information into R, G, B type, or gamma correction for R, G, B type image information. And bit conversion of R, G, and B image information occurs.

Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는 경우에는 다음의 (식·1)과 같은 형태로 변환한다.When converting the Y, U, V type video information into R, G, B type video information, it converts it into the following formula (1).

R=Y+VR = Y + V

G=a·Y+b·R+c·B (식·1)G = a, Y + b, R + c, B (Equation 1)

B=Y+UB = Y + U

(여기서, a,b,c는 상수)(Where a, b, c are constants)

종래에는 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는 경우 제1도에 도시된 바와 같이 가산기(1~3)와 승산기(4~6)로 이루어진 영상처리회로를 사용하였다. 가산기(1)를 이용하여 Y 및 U영상정보를 합산함으로써 B영상정보를 출력하고, 가산기(2)를 이용하여 Y 및 V영상정보를 합산함으로써 R영상정보를 출력한다. 또한, 승산기(4)를 이용하여 B영상정보에 c를 곱합으로써 영상정보 c·B를 출력하고, 승산기(5)를 이용하여 R영상정보에 b를 곱함으로써 b·R를 출력하고, 승산기(6)를 이용하여 Y영상정보에 a를 곱함으로써 영상정보 a·Y를 만들고, 영상정보 c·B, b·R 및 a·Y를 가산기(3)에 의해 합산함으로써 G영상정보를 출력한다.Conventionally, in the case of converting Y, U, V type image information into R, G, B type image information, as shown in FIG. 1, image processing comprising adders 1 to 3 and multipliers 4 to 6 is shown. Circuit was used. The B image information is output by summing the Y and U image information using the adder 1, and the R image information is output by summing the Y and V image information using the adder 2. The multiplier 4 is used to multiply the B video information by c to output the video information c · B, and the multiplier 5 is used to multiply the R video information by b to output b · R. 6) is used to multiply Y image information by a to make image information a · Y, and add the image information c · B, b · R and a · Y by the adder 3 to output G image information.

종래에는 R,G,B형태의 영상정보에 대하여 감마 코렉션하는 경우 제2도에 도시된 바와 같이 메모리(10~12)를 구비하는 영상처리회로를 사용하였다. 메모리(10~12)의 각각에는 R,G,B형태의 영상정보에 대한 감마 코렉션 정보가 저장되며, 인가되는 R,G,B영상정보에 대응되는 어드레스에 저장되어 있는 감마 코렉션 정보를 출력함으로써 R,G,B영상정보에 대한 오차를 보정한다.Conventionally, when gamma correction is performed on R, G, and B image information, an image processing circuit having memories 10 to 12 is used as shown in FIG. In each of the memories 10 to 12, gamma correction information for R, G, and B image information is stored, and gamma correction information stored at an address corresponding to the applied R, G, and B image information is stored. The output corrects errors in the R, G, and B image information.

또한, 종래에는 R,G,B형태의 영상정보에 대하여 비트 변환을 하는 경우 제3도에 도시된 바와 같이 메모리(15)를 구비하는 영상처리회로를 사용하였다. 예를들어, 8비트의 R,G,B영상정보를 18비트 또는 24비트의 R,G,B영상정보로 변환하는 경우 메모리(15)에 256워드(word)의 R,G,B영상정보를 저장하고, 인가되는 8비트의 R,G,B영상정보에 대응되는 어드레스에 저장되어 있는 18비트 또는 24비트의 R,G,B영상정보를 출력함으로써 R,G,B영상정보에 대한 비트 변환을 수행한다.In addition, when bit conversion is performed on R, G, and B image information, an image processing circuit having a memory 15 is used as shown in FIG. For example, when converting 8-bit R, G, B image information into 18-bit or 24-bit R, G, B image information, 256 words of R, G, B image information are stored in the memory 15. And store the 18-bit or 24-bit R, G, and B image information stored at an address corresponding to 8-bit R, G, and B image information to be applied. Perform the conversion.

이상 설명한 바와 같이 제1도의 영상처리회로는 다수의 승산기(4~6)를 구비해야 하므로 회로구성이 매우 복잡하여 회로 제작시 원가가 상승되는 문제점이 있으며 영상정보를 실시간 처리하는 데 있어서도 매우 어려운 문제점이 있다. 또한 영상사시템을 구현하는 경우 제1도 내지 제3도의 영상처리회로를 개별적으로 구현해야 하기 때문에 각 회로를 개별적으로 설계/제작해야 되어 생산성 및 경제성이 저하되는 문제점이 있다.As described above, since the image processing circuit of FIG. 1 must include a plurality of multipliers 4 to 6, the circuit configuration is very complicated, resulting in a high cost in circuit fabrication and a very difficult problem in real time processing of image information. There is this. In addition, when implementing the image system, since the image processing circuits of FIGS. 1 to 3 must be implemented separately, each circuit must be individually designed / manufactured, which leads to a problem in that productivity and economic efficiency are deteriorated.

본 고안은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는데 있어 회로구현을 용이하게 함과 동시에 실시간 처리가능하게 하며, 한 개의 회로내에서 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환함과 동시에 R,G,B형태의 영상정보에 대하여 감마 코렉션을 하고 R,G,B형태의 영상정보에 대하여 비트 변환함으로써 생산성 및 경제성을 향상시키도록 한 영상처리회로를 제공하는데 목적이 있다.The present invention has been devised to solve the above problems, and facilitates the circuit implementation and real-time processing in converting Y, U, V type image information into R, G, B type image information. In one circuit, it converts Y, U, V type image information into R, G, B type image information and performs gamma correction on R, G, B type image information. An object of the present invention is to provide an image processing circuit which improves productivity and economy by bit converting G and B type image information.

이하 첨부된 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 고안에 따른 영상처리회로는 제4도에 도시된 바와 같이 가산부(40,95,120), 선택부(45,50,70,100,150), 전달부(60,85,90,110,130,140) 및 메모리부(80)를 구비하여 이루어진다. 가산부(40)는 가산기(41,42)로 이루어지고 Y,U,V형태의 영상정보를 가산하여 B,R형태의 영상정보를 만든다. 가산기(41)는 입력단(A)에 공급된 Y영상정보와 입력단(B)에 공급된 U영상정보를 합산하여 출력단(S)을 통해 B영상정보를 출력하며, 가산기(42)는 입력단(A)에 공급된 Y영상정보와 입력단(B)에 공급된 V영상정보를 합산하여 출력단(S)을 통해 R영상정보를 출력한다. 선택부(45)는 멀태플렉서(43,44)로 이루어지고 인가되는 R,G,B영상정보 중에서 소정 영상정보를 선택하여 출력한다. 멀티플렉서(43)는 입력단(A,B)의 각각에 공급된 R,G,영상정보 중에서 제어신호(BYP)에 따라 하나를 선택하여 출력단(Y)을 통해 출력하며, 멀티플렉서(44)는 입력 단(A,B)의 각각에 공급된 R,B영상정보 중에서 제어신호(BYP)에 따라 하나를 선택하여 출력단(Y)을 통해 출력한다. 선택부(50)는 멀티플렉서(51,52)로 이루어지고 가산부(40)로 부터의 영상정보와 선택부(45)로 부터의 영상정보 중에서 소정의 영상정보를 선택하여 출력한다. 멀티플렉서(51)는 가산기(41)로부터 입력단(A)에 공급된 영상정보와 멀티플렉서(43)로부터 입력단(B)에 공급된 영상정보 중에서 제어신호(YUVZ)에 따라 하나를 선택하여 출력단(Y)을 통해 출력하며, 멀티플렉서(52)는 가산기(42)로부터 입력단(A)에 공급된 영상정보와 멀티플렉서(44)로부터 입력단(B)에 공급된 영상정보 중에서 제어신호(YUVZ)에 따라 하나를 선택하게 출력단(Y)을 통해 출력한다. 전달부(60)는 다수의 플립플롭(61~65)을 구비하여 이루어지고 클리어 신호(CLE)와 클럭(PCLK)에 따라 동작하며, 선택부(50)로부터 공급된 영상정보를 선택부(70) 측으로 전달하고 외부로부터 직접 공급된 영상정보를 선택부(70)측으로 전달하고 가산부(40)로부터 공급된 영상정보를 전달부(90)측으로 전달한다. 플립플롭(61)은 가산기(41)로부터 공급된 영상정보를 전달부(90) 측으로 전달하고, 플립플롭(65)는 가산기(42)로 부터공급된 영상정보를 전달부(90) 측으로 전달하고, 플립플롭(62)은 외부로부터 직접 공급된 영상정보를 선택부(70) 측으로 전달하고, 플립플롭(63)은 멀티플레서(51)로부터 공급된 영상정보를 선택부(70) 측으로 전달하며, 플립플롭(64)은 멀티플렉서(52)로부터 공급된 영상정보를 선택부(70) 측으로 전달한다. 선택부(70)는 다수의 멀티플레서(71~73)를 구비하여 이루어지며, 외부로부터 공급되는 어드레스(ADDR)와 전달부(60)로부터 공급된 영상정보 중에서 하나를 선택하여 메모리부(80)측으로 출력한다. 멀티플렉서(71)는 외부로부터 공급된 어드레스(ADDR)와 플립플롭(62)으로부터 공급된 영상정보 중에서 제어신호(MUXZ)에 따라 하나를 선택하여 메모리부(80) 측으로 출력하고, 멀티플렉서(72)는 외부로부터 공급된 어드레스(ADDR)와 플립플롭(63)으로부터 공급된 영상정보 중에서 제어신호(MUXZ)에 따라 하나를 선택하여 메모리부(80) 측으로 출력하며, 멀티플렉서(73)는 외부로부터 공급된 어드레스(ADDR)와 플립플롭(64)으로부터 공급된 영상정보중에서 제어신호(MUXZ)에 따라 하나를 선택하여 메모리부(80)측으로 출력한다. 메모리부(80)는 다수의 SRAM(81~83)을 구비하여 이루어지고, Y,U,V영상정보를 R,G,B영상정보를 변환하는 경우 전달부(85)를 통해 공급된 승산정보(a·Y, c·B, b·R)를 선택부(70)로부터 공급된 어드레스에 따라 저장하였다가 선택부(70)로부터 공급된 영상정보에 따라 승산정보를 출력하고 R,G,B영상정보에 대하여 감마 코렉션하는 경우 전달부(85)를 통해 공급된 감마 코렉션 정보를 선택부(70)로부터 공급된 어드레스에 따라 저정하였다가 선택부(70)로부터 공급된 영상정보에 따라 감마 코렉션 정보를 출력하며, R,G,B영상정보를 비트변환하는 경우 전달부(85)를 통해 공급된 비트변환정보를 선택부(70)로부터 공급된 어드레스에 따라 저장하였다가 선택부(70)로부터 공급된 영상정보에 따라 비트변환된 R,G,B영상정보를 출력한다. SRAM(81)은 전달부(85)를 통해 포트(D)에 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환정보를 멀티플렉서(71)로부터 포트(A)에 공급된 어드레스에 따라 저장하였다가 멀티플렉서(71)로부터 포트(A)에 공급된 영상정보를 어드레스로부터 받아들어 해당 어드레스에 저장된 승산정보, 감마 코렉션 정보 또는 비트 변환 정보를 포트(D)를 통해 출력하고, SRAM(82)은 전달부(85)를 통해 포트(D)에 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환 정보를 멀티플렉서(72)로부터 포트(A)에 공급된 어드레스에 따라 저장하였다가 멀티플렉서(72)로부터 포드(A)에 공급된 영상정보를 어드레스로서 받아들여 해당 어드레스에 저장된 승산정보, 감마 코렉션 정보 또는 비트 변환정보를 포트(D)를 통해 출력하며, SRAM(83)은 전달부(85)를 통해 포트(D)에 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환 정보를 멀티플렉서(73)로부터 포트(A)에 공급된 어드레스에 따라 저장하였다가 멀티플렉서(73)로부터 공급된 영상정보를 어드레스로서 받아들여 해당 어드레스에 저장된 승산정보, 감마 코렉션정보 또는 비트 변환정보를 포트(D)를 통해 출력한다. 전달부(85)는 다수의 버퍼(86~88)를 구비하여 이루어지고, 메모리부(80)에 저장하기 위한 승산정보, 감마 코렉션 정보 또는 비트 변환정보를 메모리(80) 측에 전달한다. 버퍼(86)는 외부로부터 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환정보를 제어신호(MUXZ)에 따라 SRAM(81)의 포트(D)측에 전달하고, 버퍼(87)는 외부로부터 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환정보를 제어신호(MUXZ)에 따라 SRAM (82)의 포트(D)측에 전달하며, 버퍼(88)는 외부로부터 공급된 승산정보, 감마 코렉션 정보 또는 비트 변환 정보를 제어신호(MUXZ)에 따라 SRAM(83)의 포트(D)측에 전달한다. 전달부(90)는 다수의 플립플롭(91,92)을 구비하여 이루어지고 전달부(60)로부터 공급된 영상정보를 선택부(100) 측으로 전달한다. 플립플롭(91)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 플립플롭(61)으로부터 공급된 영상정보를 선택부(100)측으로 전달하고, 플립플롭(92)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 플립플롭(65)으로부터 공급된 영상정보를 선택부(100)측으로 전달한다. 선택부(100)는 다수의 멀티플렉서(98,99)를 구비하여 이루어지며, 전달부(90)로 부터의 영상정보와 메모리부(80)로 부터의 영상정보중에서 하나를 선택하여 전달부(140)측으로 출력한다. 멀티플렉서(98)는 SRAM(83)과 플립플롭(91)으로부터 공급된 영상정보 중에서 제어신호(YUVZ)에 따라 하나를 선택하여 전달부(140)측으로 출력하며, 멀티플렉서(99)는 SRAM(81)과 플립플롭(92)로부터 공급된 영상정보중에서 제어신호(YUVZ)에 따라 하나를 선택하여 전달부(140)측으로 출력한다. 전달부(140)는 다수의 플립플롭(141,142)을 구비하여 이루어지며, 선택부(100)로부터 공급된 영상정보를 외부의 회로측으로 전달한다. 플립플롭(141)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 멀티플렉서(98)로 부터 공급된 영상정보를 외부회로 측으로 전달하며 플립플롭(142)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 멀티플렉서(99)로부터 공급된 영상정보를 외부회로 측으로 전달한다. 전달부(110)는 플립플롭(111)을 구비하여 이루어지고, 플립플롭(111)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 메모리부(80)의 SRAM(82)로부터 공급된 영상정보를 가산부(120)와 선택부(150)측으로 전달한다. 가산부(95)는 가산기(96)를 구비하여 이루어지며, 가산기(96)는 SRAM(81)과 SRAM(83)으로 공급된 영상정보를 합산하여 전달부(130) 측으로 출력한다. 전달부(130)는 플립플롭(131)을 구비하여 이루어지며, 플립플롭(131)은 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하여 가산기(96)로부터 공급된 영상정보를 가산부(120) 측에 전달한다. 가산부(120)는 가산기(121)를 구비하여 이루어지며, 가산기(121)는 플립플롭(111)과 플립플롭(131)으로부터 공급된 영상정보를 합산하여 선택부(150)측으로 출력한다. 선택부(150)는 멀티플렉서(151)를 구비하여 이루어지며, 멀티플렉서(151)는 플립플롭(111)과 가산기(121)로부터 공급된 영상정보 중에서 제어신회(YUVZ)에 따라 하나를 선택하여 외부회로 측으로 출력한다.In the image processing circuit according to the present invention, as shown in FIG. 4, the adder 40, 95, 120, the selector 45, 50, 70, 100, 150, the transfer unit 60, 85, 90, 110, 130, 140, and the memory unit 80 are provided. It is made. The adder 40 includes adders 41 and 42 and adds Y, U and V image information to form B and R image information. The adder 41 adds the Y image information supplied to the input terminal A and the U image information supplied to the input terminal B, and outputs the B image information through the output terminal S. The adder 42 receives the input terminal A. ) And the V image information supplied to the input terminal (B) and the R image information is output through the output terminal (S). The selector 45 is composed of the multiplexers 43 and 44 and selects and outputs predetermined image information from the R, G, and B image information applied. The multiplexer 43 selects one of the R, G, and image information supplied to each of the input terminals A and B according to the control signal BYP and outputs it through the output terminal Y. The multiplexer 44 inputs the input terminal. One of the R and B image information supplied to each of A and B is selected according to the control signal BYP, and output through the output terminal Y. FIG. The selector 50 is composed of multiplexers 51 and 52 and selects and outputs predetermined image information from the image information from the adder 40 and the image information from the selector 45. The multiplexer 51 selects one of the image information supplied from the adder 41 to the input terminal A and the image information supplied from the multiplexer 43 to the input terminal B in accordance with the control signal YUVZ to output the output terminal Y. The multiplexer 52 selects one of the image information supplied from the adder 42 to the input terminal A and the image information supplied from the multiplexer 44 to the input terminal B according to the control signal YUVZ. Output through the output terminal (Y). The transfer unit 60 includes a plurality of flip-flops 61 to 65 and operates according to the clear signal CLE and the clock PCLK, and selects the image information supplied from the selector 50. And the image information supplied directly from the outside to the selection unit 70 and the image information supplied from the adder 40 to the delivery unit 90. The flip-flop 61 transfers the image information supplied from the adder 41 to the delivery unit 90, and the flip-flop 65 transfers the image information supplied from the adder 42 to the delivery unit 90. The flip-flop 62 transfers the image information directly supplied from the outside to the selection unit 70, the flip-flop 63 transfers the image information supplied from the multiplexer 51 to the selection unit 70, The flip-flop 64 transfers the image information supplied from the multiplexer 52 to the selector 70. The selector 70 includes a plurality of multiplexers 71 to 73. The selector 70 selects one of an address ADDR supplied from the outside and image information supplied from the transfer unit 60, and the memory unit 80. To the side. The multiplexer 71 selects one from among the address ADDR supplied from the outside and the image information supplied from the flip-flop 62 according to the control signal MUXZ, and outputs it to the memory unit 80, and the multiplexer 72 outputs the multiplexer 72. From the address ADDR supplied from the outside and the image information supplied from the flip-flop 63, one is selected according to the control signal MUXZ and outputted to the memory unit 80, and the multiplexer 73 is an address supplied from the outside. One of the image information supplied from the ADDR and the flip-flop 64 is selected according to the control signal MUXZ and outputted to the memory unit 80. The memory unit 80 includes a plurality of SRAMs 81 to 83, and multiplication information supplied through the transfer unit 85 when Y, U, and V image information are converted into R, G, and B image information. (a, Y, c, B, b, R) are stored according to the address supplied from the selector 70, and the multiplication information is output according to the video information supplied from the selector 70, and R, G, B When gamma correction is performed on the image information, the gamma correction information supplied through the transfer unit 85 is stored according to the address supplied from the selector 70, and then gamma according to the image information supplied from the selector 70. Outputs the selection information, and when bit-converting the R, G, and B image information, the bit conversion information supplied through the transfer unit 85 is stored according to the address supplied from the selection unit 70, and then the selection unit 70 is stored. R, G, B image information is converted according to the image information supplied from the). The SRAM 81 stores the multiplication information, gamma correction information, or bit conversion information supplied to the port D through the transfer unit 85 according to the address supplied to the port A from the multiplexer 71 and then multiplexer. The image information supplied from the 71 to the port A is received from the address, and the multiplication information, gamma correction information, or bit conversion information stored at the address is output through the port D, and the SRAM 82 transfer unit. Multiplication information, gamma correction information, or bit conversion information supplied to the port D through the 85 is stored according to the address supplied to the port A from the multiplexer 72, and then the pod A from the multiplexer 72 is stored. ) Receives image information supplied as an address and outputs multiplication information, gamma correction information, or bit conversion information stored in the address through the port D, and the SRAM 83 transmits the port (through the transfer unit 85). Multiplication information, gamma supplied to D) The selection information or bit conversion information is stored in accordance with the address supplied from the multiplexer 73 to the port A, and the image information supplied from the multiplexer 73 is received as an address, and the multiplication information and gamma correction information stored in the address are stored. Alternatively, the bit conversion information is output through the port D. The transfer unit 85 includes a plurality of buffers 86 to 88, and transfers multiplication information, gamma selection information, or bit conversion information for storage in the memory unit 80 to the memory 80. The buffer 86 transfers the multiplication information, gamma correction information or bit conversion information supplied from the outside to the port D side of the SRAM 81 according to the control signal MUXZ, and the buffer 87 is supplied from the outside. Multiplication information, gamma correction information, or bit conversion information is transmitted to the port D side of the SRAM 82 according to the control signal MUXZ, and the buffer 88 receives the multiplication information and gamma correction information supplied from the outside. Alternatively, the bit conversion information is transmitted to the port D side of the SRAM 83 in accordance with the control signal MUXZ. The transfer unit 90 includes a plurality of flip-flops 91 and 92 and transfers the image information supplied from the transfer unit 60 to the selection unit 100. The flip-flop 91 operates according to the clock PCLK and the clear signal CLE to transfer the image information supplied from the flip-flop 61 to the selector 100, and the flip-flop 92 supplies the clock PCLK. And according to the clear signal CLE, the image information supplied from the flip-flop 65 is transferred to the selection unit 100. The selector 100 includes a plurality of multiplexers 98 and 99. The selector 100 selects one of the image information from the transfer unit 90 and the image information from the memory unit 80. To the () side. The multiplexer 98 selects one of the image information supplied from the SRAM 83 and the flip-flop 91 according to the control signal YUVZ, and outputs it to the transfer unit 140. The multiplexer 99 is an SRAM 81. And one of the image information supplied from the flip-flop 92 in accordance with the control signal (YUVZ) is output to the transmission unit 140. The transfer unit 140 includes a plurality of flip-flops 141 and 142, and transfers the image information supplied from the selector 100 to an external circuit side. The flip-flop 141 operates according to the clock PCLK and the clear signal CLE to transfer the image information supplied from the multiplexer 98 to the external circuit. The flip-flop 142 transmits the clock PCLK and the clear signal. CLE) to transfer the image information supplied from the multiplexer 99 to the external circuit. The transfer unit 110 includes a flip-flop 111, and the flip-flop 111 operates according to the clock PCLK and the clear signal CLE to be supplied from the SRAM 82 of the memory unit 80. The image information is transferred to the adder 120 and the selector 150. The adder 95 includes an adder 96, which adds the image information supplied to the SRAM 81 and the SRAM 83 and outputs the summed image information to the transfer unit 130. The transfer unit 130 includes a flip-flop 131, and the flip-flop 131 operates according to a clock PCLK and a clear signal CLE to add image information supplied from the adder 96. 120) to the side. The adder 120 includes an adder 121, and the adder 121 adds the image information supplied from the flip-flop 111 and the flip-flop 131 and outputs the image information to the selector 150. The selecting unit 150 includes a multiplexer 151, and the multiplexer 151 selects one of the image information supplied from the flip-flop 111 and the adder 121 according to a control signal (YUVZ) to select an external circuit. To the side.

Y,U,V영상정보를 R,G,B영상정보로 변환하는 경우의 동작과정을 설명한다. 먼저, 제어신호(MUXZ)를 로우레벨로 인가한 상태에서, 어드레스(ADDR)를 순차적으로 증가시켜 멀티플렉서(71~73)를 통해 SRAM(81~83)의 포드(A)에 입력하면서 승산정보 a·Y, b·R, c·B를 버퍼(86~88)을 통해 SRAM(81~83)의 포트(D)에 입력시켜 승산정보를 SRAM(81~83)에 저장한다. 이때, SRAM(81)에는 승산정보 a·Y가 저정되며, SRAM(82)에는 승산정보 c·B가 저장되며, SRAM(83)에는 승산정보 b·R가 저장된다. 이와같이 메모리부(80)에 승산정보를 저장한후 제어신호(YUVZ)를 로우레벨로, 제어신호(MUXZ)를 하이레벨로, 제어신호(BYP)를 로우레벨로 인가한 상태에서 외부회로로부터 Y,U,V영상정보가 인가되면 가산기(41)는 Y영상정보와 U영상정보를 합산하여 만들어진 B영상정보(식·1 참조)를 멀티플렉서(51)와 플립폴롭(61) 측으로 출력하며 가산기(42)는 Y영상정보와 V영상정보를 합산하여 만들어진 R영상정보(식·1 참조)를 멀티플렉서(52)와 플립플롭(65) 측으로 출력한다. 멀티플렉서(51)는 가산기(41)로부터 공급된 B영상정보를 플립플롭(63)측에 출력하고, 멀티플렉서(52)는 가산기(42)로부터 공급된 R영상정보를 플립플롭(64) 측에 출력하며, 외부로부터 직접 입력된 Y영상정보는 플립플롭(62)에 입력된다. 이때, 플립플롭(61)은 가산기(41)로부터 공급된 B영상정보를 플립플롭(91) 측으로 전달하고, 플립플롭(65)은 가산기(42)로부터 공급된 R영상정보를 플립플롭(92) 측으로 전달하고, 플립플롭(62)은 외부로부터 공급된 Y영상정보를 멀티플렉서(71) 측으로 전달하고, 플립플롭(63)은 멀티플렉서(51)로부터 공급된 B영상정보를 멀티플렉서(72) 측으로 전달하며, 플립플롭(64)은 멀티플렉서(52)로부터 공급된 R영상정보를 멀티플렉서(73) 측으로 전달한다. 멀티플렉서(71)는 플립플롭(62)으로 부터의 Y영상정보를 SRAM(81)의 포트(A)에 출력하고, 멀티플렉서(72)는 플립플롭(63)으로 부터의 B영상정보를 SRAM (82) 의 포트(A)에 출력하고, 멀티플렉서(73)는 플립플롭(64)으로 부터의 R영상정보를 SRAM(83)의 포도(A)에 인가된 Y영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 승산정보 a·Y를 가산기(96) 측으로 출력하고, SRAM(82)은 멀티플렉서(72)로부터 포트(A)에 인가된 B영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 승산정보 c·B를 플립플롭(111) 측으로 출력하며, SRAM(83)은 멀티플렉서(73)로부터 포트(A)에 인가된 R영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 승산정보 b·R를 가산기(96)측으로 출력한다. 플립플롭(111)은 SRAM(82)으로 부터의 승산정보 c·B를 가산기(121) 측으로 출력하며, 가산기(96)는 SRAM(81)으로 부터의 승산정보 a·Y와 SRAM(83)으로 부터의 승산정보 b·R를 합산하여 플립플롭(131)을 통해 가산기(121) 측으로 출력한다. 가산기(121)는 플립플롭(111)을 통해 공급된 승산정보 c·B와 플립플롭(131)을 통해 공급된 승산정보 a·Y+b·R를 합산하여 만들어진 G영상정보(a·Y+b·R+c·B 식·1 참조)를 멀티플렉서(151) 측으로 출력한다. 멀티플렉서(151)는 가산기(121)로부터 공급된 G영상정보를 외부로 출력한다. 한편, 플립플롭(91)은 플립플롭(61)로 부터의 B영상정보를 멀티플렉서(98)와 플립플롭(141)을 통해 외부로 출력하며, 플립플롭(92)은 플립플롭(65)로 부터의 R영상정보를 멀티플렉서(99)와 플립플롭(142)을 통한 외부로 출력한다. 이상 설명한 바와 같은 과정을 통해 Y,U,V영상정보를 R,G,B영상정보로 변환하여 출력하게 된다.An operation process in the case of converting Y, U, and V image information into R, G, and B image information will be described. First, in a state where the control signal MUXZ is applied at a low level, the address ADDR is sequentially increased and input to the pods A of the SRAMs 81 to 83 through the multiplexers 71 to 73 to multiply information a. Y, b-R, c-B are input to the ports D of the SRAMs 81-83 through the buffers 86-88, and the multiplication information is stored in the SRAMs 81-83. In this case, the multiplication information a · Y is stored in the SRAM 81, the multiplication information c · B is stored in the SRAM 82, and the multiplication information b · R is stored in the SRAM 83. In this manner, after storing the multiplication information in the memory unit 80, the Y, Y, and Z control signals are applied from the external circuit in a state in which the control signal YUVZ is low level, the control signal MUXZ is high level, and the control signal BYP is low level. When the U and V image information is applied, the adder 41 outputs the B image information (see Equation 1) generated by summing the Y image information and the U image information to the multiplexer 51 and the flip-flop 61, and adder 42 ) Outputs to the multiplexer 52 and the flip-flop 65 the R image information (see Equation 1) generated by summing the Y image information and the V image information. The multiplexer 51 outputs the B image information supplied from the adder 41 to the flip-flop 63 side, and the multiplexer 52 outputs the R image information supplied from the adder 42 to the flip-flop 64 side. The Y image information directly input from the outside is input to the flip-flop 62. At this time, the flip-flop 61 transfers the B-image information supplied from the adder 41 to the flip-flop 91, and the flip-flop 65 transfers the R-image information supplied from the adder 42 to the flip-flop 92. Side, the flip-flop 62 transfers Y image information supplied from the outside to the multiplexer 71 side, and the flip-flop 63 transfers the B image information supplied from the multiplexer 51 to the multiplexer 72 side. The flip-flop 64 transfers the R image information supplied from the multiplexer 52 to the multiplexer 73 side. The multiplexer 71 outputs the Y image information from the flip-flop 62 to the port A of the SRAM 81, and the multiplexer 72 outputs the B image information from the flip-flop 63 to the SRAM (82). The multiplexer 73 receives the R image information from the flip-flop 64 as Y address information applied to the grape A of the SRAM 83 as an address, and outputs the R image information from the flip-flop 64 to the corresponding address. The stored multiplication information a · Y is outputted to the adder 96 side, and the SRAM 82 receives B image information applied to the port A from the multiplexer 72 as an address and stores the multiplication information c · B stored at the address. The SRAM 83 receives the R image information applied to the port A from the multiplexer 73 as an address and outputs the multiplication information b · R stored at the address to the adder 96 side. do. The flip-flop 111 outputs the multiplication information c · B from the SRAM 82 to the adder 121 side, and the adder 96 sends the multiplication information a · Y from the SRAM 81 to the SRAM 83. The multiplication information b · R from the sum is output to the adder 121 through the flip-flop 131. The adder 121 adds the multiplication information c · B supplied through the flip-flop 111 and the multiplication information a · Y + b · R supplied through the flip-flop 131 to G image information (a · Y +). b · R + c · B equation · 1) is output to the multiplexer 151 side. The multiplexer 151 outputs the G image information supplied from the adder 121 to the outside. On the other hand, the flip-flop 91 outputs the B image information from the flip-flop 61 to the outside through the multiplexer 98 and the flip-flop 141, the flip-flop 92 from the flip-flop 65 The R video information of the output is output to the outside through the multiplexer 99 and the flip-flop 142. Through the process described above, the Y, U, V image information is converted into R, G, B image information and output.

R,G,B영상정보에 대하여 감마 코렉션하는 경우의 동작 과정을 설명한다. 먼저, 제어신호(MUXZ)를 로우레벨로 인가한 상태에서, 어드레스(ADDR)를 순차적으로 증가시켜 멀티플렉서(71~73)를 통해 SRAM(81~ 83)의 포트(A)에 입력하면서 감마 코렉션 정보를 버퍼(86~88)을 통해 SRAM(81~83)의 포트(D)에 입력시켜 감마 코렉션 정보를 SRAM(81~83)에 저장한다. 이때, SRAM(81)에는 R영상정보에 대한 감마 코렉션 정보가 저장되고 SRAM(82)에는 g영상정보에 대한 감마 코렉션 정보가 저장되며, SRAM(83)에는 B영상정보에 대한 감마 코렉션 정보가 저장된다. 이와같이 메모리부(80)에 감마 코렉션 정보를 저장한 후 제어신호(YUVZ)를 하이레벨로, 제어신호(BYP)를 하이레벨로, 제어신호(MUXZ)를 하이레벨로 인가한 상태에서, 외부회로로부터 R,G,B 영상정보가 인가되면 R영상정보는 직접 플립플롭(62)에 입각되고 G영상정보는 멀티플렉서(43)에 입력되며, B영상정보는 멀티플렉서(44)에 입력된다. 멀티플렉서(43)는 입력된 G영상정보를 멀티플렉서(51) 측으로 출력하며, 멀티플렉서(44)는 입력된 B영상정보를 멀티플렉서(52) 측으로 출력한다. 그리고, 멀티플렉서(51)는 멀티플렉서(43)로 부터의 G영상정보를 플립플롭(63) 측으로 출력하고, 멀티플렉서(52)는 멀티플렉서(44)로 부터의 B영상정보를 플립플롭(64)측으로 출력한다. 이때, 플립플롭(62)은 외부로부터 입력된 R영상정보를 멀티플렉서(71) 측으로 전달하고, 플립플롭(63)은 멀티플렉서(51)로 부터의 G영상정보를 멀티플렉서(72) 측으로 전달하며, 플립플롭(64)는 멀티플렉서(52)로 부터의 B영상정보를 멀티플렉서(73) 측으로 전달한다. 멀티플렉서(71)는 공급받은 R영상정보를 SRAM(81)의 포트(A) 측으로 출력하고, 멀티플렉서(72)는 공급받은 G영상정보를 SRAM(82)의 포트(A) 측으로 출력하며, 멀티플렉서(73)는 공급받은 B영상정보를 SRAM(83)의 포트(A) 측으로 출력한다. SRAM(81)은 멀티플렉서(71)로부터 포트(A)에 인가된 R영상정보를 어드레스로 받아들여 해당 어드레스의 저장된 감마 코렉션 정보를 출력함으로써 R영상정보를 감마 코렉션하고, SRAM(82)은 멀티플렉서(72)로부터 포트(A)애 인가된 G영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 감마 코렉션 정보를 출력함으로써 G영상정보를 감마 코렉션하며, SRAM(82)은 멀티플렉서(73)로부터 포트(A)에 인가된 B영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 감마 코렉션 정보를 출력함으로써 B영상정보를 감마 코렉션 한다. 그후, 멀티플렉서(99)는 SRAM(81)으로부터 인가되는 감마 코렉션된 R영상정보를 플립플롭(142)을 통해 외부로 출력하고, 멀티플렉서(98)는 SRAM(83)으로부터 인가되는 감마 코렉션된 B영상정보를 플립플롭(141)을 통해 외부로 출력하며, 플립플롭(111)은 SRAM(82)으로부터 인가되는 감마 코렉션된 G영상정보를 멀티플렉서(151)를 통해 외부로 출력한다.An operation process when gamma correction is performed on R, G, and B image information will be described. First, in the state where the control signal MUXZ is applied at a low level, the address ADDR is sequentially increased and input to the port A of the SRAMs 81 to 83 through the multiplexers 71 to 73, thereby gamma correction. Information is inputted to the ports D of the SRAMs 81 to 83 through the buffers 86 to 88 to store gamma correction information in the SRAMs 81 to 83. At this time, the gamma correction information for the R picture information is stored in the SRAM 81, the gamma correction information for the g picture information is stored in the SRAM 82, and the gamma correction for the B picture information in the SRAM 83. The information is stored. In this manner, after the gamma correction information is stored in the memory unit 80, the control signal YUVZ is set to the high level, the control signal BYP is set to the high level, and the control signal MUXZ is set to the high level. When R, G, and B image information is applied from the circuit, the R image information is directly input to the flip-flop 62, the G image information is input to the multiplexer 43, and the B image information is input to the multiplexer 44. The multiplexer 43 outputs the input G image information to the multiplexer 51 side, and the multiplexer 44 outputs the input B image information to the multiplexer 52 side. The multiplexer 51 outputs the G image information from the multiplexer 43 to the flip-flop 63, and the multiplexer 52 outputs the B image information from the multiplexer 44 to the flip-flop 64. do. At this time, the flip-flop 62 transfers the R image information input from the outside to the multiplexer 71 side, and the flip-flop 63 transfers the G image information from the multiplexer 51 to the multiplexer 72 side. The flop 64 transfers the B image information from the multiplexer 52 to the multiplexer 73 side. The multiplexer 71 outputs the supplied R image information to the port A side of the SRAM 81, and the multiplexer 72 outputs the supplied G image information to the port A side of the SRAM 82, and the multiplexer ( 73 outputs the supplied B-image information to the port A side of the SRAM 83. The SRAM 81 receives the R image information applied to the port A from the multiplexer 71 as an address and outputs the stored gamma correction information of the corresponding address, thereby gamma correcting the R image information. The G image information is gamma-corrected by receiving the G image information applied to the port A from the multiplexer 72 as an address and outputting the gamma correction information stored at the address, and the SRAM 82 receives the multiplexer 73 from the multiplexer 73. The B image information is gamma-corrected by receiving the B image information applied to the port A as an address and outputting the gamma correction information stored at the address. Thereafter, the multiplexer 99 outputs gamma-corrected R image information applied from the SRAM 81 to the outside through the flip-flop 142, and the multiplexer 98 is gamma-corrected applied from the SRAM 83. The B image information is output to the outside through the flip-flop 141, and the flip-flop 111 outputs the gamma-corrected G image information applied from the SRAM 82 to the outside through the multiplexer 151.

R,G,B영상정보를 비트변환하는 경우의 동작과정을 설명한다. 먼저, 제어신호(MUXZ)를 로우레벨로 인가한 상태에서, 어드레스(ADDR)를 순차적으로 증가시켜 멀티플렉서(71~73)를 통해 SRAM(83)의 포트(A)에 입력하면서 비트변환정보를 버퍼(86~88)를 통해 SRAM(81~83)의 포트(D)에 입력시켜 비트변환정보를 SRAM (81~83)에 저장한다. 이때, SRAM(81)에는 R영상정보에 대한 비트변환정보가 저장되고, SRAM (82)에는 G영상정보에 대한 비트변환정보가 저장되며, SRAM(83)에는 B영상정보에 대한 비트변환정보가 저장된다. 이와 같이 메모리부(80)에 비트변환정보를 저장한 후 제어신호(YUVZ)를 하이레벨로, 제어신호(BYP)를 로우레벨로, 제어신호(MUXZ)를 하이레벨로 인가한 상태에서, 외부회로로부터 8비트의 R,G,B영상정보가 공급되는 8비트의 R,G,B영상정보는 플립플롭(62)의 포트(D)에 입력됨과 동시에 멀티플렉서(43,44)의 포트(A)에 입력된다. 멀티플렉서(43,44)의 각각은 포트(A)에 입력된 R,G,B영상정보를 멀티플렉서(51, 52)를 통해 플립플롭(63,64) 측으로 출력한다. 이때, 플립플롭(62)은 외부로부터 공급된 R,G,B영상정보를 멀티플렉서(71) 측으로 전달하고, 플립플롭(63)은 멀티플렉서(51)를 통해 공급된 R,G,B정보를 멀티플렉서(72) 측으로 전달하며, 플립플롭(64)은 멀티플렉서(52)를 통해 공급된 R,G,B정보를 멀티플렉서(73) 측으로 전달한다. 그후, 멀티플렉서(71~73)의 각각은 공급받은 R,G,B영상정보를 SRAM(81~83)의 포트(A)측에 출력한다. SRAM(81)은 멀티플렉서(71)로부터 포트(A)에 인가된 R,G,B영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 R영상정보에 대한 비트변환정보를 출력함으로써 비트변환된 R영상정보를 출력하고, SRAM(82)은 멀티플렉서(72)로부터 포트(A)에 인가된 R,G,B영상정보를 어드레스 받아들여 해당 어드레스에 저장된 G영상정보에 대한 비트변환정보를 출력함으로써 비트변화된 G영상정보를 출력하며, SRAM(83)은 멀티플렉서(73)로부터 포트(A)에 인가된 R,G,B영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 B영상정보에 대한 비트변환정보를 출력함으로써 비트변환된 B영상정보를 출력한다. 그후, 멀티플렉서(99)는 SRAM(81)으로부터 인가 되는 비트변환된 R영상정보를 플립플롭(142)을 통해 외부로 출력하고, 멀티플렉서(98)는 SRAM(83)으로부터 인가되는 비트변환된 B영상정보를 플립플롭(141)을 통해 외부로 출력하며, 플립플롭(111)은 SRAM(82)으로부터 SRAM(82)으로부터 인가되는 비트변환된 G영상정보를 멀티플렉서(151)를 통해 외부로 출력한다.An operation process in the case of bit-converting R, G, and B image information will be described. First, in a state where the control signal MUXZ is applied at a low level, the address ADDR is sequentially increased to be input to the port A of the SRAM 83 through the multiplexers 71 to 73 to buffer bit conversion information. The bit conversion information is stored in the SRAMs 81 to 83 by inputting them into the ports D of the SRAMs 81 to 83 through the 86 to 88 channels. At this time, the bit conversion information for the R image information is stored in the SRAM 81, the bit conversion information for the G image information is stored in the SRAM 82, and the bit conversion information for the B image information is stored in the SRAM 83. Stored. In this manner, after the bit conversion information is stored in the memory unit 80, the control signal YUVZ is at a high level, the control signal BYP is at a low level, and the control signal MUXZ is applied at a high level. The 8-bit R, G, and B image information supplied with the 8-bit R, G, and B image information from the circuit is inputted to the port D of the flip-flop 62, and at the same time, the port A of the multiplexer 43, 44. ) Is entered. Each of the multiplexers 43 and 44 outputs the R, G, and B image information input to the port A to the flip-flops 63 and 64 through the multiplexers 51 and 52. At this time, the flip-flop 62 transmits the R, G, B image information supplied from the outside to the multiplexer 71, and the flip-flop 63 multiplexes the R, G, B information supplied through the multiplexer 51. 72, the flip-flop 64 transfers the R, G, and B information supplied through the multiplexer 52 to the multiplexer 73. Thereafter, each of the multiplexers 71-73 outputs the supplied R, G, B image information to the port A side of the SRAMs 81-83. The SRAM 81 receives the R, G, and B image information applied to the port A from the multiplexer 71 as an address, and outputs bit conversion information for the R image information stored at the address, thereby converting the R image information. The SRAM 82 receives the R, G, B image information applied to the port A from the multiplexer 72 and outputs bit conversion information for the G image information stored at the corresponding address. Image information is outputted, and the SRAM 83 receives R, G, and B image information applied to the port A from the multiplexer 73 as an address, and outputs bit conversion information for B image information stored at the corresponding address. Output the bit-converted B-picture information. Then, the multiplexer 99 outputs the bit-converted R image information applied from the SRAM 81 to the outside through the flip-flop 142, and the multiplexer 98 is the bit-converted B image applied from the SRAM 83. The information is output to the outside through the flip-flop 141, and the flip-flop 111 outputs the bit-converted G image information applied from the SRAM 82 to the outside through the multiplexer 151.

이상 설명한 바와 같이, 본 고안은 Y,U,V형태의 영상정보를 R,G,B형태의 영상정보로 변환하는데 있어 회로 구현을 용이하게 함과 동시에 실시간 처리 가능하게 되며, 한 개의 회로 내에서 Y,U,V형태의 영상정보를 R,G,B 형태의 영상정보로 변환함과 동시에 R,G,B 형태의 영상정보에 대하여 감마 코렉션을 수행하여 R,G,B형태의 영상정보에 대하여 비트변환하므로 각 기능을 수행하기 위한 회로를 개별적으로 설계/제작하지 않아도 되어 생산성 및 경제성을 향상시키게 된다.As described above, the present invention facilitates real-time processing of the circuit in converting Y, U, V type image information into R, G, B type image information, and enables real-time processing within a single circuit. Converts Y, U, V type image information into R, G, B type image information and performs gamma correction on R, G, B type image information By bit-converting, the productivity and economics are improved without having to design and manufacture circuits to perform each function individually.

Claims (15)

영상처리회로에 있어서, 외부로부터 공급되는 다수의 영상정보를 합산하여 출력하는 제1가산부(40)와; 외부로부터 공급되는 다수의 영상정보중에서 소정수의 영상정보를 선택하여 출력하는 제1선택부(45)와; 상기 제1가산부(40)와 상기 제1선택부(45)로부터 공급된 영상정보중에서 하나를 선택하여 출력하는 제2선택부(50)와; 외부로부터 공급되는 영상정보, 상기 제1가산부(40)로부터 공급되는 영상정보 및, 상기 제2선택부(50)로부터 공급되는 영상정보를 전달하는 제1전달부(60)와; 상기 제1전달부(60)로부터 공급되는 영상정보와 외부로부터 공급되는 어드레스중에서 하나를 선택하여 출력하는 제3선택부(70)와; 외부로부터 공급되는 승산정보, 감마 코렉션 정보 또는 비트변환정보를 전달하는 제2전달부(85)와; 상기 제3선택부(70)로 부터의 어드레스에 따라 상기 제2전달부(85)로부터 공급되는 승산정보, 감마 코렉션 정보 또는 비트변환정보를 저장하고, 상기 제3선택부(70)로 부터의 영상정보를 어드레스로 받아들여 해당 어드레스에 저장된 승산정보, 감마 코렉션 정보 또는 비트변환정보를 출력하는 메모리부(80)와; 상기 메모리부(80)로부터 공급된 영상정보를 합산하는 제2 가산부(95)와; 상기 제2가산부(95)로부터 공급된 영상정보를 전달하는 제3전달부(130)와; 상기 메모리부(80)로부터 공급된 영상정보를 전달하는 제4전달부(110)와; 상기 제3전달부(130)와 제4전달부(110)로부터 공급된 영상정보를 합산하는 제3가산부(120)와; 상기 제4전달부(110)와 상기 제3가산부(120)로부터 공급된 영상정보중 하나를 선택하여 외부로 출력하는 제4선택부(150)와; 상기제1전달부(60)로부터 공급된 영상정보를 전달하는 제5전달부(90)와; 상기 메모리부(80)와 상기 제5전달부(90)로부터 공급된 영상정보중에서 하나를 선택하여 출력하는 제5선택부(100)와; 상기 제5선택부(100)로부터 공급된 영상정보를 외부로 전달하는 제6전달부(140)를 구비하는 것을 특징으로 하는 영상처리회로.An image processing circuit comprising: a first adder (40) for summing and outputting a plurality of image informations supplied from an outside; A first selector 45 for selecting and outputting a predetermined number of image information from a plurality of image information supplied from the outside; A second selector (50) for selecting and outputting one of the image information supplied from the first adder (40) and the first selector (45); A first transfer unit 60 which transfers image information supplied from the outside, image information supplied from the first adder 40, and image information supplied from the second selector 50; A third selector 70 which selects and outputs one of image information supplied from the first transfer unit 60 and an address supplied from the outside; A second transfer unit 85 which transfers multiplication information, gamma correction information or bit conversion information supplied from the outside; Multiplication information, gamma correction information, or bit conversion information supplied from the second transfer unit 85 is stored according to the address from the third selector 70, and from the third selector 70. A memory unit 80 that receives the video information as an address and outputs multiplication information, gamma correction information, or bit conversion information stored at the address; A second adder 95 for adding up image information supplied from the memory 80; A third transfer unit 130 which transfers the image information supplied from the second adder 95; A fourth transfer unit 110 which transfers the image information supplied from the memory unit 80; A third adder 120 for adding up the image information supplied from the third transmitter 130 and the fourth transmitter 110; A fourth selection unit 150 for selecting one of the image information supplied from the fourth transfer unit 110 and the third adder 120 and outputting the image information to the outside; A fifth transfer unit 90 which transfers the image information supplied from the first transfer unit 60; A fifth selector (100) which selects and outputs one of the image information supplied from the memory unit (80) and the fifth transfer unit (90); And a sixth transfer unit (140) for transmitting the image information supplied from the fifth selector (100) to the outside. 제1항에 있어서, 상기 제1가산부(40)는 외부로부터 제1 및 제2입력단에 공급되는 영상정보를 합산하는 다수의 가산기(41,42)를 구비하는 것을 특징으로 하는 영상처리회로.2. The image processing circuit according to claim 1, wherein the first adder (40) comprises a plurality of adders (41, 42) for summing up image information supplied from the outside to the first and second input terminals. 제1항에 있어서, 상기 제1선택부(45)는 외부로부터 제1 및 제2 입력단에 공급되는 영상정보중에서 제어신호(BYP)에 따라 하나를 선택하여 출력하는 다수의 멀티플렉서(43,44)를 구비하는 것을 특징으로 하는 영상처리회로.The plurality of multiplexers 43 and 44 of claim 1, wherein the first selector 45 selects and outputs one of the image information supplied from the outside to the first and second input terminals according to the control signal BYP. An image processing circuit comprising: a. 제1항에 있어서, 상기 제2선택부(50)는 상기 제1가산부(40)로부터 제1입력단에 공급된 영상정보와 상기 제1선택부(45)로부터 제2입력단에 공급된 영상정보 중에서 제어신호(YUVZ)에 따라 하나를 선택하여 출력하는 다수의 멀티플렉서(51,52)를 구비하는 것을 특징으로 하는 영상처리회로.The image selecting apparatus of claim 1, wherein the second selecting unit 50 supplies the image information supplied from the first adding unit 40 to the first input terminal and the image information supplied from the first selecting unit 45 to the second input terminal. And a plurality of multiplexers (51, 52) for selecting and outputting one from among control signals (YUVZ). 제1항에 있어서, 상기 제1전달부(60)는 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하며 상기 제1가산부(40)로부터 공급되는 영상정보를 상기 제5전달부(90) 측으로 전달하는 제1플립플롭(61), 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하며 외부로부터 공급되는 영상정보를 상기 제3선택부(70) 측으로 전달하는 제2플립플롭(62), 클럭(PCLK)과 클리어신호(CLE)에 따라 동작하며 상기 제2선택부(50)로부터 공급되는 영상정보를 상기 제3선택부(70) 측으로 전달하는 제3플립플롭(63), 클럭(PCLK)과 크리어 신호(CLE)에 따라 동작하며 상기 제2 선택부(50)로부터 공급되는 영상정보를 상기 제3선택부(70) 측으로 전달하는 제4플립플롭(64), 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하며 상기 제1가산부(40)로부터 공급되는 영상정보를 상기 제5전달부(90)측으로 전달하는 제5플립플롭(65)을 구비하는 것을 특징으로 하는 영상처리회로.The image transmitting apparatus of claim 1, wherein the first transfer unit 60 operates according to a clock PCLK and a clear signal CLE, and transmits the image information supplied from the first adder 40 to the fifth transfer unit 90. The second flip-flop 61 that operates according to the first flip-flop 61, the clock PCLK, and the clear signal CLE and transmits the image information supplied from the outside to the third selector 70. ), A third flip-flop 63 that operates according to the clock PCLK and the clear signal CLE, and transfers the image information supplied from the second selector 50 to the third selector 70. The fourth flip-flop 64 and the clock PCLK, which operate according to the PCLK and the clear signal CLE and transfer the image information supplied from the second selector 50 to the third selector 70. And the fifth flip-flop 65 which operates according to the clear signal CLE and transfers the image information supplied from the first adder 40 to the fifth transfer unit 90. Image processing circuit comprising: a. 제1항에 있어서, 상기 제3선택부(70)는 외부로부터 제1입력단에 공급되는 어드레스와 상기 제1전달부(60)로부터 제2입력단에 공급되는 영상정보 중에서 제어신호(MUXZ)에 따라 하나를 선택하여 출력하는 다수의 멀티플렉서(71~73)를 구비하는 것을 특징으로 하는 영상처리회로.According to claim 1, wherein the third selector 70 according to the control signal (MUXZ) of the address supplied from the outside to the first input terminal and the image information supplied from the first transfer unit 60 to the second input terminal. And a plurality of multiplexers (71 to 73) for selecting and outputting one. 제1항에 있어서, 상기 제2 전달부(85)는 외부로부터 공급되는 승산정보, 감마 코렉션 정보 또는 비트변환정보를 제어신호(MUXZ)에 따라 상기 메모리부(80) 측에 전달하는 다수의 버퍼(86~88)를 구비하는 것을 특징으로 하는 영상처리회로.2. The plurality of transfer units of claim 1, wherein the second transfer unit 85 transfers multiplication information, gamma correction information, or bit conversion information supplied from the outside to the memory unit 80 according to a control signal MUXZ. And a buffer (86 to 88). 제1항에 있어서, 상기 제5 전달부(90)는 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하며, 상기 제1전달부(60)로부터 공급되는 영상정보를 상기 제5선택부(100) 측으로 전달하는 다수의 플립플롭(91,92)을 구비하는 것을 특징으로 하는 영상처리회로.The fifth selector 90 according to claim 1, wherein the fifth transfer unit 90 operates according to a clock PCLK and a clear signal CLE, and the image information supplied from the first transfer unit 60 is transferred to the fifth selector ( And a plurality of flip-flops (91,92) for transmitting to the (100) side. 제1항에 있어서, 상기 제5선택부(100)는 상기 메모리부(80)로부터 제1입력단에 공급된 영상정보와 상기 제5전달부(90)로부터 제2입력단에 공급된 영상정보 중에서 제어신호(YUVZ)에 따라 하나를 선택하여 상기 제6전달부(140)측으로 출력하는 다수의 멀티플렉서(98,99)를 구비하는 것을 특징으로 하는 영상처리회로.The display apparatus of claim 1, wherein the fifth selector 100 controls the image information supplied from the memory unit 80 to the first input terminal and the image information supplied from the fifth transfer unit 90 to the second input terminal. And a plurality of multiplexers (98,99) for selecting one according to the signal (YUVZ) and outputting the one to the sixth transfer unit (140). 제1항에 있어서, 상기 제6저날부(140)는 클럭(PCLK)과 클리어신호(CLE)에 따라 동작하고, 상기 제5선택부(100)로부터 공급된 영상정보를 외부로 출력하는 다수의 플립플롭(141, 142)을 구비하는 것을 특징으로 하는 영상처리회로.According to claim 1, wherein the sixth journal unit 140 operates in accordance with the clock (PCLK) and the clear signal (CLE), a plurality of output the image information supplied from the fifth selector 100 to the outside And an flip-flop (141, 142). 제1항에 있어서, 상기 제4전달부(110)는 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하고, 상기 메모리부(80)로부터 공급된 영상정보를 상기 제3가산부(120)와 제4선택부(150) 측으로 전달하는 플립플롭(111)을 구비하는 것을 특징으로 하는 영상처리회로.The third adder 120 of claim 1, wherein the fourth transfer unit 110 operates according to a clock PCLK and a clear signal CLE, and transmits the image information supplied from the memory unit 80 to the third adder 120. And a flip-flop (111) for transferring to the fourth selector (150). 제1항에 있어서, 상기 제2가산부(95)는 상기 메모리부(80)로부터 제1 및 제2 입력단에 공급되는 영상정보를 합산하여 상기 제3전달부(130) 측으로 출력하는 가산기(96)를 구비하는 것을 특징으로 하는 영상처리회로.The adder 96 of claim 1, wherein the second adder 95 adds the image information supplied from the memory unit 80 to the first and second input terminals and outputs the added image information to the third transfer unit 130. Image processing circuit comprising: a. 제1항에 있어서, 상기 제3전달부(130)는 클럭(PCLK)과 클리어 신호(CLE)에 따라 동작하고, 상기 제2 가산부(95)로부터 공급된 영상정보를 상기 제3가산부9120) 측으로 전달하는 플립플롭(131)을 구비하는 것을 특징으로 하는 영상처리회로.The third adder 9120 of claim 1, wherein the third transfer unit 130 operates according to a clock PCLK and a clear signal CLE, and transmits the image information supplied from the second adder 95 to the third adder 9120. And a flip-flop (131) for transmitting to the side of the image processing circuit. 제1항에 있어서, 상기 제3가산부(120)는 상기 제4전달부(110)로부터 제1입력단에 공급된 영상정보와 상기 제3던달부(130)로부터 제2입력단에 공급된 영상정보를 합산하여 상기 제4선택부(150) 측으로 출력하는 가산기(121)를 구비하는 것을 특징으로 하는 영상처리회로.According to claim 1, wherein the third adder 120 is the image information supplied from the fourth transfer unit 110 to the first input terminal and the image information supplied from the third Dundal unit 130 to the second input terminal. And an adder (121) for summing and outputting the sum to the fourth selector (150). 제1항에 있어서, 상기 제4선택부 150)는 상기 제3가산부(120)로부터 제1입력단에 공급된 영상정보와 상기 제4전달부(110)로부터 제2입력단에 공급된 영상정보를 제어신호(YUVZ)에 따라 하나를 선택하여 외부로 출력하는 멀티플렉서(151)를 구비하는 것을 특징으로 하는 영상처리회로.The image selector of claim 1, wherein the fourth selector 150 supplies the image information supplied from the third adder 120 to the first input terminal and the image information supplied from the fourth transfer unit 110 to the second input terminal. And a multiplexer (151) for selecting one according to the control signal (YUVZ) and outputting it to the outside.
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