JPWO2022130451A5 - - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 224
- 239000012535 impurity Substances 0.000 claims description 119
- 239000000463 material Substances 0.000 claims description 98
- 238000004519 manufacturing process Methods 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 29
- 239000004020 conductor Substances 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- -1 oxygen ions Chemical class 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 361
- 238000010586 diagram Methods 0.000 description 52
- 229910004298 SiO 2 Inorganic materials 0.000 description 24
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 15
- 230000015654 memory Effects 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005755 formation reaction Methods 0.000 description 9
- 239000002356 single layer Substances 0.000 description 7
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Description
本発明は、柱状半導体装置とその製造方法に関する。
近年、LSI(Large Scale Integration)に3次元構造トランジスタが使われている。その中で、柱状半導体装置であるSGT(Surrounding Gate Transistor)は、高集積な半導体装置を提供する半導体素子として注目されている。また、SGTを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。
図13に、NチャネルSGTの模式構造図を示す。P型又はi型(真性型)の導電型を有するSi柱220(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN+層221a、221b(以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する。)が形成されている。このソース、ドレインとなるN+層221a、221b間のSi柱220の部分がチャネル領域222となる。このチャネル領域222を囲むようにゲート絶縁層223が形成されている。このゲート絶縁層223を囲むようにゲート導体層224が形成されている。SGTでは、ソース、ドレインとなるN+層221a、221b、チャネル領域222、ゲート絶縁層223、ゲート導体層224が、全体として柱状に形成される。このため、平面視において、SGTの占有面積は、プレナー型MOSトランジスタの単一のソース又はドレインN+層の占有面積に相当する。そのため、SGTを有する回路チップは、プレナー型MOSトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。加えて、SGTの駆動能力を向上することが出来れば1チップに使用するSGT数を減らすことが出来、同じくチップサイズの縮小化に寄与する。
但し、前述したように高集積化に有利な縦型構造のSGTであるが故の課題も存在する。従来のプレナー型構造のトランジスタにおいては、そのゲート長及び実効チャネル長は、主にフォトリソグラフィーの精度により定められているが、SGTにおいては、主に成膜ばらつき、エッチングやCMPの加工精度により定められる。
フォトリソグラフィーの精度は、近年の露光装置やレジスト剤の進歩によりナノオーダーレベルの精度が得られるようになってきているが、一方、成膜、エッチングやCMPについて、特に厚膜の材料層を成膜し加工する場合、成膜の膜厚、エッチング量やCMP研磨量をナノオーダーレベルで加工する精度までには至っていない。このため、SGTにおいては、ゲート長及び実効チャネル長のバラツキを如何に低減するかが大きな課題となっている。
フォトリソグラフィーの精度は、近年の露光装置やレジスト剤の進歩によりナノオーダーレベルの精度が得られるようになってきているが、一方、成膜、エッチングやCMPについて、特に厚膜の材料層を成膜し加工する場合、成膜の膜厚、エッチング量やCMP研磨量をナノオーダーレベルで加工する精度までには至っていない。このため、SGTにおいては、ゲート長及び実効チャネル長のバラツキを如何に低減するかが大きな課題となっている。
図14に、SRAMセル(Static Random Access Memory)回路図を示す。本SRAMセル回路は2個のインバータ回路を含んでいる。1つのインバータ回路は負荷トランジスタとしてのPチャネルSGT_Pc1と、駆動トランジスタとしてのNチャネルSGT_Nc1と、から構成されている。もう1つのインバータ回路は負荷トランジスタとしてのPチャネルSGT_Pc2と、駆動トランジスタとしてのNチャネルSGT_Nc2と、から構成されている。PチャネルSGT_Pc1のゲートとNチャネルSGT_Nc1のゲートが接続されている。PチャネルSGT_Pc2のドレインとNチャネルSGT_Nc2のドレインが接続されている。PチャネルSGT_Pc2のゲートとNチャネルSGT_Nc2のゲートが接続されている。PチャネルSGT_Pc1のドレインとNチャネルSGT_Nc1のドレインが接続されている。
図14に示すように、PチャネルSGT_Pc1、Pc2のソースは電源端子Vddに接続されている。そして、NチャネルSGT_Nc1、Nc2のソースはグランド端子Vssに接続されている。選択NチャネルSGT_SN1、SN2が2つのインバータ回路の両側に配置されている。選択NチャネルSGT_SN1、SN2のゲートはワード線端子WLtに接続されている。選択NチャネルSGT_SN1のソース、ドレインはNチャネルSGT_Nc1、PチャネルSGT_Pc1のドレインとビット線端子BLtに接続されている。選択NチャネルSGT_SN2のソース、ドレインはNチャネルSGT_Nc2、PチャネルSGT_Pc2のドレインと反転ビット線端子BLRtに接続されている。このようにSRAMセルを有する回路は、2個のPチャネルSGT_Pc1、Pc2と、4個のNチャネルSGT_Nc1、Nc2、SN1、SN2とからなる合計6個のSGTから構成されている(例えば、特許文献2を参照)。また、駆動用トランジスタを複数個、並列接続させて、SRAM回路の高速化を図れる。通常、SRAMのメモリセルを構成するSGTは、それぞれ、異なる半導体柱に形成されている。SRAMセル回路の安定動作や高品質化に必要な重要な要素は、個々のSGTの動作バラツキや動作不良を抑制することである。これは、SGTを用いた他の回路形成においても同様である。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
C.Y.Ting,V.J.Vivalda,and H.G.Schaefer:"Study of planarized sputter-deposited SiO2",J.Vac.Sci. Technol. 15(3),p.p.1105-1112,May/June (1978)
A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : " Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
SGTを用いた回路において、ゲート長及び実効チャネル長がばらつくことにより、特性バラツキや動作不良が発生する。
本発明の観点に係る柱状半導体装置の製造方法は、
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記基板の表面上に、ドナーまたはアクセプタ不純物を含んだ前記第1の不純物領域を形成する工程と、
前記第1の不純物領域上に前記半導体柱を形成する工程と、
全面を覆って、第1のマスク材料層を被覆する工程と、
前記第1のマスク材料層を異方性エッチングにより、前記半導体柱の側壁に前記第1のマスク材料層を残存させると共に、前記第1の不純物領域表面を露出する工程と、
全体に、熱的又は化学的に酸化を施し、露出した前記第1の不純物領域の表面に第1の絶縁層を形成する工程と、
前記半導体柱の側壁に残存している前記第1のマスク材料層を等方性エッチングにより除去する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層とさらにその前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記基板の表面上に、ドナーまたはアクセプタ不純物を含んだ前記第1の不純物領域を形成する工程と、
前記第1の不純物領域上に前記半導体柱を形成する工程と、
全面を覆って、第1のマスク材料層を被覆する工程と、
前記第1のマスク材料層を異方性エッチングにより、前記半導体柱の側壁に前記第1のマスク材料層を残存させると共に、前記第1の不純物領域表面を露出する工程と、
全体に、熱的又は化学的に酸化を施し、露出した前記第1の不純物領域の表面に第1の絶縁層を形成する工程と、
前記半導体柱の側壁に残存している前記第1のマスク材料層を等方性エッチングにより除去する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層とさらにその前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
前記製造方法において、
前記第1の絶縁層の膜厚が、前記ゲート絶縁層の膜厚より厚く、且つ、前記ゲート導体層の下端の位置が、前記半導体柱内の前記第1の不純物領域の上端位置と同じ位置か、若しくは低く位置するように、前記第1の絶縁層の膜厚が設定されていることが望ましい。
前記第1の絶縁層の膜厚が、前記ゲート絶縁層の膜厚より厚く、且つ、前記ゲート導体層の下端の位置が、前記半導体柱内の前記第1の不純物領域の上端位置と同じ位置か、若しくは低く位置するように、前記第1の絶縁層の膜厚が設定されていることが望ましい。
前記製造方法において、
前記第1のマスク材料層の膜厚が、前記ゲート絶縁層の膜厚の2倍の膜厚より小さいことが望ましい。
前記第1のマスク材料層の膜厚が、前記ゲート絶縁層の膜厚の2倍の膜厚より小さいことが望ましい。
前記製造方法において、
前記第1のマスク材料層を異方性エッチング後に、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、露出した前記第1の不純物領域表面に注入する工程を更に含むことが望ましい。
前記第1のマスク材料層を異方性エッチング後に、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、露出した前記第1の不純物領域表面に注入する工程を更に含むことが望ましい。
前記製造方法において、
前記第1の絶縁層を形成後、全体に、第1の不純物領域と同じ導電型である不純物を、イオン注入法にて、前記第1の絶縁層下の領域に十分に注入可能なエネルギーで注入することが望ましい。
前記第1の絶縁層を形成後、全体に、第1の不純物領域と同じ導電型である不純物を、イオン注入法にて、前記第1の絶縁層下の領域に十分に注入可能なエネルギーで注入することが望ましい。
前記製造方法において、
前記第1のマスク材料層を異方性エッチング後、露出した前記基板表面に選択的にエピタキシャル成長にて、半導体層を形成する工程を更に含み、
前記第1の絶縁層を形成する工程は、全体に、熱的又は化学的に前記半導体層を酸化することにより、露出した前記基板表面に前記第1の絶縁層を形成することが望ましい。
前記第1のマスク材料層を異方性エッチング後、露出した前記基板表面に選択的にエピタキシャル成長にて、半導体層を形成する工程を更に含み、
前記第1の絶縁層を形成する工程は、全体に、熱的又は化学的に前記半導体層を酸化することにより、露出した前記基板表面に前記第1の絶縁層を形成することが望ましい。
前記製造方法において、
前記半導体層の熱的又は化学的な酸化の酸化膜成長速度が、前記第1の不純物領域の熱的又は化学的な酸化の酸化膜成長速度より大きいことが望ましい。
前記半導体層の熱的又は化学的な酸化の酸化膜成長速度が、前記第1の不純物領域の熱的又は化学的な酸化の酸化膜成長速度より大きいことが望ましい。
前記製造方法において、
前記半導体層は、エピタキシャル成長時に、前記第1の不純物領域と同じ導電型の不純物がドーピングされていることが望ましい。
前記半導体層は、エピタキシャル成長時に、前記第1の不純物領域と同じ導電型の不純物がドーピングされていることが望ましい。
前記製造方法において、
前記半導体層を形成後、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、前記半導体層に注入することが望ましい。
前記半導体層を形成後、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、前記半導体層に注入することが望ましい。
前記製造方法において、
前記半導体層を形成後、該半導体層の全てを酸化膜に変えるような、熱的又は化学的に酸化を施すことで、所望の膜厚の前記第1の絶縁層を形成することが出来るよう、前記半導体層の膜厚が設定されていることが望ましい。
前記半導体層を形成後、該半導体層の全てを酸化膜に変えるような、熱的又は化学的に酸化を施すことで、所望の膜厚の前記第1の絶縁層を形成することが出来るよう、前記半導体層の膜厚が設定されていることが望ましい。
本発明の別の観点に係る柱状半導体装置の製造方法は、
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記第1の不純物領域の上に前記半導体柱とその頂部に第2のマスク材料層を形成する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層を形成する工程と、
前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
全面を覆って、前記第2のマスク材料層の表面の高さより大きい膜厚で第2の絶縁層を被覆する工程と、
前記第2のマスク材料層の表面が露出するように前記第2の絶縁層を研磨し平坦化する工程と、
露出された前記第2のマスク材料層を除去し、前記半導体柱の頂部を露出させる工程と、
露出した前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記第1の不純物領域の上に前記半導体柱とその頂部に第2のマスク材料層を形成する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層を形成する工程と、
前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
全面を覆って、前記第2のマスク材料層の表面の高さより大きい膜厚で第2の絶縁層を被覆する工程と、
前記第2のマスク材料層の表面が露出するように前記第2の絶縁層を研磨し平坦化する工程と、
露出された前記第2のマスク材料層を除去し、前記半導体柱の頂部を露出させる工程と、
露出した前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
前記製造方法において、
前記ゲート導体層の上端の位置が、前記第2のマスク材料層の下端位置と同じ位置か、若しくは高く位置するように、前記第2のマスク材料層の膜厚が設定されていることが望ましい。
前記ゲート導体層の上端の位置が、前記第2のマスク材料層の下端位置と同じ位置か、若しくは高く位置するように、前記第2のマスク材料層の膜厚が設定されていることが望ましい。
前記製造方法において、
前記半導体柱の頂部に第3のマスク材料層と、その上部に前記第2のマスク材料層を形成することが望ましい。
前記半導体柱の頂部に第3のマスク材料層と、その上部に前記第2のマスク材料層を形成することが望ましい。
前記製造方法において、
前記第3のマスク材料層の下端が、前記ゲート導体層の上端位置と同じ位置か、若しくは低く位置するように、前記第1及び第3のマスク材料層の膜厚が設定されていることが望ましい。
前記第3のマスク材料層の下端が、前記ゲート導体層の上端位置と同じ位置か、若しくは低く位置するように、前記第1及び第3のマスク材料層の膜厚が設定されていることが望ましい。
本発明の更なる別の観点に係る柱状半導体装置の製造方法は、
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記基板の表面上に、ドナーまたはアクセプタ不純物を含んだ前記第1の不純物領域を形成する工程と、
前記第1の不純物領域上に前記半導体柱とその頂部に第2のマスク材料層を形成する工程と、
全面を覆って、第1のマスク材料層を被覆する工程と、
前記第1のマスク材料層を異方性エッチングにより、前記半導体柱の側壁に前記第1のマスク材料層を残存させ、且つ、平面視において、前記半導体柱の頂部に前記第2のマスク材料層を残存させるとともに、前記半導体柱以外の領域に前記第1の不純物領域表面を露出する工程と、
全体に、熱的又は化学的に酸化を施し、露出した前記第1の不純物領域表面に第1の絶縁層を形成する工程と、
前記半導体柱の側壁に残存している前記第1のマスク材料層を等方性エッチングにより除去する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層とさらにその前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
全面を覆って、前記半導体柱の高さより大きい膜厚で第2の絶縁層を被覆する工程と、
前記半導体柱頂部の前記第2のマスク材料層が露出するように前記第2の絶縁層を研磨し平坦化する工程と、
露出された前記第2のマスク材料層を除去し、前記半導体柱の頂部を露出させる工程と、
露出した前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記基板の表面上に、ドナーまたはアクセプタ不純物を含んだ前記第1の不純物領域を形成する工程と、
前記第1の不純物領域上に前記半導体柱とその頂部に第2のマスク材料層を形成する工程と、
全面を覆って、第1のマスク材料層を被覆する工程と、
前記第1のマスク材料層を異方性エッチングにより、前記半導体柱の側壁に前記第1のマスク材料層を残存させ、且つ、平面視において、前記半導体柱の頂部に前記第2のマスク材料層を残存させるとともに、前記半導体柱以外の領域に前記第1の不純物領域表面を露出する工程と、
全体に、熱的又は化学的に酸化を施し、露出した前記第1の不純物領域表面に第1の絶縁層を形成する工程と、
前記半導体柱の側壁に残存している前記第1のマスク材料層を等方性エッチングにより除去する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層とさらにその前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
全面を覆って、前記半導体柱の高さより大きい膜厚で第2の絶縁層を被覆する工程と、
前記半導体柱頂部の前記第2のマスク材料層が露出するように前記第2の絶縁層を研磨し平坦化する工程と、
露出された前記第2のマスク材料層を除去し、前記半導体柱の頂部を露出させる工程と、
露出した前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
(第1実施形態)
以下、図1A~図1Mを参照しながら、本発明の第1実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図1A~図1Mを参照しながら、本発明の第1実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
P層1(特許請求範囲の「基板」の一例である)上にN+層2(特許請求範囲の「第1の不純物領域」の一例である)とi層6(特許請求範囲の「半導体柱」一例である)とをエピタキシャル結晶成長法により形成し、そして、図1Aに示すように、例えば、SiNのマスク材料層7(特許請求範囲の「第2のマスク材料層」の一例である)、シリコンゲルマニウム(SiGe)のマスク半導体層8、SiO2のマスク半導体層9を順次堆積する。なお、i層6はドナーまたはアクセプタ不純物原子を少量に含むN型、またはP型のSiで形成されてもよい。
次に、リソグラフィ法により形成した平面視において円状若しくは長方形状のレジスト層(図示せず)をマスクにして、マスク半導体層9をエッチングする。そして、円状若しくは長方形状のSiO2マスク半導体層9をエッチングマスクにして、例えばRIE(Reactive Ion Etching)によりエッチングして、円状若しくは長方形状のマスク半導体層9を形成する。次に、円状若しくは長方形状のマスク半導体層9をマスクにして、SiGeのマスク半導体層8を、例えばRIE法によりエッチングすることにより、図1Bに示すように、円状若しくは長方形状のSiGeマスク半導体層8を形成する。前述の円状若しくは長方形状のSiO2マスク半導体層9は、SiGeマスク半導体層8のエッチングの前に除去してもよく、または残存させていてもよい。
次に、前述のSiO2マスク半導体層9とSiGeマスク半導体層8をエッチングマスクにして、例えばRIEにより、順次エッチングして、図1Cに示すように、円状若しくは長方形状のマスク材料層7及びi層6を形成し、マスク材料層7上に残存するマスク半導体層9とSiGe層8を除去する。この際、このSiO2マスク半導体層9とSiGeマスク半導体層8は、除去せずにそのまま残存させておいてもよい。
次に、図1Dに示すように、全体を覆って、耐酸化性をもつマスク材料層21(特許請求範囲の「第1のマスク材料層」の一例である)、例えばSiN層をALD法にて形成する。
次に、リソグラフィ法により形成したレジスト層(図示せず)をマスクにして、トランジスタの動作領域と絶縁領域をパターニングし、レジスト開口部となっている絶縁領域に存在するマスク材料層21と基板をRIE法にてエッチングする。次に、フォトレジストを除去した後に、全体を覆って、FCVD法により少なくとも前記エッチング深さより厚いSiO2層23を形成する。次に、CMP法により全体を、SiO2層23の上面位置が、半導体柱上に存在するマスク材料層7の上面位置になるように研磨し、次に、図1Eに示すように、SiO2層23の上面位置が、マスク材料層21の上面位置になるようにエッチバックし、素子間絶縁領域を形成する。
次に、図1Fに示すように、マスク材料層21をRIE法にてエッチングし、半導体柱の側壁にマスク材料層21を残存させるとともに、平面視において、半導体柱頂部のマスク材料層7と基板表面を露出する。
次に、図1Gに示すように、基板表面に熱的若しくは化学的に酸化膜100(特許請求範囲の「第1の絶縁層」の一例である)を形成する。
次に、図1Hに示すように、マスク材料層21を等方性エッチングし、半導体柱の側壁に残存するマスク材料層21を除去する。
次に、全体を覆って、HfO2層24(特許請求範囲の「ゲート絶縁層」の一例である)、TiN層26(特許請求範囲の「ゲート導体層」の一例である)、W層25(特許請求範囲の「ゲート導体層」の一例である)を被覆し、CMP法により全体を、そのW層25の上面位置が、半導体柱上に存在するマスク材料層7の上面位置になるように研磨する。そして、図1Iに示すように、RIE法により平坦化したW層25を半導体柱6の頂上から離間するようにエッチバックし、その際露出したHfO2層24、TiN層26を等方性エッチングにて除去する。
次に、リソグラフィ法により形成したレジスト層(図示せず)をマスクにして、RIE法により、W層25とTiN層26をエッチングすることで、ゲート導体層をパターニングし、次に、全体を覆って、層間絶縁膜27(特許請求範囲の「第2の絶縁層」の一例である)を被覆し、図1Jに示すように、CMP法により全体を、その上面位置が、半導体柱の上面位置になるように研磨する。
次に、平面視において、表面に露出している半導体柱6の頂部をリセスエッチングにより、その頂部表面が層間絶縁層27表面に対し窪むようエッチングし、図1Kに示すように、選択エピタキシャル結晶成長法により、露出している半導体柱6頂部に、ドナー不純物を含んだN+層29(特許請求範囲の「第2の不純物領域」の一例である)を形成する。
次に、全体を覆って、層間絶縁膜層30を被覆し、CMP法により研磨平坦化する。次に、リソグラフィ法により形成したレジスト層(図示せず)をマスクにして、RIE法により、N+層29上部の層間絶縁膜層30をエッチングし、除去する。次に、全体を覆うように、TiN層(図示せず)、W層33、を被覆し、図1Lに示すように、CMP法により全体を、層間絶縁膜30上部が露出するように研磨する。
尚、本工程は、SiO2層30より先にTiN層(図示せず)、W層33、を被覆し、リソグラフィ法と、RIE(Reactive Ion Etching)により、N+層29の少なくとも一部にコンタクトするように、TiN層、W層を残存させた後に、CVD法により全体に、SiO2層30を被覆し、CMP法により全体を、W層表面が露出するまで研磨する方法でもよい。
尚、本工程は、SiO2層30より先にTiN層(図示せず)、W層33、を被覆し、リソグラフィ法と、RIE(Reactive Ion Etching)により、N+層29の少なくとも一部にコンタクトするように、TiN層、W層を残存させた後に、CVD法により全体に、SiO2層30を被覆し、CMP法により全体を、W層表面が露出するまで研磨する方法でもよい。
次に、全体を覆って、上表面が平坦なSiO2層35を形成する。そして、N+層2上に形成したコンタクトホールC1を介して、ソース若しくはドレイン配線金属層X1を形成する。次に、全体を覆って、上表面が平坦なSiO2層37を形成する。そして、W層25上に形成したコンタクトホールC2を介して、ワード配線金属層X2を形成する。次に、全体を覆って、上表面が平坦なSiO2層39を形成する。そして、図1Mに示すように、W層33上に形成したコンタクトホールC3を介して、ソース若しくはドレイン配線金属層X3を形成する。
以上により、SGTのN型トランジスタの作成が完了する。
以上により、SGTのN型トランジスタの作成が完了する。
なお、図1Eで示したN+層2、図1Kで示したN+層29は、形成後の熱工程により、ドナー不純物が拡散し、半導体柱6の内部にもドナー不純物領域が形成される。これは、各々、P+層として形成した場合も同様に、アクセプタ不純物が拡散し、半導体柱6の内部にもアクセプタ不純物領域が形成される。
SGTを使用する回路で高速化や低消費電力化を図る際、トランジスタのチャネル長の縮小やゲートと基板間の容量といった寄生容量の低減化が実施される。これらを両立しようとすると、以下の課題が発生する。
課題1.
トランジスタのチャネル長を縮小すると、ショートチャネル効果が顕著になり、チャネル長ばらつきによるトランジスタ特性のばらつきやトランジスタ耐圧低下を引き起こす。
課題2.
SGT構造において、ゲートと基板間の寄生容量を低減する場合、ゲート電極直下の基板との間にある絶縁膜を厚く形成すればよいが、その形成方法によってゲート長ばらつきが発生し、動作不良を引き起こす。
課題1.
トランジスタのチャネル長を縮小すると、ショートチャネル効果が顕著になり、チャネル長ばらつきによるトランジスタ特性のばらつきやトランジスタ耐圧低下を引き起こす。
課題2.
SGT構造において、ゲートと基板間の寄生容量を低減する場合、ゲート電極直下の基板との間にある絶縁膜を厚く形成すればよいが、その形成方法によってゲート長ばらつきが発生し、動作不良を引き起こす。
第1実施形態の製造方法によれば、上記問題に対し以下のような特徴をもつ。
1.ゲート絶縁層やゲート電極形成前の半導体柱6の頂部及び側壁に、それぞれに耐酸化性を持つマスク材料層7と21を残存し、平面視において、それ以外のN+層2表面が露出している領域に、熱的若しくは化学的な酸化方法により、選択的に且つ制御性良く絶縁膜100を成膜することが出来、その上部に形成するゲート電極の下端が所望の位置にばらつくことなく形成できる。
2.本実施形態では、本発明をN型トランジスタに適用した例について説明したが、図1Aで示したN+層2、図1K以降で示したN+層29をP+層で形成することにより、P型トランジスタを形成することができる。
3.また、本発明を用いてN型トランジスタとP型トランジスタ両方を容易に作成することが可能であるため、Logicはもとより、SRAMやFlashといったメモリにも使用することが可能である。更に、本実施形態では、平面視において、円形状の半導体柱6を形成した。本半導体柱の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、SRAM領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なる半導体柱が混在して形成することができる。これにより、高性能、低消費電力のマイクロプロセッサ回路が実現できる。
1.ゲート絶縁層やゲート電極形成前の半導体柱6の頂部及び側壁に、それぞれに耐酸化性を持つマスク材料層7と21を残存し、平面視において、それ以外のN+層2表面が露出している領域に、熱的若しくは化学的な酸化方法により、選択的に且つ制御性良く絶縁膜100を成膜することが出来、その上部に形成するゲート電極の下端が所望の位置にばらつくことなく形成できる。
2.本実施形態では、本発明をN型トランジスタに適用した例について説明したが、図1Aで示したN+層2、図1K以降で示したN+層29をP+層で形成することにより、P型トランジスタを形成することができる。
3.また、本発明を用いてN型トランジスタとP型トランジスタ両方を容易に作成することが可能であるため、Logicはもとより、SRAMやFlashといったメモリにも使用することが可能である。更に、本実施形態では、平面視において、円形状の半導体柱6を形成した。本半導体柱の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、SRAM領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なる半導体柱が混在して形成することができる。これにより、高性能、低消費電力のマイクロプロセッサ回路が実現できる。
(第2実施形態)
以下、図2を参照しながら、本発明の第2実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第1実施形態における図1GのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1MのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
以下、図2を参照しながら、本発明の第2実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第1実施形態における図1GのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1MのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
図2(d)が示すように、N+層2の上端位置g、HfO2層24の上端すなわちゲート電極25の下端位置hであり、gの位置がhより低くならないように、図2(a)の絶縁膜100を形成する際、(c)が示すように、絶縁膜100の膜厚fを設定する。
本実施形態は以下のような特徴をもつ。
1.図2に示すように、絶縁膜100の膜厚を適切に設定することにより、ゲート電極W層25とTiN層26とN+層2が垂直方向に十分に重なり、特性不良やバラツキを抑制することが出来る。
2.加えて、ゲート絶縁層HfO2層24の膜厚より十分厚く絶縁膜100を形成できるため、基板とゲート電極間の寄生容量が低減され、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
1.図2に示すように、絶縁膜100の膜厚を適切に設定することにより、ゲート電極W層25とTiN層26とN+層2が垂直方向に十分に重なり、特性不良やバラツキを抑制することが出来る。
2.加えて、ゲート絶縁層HfO2層24の膜厚より十分厚く絶縁膜100を形成できるため、基板とゲート電極間の寄生容量が低減され、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
(第3実施形態)
以下、図3を参照しながら、本発明の第3実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第1実施形態における図1GのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1Hを経て、ゲート絶縁体HfO2層24を形成した状態のX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
以下、図3を参照しながら、本発明の第3実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第1実施形態における図1GのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1Hを経て、ゲート絶縁体HfO2層24を形成した状態のX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
図3(a)の半導体柱6の側壁に異方性エッチングにてマスク材料層21を残存させ、次に絶縁膜100を形成する工程において、(c)に示すように、半導体柱6の下部の側壁に残存するマスク材料層21の膜厚pは、第1実施形態の図1Dのマスク材料層21形成直後の膜厚とほぼ等しい。次に、残存するマスク材料層21を等方性エッチングにより除去するが、その際、半導体柱6の下部と絶縁膜100との間に窪みが発生し、その窪みの幅は、前記pと等しい。次に、図3(b)に示すように、ゲート絶縁層HfO2層24を形成するが、図3(d)に示すように、ゲート絶縁層HfO2層24の膜厚qで、この窪みを埋めるために、マスク材料層21の膜厚pをゲート酸化膜HfO2層24の膜厚qの2倍の膜厚より薄く設定することが望ましい。
本実施形態は以下のような特徴をもつ。
半導体柱6の下部と絶縁膜100間に局所的に存在する窪みを、ゲート酸化膜HfO2層24で埋めることにより、ゲート電極W層25とTiN層26が、その窪みに入りこみ、局所的にゲート電極と半導体柱間の寄生容量が増えることを抑制することが出来、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
半導体柱6の下部と絶縁膜100間に局所的に存在する窪みを、ゲート酸化膜HfO2層24で埋めることにより、ゲート電極W層25とTiN層26が、その窪みに入りこみ、局所的にゲート電極と半導体柱間の寄生容量が増えることを抑制することが出来、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
(第4実施形態)
以下、図4を参照しながら、本発明の第4実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図4は、第1実施形態における図1Fの工程を完了後、第4実施形態を実施した状態を示しており、(a)はその平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図4を参照しながら、本発明の第4実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図4は、第1実施形態における図1Fの工程を完了後、第4実施形態を実施した状態を示しており、(a)はその平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
図4が示すように、マスク材料層21をRIE法にてエッチングし、半導体柱の側壁にマスク材料層21を残存させるとともに、平面視において、半導体柱頂部のマスク材料層7と基板表面を露出させ、全体に、酸素イオン、若しくは、N+層2の不純物領域と同じ導電型である不純物を、またはその両方を、イオン注入法にて、露出した前記基板表層に注入し、不純物領域層3を形成する。
以降の工程は、第1実施例の図1G以降と同じである。
本実施形態は以下のような特徴をもつ。
熱的若しくは化学的に酸化膜100を形成する前に、形成する基板表面に、酸素や同じ導電型である不純物を注入することで、酸化膜成長速度が著しく大きくなり、低温で且つ短時間で酸化膜を成膜することが出来る。更に、オゾン熱酸化方法で酸化すれば尚一層の効果が得られる。これによって、熱による不純物拡散が抑制され、特性ばらつきや耐圧不良等を抑制することが出来る。
熱的若しくは化学的に酸化膜100を形成する前に、形成する基板表面に、酸素や同じ導電型である不純物を注入することで、酸化膜成長速度が著しく大きくなり、低温で且つ短時間で酸化膜を成膜することが出来る。更に、オゾン熱酸化方法で酸化すれば尚一層の効果が得られる。これによって、熱による不純物拡散が抑制され、特性ばらつきや耐圧不良等を抑制することが出来る。
(第5実施形態)
以下、図5を参照しながら、本発明の第5実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図5は、第1実施形態における図1Gが示す工程を完了後、第5実施形態を実施した状態を示しており、(a)はその平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図5を参照しながら、本発明の第5実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図5は、第1実施形態における図1Gが示す工程を完了後、第5実施形態を実施した状態を示しており、(a)はその平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
図5が示すように、基板表面に熱的若しくは化学的に酸化膜100を形成後、N+層2の不純物領域と同じ導電型である不純物を、全体に、イオン注入法にて、前記第1の絶縁層下の領域に十分に注入可能なエネルギーで注入し、不純物領域200を形成する。
以降の工程は、第1実施例の図1H以降と同じである。
本実施形態は以下のような特徴をもつ。
基板表面に熱的若しくは化学的に酸化膜100を形成する際、その酸化膜100直下のN+層2の不純物濃度が低くなり、電気抵抗が高くなってしまう。これを防ぐために、絶縁膜100を形成後、N+不純物領域2と同じ導電型である不純物を注入することで、不純物濃度の低下を補い、電気抵抗の増加を抑制する。この際、半導体柱6の頂部にも、マスク材料層7をスルーして、該不純物が注入される可能性があるが、半導体柱6の頂部に、ドナー不純物を含んだN+層29を形成する際、半導体柱6の頂部はリセスエッチングにより除去されるため影響はない。
基板表面に熱的若しくは化学的に酸化膜100を形成する際、その酸化膜100直下のN+層2の不純物濃度が低くなり、電気抵抗が高くなってしまう。これを防ぐために、絶縁膜100を形成後、N+不純物領域2と同じ導電型である不純物を注入することで、不純物濃度の低下を補い、電気抵抗の増加を抑制する。この際、半導体柱6の頂部にも、マスク材料層7をスルーして、該不純物が注入される可能性があるが、半導体柱6の頂部に、ドナー不純物を含んだN+層29を形成する際、半導体柱6の頂部はリセスエッチングにより除去されるため影響はない。
(第6、第7及び第8実施形態)
以下、図6A、図6Bを参照しながら、本発明の第6。第7及び第8実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図6A、図6Bの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図6A、図6Bを参照しながら、本発明の第6。第7及び第8実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図6A、図6Bの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
図6Aが示すように、第1実施形態における図1Fの工程後、露出した基板表面に選択的にエピタキシャル成長にて、半導体層400(特許請求範囲の「半導体層」の一例である)を形成する。
次に、図6Bが示すように、全体に、熱的及び化学的に、半導体層400を酸化し、絶縁膜100を形成する。その際、半導体層400に、酸化膜成長速度がN+不純物領域2よりも大きい材料を使用することで、低温で且つ短時間で酸化膜を成膜することが出来る。
更に、前記半導体層400が、N+不純物領域2と同じ導電型の不純物がドーピングされた半導体層であれば、より一層、酸化膜成長速度が大きくなり、低温で且つ短時間で酸化膜を成膜することが出来る。
以降の工程は、第1実施例の図1I以降と同じである。
本実施形態は以下のような特徴をもつ。
1.図6Bに示すように、選択的にエピタキシャル成長した半導体層を酸化するため、ゲート電極の下端位置となる絶縁膜100の上端は、N+不純物領域2の上端より、十分高い位置に設定出来、トランジスタの特性を著しく低下させる原因の一つであるオフセット構造になる危険性が非常に小さくなる。
2.絶縁膜100を形成する際、半導体層400の酸化レートを大きくすることで、N+不純物領域2は殆ど酸化されないようにできるため、N+不純物領域2の不純物濃度は影響を受けず、トランジスタ特性のばらつきや駆動能力低下を引き起こすことはなく、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
1.図6Bに示すように、選択的にエピタキシャル成長した半導体層を酸化するため、ゲート電極の下端位置となる絶縁膜100の上端は、N+不純物領域2の上端より、十分高い位置に設定出来、トランジスタの特性を著しく低下させる原因の一つであるオフセット構造になる危険性が非常に小さくなる。
2.絶縁膜100を形成する際、半導体層400の酸化レートを大きくすることで、N+不純物領域2は殆ど酸化されないようにできるため、N+不純物領域2の不純物濃度は影響を受けず、トランジスタ特性のばらつきや駆動能力低下を引き起こすことはなく、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
(第9実施形態)
以下、図7を参照しながら、本発明の第9実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図7の(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図7を参照しながら、本発明の第9実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図7の(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
第7実施形態の図6Aの工程において、選択的に半導体層400をエピタキシャル成長した後、図7に示すように、全体に、酸素イオン、若しくは、N+層2の不純物領域と同じ導電型である不純物を、またはその両方を、イオン注入法にて、半導体層400膜中にとどまるようなエネルギーで注入する。
以降の工程は、図6Bを経て、第1実施例の図1H以降と同じである。
本実施形態は以下のような特徴をもつ。
1.半導体層400に、酸素イオン、及び、N+層2の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入することによって、低温で且つ短時間で、半導体層400を酸化することが出来る。更に、オゾン熱酸化方法で酸化すれば尚一層の効果が得られる。これによって、熱による不純物拡散が抑制され、特性ばらつきや耐圧不良等を抑制することが出来る。
2.半導体層400に、酸素イオン、及び、N+層2の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入することによって、半導体層400の酸化膜成長速度を、N+不純物領域2より、さらに大きくすることが出来、N+不純物領域2の酸化を抑制できるため、N+不純物領域2の不純物濃度は影響を受けず、トランジスタ特性のばらつきや駆動能力低下を引き起こすことはなく、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
1.半導体層400に、酸素イオン、及び、N+層2の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入することによって、低温で且つ短時間で、半導体層400を酸化することが出来る。更に、オゾン熱酸化方法で酸化すれば尚一層の効果が得られる。これによって、熱による不純物拡散が抑制され、特性ばらつきや耐圧不良等を抑制することが出来る。
2.半導体層400に、酸素イオン、及び、N+層2の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入することによって、半導体層400の酸化膜成長速度を、N+不純物領域2より、さらに大きくすることが出来、N+不純物領域2の酸化を抑制できるため、N+不純物領域2の不純物濃度は影響を受けず、トランジスタ特性のばらつきや駆動能力低下を引き起こすことはなく、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
(第10実施形態)
以下、図8を参照しながら、本発明の第10実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図8(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図8を参照しながら、本発明の第10実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図8(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
第7実施形態の図6Bの工程において、選択的にエピタキシャル成長した半導体層400を熱的に酸化する際、図8に示すように、半導体層400全てを絶縁膜100に変えるような条件で酸化し、結果、その絶縁膜100の膜厚が所望の膜厚になるように、半導体層400の膜厚を設定する。
以降の工程は、第1実施例の図1H以降と同じである。
本実施形態は以下のような特徴をもつ。
半導体層400とN+不純物領域2の酸化膜成長速度が異なることを利用することで、半導体層400のみを酸化し絶縁膜100を形成出来、結果、絶縁膜100の膜厚を制御性良く形成することが出来る。これによって、一層、トランジスタ特性のばらつきを抑制することが出来る。
半導体層400とN+不純物領域2の酸化膜成長速度が異なることを利用することで、半導体層400のみを酸化し絶縁膜100を形成出来、結果、絶縁膜100の膜厚を制御性良く形成することが出来る。これによって、一層、トランジスタ特性のばらつきを抑制することが出来る。
(第11実施形態)
以下、図9A、図9B、図9C、を参照しながら、本発明の第11実施形態に係る、SGTの製造方法の例としてN型トランジスタについて説明する。図9A、図9B、図9Cの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図9A、図9B、図9C、を参照しながら、本発明の第11実施形態に係る、SGTの製造方法の例としてN型トランジスタについて説明する。図9A、図9B、図9Cの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
図9Aは、第1実施形態における図1Jに相当し、ゲート導体層をパターニング後、全体を覆って、層間絶縁膜27を被覆し、CMP法により全体を、その上面位置が、SiNマスク材料層7の上面位置になるように研磨する。本工程において、該SiNマスク材料層7を、CMP法による研磨のストッパーとして使用するため、図1Aにて、該SiNマスク材料層7を成膜する膜厚を設定する。
次に、図9Bに示すように、残存したSiNマスク材料層7を等方性エッチングにより除去する。次に、図9Cに示すように、選択エピタキシャル結晶成長法により、露出している半導体柱6頂部に、ドナー不純物を含んだN+層29を形成する。
このように、該SiNマスク材料層7は、半導体柱6形成用のマスク材料層としてだけではなく、半導体柱6頂部の不純物N+層29の形成位置を決める膜としても用いる。このため、図1Aにて、該SiNマスク材料層7を成膜する際、図9AでのCMP法による研磨のストッパーとして機能するのに十分な厚さとして、その膜厚を設定する。
次に、図9Bに示すように、残存したSiNマスク材料層7を等方性エッチングにより除去する。次に、図9Cに示すように、選択エピタキシャル結晶成長法により、露出している半導体柱6頂部に、ドナー不純物を含んだN+層29を形成する。
このように、該SiNマスク材料層7は、半導体柱6形成用のマスク材料層としてだけではなく、半導体柱6頂部の不純物N+層29の形成位置を決める膜としても用いる。このため、図1Aにて、該SiNマスク材料層7を成膜する際、図9AでのCMP法による研磨のストッパーとして機能するのに十分な厚さとして、その膜厚を設定する。
以降の工程は、第1実施例の図1L以降と同じである。
本実施形態は以下のような特徴をもつ。
SiNマスク材料層7を、半導体柱6形成用としてのマスク材料層だけではなく、層間絶縁膜27をCMP法により研磨する際のストッパーとしても使用することにより、半導体柱6頂部の不純物N+層29の形成位置のばらつきが抑制され、結果、SGTのチャネル長に相当する半導体柱6の長さのばらつきが抑制される。これによって、トランジスタ特性のばらつきを抑制することが出来る。
SiNマスク材料層7を、半導体柱6形成用としてのマスク材料層だけではなく、層間絶縁膜27をCMP法により研磨する際のストッパーとしても使用することにより、半導体柱6頂部の不純物N+層29の形成位置のばらつきが抑制され、結果、SGTのチャネル長に相当する半導体柱6の長さのばらつきが抑制される。これによって、トランジスタ特性のばらつきを抑制することが出来る。
第1実施形態における図1Iから図1Kの工程を実施する代わりに、上述の通り、第11実施形態を実施することにより、SGTのゲート長及びチャネル長の両者についてばらつきを抑制することが可能となる。すなわち、第1実施形態では、上述の通り、ゲート電極の下端の位置のばらつきを抑制することにより、ゲート長のばらつきを抑制することができ、第11実施形態では、チャネル長に相当する半導体柱6の頂部の位置のばらつきを抑制することにより、チャネル長のばらつきを抑制することができる。
(第12実施形態)
以下、図10を参照しながら、本発明の第12実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第11実施形態における図9AのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1MのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
以下、図10を参照しながら、本発明の第12実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。(a)は第11実施形態における図9AのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1MのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
図10(d)が示すように、不純物領域29の下端位置m、層間絶縁膜27の下端すなわちゲート電極25の上端位置nであり、nの位置がmより低くならないように、図10(a)のゲート電極25をRIE法にてエッチバックする工程にて、(c)が示すように、半導体柱6上に存在するマスク材料層7の膜厚jが、ゲート電極W層25とTiN層26をエッチングする膜厚kより大きくなるよう設定する。
本実施形態は以下のような特徴をもつ。
1.図10に示すように、マスク材料層7の膜厚を適切に設定することにより、ゲート電極W層25とTiN層(図示せず)と不純物N+層29が垂直方向に十分に重なり、且つ、ゲート電極と不純物N+層29との電気的ショートを抑制することが出来、特性不良やバラツキを抑制することが出来る。
2.加えて、マスク材料層7の膜厚jとゲート電極をエッチングする膜厚kとで決定されるゲート電極上の層間絶縁膜27の膜厚を、絶縁層HfO2層24の膜厚より十分厚く形成できるため、不純物領域N+層29とゲート電極25間の寄生容量が低減され、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
1.図10に示すように、マスク材料層7の膜厚を適切に設定することにより、ゲート電極W層25とTiN層(図示せず)と不純物N+層29が垂直方向に十分に重なり、且つ、ゲート電極と不純物N+層29との電気的ショートを抑制することが出来、特性不良やバラツキを抑制することが出来る。
2.加えて、マスク材料層7の膜厚jとゲート電極をエッチングする膜厚kとで決定されるゲート電極上の層間絶縁膜27の膜厚を、絶縁層HfO2層24の膜厚より十分厚く形成できるため、不純物領域N+層29とゲート電極25間の寄生容量が低減され、本構造を使用した製品の高速化、低消費電力化に寄与することが出来る。
(第13実施形態)
以下、図11A、図11Bを参照しながら、本発明の第13実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図11A、図11Bの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
以下、図11A、図11Bを参照しながら、本発明の第13実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図11A、図11Bの(a)は、平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図を示す。
図11Aは、第1実施形態における図1Aに相当し、基板上にi層6を形成し、例えば、SiO2のマスク材料層300(特許請求範囲の「第3のマスク材料層」の一例である)、SiNのマスク材料層7、シリコンゲルマニウム(SiGe)のマスク半導体層8、SiO2のマスク半導体層9を順次堆積する。
次に、第1実施形態における図1Cに相当する図11Bが示すように、シリコンゲルマニウム(SiGe)層8、SiO2層9のマスク半導体層をマスクにして、SiN層7、SiO2層300のマスク材料層、i層6をRIEにより形成し、SiN層7上に残存するSiGe層8とSiO2層9を除去する。
以降の工程は、第1実施例の図1D以降と同じである。
本実施形態は以下のような特徴をもつ。
第3実施形態の特徴に加え、半導体柱6とマスク材料層7(例えばSiN層)の間に、マスク材料層300(例えばSi02層)を形成することにより、半導体柱6頂部へのプロセスダメージを軽減することが出来、その後、半導体柱6頂部に、エピタキシャル結晶成長法により、ドナー不純物を含んだN+層29を形成する際、半導体柱6頂部のダメージにより、結晶成長が阻害されることを抑制することが出来る。
第3実施形態の特徴に加え、半導体柱6とマスク材料層7(例えばSiN層)の間に、マスク材料層300(例えばSi02層)を形成することにより、半導体柱6頂部へのプロセスダメージを軽減することが出来、その後、半導体柱6頂部に、エピタキシャル結晶成長法により、ドナー不純物を含んだN+層29を形成する際、半導体柱6頂部のダメージにより、結晶成長が阻害されることを抑制することが出来る。
(第14実施形態)
以下、図12を参照しながら、本発明の第14実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図12(a)は第14実施形態を適用した際の第1実施形態における図1Iに相当し、そのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1Mに相当し、そのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
以下、図12を参照しながら、本発明の第14実施形態に係る、SGTの製造方法、例としてN型トランジスタについて説明する。図12(a)は第14実施形態を適用した際の第1実施形態における図1Iに相当し、そのX-X’線に沿う断面構造図、(c)は(a)の本実施形態に関わる主要部の拡大図、(b)は第1実施形態における図1Mに相当し、そのX-X’線に沿う断面構造図、(d)は(b)の本実施形態に関わる主要部の拡大図を示す。
図12(b)のプロセス完了後の断面構造図において、(d)が示すように、不純物領域29の下端位置t、層間絶縁膜27の下端すなわちゲート電極25の上端位置uであり、uの位置がtより低くならないように、図12(a)のゲート電極25をRIE法にてエッチバックする工程にて、(c)が示すように、半導体柱6上に存在するマスク材料層300とマスク材料層7のトータルの膜厚rが、ゲート電極W層25とTiN層(図示せず)をエッチングする膜厚sより大きくなるよう設定する。
本実施形態は以下のような特徴をもつ。
第13実施形態の特徴に加え、図12に示すように、マスク材料層300と7の膜厚を適切に設定することにより、ゲート電極W層25とTiN層(図示せず)と不純物N+層29が垂直方向に十分に重なり、且つ、ゲート電極と不純物N+層29との電気的ショートを抑制することが出来、特性不良やバラツキを抑制することが出来る。
第13実施形態の特徴に加え、図12に示すように、マスク材料層300と7の膜厚を適切に設定することにより、ゲート電極W層25とTiN層(図示せず)と不純物N+層29が垂直方向に十分に重なり、且つ、ゲート電極と不純物N+層29との電気的ショートを抑制することが出来、特性不良やバラツキを抑制することが出来る。
なお、本発明に係る実施形態では、1つの半導体柱に1個のSGTを形成したが、2個以上を形成する回路形成においても、本発明を適用できる。2個以上を形成する回路形成においては、本発明が述べているSGTは、半導体柱の最下部にあるSGTである。
また、第1実施形態では、半導体柱をSiで形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態における、半導体柱下部のN+層2と半導体柱頂部のN+層29は、アクセプタ不純物を含んだP+層Si、または他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、N+層29は、選択エピタキシャル結晶成長法を用いて形成したが、CDE(Chemical Dry Etching)と通常のエピタキシャル結晶成長とで、半導体柱6の頂部上にN+層29を形成する方法を含め、他の方法によりN+層29を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態における、半導体柱6の頂部のマスク材料層7及び外周部のマスク材料層21は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態において、マスク材料層及びマスク半導体層として、SiN層7、シリコンゲルマニウム(SiGe)層8、SiO2層9を使用していたが、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態における、各種配線金属層X1、X2、X3の材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、図1Iに示したように、ゲート金属層として、TiN層26を用いた。このTiN層26は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。TiN層26は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。本実施形態では、この外側にW層を使用し、金属配線層の役割を担っているが、W層以外の単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、HfO2層24を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
第1実施形態において、半導体柱6の平面視における形状は、円形状であった。そして、半導体柱6の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態において、半導体柱6の底部に接続してN+層2を形成した。N+層2上面に金属、シリサイドなどの合金層を形成してもよい。このことは、N+層の代わりに、P+層を形成した場合も同様である。
また、第1実施形態では、P層基板1上にSGTを形成したが、P層基板1の代わりにSOI(Silicon On Insulator)基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、半導体柱6の上下に、同じ極性の導電性を有するN+層2とN+層29を用いて、ソース、ドレインを構成するSGTについて説明したが、極性が異なるソース、ドレインを有するトンネル型SGTに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、ゲートHfO2層24、ゲートTiN層26を形成した後に、N+層29を形成した。これに対し、N+層29を形成した後に、ゲートHfO2層24、ゲートTiN層26を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型NAND型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、1つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型NAND型フラッシュメモリ回路はSGT回路の1つである。従って、本発明はNAND型フラッシュメモリ回路との混在回路に対しても適用することができる。
同様に、磁気メモリ回路や強誘電体メモリ回路においても、メモリセル領域内外で使用されるインバータやロジック回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、特性バラツキや動作不良が抑制され、SGTを使用した回路及び製品の品質向上に寄与する。
1:P層基板
2:N+層基板及び半導体柱6下部のN+層
6:i層
7、21:SiNマスク材料層
23、27、30、35.37.39、100:SiO2層
24:HfO2層
25、33:W層
26:TiN層
29:半導体柱6上部のN+層
200:N++層
300:SiO2マスク材料層
400:エピタキシャル半導体層
C1、C2、C3:コンタクトホール
X1、X2、X3:接続配線金属層
f:SiO2層100の膜厚
g:半導体柱6下部のN+層2の上端位置(高さ)
h:HfO2層24の上端またはゲート電極25の下端位置(高さ)
j:SiNマスク材料層7の膜厚
k、s:ゲート電極W層25及びTiN層26のエッチング膜厚
m、t:半導体柱6上部のN+層29の下端位置(高さ)
n、u:SiO2層27の下端またはゲート電極25及びTiN層26の上端位置(高さ)
p:SiNマスク材料層21の膜厚
q:HfO2層24の膜厚
r:SiNマスク材料層7とSiO2マスク材料層300の合計膜厚
2:N+層基板及び半導体柱6下部のN+層
6:i層
7、21:SiNマスク材料層
23、27、30、35.37.39、100:SiO2層
24:HfO2層
25、33:W層
26:TiN層
29:半導体柱6上部のN+層
200:N++層
300:SiO2マスク材料層
400:エピタキシャル半導体層
C1、C2、C3:コンタクトホール
X1、X2、X3:接続配線金属層
f:SiO2層100の膜厚
g:半導体柱6下部のN+層2の上端位置(高さ)
h:HfO2層24の上端またはゲート電極25の下端位置(高さ)
j:SiNマスク材料層7の膜厚
k、s:ゲート電極W層25及びTiN層26のエッチング膜厚
m、t:半導体柱6上部のN+層29の下端位置(高さ)
n、u:SiO2層27の下端またはゲート電極25及びTiN層26の上端位置(高さ)
p:SiNマスク材料層21の膜厚
q:HfO2層24の膜厚
r:SiNマスク材料層7とSiO2マスク材料層300の合計膜厚
Claims (10)
- 基板上部に、半導体柱と、前記半導体柱を囲むゲート絶縁層と、前記ゲート絶縁層を囲むゲート導体層と、前記半導体柱の下部に接続する第1の不純物領域と、前記半導体柱の頂部に接続する第2の不純物領域とを有し、前記第1の不純物領域と前記第2の不純物領域との間の前記半導体柱をチャネルにしたSGT、
を有した柱状半導体装置の製造において、
前記基板の表面上に、ドナーまたはアクセプタ不純物を含んだ前記第1の不純物領域を形成する工程と、
前記第1の不純物領域上に前記半導体柱を形成する工程と、
全面を覆って、第1のマスク材料層を被覆する工程と、
前記第1のマスク材料層を異方性エッチングにより、前記半導体柱の側壁に前記第1のマスク材料層を残存させると共に、前記第1の不純物領域表面を露出する工程と、
全体に、熱的又は化学的に酸化を施し、露出した前記第1の不純物領域の表面に、前記ゲート導体層の下端位置を画定させる第1の絶縁層を素子間絶縁領域とは別に形成する工程と、
前記半導体柱の側壁に残存している前記第1のマスク材料層を等方性エッチングにより除去する工程と、
前記半導体柱を取り囲む前記ゲート絶縁層とさらにその前記ゲート絶縁層を取り囲む前記ゲート導体層を形成する工程と、
前記半導体柱の頂部に、前記第2の不純物領域を形成する工程と、
を有する、
ことを特徴とする柱状半導体装置の製造方法。 - 前記第1の絶縁層の膜厚が、前記ゲート絶縁層の膜厚より厚く、且つ、前記ゲート導体層の下端の位置が、前記半導体柱内の前記第1の不純物領域の上端位置と同じ位置か、若しくは低く位置するように、前記第1の絶縁層の膜厚が設定されている、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記第1のマスク材料層の膜厚が、前記ゲート絶縁層の膜厚の2倍の膜厚より小さい、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記第1のマスク材料層を異方性エッチング後に、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、露出した前記第1の不純物領域表面に注入する工程を更に含む、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記第1の絶縁層を形成後、全体に、第1の不純物領域と同じ導電型である不純物を、イオン注入法にて、前記第1の絶縁層下の領域に十分に注入可能なエネルギーで注入する、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記第1のマスク材料層を異方性エッチング後、露出した前記基板表面に選択的にエピタキシャル成長にて、半導体層を形成する工程を更に含み、
前記第1の絶縁層を形成する工程は、全体に、熱的又は化学的に前記半導体層を酸化することにより、露出した前記基板表面に前記第1の絶縁層を形成する、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記半導体層の熱的又は化学的な酸化の酸化膜成長速度が、前記第1の不純物領域の熱的又は化学的な酸化の酸化膜成長速度より大きい、
ことを特徴とする請求項6に記載の柱状半導体装置の製造方法。 - 前記半導体層は、エピタキシャル成長時に、前記第1の不純物領域と同じ導電型の不純物がドーピングされている、
ことを特徴とする請求項6に記載の柱状半導体装置の製造方法。 - 前記半導体層を形成後、全体に、酸素イオン、及び、前記第1の不純物領域と同じ導電型である不純物の少なくとも一方を、イオン注入法にて、前記半導体層に注入する、
ことを特徴とする請求項6に記載の柱状半導体装置の製造方法。 - 前記半導体層を形成後、該半導体層の全てを酸化膜に変えるような、熱的又は化学的に酸化を施すことで、所望の膜厚の前記第1の絶縁層を形成することが出来るよう、前記半導体層の膜厚が設定されている、
ことを特徴とする請求項6に記載の柱状半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2020/046526 WO2022130451A1 (ja) | 2020-12-14 | 2020-12-14 | 柱状半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2022130451A1 JPWO2022130451A1 (ja) | 2022-06-23 |
JPWO2022130451A5 true JPWO2022130451A5 (ja) | 2023-09-29 |
Family
ID=82057393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022569328A Pending JPWO2022130451A1 (ja) | 2020-12-14 | 2020-12-14 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230328949A1 (ja) |
JP (1) | JPWO2022130451A1 (ja) |
TW (1) | TWI815211B (ja) |
WO (1) | WO2022130451A1 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02148852A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH0745715A (ja) * | 1993-07-26 | 1995-02-14 | Sony Corp | 半導体装置の製造方法 |
JP2013026382A (ja) * | 2011-07-20 | 2013-02-04 | Elpida Memory Inc | 半導体装置の製造方法 |
US9960272B1 (en) * | 2017-05-16 | 2018-05-01 | International Business Machines Corporation | Bottom contact resistance reduction on VFET |
CN111344841B (zh) * | 2017-11-01 | 2023-07-04 | 新加坡优尼山帝斯电子私人有限公司 | 柱状半导体装置、及其制造方法 |
-
2020
- 2020-12-14 WO PCT/JP2020/046526 patent/WO2022130451A1/ja active Application Filing
- 2020-12-14 JP JP2022569328A patent/JPWO2022130451A1/ja active Pending
-
2021
- 2021-11-10 TW TW110141868A patent/TWI815211B/zh active
-
2023
- 2023-06-12 US US18/332,968 patent/US20230328949A1/en active Pending
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