JPWO2022123633A5

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Publication number: JPWO2022123633A5
Application number: JP2022567907A
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Filing date: 2020-12-07
Publication date: 2023-08-23

Description

図４に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層１２１ａ、１２１ｂが形成されている（「Ｎ⁺層」は、ドナー不純物を高濃度で含む半導体領域を指す。以下同様。）。このソース、ドレインとなるＮ⁺層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴは、ソース、ドレインとなるＮ⁺層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４より構成されている。Ｎ⁺層１２１ｂ上の絶縁層１２５に開けられたコンタクトホールＣを介してＮ⁺層１２１ｂとソース配線金属層Ｓが接続されている。これにより、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ⁺層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。

図５に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個の負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、２個の駆動用ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２と、２個の選択用ＮチャネルＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。このＳＲＡＭセルにおいて、各電極間、接続配線間の寄生容量を如何に減少させるかが課題である。同時に、ＳＲＡＭセルの高密度化に伴う、各電極間の短絡に伴う不良を如何に減少させるかも課題である。

上記の課題を解決するために、本発明の柱状半導体メモリ装置の製造方法は、
基板上に、平面視において第１の線上に並び、且つ垂直方向に立った第１のＳＧＴ（Surrounding Gate Transistor）を形成する第１の半導体柱と、前記第１の半導体柱に隣接して、第２のＳＧＴを形成する第２の半導体柱と、平面視において前記第１の線に並行な第２の線上に並び、且つ垂直方向に立った第３のＳＧＴを形成する第３の半導体柱と、前記第３の半導体柱に隣接して第４のＳＧＴを形成する第４の半導体柱と、を形成する工程と、
前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記第２の半導体柱を囲んだ第２のゲート絶縁層と、前記第３の半導体柱を囲んだ第３のゲート絶縁層と、前記第４の半導体柱を囲んだ第４のゲート絶縁層と、を形成する工程と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２のゲート絶縁層を囲み、且つ、平面視において、前記第２の線の方向に突き出た第２のゲート導体層と、平面視において、前記第３のゲート絶縁層を囲み、且つ、平面視において、前記第１の線の方向に突き出た第３のゲート導体層と、前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、を形成する工程と、
前記第１の半導体柱の底部にある第１の不純物領域と、前記第２の半導体柱の底部にある第２の不純物領域とを繋げる第１の接続領域と、平面視において第１の線方向に突き出た前記第３のゲート導体層と、の上に第１のコンタクトホールを形成し、同時に、前記第３の半導体柱の底部にある第３の不純物領域と、前記第４の半導体柱の底部にある第４の不純物領域とを繋げる第２の接続領域と、平面視において前記第２の線方向に突き出た前記第２のゲート導体層と、の上に第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの底部に第１の導体層を形成し、同時に前記第２のコンタクトホールの底部に第２の導体層を形成する工程と、
前記第１の導体層上の前記第１のコンタクトホール内に、第１の空孔または低誘電率材料層よりなる第１の絶縁材料層を形成し、同時に前記第２のゲート導体層上の前記第２のコンタクトホール内に、第２の空孔または低誘電率材料層よりなる第２の絶縁材料層を形成する工程と、を有し、
前記第１のＳＧＴと、前記第４のＳＧＴがＳＲＡＭメモリセルの選択トランジスタであり、前記第２のＳＧＴと、前記第３のＳＧＴがＳＲＡＭメモリセルの負荷トランジスタであることを特徴とする。

上記発明において、さらに、前記第１のゲート絶縁層、前記第２のゲート絶縁層、前記第３のゲート絶縁層、前記第４のゲート絶縁層、を囲み、且つ、垂直方向において、上面位置が前記第１の半導体柱、前記第２の半導体柱、前記第３の半導体柱、前記第４の半導体柱の頂部より下にある第２の導体層を形成する工程と、
前記第１の半導体柱、前記第２の半導体柱、前記第３の半導体柱、前記第４の半導体柱の頂部を囲んだ第１のマスク材料層を形成する工程と、
平面視において、前記第２の半導体柱に繋がり、且つ一部が前記第２の線方向に突き出た第２のマスク材料層と、前記第３の半導体柱に繋がり、且つ一部が前記第１の線方向に突き出た第３のマスク材料層と、を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２のゲート導体層をエッチングして、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層、前記第４のゲート導体層を形成する工程と、有し、
平面視において、前記第２のマスク材料層と重なった、前記第２のゲート導体層の膜厚が、前記第１のマスク材料層の膜厚より厚く形成され、平面視において、前記第３のマスク材料層と重なった、前記第３のゲート導体層の膜厚が、前記第３のマスク材料層の膜厚より厚く形成する。

上記の課題を解決するために、本発明の柱状半導体メモリ装置は、
基板上に、平面視において第１の線上に並び、且つ垂直方向に立った第１のＳＧＴ（Surrounding Gate Transistor）を形成する第１の半導体柱と、前記第１の半導体柱に隣接して、第２のＳＧＴを形成する第２の半導体柱と、平面視において前記第１の線に並行な第２の線上に並び、且つ垂直方向に立った第３のＳＧＴを形成する第３の半導体柱と、前記第３の半導体柱に隣接して第４のＳＧＴを形成する第４の半導体柱と、
前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記第２の半導体柱を囲んだ第２のゲート絶縁層と、前記第３の半導体柱を囲んだ第３のゲート絶縁層と、前記第４の半導体柱を囲んだ第４のゲート絶縁層と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２のゲート絶縁層を囲み、且つ、平面視において、前記第２の線の方向に突き出た第２のゲート導体層と、平面視において、前記第３のゲート絶縁層を囲み、且つ、平面視において、前記第１の線の方向に突き出た第３のゲート導体層と、前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
前記第１の半導体柱の底部にある第１の不純物領域と、前記第２の半導体柱の底部にある第２の不純物領域とを繋げる第１の接続領域と、平面視において第１の線方向に突き出た前記第３のゲート導体層と、の上に垂直方向に延びた第１のコンタクト部と、前記第３の半導体柱の底部にある第３の不純物領域と、前記第４の半導体柱の底部にある第４の不純物領域とを繋げる第２の接続領域と、平面視において前記第２の線方向に突き出た前記第２のゲート導体層と、の上に垂直方向に延びた第２のコンタクト部と、
前記第１のコンタクト部の底部にある第１の導体層と、前記第２のコンタクト部の底部にある第２の導体層と、
前記第１の導体層上の前記第１のコンタクト部内にある、第１の空孔、または低誘電率材料層よりなる第１の絶縁材料層と、前記第２のゲート導体層上の前記第２のコンタクト部内にある、第２の空孔、または低誘電率材料層よりなる第２の絶縁材料層と、を有し、
前記第１のＳＧＴと、前記４のＳＧＴがＳＲＡＭメモリセルの選択トランジスタであり、前記第２のＳＧＴと、前記第３のＳＧＴがＳＲＡＭメモリセルの負荷トランジスタであることを特徴とする。

上記発明において、垂直方向において、前記第１の空孔、前記第２の空孔の上端位置が、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層、前記第４のゲート導体層の上端位置より低いことを特徴とする。

前記第２のコンタクト部に接する領域の、前記第２のゲート導体層の厚さが、前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層の厚さより厚いことを特徴とする。

第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置及びその製造方法を説明するための平面図と断面構造図である。従来例のＳＧＴを示す模式構造図である。従来例のＳＧＴを用いたＳＲＡＭセル回路図である。

次に、ＣＶＤ法により全体に、ＳｉＯ₂層（図示せず）を被覆する。そして、図１Ｎに示すように、ＣＭＰ法により、ＳｉＯ₂層の上面位置を、ＡｌＯ層２９の上面位置まで研磨して、Ｓｉ柱６ａ～６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３０Ｅ、３０Ｆ内に、ＳｉＯ₂層３１ａ、３１ｂ（図示せず）３１ｃ、３１ｄ、３１ｅ（図示せず）、３１ｆを形成する。そして、リソグラフィ法と、ケミカルエッチング法により、ＳｉＯ₂層３１ｂ、３１ｅを除去する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ⁺層３２ｂ、３２ｅを、Ｓｉ柱６ｂ、６ｅの頂部を覆い、且つ凹部３０Ｂ、３０Ｅ内に形成する。Ｐ⁺層３２ｂ、３２ｅの外周が、平面視において、凹部３０Ｂ、３０Ｅの外周より外側にならないように形成する。なお、Ｐ⁺層３２ｂ、３２ｅを形成する前に、Ｓｉ柱６ｂ、６ｅの頂部を薄く酸化した後に、この酸化膜を除く処理を行い、Ｓｉ柱６ｂ、６ｅの頂部表層のダメージ層の除去、及び洗浄を行うことが望ましい。なお、Ｐ⁺層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法以外の、例えば分子線結晶成長法などの他の方法を用いて単結晶であるＰ⁺ 層３２ｂ、３２ｅを形成してもよい。また、Ｐ⁺層３２ｂ、３２ｅは、全面にアクセプタ不純物を含んだ半導体層を被覆した後に、ＣＭＰ法により、その上面位置がＡｌＯ層２９の上面位置まで研磨した後に、上面をＣＤＥ法、またはケミカルエッチして形成してもよい。

次に、図１Ｔに示すように、帯状コンタクトホールＣ３を埋め、Ｗ層３３ｂと、３３ｅと、を接続した電源配線金属層Ｖｄｄを形成する。なお、電源配線金属層Ｖｄｄは、金属だけでなく、合金、ドナーまたはアクセプタ不純物を多く含んだ半導体よりなる材料層を単層、または複数層用いて形成してもよい。

第１実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
図１Ｕに示す、選択ＳＧＴと負荷ＳＧＴが形成されるＳｉ柱６ａ、６ｂ間の、Ｎ⁺層３ａａ、Ｐ⁺層４ａａ、ゲートＴｉＮ層２４ｃとを接続するＷ層３４ａと、実効的な低誘電率層であるＳｉＯ₂層３５ａとが、コンタクトホールＣ１内に形成される。これにより、Ｗ層３４ａとＳｉＯ２層３５ａとが自己整合により形成される。同様に、Ｗ層３４ｂとＳｉＯ２層３５ｂとが自己整合により形成される。この自己整合形成は、ＳＲＡＭセルの高集積化に繋がる。
（特徴２）
空孔３６ａを含むＳｉＯ₂層３５ａは、選択ＳＧＴのゲートＴｉＮ層２４ａと、負荷ＳＧＴ、駆動ＳＧＴのゲートＴｉＮ層２４ｂ間のカップリング容量を小さくさせる。同様に、空孔３６ｂを含むＳｉＯ₂層３５ｂは、選択ＳＧＴのゲートＴｉＮ層２４ｄと、負荷ＳＧＴのゲートＴｉＮ層２４ｃ間のカップリング容量を小さくさせる。このカップリング容量の低減は、ＳＲＡＭ装置の高速化、低消費電力化に繋がる。
（特徴３）
図１Ｒに示すように、垂直方向において、Ｗ層３４ａは、その上面が、ゲートＴｉＮ層２４ａ～２４ｄの下端位置より下、または近傍になるように形成される。これにより、Ｗ層３４ａの側面が、ゲートＴｉＮ層２４ａ、２４ｂの側面と対面する面積が小さく、又は離して形成できる。これにより、製造上で、Ｗ層３４ａとゲートＴｉＮ層２４ａ、２４ｂとの電気的短絡不良を低減させることができる。同様に、Ｗ層３４ｂと、ゲートＴｉＮ層２４ｃ、２４ｄとの短絡不良を少なく出来る。これはＳＲＡＭ装置の歩留り向上に寄与する。

第２実施形態の製造方法によれば、次のような特徴が得られる。
図２Ｂに示すように、Ｐ⁺層４ｃａ、４ｃｂ、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｆは平面視において、一部が重なり、かつＰ⁺層４ｃａ、４ｃｂ、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｆの底部は、ＳｉＮ層２７上、または接して形成される。これに対し、空孔３６ａ、３６ｂの垂直方向における上端位置が、ＳｉＮ層２７より下方になるように形成される。これにより、空孔３６ａ、３６ｂが、Ｐ⁺層４ｃａ、４ｃｂ、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｆの形成工程において、崩れることはない。これは、平面視において、実効的な低誘電層であるＳｉＯ２層３５ａ、３５ｂと、Ｐ⁺層４６ｂとを、重ねて形成できることを示している。これにより、ＳＲＡＭセルの高密度化が図れる。

第１実施形態における図１Ｉまでの工程を行う。そして、全面を覆って、ＡＬＤ（Atomic Layered Deposition）を用いてＨｆＯ₂層（図示せず）、ＴｉＮ層（図示せず）を堆積し、そして、ＣＶＤ法によりＳｉＯ₂層（図示せず）を堆積する。そして、ＣＭＰ法により、ＨｆＯ₂層、ＴｉＮ層、ＳｉＯ₂層の上面が、マスク材料層７ａ～７ｆの上面位置になるように研摩する。そして、マスク材料層７ａ～７ｆをマスクにして、ＲＩＥ法によりＴｉＮ層、ＳｉＯ２層を、上面位置がＮ＋層３ｂａ、３ｂｂ、３Ｂａ、３Ｂｂ，Ｐ⁺層４ｃａ、４Ｃａの下端位置近傍までエッチングして、図３Ａに示すように、ＴｉＮ層２４、ＳｉＯ２層２５Ａを形成する。そして、全面にＳｉＮ層（図示せず）を堆積する。そして、ＲＩＥ法によりＳｉＮ層をエッチングすることにより、Ｎ⁺層３ｂａ、３ｂｂ、３Ｂａ、３Ｂｂ，Ｐ⁺層４ｃａ、４Ｃａと、マスク材料層７ａ～７ｆの側面にＳｉＮ層２６ａ、２６ｂ、２６ｃ、２６ｄを形成する。この場合、Ｐ⁺層４ｃａ、Ｎ⁺層３ｂｂ間の距離が短い場合、ＳｉＮ層２６ｂが、Ｐ⁺層４ｃａ、Ｎ⁺層３ｂｂ間で繋がって形成される。同じくＰ⁺層４Ｃａ、Ｎ層３Ｂａ間の距離が短い場合、ＳｉＮ層２６ｃが、Ｐ⁺層４ｃａ、Ｎ⁺層３Ｂａ間で繋がって形成される。そして、平面視において、ＳｉＮ層２６ａに一部重なったマスク材料層２６Ａ、ＳｉＮ層２６ｂに一部重なったマスク材料層２６Ｂ、ＳｉＮ層２６ｃに一部重なったマスク材料層２６Ｃ、ＳｉＮ層２６ｄに一部重なったマスク材料層２６Ｄを形成する。この場合、平面視におけるマスク材料層２６Ａ～２６Ｄの厚さＬ１を、ＴｉＮ層の厚さＬ２より小さくして形成する。

次に、図３Ｂに示すように、マスク材料層７ａ～７ｄ、２６Ａ～２６Ｄ，ＳｉＮ層２６ａ～２６ｄをマスクにして、ＳｉＯ₂層２５Ａ、ＴｉＮ層２４を、エッチングして、ＴｉＮ層２４Ａ、２４Ｂ、２４Ｃ、２４Ｄを形成する。この場合、マスク材料層２６Ａ～２６Ｄの下のＳｉＯ２層２５Ａは残される。このエッチングにより、ＴｉＮ層２４Ａ～２４Ｄの底部の厚さＬ２は維持された状態で、Ｓｉ柱６ａ～６ｆを囲んだＴｉＮ層２４Ａ～２４Ｄの厚さがＬ１と薄く形成される。

なお、薄い単結晶Ｓｉ層４５ａ～４５ｅは、結晶性のよいＰ⁺層４６ｂ、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｆを形成するための層であるので、この目的に合うものであれば、他の単結晶半導体薄膜層であってもよい。

また、第２実施形態において、ＡＬＤ法による薄い単結晶Ｓｉ層４５ａ～４５ｅと、エピタキシャル結晶成長法によるＮ⁺層またはＰ⁺層４６ａ～４６ｅを形成した。薄い単結晶Ｓｉ層４５ａ～４５ｅは、結晶性のよいＮ⁺層、Ｐ⁺層４６ａ～４６ｅを得るための材料層である。結晶性のよいＮ⁺層、Ｐ⁺層４６ａ～４６ｅを得るための材料層であれば、他の単層または複数層の材料層であってもよい。

Claims

基板上に、平面視において第１の線上に並び、且つ垂直方向に立った第１のＳＧＴ（Surrounding Gate Transistor）を形成する第１の半導体柱と、前記第１の半導体柱に隣接して、第２のＳＧＴを形成する第２の半導体柱と、平面視において前記第１の線に並行な第２の線上に並び、且つ垂直方向に立った第３のＳＧＴを形成する第３のＳＧＴを形成する第３の半導体柱と、前記第３の半導体柱に隣接して第４のＳＧＴを形成する第４の半導体柱と、を形成する工程と、
前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記第２の半導体柱を囲んだ第２のゲート絶縁層と、前記第３の半導体柱を囲んだ第３のゲート絶縁層と、前記第４の半導体柱を囲んだ第４のゲート絶縁層と、を形成する工程と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２のゲート絶縁層を囲み、且つ、平面視において、前記第２の線の方向に突き出た第２のゲート導体層と、平面視において、前記第３のゲート絶縁層を囲み、且つ、平面視において、前記第１の線の方向に突き出た第３のゲート導体層と、前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、を形成する工程と、
前記第１の半導体柱の底部にある第１の不純物領域と、前記第２の半導体柱の底部にある第２の不純物領域とを繋げる第１の接続領域と、平面視において第１の線方向に突き出た前記第３のゲート導体層と、の上に第１のコンタクトホールを形成し、同時に、前記第３の半導体柱の底部にある第３の不純物領域と、前記第４の半導体柱の底部にある第４の不純物領域とを繋げる第２の接続領域と、平面視において前記第２の線方向に突き出た前記第２のゲート導体層と、の上に第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの底部に第１の導体層を形成し、同時に前記第２のコンタクトホールの底部に第２の導体層を形成する工程と、
前記第１の導体層上の前記第１のコンタクトホール内に、第１の空孔または低誘電率材料層よりなる第１の絶縁材料層を形成し、同時に前記第２のゲート導体層上の前記第２のコンタクトホール内に、第２の空孔または低誘電率材料層よりなる第２の絶縁材料層を形成する工程と、を有し、
前記第１のＳＧＴと、前記第４のＳＧＴがＳＲＡＭメモリセルの選択トランジスタであり、前記第２のＳＧＴと、前記第３のＳＧＴがＳＲＡＭメモリセルの負荷トランジスタである、
ことを特徴とする柱状半導体メモリ装置の製造方法。
垂直方向において、前記第１の空孔、前記第２の空孔の上端位置が、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層、前記第４のゲート導体層の上端位置より低く形成する、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置の製造方法。
前記第２のゲート導体層を形成する工程において、前記第２のコンタクトホールに接する領域の、前記第２のゲート導体層の厚さを、前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層の厚さより厚く形成する、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置の製造方法。
前記第１のゲート絶縁層、前記第２のゲート絶縁層、前記第３のゲート絶縁層、前記第４のゲート絶縁層、を囲み、且つ、垂直方向において、上面位置が前記第１の半導体柱、前記第２の半導体柱、前記第３の半導体柱、前記第４の半導体柱の頂部より下にある第２の導体層を形成する工程と、
前記第１の半導体柱、前記第２の半導体柱、前記第３の半導体柱、前記第４の半導体柱の頂部を囲んだ第１のマスク材料層を形成する工程と、
平面視において、前記第２の半導体柱に繋がり、且つ一部が前記第２の線方向に突き出た第２のマスク材料層と、前記第３の半導体柱に繋がり、且つ一部が前記第１の線方向に突き出た第３のマスク材料層と、を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２のゲート導体層をエッチングして、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層、前記第４のゲート導体層を形成する工程と、を有し、
平面視において、前記第２のマスク材料層と重なった、前記第２のゲート導体層の膜厚が、前記第１のマスク材料層の膜厚より厚く形成され、平面視において、前記第３のマスク材料層と重なった、前記第３のゲート導体層の膜厚が、前記第３のマスク材料層の膜厚より厚く形成されている、
ことを特徴とする請求項３に記載の柱状半導体メモリ装置の製造方法。
基板上に、平面視において第１の線上に並び、且つ垂直方向に立った第１のＳＧＴ（Surrounding Gate Transistor）を形成する第１の半導体柱と、前記第１の半導体柱に隣接して、第２のＳＧＴを形成する第２の半導体柱と、平面視において前記第１の線に並行な第２の線上に並び、且つ垂直方向に立った第３の半導体柱と、前記第３の半導体柱に隣接して第４のＳＧＴを形成する第４の半導体柱と、
前記第１の半導体柱を囲んだ第１のゲート絶縁層と、前記第２の半導体柱を囲んだ第２のゲート絶縁層と、前記第３の半導体柱を囲んだ第３のゲート絶縁層と、前記第４の半導体柱を囲んだ第４のゲート絶縁層と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２のゲート絶縁層を囲み、且つ、平面視において、前記第２の線の方向に突き出た第２のゲート導体層と、平面視において、前記第３のゲート絶縁層を囲み、且つ、平面視において、前記第１の線の方向に突き出た第３のゲート導体層と、前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
前記第１の半導体柱の底部にある第１の不純物領域と、前記第２の半導体柱の底部にある第２の不純物領域とを繋げる第１の接続領域と、平面視において第１の線方向に突き出た前記第３のゲート導体層と、の上に垂直方向に延びた第１のコンタクト部と、前記第３の半導体柱の底部にある第３の不純物領域と、前記第４の半導体柱の底部にある第４の不純物領域とを繋げる第２の接続領域と、平面視において前記第２の線方向に突き出た前記第２のゲート導体層と、の上に垂直方向に延びた第２のコンタクト部と、
前記第１のコンタクト部の底部にある第１の導体層と、前記第２のコンタクト部の底部にある第２の導体層と、
前記第１の導体層上の前記第１のコンタクト部内にある、第１の空孔、または低誘電率材料層よりなる第１の絶縁材料層と、前記第２のゲート導体層上の前記第２のコンタクト部内にある、第２の空孔、または低誘電率材料層よりなる第２の絶縁材料層と、を有し、
前記第１のＳＧＴと、前記４のＳＧＴがＳＲＡＭメモリセルの選択トランジスタであり、前記第２のＳＧＴと、前記第３のＳＧＴがＳＲＡＭメモリセルの負荷トランジスタである、
ことを特徴とする柱状半導体メモリ装置。
垂直方向において、前記第１の空孔、前記第２の空孔の上端位置が、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層、前記第４のゲート導体層の上端位置より低い、
ことを特徴とする請求項５に記載の柱状半導体メモリ装置。
前記第２のコンタクト部に接する領域の、前記第２のゲート導体層の厚さが、前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層の厚さより厚い、
ことを特徴とする請求項５に記載の柱状半導体メモリ装置。