JPWO2020158589A1 - 送信装置、送信方法、受信装置、受信方法、および送受信装置 - Google Patents

送信装置、送信方法、受信装置、受信方法、および送受信装置 Download PDF

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Abstract

本技術は、異なるレイヤの信号処理を行う信号処理部を分離することができるようにする送信装置、送信方法、受信装置、受信方法、および送受信装置に関する。本技術の第１の側面の送信装置は、伝送対象のデータを格納するパケットを生成し、生成したパケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、第１の信号処理部から出力されたそれぞれのレーンのパケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部とを備える。第１の信号処理部と第２の信号処理部は、第１のレイヤを基準として規定された入出力の仕様と、第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される。本技術は、SLVS-EC規格の通信を行う装置に適用することができる。

Description

本技術は、送信装置、送信方法、受信装置、受信方法、および送受信装置に関し、特に、異なるレイヤの信号処理を行う信号処理部を分離することができるようにした送信装置、送信方法、受信装置、受信方法、および送受信装置に関する。
イメージセンサのインタフェースの規格としてSLVS-EC(Scalable Low Voltage Signaling-Embedded Clock)規格がある。SLVS-EC規格の伝送方式は、送信側においてクロックを重畳した形でデータを送信し、受信側においてクロックを再生してデータを復調・復号する方式である。
SLVS-EC規格においては、パケットの生成などのアプリケーション寄りの信号処理を行うレイヤである「リンクレイヤ」と、クロックの生成と再生などの伝送路寄りの信号処理を行うレイヤである「物理レイヤ」が規定されている。
特開２０１２−１２０１５９号公報
どのポートから出力した信号をどのポートに入力するかといったような、リンクレイヤと物理レイヤの間の詳細な信号のやりとりについては、SLVS-EC規格においては定義されていない。したがって、リンクレイヤと物理レイヤを別々のICチップに実装するようなことができない。
本技術はこのような状況に鑑みてなされたものであり、異なるレイヤの信号処理を行う信号処理部を分離することができるようにするものである。
本技術の第１の側面の送信装置は、伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部とを備え、前記第１の信号処理部と前記第２の信号処理部が、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される。
本技術の第２の側面の受信装置は、複数のレーンのデータとして送信装置から並列に伝送路上に出力されたデータストリームを受信し、同期処理と制御情報の除去とを含む処理を第１のレイヤの処理として行う第１の信号処理部と、前記第１の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成するパケットを取得する処理を第２のレイヤの処理として行う第２の信号処理部とを備え、前記第１の信号処理部と前記第２の信号処理部が、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される。
本技術の第１の側面においては、第１の信号処理部と第２の信号処理部の間の信号の入出力が、第１のレイヤを基準として規定された入出力の仕様と、第２のレイヤを基準として規定された入出力の仕様に従って行われる。
本技術の第２の側面においては、第１の信号処理部と第２の信号処理部の間の信号の入出力が、第１のレイヤを基準として規定された入出力の仕様と、第２のレイヤを基準として規定された入出力の仕様に従って行われる。
本技術の一実施形態に係る伝送システムの構成例を示す図である。 送信部と受信部の構成例を示すブロック図である。 送信部のTx-Phy Layer信号処理部の入出力の例を示す図である。 Tx-Phy Layer信号処理部の各ポートの入出力の概要を示す図である。 Tx-Phy Layer信号処理部の各ポートの入出力の概要を示す図である。 送信部のTx-Link Layer信号処理部の入出力の例を示す図である。 Tx-Link Layer信号処理部の各ポートの入出力の概要を示す図である。 Tx-Link Layer信号処理部の各ポートの入出力の概要を示す図である。 Tx-Phy Layer信号処理部の状態遷移の例を示す図である。 各信号のタイミングチャートの例を示す図である。 受信部のRx-Phy Layer信号処理部の入出力の例を示す図である。 Rx-Phy Layer信号処理部の各ポートの入出力の概要を示す図である。 Rx-Phy Layer信号処理部の各ポートの入出力の概要を示す図である。 受信部のRx-Link Layer信号処理部の入出力の例を示す図である。 Rx-Link Layer信号処理部の各ポートの入出力の概要を示す図である。 Rx-Link Layer信号処理部の各ポートの入出力の概要を示す図である。 Rx-Phy Layer信号処理部の状態遷移の例を示す図である。 各信号のタイミングチャートの例を示す図である。 実装の例を示すブロック図である。 実装の他の例を示すブロック図である。 他の伝送規格との接続例を示す図である。 他の伝送規格との接続例を示す図である。 フレームフォーマットの例を示す図である。 送信部と受信部の構成例を示す図である。 ヘッダ構造を示す図である。 ヘッダ情報の内容と情報量を示す図である。 ビット配列の例を示す図である。 各画素の画素値が８ビットで表される場合のPixel to Byte変換の例を示す図である。 各画素の画素値が１０ビットで表される場合のPixel to Byte変換の例を示す図である。 各画素の画素値が１２ビットで表される場合のPixel to Byte変換の例を示す図である。 各画素の画素値が１４ビットで表される場合のPixel to Byte変換の例を示す図である。 各画素の画素値が１６ビットで表される場合のPixel to Byte変換の例を示す図である。 ペイロードデータの例を示す図である。 ペイロードデータの他の例を示す図である。 パリティが挿入されたペイロードデータの例を示す図である。 ペイロードデータにヘッダを付加した状態を示す図である。 ペイロードデータにヘッダとフッタを付加した状態を示す図である。 パリティが挿入されたペイロードデータにヘッダを付加した状態を示す図である。 パケットデータの割り当ての例を示す図である。 制御コードの例を示す図である。 K Characterの値を示す図である。 Pad Codeの挿入の例を示す図である。 制御コード挿入後のパケットデータの例を示す図である。 Data Skewの補正の例を示す図である。 撮像装置の処理について説明するフローチャートである。 図４５のステップＳ２において行われるデータ送信処理について説明するフローチャートである。 図４５のステップＳ３において行われるデータ受信処理について説明するフローチャートである。 レーン数を切り替える場合の制御シーケンスを示す図である。 第１の組み合わせを示す図である。 第２の組み合わせを示す図である。 第３の組み合わせを示す図である。 第４の組み合わせを示す図である。 第５の組み合わせを示す図である。 第６の組み合わせを示す図である。 第１の組み合わせにおける送信側の構成例を示す図である。 第１の組み合わせにおける受信側の構成例を示す図である。 第２の組み合わせにおける送信側の構成例を示す図である。 第２の組み合わせにおける受信側の構成例を示す図である。 第３の組み合わせにおける送信側の構成例を示す図である。 第３の組み合わせにおける受信側の構成例を示す図である。 第４の組み合わせにおける送信側の構成例を示す図である。 第４の組み合わせにおける受信側の構成例を示す図である。 第５の組み合わせにおける送信側の構成例を示す図である。 第５の組み合わせにおける受信側の構成例を示す図である。 第６の組み合わせにおける送信側の構成例を示す図である。 第６の組み合わせにおける受信側の構成例を示す図である。 信号変換デバイスの構成例を示すブロック図である。 コンピュータの構成例を示すブロック図である。
以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
１．Phy Protocol Interface
２．SLVS-EC規格
３．変形例
＜＜Phy Protocol Interface＞＞
＜伝送システムの構成例＞
図１は、本技術の一実施形態に係る伝送システムの構成例を示す図である。
図１の伝送システム１は、イメージセンサ１１とDSP１２から構成される。イメージセンサ１１とDSP１２は、デジタルカメラや携帯電話機などの、撮像機能を有する同じ撮像装置内に設けられる。イメージセンサ１１には撮像部２１と送信部２２が設けられ、DSP１２には受信部３１と画像処理部３２が設けられる。
イメージセンサ１１の撮像部２１は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどの撮像素子よりなり、レンズを介して受光した光の光電変換を行う。また、撮像部２１は、光電変換によって得られた信号のA/D変換などを行い、１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部２２に出力する。
送信部２２は、撮像部２１から供給された各画素のデータを、例えば撮像部２１から供給された順に複数の伝送路に割り当て、複数の伝送路を介して並列にDSP１２に送信する。図１の例においては、８本の伝送路を用いて画素データの伝送が行われている。イメージセンサ１１とDSP１２の間の伝送路は有線の伝送路であってもよいし、無線の伝送路であってもよい。以下、適宜、イメージセンサ１１とDSP１２の間の伝送路をレーン（Lane）という。
DSP１２の受信部３１は、８本のレーンを介して送信部２２から伝送されてきた画素データを受信し、各画素のデータを画像処理部３２に順に出力する。
画像処理部３２は、受信部３１から供給された画素データに基づいて１フレームの画像を生成し、生成した画像を用いて各種の画像処理を行う。イメージセンサ１１からDSP１２に伝送される画像データは例えばRAWデータであり、画像処理部３２においては、画像データの圧縮、画像の表示、記録媒体に対する画像データの記録などの各種の処理が行われる。RAWデータ以外に、JPEGデータや、画素データ以外の付加データがイメージセンサ１１からDSP１２に対して伝送されることもある。
以上のように、伝送システム１のイメージセンサ１１に設けられる送信部２２と、DSP１２に設けられる受信部３１の間では、複数のレーンを用いたデータの送受信が行われる。
送信部２２と受信部３１が同じ数ずつ設けられるようにすることも可能である。この場合、複数のレーンを用いたデータの送受信が、それぞれの送信部２２と受信部３１の組の間で行われる。
送信部２２と受信部３１の間のデータの送受信は、例えば、SLVS-EC規格に従って行われる。
SLVS-EC規格においては、信号処理の内容に応じて、アプリケーションレイヤ（Application Layer）、リンクレイヤ（LINK Layer）、および物理レイヤ（PHY Layer）が定義されている。各レイヤの信号処理が、送信側（Tx）である送信部２２と、受信側（Rx）である受信部３１のそれぞれにおいて行われる。
詳細については後述するが、リンクレイヤにおいては、基本的に、以下の機能を実現するための信号処理が行われる。
１．ピクセルデータ−バイトデータ変換
２．ペイロードデータのエラー訂正
３．パケットデータと補助データの伝送
４．パケットフッタを用いた、ペイロードデータのエラー訂正
５．レーンマネジメント
６．パケット生成のためのプロトコルマネジメント
一方、物理レイヤにおいては、基本的に、以下の機能を実現するための信号処理が行われる。
１．制御コードの生成と抽出
２．バンド幅の制御
３．レーン間のskewの制御
４．シンボルの配置
５．ビット同期のためのシンボルコーディング
６．SERDES(SERializer/DESerializer)
７．クロックの生成と再生
８．SLVS(Scalable Low Voltage Signaling)信号の伝送
図１の送信部２２においては、送信側のリンクレイヤの信号処理を行う信号処理部と、送信側の物理レイヤの信号処理を行う信号処理部がそれぞれ分離して設けられる。
また、受信部３１においては、受信側の物理レイヤの信号処理を行う信号処理部と、受信側のリンクレイヤの信号処理を行う信号処理部がそれぞれ分離して設けられる。
図２は、送信部２２と受信部３１の構成例を示すブロック図である。
図２に示すように、送信部２２は、Tx-Link Layer信号処理部２２ＡとTx-Phy Layer信号処理部２２Ｂを有する。また、受信部３１は、Rx-Phy Layer信号処理部３１ＡとRx-Link Layer信号処理部３１Ｂを有する。イメージセンサ１１から出力された画素データは、伝送対象のデータとしてTx-Link Layer信号処理部２２Ａに入力される。
送信部２２のTx-Link Layer信号処理部２２Ａは、伝送対象のデータに対してリンクレイヤの信号処理を施す。Tx-Link Layer信号処理部２２Ａにおいては、上述した処理の他に、伝送対象のデータを格納するパケットの生成と、生成したパケットを複数のレーンに分配する処理が少なくとも行われる。Tx-Link Layer信号処理部２２Ａからは、伝送対象のデータを格納したパケットが出力される。
Tx-Phy Layer信号処理部２２Ｂは、Tx-Link Layer信号処理部２２Ａから供給されたパケットに対して物理レイヤの信号処理を施す。Tx-Phy Layer信号処理部２２Ｂにおいては、各レーンに分配されたパケットに対して制御コードを挿入する処理を含む処理が、レーン毎に並列に行われる。Tx-Phy Layer信号処理部２２Ｂからは、各レーンのデータストリームが出力され、受信部３１に対して送信される。
受信部３１のRx-Phy Layer信号処理部３１Ａは、送信部２２のTx-Phy Layer信号処理部２２Ｂから送信されてきたデータストリームを受信し、受信したデータストリームに対して物理レイヤの信号処理を施す。Rx-Phy Layer信号処理部３１Ａにおいては、上述した処理の他に、シンボルの同期処理と制御コードの除去とを含む処理がレーン毎に並列に行われる。Rx-Phy Layer信号処理部３１Ａからは、伝送対象のデータを格納したパケットからなるデータストリームが複数のレーンを用いて出力される。
Rx-Link Layer信号処理部３１Ｂは、Rx-Phy Layer信号処理部３１Ａから供給された各レーンのデータストリームに対してリンクレイヤの信号処理を施す。Rx-Link Layer信号処理部３１Ｂにおいては、複数のレーンのデータストリームを一系統のデータに統合する処理と、データストリームを構成するパケットを取得する処理が少なくとも行われる。Rx-Link Layer信号処理部３１Ｂからは、パケットから抽出された伝送対象のデータが出力される。
送信部２２におけるTx-Link Layer信号処理部２２ＡとTx-Phy Layer信号処理部２２Ｂの間の信号の送受信は、リンクレイヤと物理レイヤの間のインタフェースに関する仕様に従って行われる。例えば、送信側の２つの信号処理部間のインタフェースに関する仕様として、リンクレイヤを基準とした仕様と物理レイヤを基準とした仕様がそれぞれ規定される。
受信部３１におけるRx-Phy Layer信号処理部３１ＡとRx-Link Layer信号処理部３１Ｂの間の信号の送受信も同様に、リンクレイヤと物理レイヤの間のインタフェースに関する仕様に従って行われる。例えば、受信側の２つの信号処理部間のインタフェースに関する仕様として、リンクレイヤを基準とした仕様と物理レイヤを基準とした仕様がそれぞれ規定される。
このようなリンクレイヤと物理レイヤの間のインタフェースに関する仕様をSLVS-EC規格に定義することも可能である。
＜送信側のPhy Protocol Interface＞
・物理レイヤを基準とした仕様
図３は、送信部２２のTx-Phy Layer信号処理部２２Ｂの入出力の例を示す図である。
破線で囲んで示すTx-Phy Layer信号処理部２２Ｂの各ポートに入力される信号と、各ポートから出力される信号が定義される。Tx-Link Layer信号処理部２２Ａには、Tx-Phy Layer信号処理部２２Ｂ側の各ポートに対応する形で複数のポートが設けられる。
なお、送信部２２にはPLL(Phase Locked Loop)２２Ｃが設けられる。PLL２２Ｃにおいては、リファレンスクロックに基づいてData転送用の高速クロックが生成される。PLL２２Ｃにおいて生成されたData転送用の高速クロックは、Tx-Phy Layer信号処理部２２ＢのポートTxHighSpeedClkに入力される。
ポートTxWordClkからは、Wordクロックが出力される。ポートTxWordClkから出力されたWordクロックは、Tx-Link Layer信号処理部２２Ａの対応するポートに入力される。
ポートTxLineValidに対しては、Tx-Link Layer信号処理部２２Ａの所定のポートから出力されたPacket Data Transfer要求が入力される。
ポートTxLineReadyからは、Packet Data Transfer状態通知が出力される。ポートTxLineReadyから出力されたPacket Data Transfer状態通知は、Tx-Link Layer信号処理部２２Ａの対応するポートに入力される。
ポートTxDataValidに対しては、Tx-Link Layer信号処理部２２Ａの所定のポートから出力されたPacket Data Validが入力される。
ポートTxDataReadyからは、Packet data出力状態通知が出力される。ポートTxDataReadyから出力されたPacket data出力状態通知は、Tx-Link Layer信号処理部２２Ａの対応するポートに入力される。
ポートTxData_Lに対しては、Tx-Link Layer信号処理部２２Ａの所定のポートから出力されたPacket Dataが入力される。
ポートTxEnableに対しては、Tx-Link Layer信号処理部２２Ａの所定のポートから出力された物理レイヤの起動要求が入力される。
ポートTxReadyからは、Phy状態通知が出力される。ポートTxReadyから出力されたPhy状態通知は、Tx-Link Layer信号処理部２２Ａの対応するポートに入力される。
図４、図５は、Tx-Phy Layer信号処理部２２Ｂの各ポートの入出力の概要を示す図である。
図４に示すように、ポートTxHighSpeedClkとポートTxWordClkは、クロックの入出力に用いられるポートである。
ポートTxHighSpeedClkに入力されるクロックは、Data転送用の高速クロックである。Data転送用の高速クロックは、送信部２２と受信部３１間のレーンを介して、高速データのビットを送信するためにTx-Phy Layer信号処理部２２Ｂにおいて用いられる。
ポートTxWordClkから出力されるWordクロックは、SLVS-EC PPI(Phy Protocol Interface)信号を同期させるためにTx-Link Layer信号処理部２２Ａにおいて用いられる。送信部２２側でいうSLVS-EC PPI信号は、図４、図５に示す各信号である。
ポートTxReadyとポートTxEnableは、起動／停止シーケンスの制御に用いられるポートである。
後述するように、伝送対象のデータの送信を開始する前などの所定のタイミングにおいて、起動シーケンスであるTraining SequenceがTx-Phy Layer信号処理部２２Ｂにより行われる。また、データの送信を停止する前などの所定のタイミングにおいて、停止シーケンスであるStandby SequenceがTx-Phy Layer信号処理部２２Ｂにより行われる。
ポートTxReadyから出力されるPhy状態通知がHighであることは、物理レイヤの起動要求または停止要求をポートTxEnableにおいて受け付け可能であることを示す。また、Phy状態通知がLowであることは、Training SequenceまたはStandby Sequenceを実行中であることを示す。
ポートTxEnableに入力される物理レイヤの起動要求がHighであることは、Training Sequenceを開始することを示す。また、物理レイヤの起動要求がLowであることは、Standby Sequenceを開始することを示す。
図５に示すように、ポートTxLineReady、ポートTxLineValid、ポートTxDataReady、ポートTxDataValid、ポートTxData_L0〜L7は、データの出力制御に用いられるポートである。
ポートTxLineReadyから出力されるPacket Data Transfer状態通知がHighであることは、Packet Data Transfer要求をポートTxLineValidにおいて受け付け可能であることを示す。
ポートTxLineValidに入力されるPacket Data Transfer要求がHighであることは、Packet Data Transfer Sequenceを開始することを示す。Packet Data Transfer Sequenceにおいては、StartCodeがTx-Phy Layer信号処理部２２Ｂから伝送路に出力された後、Tx-Link Layer信号処理部２２Ａから出力されたPacket DataがTx-Phy Layer信号処理部２２Ｂにおいて受信される。
一方、Packet Data Transfer要求がLowであることは、Packet Data Transfer Sequenceを終了することを示す。End CodeとDeskew CodeがTx-Phy Layer信号処理部２２Ｂから伝送路に出力された後、Tx-Phy Layer信号処理部２２Ｂの状態は、Blanking状態(IdleCodeを伝送路に出力する状態)となる。
ポートTxDataReadyから出力されるPacket data出力状態通知がHighであることは、Packet Data ValidをポートTxDataValidにおいて受け付け可能であることを示す。
ポートTxDataValidに入力されるPacket Data ValidがHighであることは、Packet Dataが有効であることを示す。
TxData（Packet Data）のビット幅が８ビットより広い場合、どの８ビットが有効なデータであるのかを８ビット単位で示す必要がある。TxDataのビット幅には、例えば、８ビット、１６ビット、３２ビット、６４ビットの４種類がある。
TxDataのビット幅が８ビットである場合、TxDataValid[0]の１ビットがPacket Data Validとして用いられる。
TxDataのビット幅が１６ビットである場合、TxDataValid[1:0]の２ビットがPacket Data Validとして用いられる。
TxDataのビット幅が３２ビットである場合、TxDataValid[3:0]の４ビットがPacket Data Validとして用いられる。
TxDataのビット幅が６４ビットである場合、TxDataValid[7:0]の８ビットがPacket Data Validとして用いられる。
Packet Data Validの０ビット目（TxDataValid[0]）がHighであることは、TxData[7:0]の８ビットが有効であることを表す。
Packet Data Validの１ビット目（TxDataValid[1]）がHighであることは、TxData[15:8]の８ビットが有効であることを表す。
Packet Data Validの２ビット目（TxDataValid[2]）がHighであることは、TxData[23:16]の８ビットが有効であることを表す。
Packet Data Validの３ビット目（TxDataValid[3]）がHighであることは、TxData[31:24]の８ビットが有効であることを表す。
Packet Data Validの４ビット目（TxDataValid[4]）がHighであることは、TxData[39:32]の８ビットが有効であることを表す。
Packet Data Validの５ビット目（TxDataValid[5]）がHighであることは、TxData[47:40]の８ビットが有効であることを表す。
Packet Data Validの６ビット目（TxDataValid[6]）がHighであることは、TxData[55:48]の８ビットが有効であることを表す。
Packet Data Validの７ビット目（TxDataValid[7]）がHighであることは、TxData[63:56]の８ビットが有効であることを表す。
ポートTxData_L0に入力されるPacket Dataは、Lane0のPacket Dataである。
TxDataのビット幅が８ビットである場合、TxData_L0[7:0]の８ビットがTxDataとして用いられる。
TxDataのビット幅が１６ビットである場合、TxData_L0[15:0]の１６ビットがTxDataとして用いられる。
TxDataのビット幅が３２ビットである場合、TxData_L0[31:0]の３２ビットがTxDataとして用いられる。
TxDataのビット幅が６４ビットである場合、TxData_L0[63:0]の６４ビットがTxDataとして用いられる。
ポートTxData_L1〜L７に入力されるPacket Dataは、それぞれ、Lane1〜Lane7のPacket Dataである。ポートTxData_L1〜L７に対しては、ポートTxData_L0と同様に所定のビット幅のPacket Dataが入力される。
・リンクレイヤを基準とした仕様
図６は、送信部２２のTx-Link Layer信号処理部２２Ａの入出力の例を示す図である。
破線で囲んで示すTx-Link Layer信号処理部２２Ａの各ポートに入力される信号と、各ポートから出力される信号が定義される。Tx-Link Layer信号処理部２２Ａには、Tx-Phy Layer信号処理部２２Ｂ側の各ポートに対応する形で複数のポートが設けられる。
Tx-Link Layer信号処理部２２Ａの各ポートには、Tx-Phy Layer信号処理部２２Ｂの各ポートから出力された上述した信号が入力される。また、Tx-Link Layer信号処理部２２Ａの各ポートからは、Tx-Phy Layer信号処理部２２Ｂの各ポートに入力される上述した信号が出力される。Tx-Link Layer信号処理部２２Ａの入出力は、Tx-Phy Layer信号処理部２２Ｂの入出力に対応する。重複する説明については適宜省略する。
すなわち、ポートTxWordClkに対しては、Tx-Phy Layer信号処理部２２Ｂから出力されたWordクロックが入力される。
ポートTxLineValidからは、Packet Data Transfer要求が出力される。
ポートTxLineReadyに対しては、Packet Data Transfer状態通知が入力される。
ポートTxDataValidからは、Packet Data Validが出力される。
ポートTxDataReadyに対しては、Packet data出力状態通知が入力される。
ポートTxData_Lからは、Packet Dataが出力される。
ポートTxEnableからは、物理レイヤの起動要求が出力される。
ポートTxReadyに対しては、Phy状態通知が入力される。
図７、図８は、Tx-Link Layer信号処理部２２Ａの各ポートの入出力の概要を示す図である。
図７、図８に示す説明は、Tx-Phy Layer信号処理部２２Ｂにおける入力（Ｉ）がTx-Link Layer信号処理部２２Ａにおいては出力（Ｏ）となり、Tx-Phy Layer信号処理部２２Ｂにおける出力（Ｏ）がTx-Link Layer信号処理部２２Ａにおいては入力（Ｉ）となる点を除いて、図４、図５に示す説明と基本的に同様である。なお、ポートTxHighSpeedClkはTx-Link Layer信号処理部２２Ａには設けられない。
・状態遷移
図９は、物理レイヤの状態遷移の例を示す図である。
図９のそれぞれの白抜きのブロックは物理レイヤの状態を表す。ある状態から他の状態に向かう矢印は、それぞれの矢印の近傍に示すトリガ信号がリンクレイヤから出力されたときに起こる状態遷移を表す。主な状態遷移について説明する。Idle Code等の制御コードの詳細については後述する。
例えば、中央に示すIdle Codeの伝送中の状態において、リンクレイヤからStandbyが出力された場合、矢印＃３１の先に示すように、物理レイヤの状態は、Standby Sequenceの状態に遷移する。ポートTxEnableに入力されるLowを示す物理レイヤの起動要求が、Standbyに相当し、Standby Sequenceの状態に遷移するためのトリガ信号として定義される。
Standby Sequenceは、送信部２２と受信部３１の状態がStandby状態になるための処理、または、その処理に用いられる信号である。
Standby Sequenceが終わった場合、矢印＃３２の先に示すように、各レーンの状態は、Standbyの状態となる。各レーンの状態がHigh-Zとなっている状態がStandby状態に相当する。High-Z状態が受信側に悪影響を与える場合は、Fixed Low状態としても良い。
各レーンがStandbyの状態においてリンクレイヤからSetupが出力された場合、矢印＃３３の先に示すように、物理レイヤの状態は、Fixed Lowの状態（各レーンからLow信号を出力する状態）となる。ポートTxEnableに入力されるHighを示す物理レイヤの起動要求が、Setupに相当し、Fixed Lowの状態に遷移するためのトリガ信号として定義される。
Fixed Lowの状態になった後、矢印＃３４の先に示すように、物理レイヤの状態は、Training Sequenceの状態となる。
Training Sequenceは、受信部３１において、CDRを行うことによってクロックを再生し、同期を確立するとともに、レーン間のData Skewを補正するために行われる処理、または、その処理に用いられる信号である。
Training Sequenceが終了した場合、矢印＃３５の先に示すように、物理レイヤの状態は、Idle Codeを伝送する状態に戻る。
Idle Codeの伝送中の状態において、リンクレイヤからTX Startが出力された場合、矢印＃３６の先に示すように、物理レイヤの状態は、Start Codeを出力する状態に遷移する。ポートTxLineValidに入力されるHighを示すPacket Data Transfer要求が、TX Startに相当し、Start Codeを出力する状態に遷移するためのトリガ信号として定義される。
Start Codeの出力が終了した後、矢印＃３７の先に示すように、物理レイヤの状態は、Data Symbolを出力する状態となる。Data Symbolは、Packet Dataに8B10Bエンコードなどの所定の処理を施して得られる信号である。
矢印＃３８に示すように、リンクレイヤからData Validが出力されている間、Packet DataがTx-Phy Layer信号処理部２２Ｂから伝送路に出力される。ポートTxDataValidに入力されるHighを示すPacket Data Validが、Data Validに相当し、Packet Dataを出力するためのトリガ信号として定義される。
Packet Dataの伝送中の状態において、リンクレイヤからData Invalidが出力された場合、矢印＃３９の先に示すように、物理レイヤの状態は、Pad Codeを出力する状態に遷移する。ポートTxDataValidに入力されるLowを示すPacket Data Validが、Data Invalidに相当し、Pad Codeを出力する状態に遷移するためのトリガ信号として定義される。
矢印＃４０に示すように、リンクレイヤからData Invalidが出力されている間、Pad CodeがTx-Phy Layer信号処理部２２Ｂから伝送路上に出力される。
Pad Codeの伝送中の状態において、リンクレイヤからData Validが出力された場合、矢印＃４１の先に示すように、物理レイヤの状態は、Data Symbol（Packet Data）を出力する状態に戻る。
Packet Dataの伝送中の状態において、リンクレイヤからTX Endが出力された場合、矢印＃４２の先に示すように、物理レイヤの状態は、End Codeを出力する状態に遷移する。ポートTxLineValidに入力されるLowを示すPacket Data Transfer要求が、TX Endに相当し、End Codeを出力する状態に遷移するためのトリガ信号として定義される。
Pad Codeの伝送中の状態において、リンクレイヤからTX Endが出力された場合も同様に、矢印＃４３の先に示すように、物理レイヤの状態は、End Codeを出力する状態に遷移する。
End Codeの出力が終了した場合、矢印＃４４の先に示すように、物理レイヤの状態は、Deskew Codeを出力する状態に遷移する。
Deskew Codeの出力が終了した場合、矢印＃４５の先に示すように、物理レイヤの状態は、Idle Codeを伝送する状態に戻る。
上述した各信号を用いて、以上のような状態遷移が実現される。
StandbyとSetupの２つのトリガ信号を、ポートTxEnableに入力される１つの信号である物理レイヤの起動要求により表現可能となる。
また、TX StartとTX Endの２つのトリガ信号を、ポートTxLineValidに入力される１つの信号であるPacket Data Transfer要求により表現可能となる。
さらに、Data ValidとData Invalidの２つのトリガ信号を、ポートTxDataValidに入力される１つの信号であるPacket Data Validにより表現可能となる。
このような定義が行われることにより、リンクレイヤとしてのTx-Link Layer信号処理部２２Ａは、SLVS-EC規格のTraining Sequence／Standby Sequenceの出力、Start Code／End Codeの出力、Pad Codeの出力を、各トリガ信号を用いて制御することができる。Tx-Link Layer信号処理部２２Ａは、特に、SLVS-EC規格の特徴である、データ転送中のPad Codeの出力を、トリガ信号を用いて制御することができる。
図９に示すような状態遷移図に従って、物理レイヤの状態（Tx-Phy Layer信号処理部２２Ｂの状態）が制御される。
・タイミングチャート
図１０は、各信号のタイミングチャートの例を示す図である。
図１０の最上段は、Tx-Phy Layer信号処理部２２ＢのポートTxWordClkから出力されるWordクロックを示す。Wordクロックが、各信号の送受信のタイミングの基準となる。
図１０の最下段は、Tx-Phy Layer信号処理部２２ＢのポートTXDP/TXDNから伝送路に出力されるデータを示す。ポートTXDP/TXDNは、差動信号の出力に用いられる２つのポートである。
Training Sequenceが完了した場合、Blanking状態を経て、Tx-Link Layer信号処理部２２Ａの状態が、Packet Dataの出力が可能な状態になる。
２段目に示すように、時刻ｔ１において、Tx-Phy Layer信号処理部２２ＢのポートTxLineReadyから出力されるPacket Data Transfer状態通知がHighとなる。
ポートTxLineReadyの出力がHighであり、かつ、３段目に示すようにTx-Phy Layer信号処理部２２ＢのポートTxLineValidに入力されるPacket Data Transfer要求がHighになった時刻ｔ２において、Packet Data Transfer Sequenceが開始される。伝送路には、時刻ｔ２以降のタイミングにおいてStart Codeが出力される。
また、５段目に示すように、時刻ｔ２において、Tx-Phy Layer信号処理部２２ＢのポートTxDataValidに入力されるPacket Data ValidがHighになる。６段目に示すように、Tx-Link Layer信号処理部２２Ａからは、Packet DataがTx-Phy Layer信号処理部２２Ｂに対して入力される。
これにより、StartCodeの出力が完了した後にTx-Link Layer信号処理部２２Ａから入力されるTxDataを、Tx-Phy Layer信号処理部２２Ｂにおいて受け付けることが可能となる。
４段目に示すように、Packet Dataを受け付けることが可能となった後の時刻ｔ３において、Tx-Phy Layer信号処理部２２ＢのポートTxDataReadyから出力されるPacket data出力状態通知がHighとなる。
時刻ｔ３以降、ポートTxDataReadyの出力がHighであり、かつ、ポートTxDataValidに対する入力がHighの状態となる。この状態におけるTxDataが、有効データとなる。
以降、ポートTxLineValidに対する入力がHigh、ポートTxDataReadyの出力がHigh、かつ、ポートTxDataValidに対する入力がHighの状態におけるTxDataが、Tx-Phy Layer信号処理部２２Ｂにおいて受信され、伝送路に出力される。
図１０の例においては、時刻ｔ３から時刻ｔ４の間にTx-Phy Layer信号処理部２２Ｂに入力されたTxDataであるパケットＤ１〜Ｄ４が受け付けられ、順次、Data Symbol(TxData)として伝送路に出力される。
５段目に示すように、時刻ｔ４において有効データの入力が終了した場合、Tx-Phy Layer信号処理部２２ＢのポートTxDataValidに入力されるPacket Data ValidがLowになる。時刻ｔ４以降のタイミングにおいて、Pad Codeの出力が開始される。
Pad Codeの出力が行われている時刻ｔ５において、Tx-Phy Layer信号処理部２２ＢのポートTxDataValidに入力されるPacket Data ValidがHighになった場合、TxDataであるパケットＤ５，Ｄ６が受け付けられ、順次、Data Symbolとして伝送路に出力される。
３段目に示すように、時刻ｔ６において、Tx-Phy Layer信号処理部２２ＢのポートTxLineValidに入力されるPacket Data Transfer要求がLowになった場合、Packet Data Transfer Sequenceが終了となる。
時刻ｔ７において、ポートTxDataReadyの出力がLowとなり、それ以降のタイミングにおいて、End CodeとDeskew Codeが出力される。その後、Idle Codeが出力される状態になる。
＜受信側のPhy Protocol Interface＞
・物理レイヤを基準とした仕様
図１１は、受信部３１のRx-Phy Layer信号処理部３１Ａの入出力の例を示す図である。
破線で囲んで示すRx-Phy Layer信号処理部３１Ａ側の各ポートに入力される信号と、各ポートから出力される信号が定義される。Rx-Link Layer信号処理部３１Ｂには、Rx-Phy Layer信号処理部３１Ａ側の各ポートに対応する形で複数のポートが設けられる。
ポートRxRefClkにはリファレンスクロックが入力される。
ポートRxWordClkからは、Wordクロックが出力される。ポートRxWordClkから出力されたWordクロックは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxLineValidからは、Packet Data Transfer Sequence受信フラグが出力される。ポートRxLineValidから出力されたPacket Data Transfer Sequence受信フラグは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxDataValidからは、Packet Data Validが出力される。ポートRxDataValidから出力されたPacket Data Validは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxData_Lからは、Packet Dataが出力される。ポートRxData_Lから出力されたPacket Dataは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxEnableに対しては、Rx-Link Layer信号処理部３１Ｂの所定のポートから出力された物理レイヤの起動要求が入力される。
ポートRxCDRLockからは、CDR Lock完了が出力される。ポートRxCDRLockから出力されたCDR Lock完了は、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxSymbolAlignからは、Symbol Alignment完了が出力される。ポートRxSymbolAlignから出力されたSymbol Alignment完了は、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxSkewAlignからは、Lane間Skew Alignment完了が出力される。ポートRxSkewAlignから出力されたLane間Skew Alignmentは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxStandbyDetectからは、Standby Sequence Detectが出力される。ポートRxStandbyDetectから出力されたStandby Sequence Detectは、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
ポートRxDecodeErrorからは、10B8Bデコードエラー検出が出力される。ポートRxDecodeErrorから出力された10B8Bデコードエラー検出は、Rx-Link Layer信号処理部３１Ｂの対応するポートに入力される。
図１２、図１３は、Rx-Phy Layer信号処理部３１Ａの各ポートの入出力の概要を示す図である。
図１２に示すように、ポートRxRefClkとポートRxWordClkは、クロックの入出力に用いられるポートである。
ポートRxRefClkにはリファレンスクロックが入力される。
ポートRxWordClkから出力される転送用のWordクロックは、SLVS-EC PPI信号を同期させるためにRx-Link Layer信号処理部３１Ｂにおいて用いられる。受信部３１側でいうSLVS-EC PPI信号は、図１２、図１３に示す各信号である。
ポートRxEnable、ポートRxCDRLock、ポートRxSymbolAlign、ポートRxSkewAlign、ポートRxStandbyDetect、ポートRxDecodeErrorは、起動／停止シーケンスの制御に用いられるポートである。ポートRxCDRLock、ポートRxSymbolAlign、ポートRxSkewAlign、ポートRxStandbyDetect、ポートRxDecodeErrorは、物理レイヤの状態を通知するためにも用いられる。
ポートRxEnableに入力される物理レイヤの起動要求がHighであることは、Training Sequenceなどの信号の受信を有効にすることを示す。
ポートRxCDRLockから出力されるCDR Lock完了がHighであることは、Clock Data Recoveryが完了したことを示す。
ポートRxSymbolAlignから出力されるSymbol Alignment完了がHighであることは、有効レーンのSymbol Alignmentが完了したことを示す。
ポートRxSkewAlignから出力されるLane間Skew Alignment完了がHighであることは、Training Sequenceを受信したことによって、有効レーン間のData Skewの補正が行われたことを示す。
ポートRxStandbyDetectから出力されるStandby Sequence DetectがHighであることは、Standby Sequenceが受信されたことを示す。
ポートRxDecodeErrorから出力される10B8Bデコードエラー検出がHighであることは、10B8B変換テーブルに存在しないCodeが検出されたことを示す。
図１３に示すように、ポートRxLineValid、ポートRxDataValid、ポートRxData_L0〜L7は、データの出力制御に用いられるポートである。
ポートRxLineValidから出力されるPacket Data Transfer Sequence受信フラグがHighであることは、Packet Data Transfer Sequenceの期間であることを示す。
ポートRxDataValidから出力されるPacket Data ValidがHighであることは、Packet Dataが有効であることを示す。
RxData（Packet Data）のビット幅が８ビットより広い場合、どの８ビットが有効なデータであるのかを８ビット単位で示す必要がある。RxDataのビット幅には、８ビット、１６ビット、３２ビット、６４ビットの４種類がある。
RxDataのビット幅が８ビットである場合、RxDataValid[0]の１ビットがPacket Data Validとして用いられる。
RxDataのビット幅が１６ビットである場合、RxDataValid[1:0]の２ビットがPacket Data Validとして用いられる。
RxDataのビット幅が３２ビットである場合、RxDataValid[3:0]の４ビットがPacket Data Validとして用いられる。
RxDataのビット幅が６４ビットである場合、RxDataValid[7:0]の８ビットがPacket Data Validとして用いられる。
Packet Data Validの０ビット目（RxDataValid[0]）がHighであることは、RxData[7:0]の８ビットが有効であることを表す。
Packet Data Validの１ビット目（RxDataValid[1]）がHighであることは、RxData[15:8]の８ビットが有効であることを表す。
Packet Data Validの２ビット目（RxDataValid[2]）がHighであることは、RxData[23:16]の８ビットが有効であることを表す。
Packet Data Validの３ビット目（RxDataValid[3]）がHighであることは、RxData[31:24]の８ビットが有効であることを表す。
Packet Data Validの４ビット目（RxDataValid[4]）がHighであることは、RxData[39:32]の８ビットが有効であることを表す。
Packet Data Validの５ビット目（RxDataValid[5]）がHighであることは、RxData[47:40]の８ビットが有効であることを表す。
Packet Data Validの６ビット目（RxDataValid[6]）がHighであることは、RxData[55:48]の８ビットが有効であることを表す。
Packet Data Validの７ビット目（RxDataValid[7]）がHighであることは、RxData[63:56]の８ビットが有効であることを表す。
ポートRxData_L0に入力されるPacket Dataは、Lane0のPacket Dataである。
RxDataのビット幅が８ビットである場合、RxData_L0[7:0]の８ビットがRxDataとして用いられる。
RxDataのビット幅が１６ビットである場合、RxData_L0[15:0]の１６ビットがRxDataとして用いられる。
RxDataのビット幅が３２ビットである場合、RxData_L0[31:0]の３２ビットがRxDataとして用いられる。
RxDataのビット幅が６４ビットである場合、RxData_L0[63:0]の６４ビットがRxDataとして用いられる。
ポートRxData_L1〜L７から出力されるPacket Dataは、それぞれ、Lane1〜Lane7のPacket Dataである。ポートRxData_L1〜L７からは、ポートRxData_L0と同様に所定のビット幅のPacket Dataが出力される。
・リンクレイヤを基準とした仕様
図１４は、受信部３１のRx-Link Layer信号処理部３１Ｂの入出力の例を示す図である。
破線で囲んで示すRx-Link Layer信号処理部３１Ｂの各ポートに入力される信号と、各ポートから出力される信号が定義される。Rx-Link Layer信号処理部３１Ｂには、Rx-Phy Layer信号処理部３１Ａ側の各ポートに対応する形で複数のポートが設けられる。
Rx-Link Layer信号処理部３１Ｂの各ポートには、Rx-Phy Layer信号処理部３１Ａの各ポートから出力された上述した信号が入力される。また、Rx-Link Layer信号処理部３１Ｂの各ポートからは、Rx-Phy Layer信号処理部３１Ａの各ポートに入力される上述した信号が出力される。Rx-Link Layer信号処理部３１Ｂの入出力は、Rx-Phy Layer信号処理部３１Ａの入出力に対応する。重複する説明については適宜省略する。
すなわち、ポートRxWordClkに対しては、Rx-Phy Layer信号処理部３１Ａから出力されたWordクロックが入力される。
ポートRxLineValidに対しては、Packet Data Transfer Sequence受信フラグが入力される。
ポートRxDataValidに対しては、Packet Data Validが入力される。
ポートRxData_Lに対しては、Packet Dataが入力される。
ポートRxEnableからは、物理レイヤの起動要求が出力される。
ポートRxCDRLockに対しては、CDR Lock完了が入力される。
ポートRxSymbolAlignに対しては、Symbol Alignment完了が入力される。
ポートRxSkewAlignに対しては、Lane間Skew Alignment完了が入力される。
ポートRxStandbyDetectに対しては、Standby Sequence Detectが入力される。
ポートRxDecodeErrorに対しては、10B8Bデコードエラー検出が入力される。
図１５、図１６は、Rx-Link Layer信号処理部３１Ｂの各ポートの入出力の概要を示す図である。
図１５、図１６に示す説明は、Rx-Phy Layer信号処理部３１Ａにおける入力（Ｉ）がRx-Link Layer信号処理部３１Ｂにおいては出力（Ｏ）となり、Rx-Phy Layer信号処理部３１Ａにおける出力（Ｏ）がRx-Link Layer信号処理部３１Ｂにおいては入力（Ｉ）となる点を除いて、図１２、図１３に示す説明と基本的に同様である。なお、ポートRxRefClkはRx-Link Layer信号処理部３１Ｂには設けられない。
・状態遷移
図１７は、物理レイヤの状態遷移の例を示す図である。
例えば、中央に示すRX Readyをリンクレイヤに出力している状態において、Standby Sequenceを受信した場合、矢印＃５１の先に示すように、物理レイヤの状態は、Standby Detectをリンクレイヤに出力する状態に遷移する。ポートRxStandbyDetectから出力されるHighを示すStandby Sequence Detectが、Standby Detectに相当する。Standby Sequenceが、Standby Detectを出力する状態に遷移するためのトリガ信号として定義される。
Standby Detectを出力している状態において、リンクレイヤからStandbyが出力された場合、矢印＃５２の先に示すように、物理レイヤの状態は、Power Saveの状態に遷移する。ポートRxEnableに入力されるLowを示す物理レイヤの起動要求が、Standbyに相当し、Power Saveの状態に遷移するためのトリガ信号として定義される。
Power Saveの状態において、リンクレイヤからSetupが出力された場合、矢印＃５３の先に示すように、物理レイヤの状態は、Training Waitの状態に遷移する。ポートRxEnableに入力されるHighを示す物理レイヤの起動要求が、Setupに相当し、Training Waitの状態に遷移するためのトリガ信号として定義される。
Training Waitの状態またはStandby Detectの状態において、Training Sequenceを受信した場合、Rx-Phy Layer信号処理部３１ＡにおいてはTraining Sequenceが行われる。
Training Sequenceが行われることによってClock Data Recoveryが完了した場合、ポートRxCDRLockからは、Highを示すCDR Lock完了が出力される。
また、有効レーンのSymbol Alignmentが完了した場合、ポートRxSymbolAlignからは、Highを示すSymbol Alignment完了が出力される。
有効レーン間のData Skewの補正が行われた場合、ポートRxSkewAlignからは、Highを示すLane間Skew Alignment完了が出力される。
Training Sequenceが終わった場合、矢印＃５４の先に示すように、物理レイヤの状態は、Training Waitの状態またはStandby Detectの状態から、RX Readyを出力する状態に戻る。
RX Readyを出力している状態において、Start Codeを受信した場合、矢印＃５５の先に示すように、物理レイヤの状態は、RX Startをリンクレイヤに出力する状態に遷移する。ポートRxLineValidから出力されるHighを示すPacket Data Transfer Sequenceが、RX Startに相当する。Start Codeが、RX Startをリンクレイヤに出力する状態に遷移するためのトリガ信号として定義される。
RX Startの出力が終了した後、矢印＃５６の先に示すように、物理レイヤの状態は、Data Symbolを受信し、Data Validを出力する状態となる。
矢印＃５７に示すように、Data Symbolの受信が行われている間、物理レイヤからData Validが出力される。ポートRxDataValidから出力されるHighを示すPacket Data Validが、Data Validに相当する。Data Symbolが、Data Validを出力する状態に遷移するためのトリガ信号として定義される。
Data Symbolの受信中の状態において、Pad Codeを受信した場合、矢印＃５８の先に示すように、物理レイヤの状態は、Data Invalidをリンクレイヤに出力する状態に遷移する。ポートRxDataValidから出力されるLowを示すPacket Data Validが、Data Invalidに相当する。Pad Codeが、Data Invalidをリンクレイヤに出力する状態に遷移するためのトリガ信号として定義される。
矢印＃５９に示すように、Pad Codeの受信が行われている間、物理レイヤからData Invalidが出力される。
Pad Codeの受信中の状態において、Data Symbolを受信した場合、矢印＃６０の先に示すように、物理レイヤの状態は、Data Validをリンクレイヤに出力する状態に遷移する。
Data Symbolの受信中の状態において、End Codeを受信した場合、矢印＃６１の先に示すように、物理レイヤの状態は、RX Endをリンクレイヤに出力する状態に遷移する。ポートRxLineValidから出力されるLowを示すPacket Data Transfer Sequence受信フラグが、RX Endに相当する。End Codeが、RX Endをリンクレイヤに出力する状態に遷移するためのトリガ信号として定義される。
Pad Codeの受信中の状態においてEnd Codeを受信した場合も同様に、矢印＃６２の先に示すように、物理レイヤの状態は、RX Endをリンクレイヤに出力する状態に遷移する。
RX Endを出力している状態においてDeskew Codeを受信した場合、矢印＃６３の先に示すように、物理レイヤの状態は、Deskew状態に遷移する。
RX Endを出力している状態においてIdle Codeを受信した場合、矢印＃６４の先に示すように、物理レイヤの状態は、RX Readyを出力する状態に遷移する。
Deskew状態においてIdle Codeを受信した場合も同様に、矢印＃６５の先に示すように、物理レイヤの状態は、RX Readyを出力する状態に遷移する。
上述した各信号を用いて、以上のような状態遷移が実現される。
StandbyとSetupの２つの信号を、ポートRxEnableから出力される１つの信号である物理レイヤの起動要求により表現可能となる。
また、RX StartとRX Endの２つの信号を、ポートRxLineValidから出力される１つの信号であるPacket Data Transfer要求により表現可能となる。
さらに、Data ValidとData Invalidの２つの信号を、ポートRxDataValidから出力される１つの信号であるPacket Data Validにより表現可能となる。
このような定義が行われることにより、物理レイヤとしてのRx-Phy Layer信号処理部３１Ａは、SLVS-EC規格のTraining Sequence／Standby Sequenceの出力、Start Code／End Codeの出力、Pad Codeの出力を、各信号を用いて表現することができる。リンクレイヤとしてのRx-Link Layer信号処理部３１Ｂは、Training Sequence／Standby Sequenceの検出とそのSequenceによる処理の完了を、Rx-Phy Layer信号処理部３１Ａから供給される信号に基づいて認識することができる。
図１７に示すような状態遷移図に従って、物理レイヤの状態（Rx-Phy Layer信号処理部３１Ａの状態）が制御される。
・タイミングチャート
図１８は、各信号のタイミングチャートの例を示す図である。
図１８の最上段は、Rx-Phy Layer信号処理部３１ＡのポートRXDP/RXDNに入力されるデータを示す。ポートRXDP/RXDNは、差動信号の入力に用いられる２つのポートである。
図１８の２段目は、Rx-Phy Layer信号処理部３１ＡのポートRxRefClkに入力されるリファレンスクロックを示す。ポートRxRefClkに入力されるリファレンスクロックは、CDRを行うための基準クロックとして用いられる。CDRのLockによって得られたWordクロック（ポートRxWordClk）を基準として、各信号の送受信が行われる。
３段目に示すように時刻ｔ３１においてポートRxEnableに対する入力をHighとし、CDR Lock（クロックの再生）が時刻ｔ３２において完了した場合、４段目に示すように、ポートRxCDRLockから出力されるCDR Lock完了はHighとなる。
５段目に示すように、時刻ｔ３２以降、ポートRxWordClkからは、データと同期したWordクロックが出力される。
６段目に示すように、Packet Data Transfer Sequence（StartCode）がRx-Phy Layer信号処理部３１Ａにおいて受信された時刻ｔ３３において、ポートRxLineValidから出力されるPacket Data Transfer Sequence受信フラグがHighとなる。
時刻ｔ３３以降、Data SymbolからPacket Dataを復号する処理、Packet Dataから、制御コードやStuffingなどを除外する処理を含む物理レイヤの各種の処理がRx-Phy Layer信号処理部３１Ａにおいて行われる。
物理レイヤの処理によってPacket Dataから抽出されたPayload Dataが、RxDataとしてポートRxData_Lから出力される。７段目に示すように、RxDataが出力される期間、ポートRxDataValidから出力されるPacket Data ValidがHighとなる。
図１８の例においては、パケットＤ１〜Ｄ４のPayload Dataが出力される期間である時刻ｔ３４から時刻ｔ３５までの期間、および、パケットＤ５，Ｄ６のPayload Dataが出力される期間である時刻ｔ３６から時刻ｔ３７までの期間、ポートRxDataValidの出力がHighとなる。
Pad Codeの受信が行われている時刻ｔ３５から時刻３６までの期間においては、ポートRxDataValidの出力がLowとなる。
Packet Data Transfer Sequenceが終了した場合（End Codeを受信した場合）、６段目に示すように、時刻ｔ３７において、ポートRxLineValidの出力がLowとなる。その後、Idle Codeの受信が続く状態になる。
＜実装例＞
図１９は、実装の例を示すブロック図である。
図１９のＡは、送信部２２の実装の例を示し、図１９のＢは、受信部３１の実装の例を示す。
図１９のＡに示すように、送信部２２を構成するTx-Link Layer信号処理部２２ＡとTx-Phy Layer信号処理部２２Ｂを同じICチップに設けることが可能である。
また、図１９のＢに示すように、受信部３１を構成するRx-Phy Layer信号処理部３１ＡとRx-Link Layer信号処理部３１Ｂを同じICチップに設けることが可能である。
図２０は、実装の他の例を示すブロック図である。
図２０のＡは、送信部２２の実装の他の例を示し、図２０のＢは、受信部３１の実装の他の例を示す。
図２０のＡに示すように、送信部２２を構成するTx-Link Layer信号処理部２２ＡとTx-Phy Layer信号処理部２２Ｂを、それぞれ異なるICチップに設けることが可能である。
また、図２０のＢに示すように、受信部３１を構成するRx-Phy Layer信号処理部３１ＡとRx-Link Layer信号処理部３１Ｂをそれぞれ異なるICチップに設けることが可能である。
このように、リンクレイヤと物理レイヤの間のインタフェースに関する仕様をSLVS-EC規格において定義することにより、リンクレイヤの信号処理を行う信号処理部と、物理レイヤの信号処理を行う信号処理部を分離して実装することが可能となる。
また、リンクレイヤの信号処理を行う信号処理部と、物理レイヤの信号処理を行う信号処理部を分離することにより、他の伝送規格との接続が可能となる。他の伝送規格には、例えばMIPI(Mobile Industry Processor Interface)のCSI-2規格がある。
図２１および図２２は、他の伝送規格との接続例を示す図である。
図２１は、リンクレイヤの信号処理を行う信号処理部として他の伝送規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部としてSLVS-EC規格のPhy Layer信号処理部を用いた実装の例を示す。SLVS-EC規格のPhy Layer信号処理部は、Tx-Phy Layer信号処理部２２Ｂ、またはRx-Phy Layer信号処理部３１Ａである。
例えば、図２１の他の伝送規格のLink Layer信号処理部とSLVS-EC規格のPhy Layer信号処理部が送信側の構成である場合、Link Layer信号処理部とPhy Layer信号処理部の間では、図３等を参照して説明した各信号と同様の信号の送受信が行われる。
図２１の他の伝送規格のLink Layer信号処理部とSLVS-EC規格のPhy Layer信号処理部が受信側の構成である場合、Link Layer信号処理部とPhy Layer信号処理部の間では、図１１等を参照して説明した各信号と同様の信号の送受信が行われる。
図２２は、リンクレイヤの信号処理を行う信号処理部としてSLVS-EC伝送規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部として他の伝送規格のPhy Layer信号処理部を用いた実装の例を示す。
例えば、図２２のSLVS-EC規格のLink Layer信号処理部と他の伝送規格のPhy Layer信号処理部が送信側の構成である場合、Link Layer信号処理部とPhy Layer信号処理部の間では、図６等を参照して説明した各信号と同様の信号の送受信が行われる。
また、図２２のSLVS-EC規格のLink Layer信号処理部と他の伝送規格のPhy Layer信号処理部が受信側の構成である場合、Link Layer信号処理部とPhy Layer信号処理部の間では、図１４等を参照して説明した各信号と同様の信号の送受信が行われる。
このように、SLVS-EC規格のリンクレイヤの信号処理を行う信号処理部と他の伝送規格の物理レイヤの信号処理を行う信号処理部を接続したり、反対に、他の伝送規格のリンクレイヤの信号処理を行う信号処理部とSLVS-EC規格の物理レイヤの信号処理を行う信号処理部を接続したりするような実装が可能となる。
SLVS-EC規格の物理レイヤの信号処理はクロックを多重した差動信号を用いた信号処理であるから、特に後者の実装を用いることにより、リンクレイヤの信号処理としては他の伝送規格の処理を用いながらも、伝送距離を確保することが可能となる。
＜＜SLVS-EC規格＞＞
ここで、SLVS-EC規格について説明する。
＜フレームフォーマット＞
図２３は、図１のイメージセンサ１１−DSP１２間で１フレームの画像データを伝送するのに用いられるフォーマットの例を示す図である。
有効画素領域Ａ１は、撮像部２１により撮像された１フレームの画像の有効画素の領域である。有効画素領域Ａ１の左側には、垂直方向の画素数が有効画素領域Ａ１の垂直方向の画素数と同じであるマージン領域Ａ２が設定される。
有効画素領域Ａ１の上側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである前ダミー領域Ａ３が設定される。図２３の例においては、前ダミー領域Ａ３にはEmbedded Dataが挿入されている。Embedded Dataは、シャッタスピード、絞り値、ゲインなどの、撮像部２１による撮像に関する設定値の情報が含まれる。後ダミー領域Ａ４にEmbedded Dataが挿入されることもある。
有効画素領域Ａ１の下側には、水平方向の画素数が、有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである後ダミー領域Ａ４が設定される。
有効画素領域Ａ１、マージン領域Ａ２、前ダミー領域Ａ３、および後ダミー領域Ａ４から画像データ領域Ａ１１が構成される。
画像データ領域Ａ１１を構成する各ラインの前にはヘッダが付加され、ヘッダの前にはStart Codeが付加される。また、画像データ領域Ａ１１を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはEnd Codeなどの後述する制御コードが付加される。フッタが付加されない場合、画像データ領域Ａ１１を構成する各ラインの後ろにEnd Codeなどの制御コードが付加される。
撮像部２１により撮像された１フレームの画像をイメージセンサ１１からDSP１２に伝送する毎に、図２３に示すフォーマットのデータ全体が伝送データとして伝送される。
図２３の上側の帯は下側に示す伝送データの伝送に用いられるパケットの構造を示している。水平方向の画素の並びをラインとすると、パケットのペイロードには、画像データ領域Ａ１１の１ラインを構成する画素のデータが格納される。１フレームの画像データ全体の伝送は、画像データ領域Ａ１１の垂直方向の画素数以上の数のパケットを用いて行われることになる。
１ライン分の画素データが格納されたペイロードに、ヘッダとフッタが付加されることによって１パケットが構成される。後に詳述するように、ヘッダには、Frame Start, Frame End, Line Valid, Line Number, ECCなどの、ペイロードに格納されている画素データの付加的な情報が含まれる。各パケットには、制御コードであるStart CodeとEnd Codeが少なくとも付加される。
このように、１フレームの画像を構成する画素データをライン毎に伝送するフォーマットを採用することによって、ヘッダ等の付加的な情報やStart Code, End Codeなどの制御コードをライン毎のブランキング期間中に伝送することが可能になる。
＜送信部２２と受信部３１の構成＞
図２４は、送信部２２と受信部３１の構成例を示す図である。
図２４の左側に破線で囲んで示す構成が送信部２２の構成であり、右側に破線で囲んで示す構成が受信部３１の構成である。送信部２２と受信部３１は、それぞれ、リンクレイヤの構成と物理レイヤの構成からなる。
実線Ｌ２より上側に示す構成がリンクレイヤの構成であり、実線Ｌ２より下側に示す構成が物理レイヤの構成である。送信部２２において、実線Ｌ２より上側に示す構成がリンクレイヤの信号処理を行う構成としてのTx-Link Layer信号処理部２２Ａに対応し、実線Ｌ２より下側に示す構成が物理レイヤの信号処理を行う構成としてのTx-Phy Layer信号処理部２２Ｂに対応する。
Tx-Link Layer信号処理部２２ＡとTx-Phy Layer信号処理部２２Ｂの間の信号のやりとりが、図３等を参照して説明したような形で定義される。
また、受信部３１において、実線Ｌ２より下側に示す構成が物理レイヤの信号処理を行う構成としてのRx-Phy Layer信号処理部３１Ａに対応し、実線Ｌ２より上側に示す構成がリンクレイヤの信号処理を行う構成としてのRx-Link Layer信号処理部３１Ｂに対応する。
Rx-Phy Layer信号処理部３１ＡとRx-Link Layer信号処理部３１Ｂの間の信号のやりとりが、図１１等を参照して説明したような形で定義される。
なお、実線Ｌ１の上に示す構成はアプリケーションレイヤの構成である。システム制御部５１、フレームデータ入力部５２、およびレジスタ５３は撮像部２１において実現される。
システム制御部５１は、送信部２２のLINK-TXプロトコル管理部６１と通信を行い、フレームフォーマットに関する情報を提供するなどして画像データの伝送を制御する。
フレームデータ入力部５２は、ユーザによる指示などに応じて撮像を行い、撮像を行うことによって得られた画像を構成する各画素のデータを送信部２２のPixel to Byte変換部６２に供給する。
レジスタ５３は、Pixel to Byte変換のビット数やLane数等の情報を記憶する。レジスタ５３に記憶されている情報に従って画像データの送信処理が行われる。
また、アプリケーションレイヤの構成のうちのフレームデータ出力部１４１、レジスタ１４２、およびシステム制御部１４３は画像処理部３２において実現される。
フレームデータ出力部１４１は、受信部３１から供給された各ラインの画素データに基づいて１フレームの画像を生成し、出力する。フレームデータ出力部１４１から出力された画像を用いて各種の処理が行われる。
レジスタ１４２は、Byte to Pixel変換のビット数やLane数などの、画像データの受信に関する各種の設定値を記憶する。レジスタ１４２に記憶されている情報に従って画像データの受信処理が行われる。
システム制御部１４３は、LINK-RXプロトコル管理部１２１と通信を行い、モードチェンジ等のシーケンスを制御する。
＜送信部２２のリンクレイヤの構成＞
はじめに、送信部２２のリンクレイヤの構成（Tx-Link Layer信号処理部２２Ａの構成）について説明する。
送信部２２には、リンクレイヤの構成として、LINK-TXプロトコル管理部６１、Pixel to Byte変換部６２、ペイロードECC挿入部６３、パケット生成部６４、およびレーン分配部６５が設けられる。LINK-TXプロトコル管理部６１は、状態制御部７１、ヘッダ生成部７２、データ挿入部７３、およびフッタ生成部７４から構成される。
LINK-TXプロトコル管理部６１の状態制御部７１は、送信部２２のリンクレイヤの状態を管理する。
ヘッダ生成部７２は、１ライン分の画素データが格納されたペイロードに付加されるヘッダを生成し、パケット生成部６４に出力する。
図２５は、ヘッダ生成部７２により生成されるヘッダの構造を示す図である。
上述したように、１パケット全体は、ヘッダと、１ライン分の画素データであるペイロードデータから構成される。パケットにはフッタが付加されることもある。ヘッダは、ヘッダ情報とHeader ECCから構成される。
ヘッダ情報には、Frame Start, Frame End, Line Valid, Line Number, Reservedが含まれる。各情報の内容と情報量を図２６に示す。
Frame Startは、フレームの先頭を示す１ビットの情報である。図２３の画像データ領域Ａ１１の１ライン目の画素データの伝送に用いられるパケットのヘッダのFrame Startには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Startには０の値が設定される。
Frame Endは、フレームの終端を示す１ビットの情報である。有効画素領域Ａ１の終端ラインの画素データをペイロードに含むパケットのヘッダのFrame Endには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Endには０の値が設定される。
Frame StartとFrame Endが、フレームに関する情報であるフレーム情報となる。
Line Validは、ペイロードに格納されている画素データのラインが有効画素のラインであるのか否かを表す１ビットの情報である。有効画素領域Ａ１内のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには０の値が設定される。
Line Numberは、ペイロードに格納されている画素データにより構成されるラインのライン番号を表す１３ビットの情報である。
Line ValidとLine Numberが、ラインに関する情報であるライン情報となる。
Reservedは拡張用の32ビットの領域である。ヘッダ情報全体のデータ量は６バイトになる。
図２５に示すように、ヘッダ情報に続けて配置されるHeader ECCには、６バイトのヘッダ情報に基づいて計算された２バイトの誤り検出符号であるCRC(Cyclic Redundancy Check)符号が含まれる。また、Header ECCには、CRC符号に続けて、ヘッダ情報とCRC符号の組である８バイトの情報と同じ情報が２つ含まれる。
すなわち、１つのパケットのヘッダには、同じヘッダ情報とCRC符号の組が３つ含まれる。ヘッダ全体のデータ量は、１組目のヘッダ情報とCRC符号の組の８バイトと、２組目のヘッダ情報とCRC符号の組の８バイトと、３組目のヘッダ情報とCRC符号の組の８バイトとの、あわせて２４バイトになる。
図２７は、ヘッダ情報とCRC符号の１つの組を構成する８バイトのビット配列の例を示す図である。
ヘッダを構成する８バイトのうちの１番目の１バイトであるバイトＨ７には、１ビット目から順に、Frame Start, Frame End, Line Validの各１ビットと、Line Numberの１３ビットのうちの１〜５ビット目が含まれる。また、２番目の１バイトであるバイトＨ６には、Line Numberの１３ビットのうちの６〜１３ビット目が含まれる。
３番目の１バイトであるバイトＨ５から６番目の１バイトであるバイトＨ２がReservedとなる。７番目の１バイトであるバイトＨ１と８番目の１バイトであるバイトＨ０にはCRC符号の各ビットが含まれる。
図２４の説明に戻り、ヘッダ生成部７２は、システム制御部５１による制御に従ってヘッダ情報を生成する。例えば、システム制御部５１からは、フレームデータ入力部５２が出力する画素データのライン番号を表す情報や、フレームの先頭、終端を表す情報が供給される。
また、ヘッダ生成部７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。ヘッダ情報に付加されるCRC符号の生成多項式は例えば下式（１）により表される。
Figure 2020158589
ヘッダ生成部７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。ヘッダ生成部７２は、生成したヘッダをパケット生成部６４に出力する。
データ挿入部７３は、スタッフィング（stuffing）に用いられるデータを生成し、Pixel to Byte変換部６２とレーン分配部６５に出力する。Pixel to Byte変換部６２に供給されたスタッフィングデータであるペイロードスタッフィングデータは、Pixel to Byte変換後の画素データに付加され、ペイロードに格納される画素データのデータ量の調整に用いられる。また、レーン分配部６５に供給されたスタッフィングデータであるレーンスタッフィングデータは、レーン割り当て後のデータに付加され、レーン間のデータ量の調整に用いられる。
フッタ生成部７４は、システム制御部５１による制御に応じて、適宜、ペイロードデータを生成多項式に適用して３２ビットのCRC符号を計算し、計算により求めたCRC符号をフッタとしてパケット生成部６４に出力する。フッタとして付加されるCRC符号の生成多項式は例えば下式（２）により表される。
Figure 2020158589
Pixel to Byte変換部６２は、フレームデータ入力部５２から供給された画素データを取得し、各画素のデータを１バイト単位のデータに変換するPixel to Byte変換を行う。例えば、撮像部２１により撮像された画像の各画素の画素値（RGB）は、８ビット、１０ビット、１２ビット、１４ビット、１６ビットのうちのいずれかのビット数で表される。
図２８は、各画素の画素値が８ビットで表される場合のPixel to Byte変換の例を示す図である。
Data[0]がLSBを表し、数字の最も大きいData[7]がMSBを表す。白抜き矢印で示すように、この場合、画素Nの画素値を表すData[7]〜[0]の８ビットは、Data[7]〜[0]からなるByte Nに変換される。各画素の画素値が８ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数と同じ数になる。
図２９は、各画素の画素値が１０ビットで表される場合のPixel to Byte変換の例を示す図である。
この場合、画素Nの画素値を表すData[9]〜[0]の１０ビットは、Data[9]〜[2]からなるByte 1.25*Nに変換される。
画素N+1〜N+3についても同様に、それぞれの画素値を表すData[9]〜[0]の１０ビットが、Data[9]〜[2]からなるByte 1.25*N+1〜Byte 1.25*N+3に変換される。また、画素N〜N+3のそれぞれの下位のビットであるData[1]とData[0]が集められてByte 1.25*N+4に変換される。各画素の画素値が１０ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.25倍の数になる。
図３０は、各画素の画素値が１２ビットで表される場合のPixel to Byte変換の例を示す図である。
この場合、画素Nの画素値を表すData[11]〜[0]の１２ビットは、Data[11]〜[4]からなるByte 1.5*Nに変換される。
画素N+1についても同様に、画素N+1の画素値を表すData[11]〜[0]の１２ビットが、Data[11]〜[4]からなるByte 1.5*N+1に変換される。また、画素Nと画素N+1のそれぞれの下位のビットであるData[3]〜[0]が集められてByte 1.5*N+2に変換される。各画素の画素値が１２ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.5倍の数になる。
図３１は、各画素の画素値が１４ビットで表される場合のPixel to Byte変換の例を示す図である。
この場合、画素Nの画素値を表すData[13]〜[0]の１４ビットは、Data[13]〜[6]からなるByte 1.75*Nに変換される。
画素N+1〜N+3についても同様に、それぞれの画素値を表すData[13]〜[0]の１４ビットが、Data[13]〜[6]からなるByte 1.75*N+1〜Byte 1.75*N+3に変換される。また、画素N〜N+3のビットのうちの残ったビットが下位のビットから順に集められ、例えば、画素NのビットであるData[5]〜[0]と、画素N+1のビットであるData[5],[4]がByte 1.75*N+4に変換される。
同様に、画素N+1のビットであるData[3]〜[0]と、画素N+2のビットであるData[5]〜[2]がByte 1.75*N+5に変換され、画素N+2のビットであるData[1],[0]と、画素N+3のビットであるData[5]〜[0]がByte 1.75*N+6に変換される。各画素の画素値が１４ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の1.75倍の数になる。
図３２は、各画素の画素値が１６ビットで表される場合のPixel to Byte変換の例を示す図である。
この場合、画素Nの画素値を表すData[15]〜[0]の１６ビットは、Data[15]〜[8]からなるByte 2*NとData[7]〜[0]からなるByte 2*N+1に変換される。各画素の画素値が１６ビットで表される場合、Pixel to Byte変換後のバイト単位のデータの数は、画素の数の2倍の数になる。
図２４のPixel to Byte変換部６２は、このようなPixel to Byte変換を例えばラインの左端の画素から順に各画素を対象として行う。また、Pixel to Byte変換部６２は、Pixel to Byte変換によって得られたバイト単位の画素データに、データ挿入部７３から供給されたペイロードスタッフィングデータを付加することによってペイロードデータを生成し、ペイロードECC挿入部６３に出力する。
図３３は、ペイロードデータの例を示す図である。
図３３は、各画素の画素値が１０ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータを示している。色を付していない１つのブロックが、Pixel to Byte変換後のバイト単位の画素データを表す。また、色を付している１つのブロックが、データ挿入部７３により生成されたペイロードスタッフィングデータを表す。
Pixel to Byte変換後の画素データは、変換によって得られた順に、所定の数のグループにグループ化される。図３３の例においては、各画素データがグループ０〜１５の１６グループにグループ化されており、画素Ｐ０のMSBを含む画素データがグループ０に割り当てられ、画素Ｐ１のMSBを含む画素データがグループ１に割り当てられている。また、画素Ｐ２のMSBを含む画素データがグループ２に割り当てられ、画素Ｐ３のMSBを含む画素データがグループ３に割り当てられ、画素Ｐ０〜Ｐ３のLSBを含む画素データがグループ４に割り当てられている。
画素Ｐ４のMSBを含む画素データ以降の画素データについても、グループ５以降の各グループに順に割り当てられる。ある画素データがグループ１５に割り当てられたとき、それ以降の画素データは、グループ０以降の各グループに順に割り当てられる。なお、画素データを表すブロックのうち、３本の破線が内側に付されているブロックは、Pixel to Byte変換時に、画素N〜N+3のLSBを含むようにして生成されたバイト単位の画素データを表す。
送信部２２のリンクレイヤにおいては、このようにしてグループ化が行われた後、クロック信号によって規定される期間毎に、各グループにおいて同じ位置にある画素データを対象として処理が並行して行われる。すなわち、図３３に示すように１６のグループに画素データが割り当てられた場合、各列に並ぶ１６の画素データを同じ期間内に処理するようにして画素データの処理が進められる。
上述したように、１つのパケットのペイロードには１ラインの画素データが含まれる。図３３に示す画素データ全体が、１ラインを構成する画素データである。ここでは、図２３の有効画素領域Ａ１の画素データの処理について説明しているが、マージン領域Ａ２等の他の領域の画素データについても有効画素領域Ａ１の画素データとともに処理される。
１ライン分の画素データがグループ化された後、各グループのデータ長が同じ長さになるように、ペイロードスタッフィングデータが付加される。ペイロードスタッフィングデータは１バイトのデータである。
図３３の例においては、グループ０の画素データにはペイロードスタッフィングデータが付加されず、破線で囲んで示すように、グループ１〜１５の各画素データには、終端にペイロードスタッフィングデータが１つずつ付加されている。画素データとスタッフィングデータからなるペイロードデータのデータ長（Byte）は下式（３）により表される。
Figure 2020158589
式（３）のLineLengthはラインの画素数を表し、BitPixは１画素の画素値を表すビット数を表す。PayloadStuffingはペイロードスタッフィングデータの数を表す。
図３３に示すように画素データを１６グループに割り当てるとした場合、ペイロードスタッフィングデータの数は下式（４）により表される。式（４）の％は剰余を表す。
Figure 2020158589
図３４は、ペイロードデータの他の例を示す図である。
図３４は、各画素の画素値が１２ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータを示している。
図３４の例においては、画素Ｐ０のMSBを含む画素データがグループ０に割り当てられ、画素Ｐ１のMSBを含む画素データがグループ１に割り当てられ、画素Ｐ０と画素Ｐ１のLSBを含む画素データがグループ２に割り当てられている。画素Ｐ２のMSBを含む画素データ以降の画素データについても、グループ３以降の各グループに順に割り当てられる。画素データを表すブロックのうち、１本の破線が内側に付されているブロックは、Pixel to Byte変換時に、画素Nと画素N+1のLSBを含むようにして生成されたバイト単位の画素データを表す。
図３４の例においては、グループ０とグループ１の画素データにはペイロードスタッフィングデータが付加されず、グループ２〜１５の各画素データには、終端にペイロードスタッフィングデータが１つずつ付加されている。
このような構成を有するペイロードデータがPixel to Byte変換部６２からペイロードECC挿入部６３に供給される。
ペイロードECC挿入部６３は、Pixel to Byte変換部６２から供給されたペイロードデータに基づいて、ペイロードデータの誤り訂正に用いられる誤り訂正符号を計算し、計算により求めた誤り訂正符号であるパリティをペイロードデータに挿入する。誤り訂正符号として、例えばリードソロモン符号が用いられる。なお、誤り訂正符号の挿入はオプションであり、例えば、ペイロードECC挿入部６３によるパリティの挿入と、フッタ生成部７４によるフッタの付加はいずれか一方のみを行うことが可能とされる。
図３５は、パリティが挿入されたペイロードデータの例を示す図である。
図３５に示すペイロードデータは、図３４を参照して説明した、各画素の画素値が１２ビットで表される場合のPixel to Byte変換によって得られた画素データを含むペイロードデータである。斜線を付して示すブロックがパリティを表す。
図３５の例においては、グループ０〜１５の各グループの先頭の画素データから順に１４個選択され、選択された２２４個（２２４バイト）の画素データに基づいて２バイトのパリティが求められている。２バイトのパリティが、その計算に用いられた２２４個の画素データに続けてグループ０，１の１５番目のデータとして挿入され、２２４個の画素データと２バイトのパリティから１つ目のBasic Blockが形成される。
このように、ペイロードECC挿入部６３においては、基本的に、２２４個の画素データに基づいて２バイトのパリティが生成され、２２４個の画素データに続けて挿入される。
また、図３５の例においては、１つ目のBasic Blockに続く２２４個の画素データが各グループから順に選択され、選択された２２４個の画素データに基づいて２バイトのパリティが求められている。２バイトのパリティが、その計算に用いられた２２４個の画素データに続けてグループ２，３の２９番目のデータとして挿入され、２２４個の画素データと２バイトのパリティから２つ目のBasic Blockが形成される。
あるBasic Blockに続く画素データとペイロードスタッフィングデータの数である16×Mが２２４に満たない場合、残っている16×M個のブロック（画素データとペイロードスタッフィングデータ）に基づいて２バイトのパリティが求められる。また、求められた２バイトのパリティがペイロードスタッフィングデータに続けて挿入され、16×M個のブロックと２バイトのパリティからExtra Blockが形成される。
ペイロードECC挿入部６３は、パリティを挿入したペイロードデータをパケット生成部６４に出力する。パリティの挿入が行われない場合、Pixel to Byte変換部６２からペイロードECC挿入部６３に供給されたペイロードデータは、そのままパケット生成部６４に出力される。
パケット生成部６４は、ペイロードECC挿入部６３から供給されたペイロードデータに、ヘッダ生成部７２により生成されたヘッダを付加することによってパケットを生成する。フッタ生成部７４によりフッタの生成が行われている場合、パケット生成部６４は、ペイロードデータにフッタを付加することも行う。
図３６は、ペイロードデータにヘッダを付加した状態を示す図である。
Ｈ７〜Ｈ０の文字を付して示す２４個のブロックは、ヘッダ情報、またはヘッダ情報のCRC符号である、バイト単位のヘッダデータを表す。図２５を参照して説明したように１つのパケットのヘッダには、ヘッダ情報とCRC符号の組が３組含まれる。
例えばヘッダデータＨ７〜Ｈ２はヘッダ情報（６バイト）であり、ヘッダデータＨ１，Ｈ０はCRC符号（２バイト）である。
図３６の例においては、グループ０のペイロードデータには１つのヘッダデータＨ７が付加され、グループ１のペイロードデータには１つのヘッダデータＨ６が付加されている。グループ２のペイロードデータには１つのヘッダデータＨ５が付加され、グループ３のペイロードデータには１つのヘッダデータＨ４が付加されている。グループ４のペイロードデータには１つのヘッダデータＨ３が付加され、グループ５のペイロードデータには１つのヘッダデータＨ２が付加されている。グループ６のペイロードデータには１つのヘッダデータＨ１が付加され、グループ７のペイロードデータには１つのヘッダデータＨ０が付加されている。
また、図３６の例においては、グループ８のペイロードデータには２つのヘッダデータＨ７が付加され、グループ９のペイロードデータには２つのヘッダデータＨ６が付加されている。グループ１０のペイロードデータには２つのヘッダデータＨ５が付加され、グループ１１のペイロードデータには２つのヘッダデータＨ４が付加されている。グループ１２のペイロードデータには２つのヘッダデータＨ３が付加され、グループ１３のペイロードデータには２つのヘッダデータＨ２が付加されている。グループ１４のペイロードデータには２つのヘッダデータＨ１が付加され、グループ１５のペイロードデータには２つのヘッダデータＨ０が付加されている。
図３７は、ペイロードデータにヘッダとフッタを付加した状態を示す図である。
Ｆ３〜Ｆ０の文字を付して示す４個のブロックは、フッタとして生成された４バイトのCRC符号であるフッタデータを表す。図３７の例においては、フッタデータＦ３〜Ｆ０が、グループ０からグループ３のそれぞれのペイロードデータに付加されている。
図３８は、パリティが挿入されたペイロードデータにヘッダを付加した状態を示す図である。
図３８の例においては、パリティが挿入された図３５のペイロードデータに対して、図３６、図３７の場合と同様にヘッダデータＨ７〜Ｈ０が付加されている。
パケット生成部６４は、このようにして生成した１パケットを構成するデータであるパケットデータをレーン分配部６５に出力する。レーン分配部６５に対しては、ヘッダデータとペイロードデータからなるパケットデータ、ヘッダデータとペイロードデータとフッタデータからなるパケットデータ、または、ヘッダデータと、パリティが挿入されたペイロードデータからなるパケットデータが供給されることになる。図２５のパケット構造は論理的なものであり、リンクレイヤ、物理レイヤにおいては、図２５の構造を有するパケットのデータがバイト単位で処理される。
レーン分配部６５は、パケット生成部６４から供給されたパケットデータを、先頭のデータから順に、Lane0〜7のうちのデータ伝送に用いる各レーンに割り当てる。
図３９は、パケットデータの割り当ての例を示す図である。
ここでは、ヘッダデータとペイロードデータとフッタデータからなるパケットデータ（図３７）の割り当てについて説明する。Lane0〜7の８レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃１の先に示す。
この場合、ヘッダデータＨ７〜Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0〜7に割り当てられる。あるヘッダデータがLane7に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0〜7の各レーンには同じヘッダデータが３個ずつ割り当てられることになる。
また、ペイロードデータは、先頭のペイロードデータから順にLane0〜7に割り当てられる。あるペイロードデータがLane7に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
フッタデータＦ３〜Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３９の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane7に割り当てられており、フッタデータＦ３〜Ｆ０がLane0〜3に１つずつ割り当てられている。
黒色を付して示すブロックはデータ挿入部７３により生成されたレーンスタッフィングデータを表す。レーンスタッフィングデータは、１パケット分のパケットデータが各レーンに割り当てられた後、各レーンに割り当てられるデータ長が同じ長さになるように、データの数が少ないレーンに割り当てられる。レーンスタッフィングデータは１バイトのデータである。図３９の例においては、データの割り当て数の少ないレーンであるLane4〜7に対して、レーンスタッフィングデータが１つずつ割り当てられている。
パケットデータがヘッダデータとペイロードデータとフッタデータからなる場合のレーンスタッフィングデータの数は下式（５）により表される。
Figure 2020158589
式（５）のLaneNumはレーンの数を表し、PayloadLengthはペイロードデータ長（バイト）を表す。また、FooterLengthはフッタ長（バイト）を表す。
また、パケットデータが、ヘッダデータと、パリティが挿入されたペイロードデータからなる場合のレーンスタッフィングデータの数は下式（６）により表される。式（６）のParityLengthは、ペイロードに含まれるパリティの総バイト数を表す。
Figure 2020158589
Lane0〜5の６レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃２の先に示す。
この場合、ヘッダデータＨ７〜Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0〜5に割り当てられる。あるヘッダデータがLane5に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0〜5の各レーンには４個ずつヘッダデータが割り当てられることになる。
また、ペイロードデータは、先頭のペイロードデータから順にLane0〜5に割り当てられる。あるペイロードデータがLane5に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
フッタデータＦ３〜Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３９の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane1に割り当てられており、フッタデータＦ３〜Ｆ０がLane2〜5に１つずつ割り当てられている。Lane0〜5のパケットデータの数が同じ数であるから、この場合、レーンスタッフィングデータは用いられない。
Lane0〜3の４レーンを用いてデータ伝送を行う場合のパケットデータの割り当ての例を白抜き矢印＃３の先に示す。
この場合、ヘッダデータＨ７〜Ｈ０の３回繰り返しを構成するそれぞれのヘッダデータは、先頭のヘッダデータから順にLane0〜3に割り当てられる。あるヘッダデータがLane3に割り当てられたとき、それ以降のヘッダデータは、Lane0以降の各レーンに順に割り当てられる。Lane0〜3の各レーンには６個ずつヘッダデータが割り当てられることになる。
また、ペイロードデータは、先頭のペイロードデータから順にLane0〜3に割り当てられる。あるペイロードデータがLane3に割り当てられたとき、それ以降のペイロードデータは、Lane0以降の各レーンに順に割り当てられる。
フッタデータＦ３〜Ｆ０は、先頭のフッタデータから順に各レーンに割り当てられる。図３９の例においては、ペイロードデータを構成する最後のペイロードスタッフィングデータがLane3に割り当てられており、フッタデータＦ３〜Ｆ０がLane0〜3に１つずつ割り当てられている。Lane0〜3のパケットデータの数が同じ数であるから、この場合、レーンスタッフィングデータは用いられない。
レーン分配部６５は、このようにして各レーンに割り当てたパケットデータを物理レイヤに出力する。以下、Lane0〜7の８レーンを用いてデータを伝送する場合について主に説明するが、データ伝送に用いるレーンの数が他の数の場合であっても同様の処理が行われる。
＜送信部２２の物理レイヤの構成＞
次に、送信部２２の物理レイヤの構成（Tx-Phy Layer信号処理部２２Ｂの構成）について説明する。
送信部２２には、物理レイヤの構成として、PHY-TX状態制御部８１、クロック生成部８２、信号処理部８３−０乃至８３−Ｎが設けられる。信号処理部８３−０は、制御コード挿入部９１、8B10Bシンボルエンコーダ９２、同期部９３、および送信部９４から構成される。レーン分配部６５から出力された、Lane0に割り当てられたパケットデータは信号処理部８３−０に入力され、Lane1に割り当てられたパケットデータは信号処理部８３−１に入力される。また、LaneNに割り当てられたパケットデータは信号処理部８３−Ｎに入力される。
このように、送信部２２の物理レイヤには、信号処理部８３−０乃至８３−Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送するパケットデータの処理が、信号処理部８３−０乃至８３−Ｎのそれぞれにおいて並行して行われる。信号処理部８３−０の構成について説明するが、信号処理部８３−１乃至８３−Ｎも同様の構成を有する。
PHY-TX状態制御部８１は、信号処理部８３−０乃至８３−Ｎの各部を制御する。例えば、信号処理部８３−０乃至８３−Ｎにより行われる各処理のタイミングがPHY-TX状態制御部８１により制御される。
クロック生成部８２は、クロック信号を生成し、信号処理部８３−０乃至８３−Ｎのそれぞれの同期部９３に出力する。
信号処理部８３−０の制御コード挿入部９１は、レーン分配部６５から供給されたパケットデータに対して制御コードを付加する。制御コードは、予め用意された複数種類のシンボルの中から選択された１つのシンボルにより、または複数種類のシンボルの組み合わせにより表されるコードである。制御コード挿入部９１により挿入される各シンボルは８ビットのデータである。後段の回路で8B10B変換が施されることによって、制御コード挿入部９１により挿入された１シンボルは１０ビットのデータになる。一方、受信部３１においては後述するように受信データに対して10B8B変換が施されるが、受信データに含まれる10B8B変換前の各シンボルは１０ビットのデータであり、10B8B変換後の各シンボルは８ビットのデータになる。
図４０は、制御コード挿入部９１により付加される制御コードの例を示す図である。
制御コードには、Idle Code, Start Code, End Code, Pad Code, Sync Code, Deskew Code, Standby Codeがある。
Idle Codeは、パケットデータの伝送時以外の期間に繰り返し送信されるシンボル群である。Idle Codeは、8B10B CodeであるD CharacterのD00.0（00000000）で表される。
Start Codeは、パケットの開始を示すシンボル群である。上述したように、Start Codeはパケットの前に付加される。Start Codeは、３種類のK Characterの組み合わせであるK28.5, K27.7, K28.2, K27.7の４シンボルで表される。それぞれのK Characterの値を図４１に示す。
End Codeは、パケットの終了を示すシンボル群である。上述したように、End Codeはパケットの後ろに付加される。End Codeは、３種類のK Characterの組み合わせであるK28.5, K29.7, K30.7, K29.7の４シンボルで表される。
Pad Codeは、画素データ帯域とPHY伝送帯域の差を埋めるためにペイロードデータ中に挿入されるシンボル群である。画素データ帯域は、撮像部２１から出力され、送信部２２に入力される画素データの伝送レートであり、PHY伝送帯域は、送信部２２から送信され、受信部３１に入力される画素データの伝送レートである。Pad Codeは、４種類のK Characterの組み合わせであるK23.7, K28.4, K28.6, K28.3の４シンボルで表される。
図４２は、Pad Codeの挿入の例を示す図である。
図４２の上段は、Pad Code挿入前の、各レーンに割り当てられたペイロードデータを示し、下段は、Pad Code挿入後のペイロードデータを示す。図４２の例においては、先頭から３番目の画素データと４番目の画素データの間、６番目の画素データと７番目の画素データの間、１２番目の画素データと１３番目の画素データの間にPad Codeが挿入されている。このように、Pad Codeは、Lane0〜7の各レーンのペイロードデータの同じ位置に挿入される。
Lane0に割り当てられたペイロードデータに対するPad Codeの挿入は信号処理部８３−０の制御コード挿入部９１により行われる。他のレーンに割り当てられたペイロードデータに対するPad Codeの挿入も同様に、信号処理部８３−１乃至８３−Ｎにおいてそれぞれ同じタイミングで行われる。Pad Codeの数は、画素データ帯域とPHY伝送帯域の差と、クロック生成部８２が生成するクロック信号の周波数などに基づいて決定される。
このように、Pad Codeは、画素データ帯域が狭く、PHY伝送帯域が広い場合に、双方の帯域の差を調整するために挿入される。例えば、Pad Codeが挿入されることによって、画素データ帯域とPHY伝送帯域の差が一定の範囲内に収まるように調整される。
図４０の説明に戻り、Sync Codeは、送信部２２−受信部３１間のビット同期、シンボル同期を確保するために用いられるシンボル群である。Sync Codeは、K28.5, Any**の２シンボルで表される。Any**は、どの種類のシンボルが用いられてもよいことを表す。Sync Codeは、例えば送信部２２−受信部３１間でパケットデータの伝送が開始される前のトレーニングモード時に繰り返し送信される。
Deskew Codeは、レーン間のData Skew、すなわち、受信部３１の各レーンで受信されるデータの受信タイミングのずれの補正に用いられるシンボル群である。Deskew Codeは、K28.5, Any**の２シンボルで表される。Deskew Codeを用いたレーン間のData Skewの補正については後述する。
Standby Codeは、送信部２２の出力がHigh-Z（ハイインピーダンス）などの状態になり、データ伝送が行われなくなることを受信部３１に通知するために用いられるシンボル群である。すなわち、Standby Codeは、パケットデータの伝送を終了し、Standby状態になるときに受信部３１に対して伝送される。Standby Codeは、K28.5, Any**の２シンボルで表される。
制御コード挿入部９１は、このような制御コードを付加したパケットデータを8B10Bシンボルエンコーダ９２に出力する。
図４３は、制御コード挿入後のパケットデータの例を示す図である。
図４３に示すように、信号処理部８３−０乃至８３−Ｎにおいては、それぞれ、パケットデータの前にStart Codeが付加され、ペイロードデータにPad Codeが挿入される。パケットデータの後ろにはEnd Codeが付加され、End Codeの後ろにDeskew Codeが付加される。図４３の例においては、Deskew Codeの後ろにIdle Codeが付加されている。
8B10Bシンボルエンコーダ９２は、制御コード挿入部９１から供給されたパケットデータ（制御コードが付加されたパケットデータ）に対して8B10B変換を施し、１０ビット単位のデータに変換したパケットデータを同期部９３に出力する。
同期部９３は、8B10Bシンボルエンコーダ９２から供給されたパケットデータの各ビットを、クロック生成部８２により生成されたクロック信号に従って送信部９４に出力する。なお、送信部２２に同期部９３が設けられないようにしてもよい。この場合、8B10Bシンボルエンコーダ９２から出力されたパケットデータは、送信部９４にそのまま供給される。
送信部９４は、Lane0を構成する伝送路を介して、同期部９３から供給されたパケットデータを受信部３１に送信する。８レーンを用いてデータ伝送が行われる場合、Lane1〜7を構成する伝送路をも用いてパケットデータが受信部３１に送信される。
＜受信部３１の物理レイヤの構成＞
次に、受信部３１の物理レイヤの構成（Rx-Phy Layer信号処理部３１Ａの構成）について説明する。
受信部３１には、物理レイヤの構成として、PHY-RX状態制御部１０１、信号処理部１０２−０乃至１０２−Ｎが設けられる。信号処理部１０２−０は、受信部１１１、クロック生成部１１２、同期部１１３、シンボル同期部１１４、10B8Bシンボルデコーダ１１５、スキュー補正部１１６、および制御コード除去部１１７から構成される。Lane0を構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−０に入力され、Lane1を構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−１に入力される。また、LaneNを構成する伝送路を介して送信されてきたパケットデータは信号処理部１０２−Ｎに入力される。
このように、受信部３１の物理レイヤには、信号処理部１０２−０乃至１０２−Ｎがレーンの数と同じ数だけ設けられ、各レーンを用いて伝送されてきたパケットデータの処理が、信号処理部１０２−０乃至１０２−Ｎのそれぞれにおいて並行して行われる。信号処理部１０２−０の構成について説明するが、信号処理部１０２−１乃至１０２−Ｎも同様の構成を有する。
受信部１１１は、Lane0を構成する伝送路を介して送信部２２から伝送されてきたパケットデータを表す信号を受信し、クロック生成部１１２に出力する。
クロック生成部１１２は、受信部１１１から供給された信号のエッジを検出することによってビット同期をとり、エッジの検出周期に基づいてクロック信号を生成する。クロック生成部１１２は、受信部１１１から供給された信号を、クロック信号とともに同期部１１３に出力する。
同期部１１３は、クロック生成部１１２により生成されたクロック信号に従って、受信部１１１において受信された信号のサンプリングを行い、サンプリングによって得られたパケットデータをシンボル同期部１１４に出力する。クロック生成部１１２と同期部１１３によりCDR(Clock Data Recovery)の機能が実現される。
シンボル同期部１１４は、パケットデータに含まれる制御コードを検出することによって、または制御コードに含まれる一部のシンボルを検出することによってシンボル同期をとる。例えば、シンボル同期部１１４は、Start Code, End Code, Deskew Codeに含まれるK28.5のシンボルを検出し、シンボル同期をとる。シンボル同期部１１４は、各シンボルを表す１０ビット単位のパケットデータを10B8Bシンボルデコーダ１１５に出力する。
また、シンボル同期部１１４は、パケットデータの伝送が開始される前のトレーニングモード時に送信部２２から繰り返し送信されてくるSync Codeに含まれるシンボルの境界を検出することによってシンボル同期をとる。
10B8Bシンボルデコーダ１１５は、シンボル同期部１１４から供給された１０ビット単位のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータをスキュー補正部１１６に出力する。
スキュー補正部１１６は、10B8Bシンボルデコーダ１１５から供給されたパケットデータからDeskew Codeを検出する。スキュー補正部１１６によるDeskew Codeの検出タイミングの情報はPHY-RX状態制御部１０１に供給される。
また、スキュー補正部１１６は、Deskew Codeのタイミングを、PHY-RX状態制御部１０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。PHY-RX状態制御部１０１からは、信号処理部１０２−０乃至１０２−Ｎのそれぞれにおいて検出されたDeskew Codeのタイミングのうち、最も遅いタイミングを表す情報が供給されてくる。
図４４は、Deskew Codeを用いたレーン間のData Skewの補正の例を示す図である。
図４４の例においては、Lane0〜7の各レーンにおいて、Sync Code, Sync Code,…,Idle Code, Deskew Code, Idle Code, …, Idle Code, Deskew Codeの伝送が行われ、それぞれの制御コードが受信部３１において受信されている。同じ制御コードの受信タイミングがレーン毎に異なり、レーン間のData Skewが生じている状態になっている。
この場合、スキュー補正部１１６は、１つ目のDeskew CodeであるDeskew Code Ｃ１を検出し、Deskew Code Ｃ１の先頭のタイミングを、PHY-RX状態制御部１０１から供給された情報により表される時刻ｔ１に合わせるように補正する。PHY-RX状態制御部１０１からは、Lane0〜7の各レーンにおいてDeskew Code Ｃ１が検出されたタイミングのうち、最も遅いタイミングであるLane7においてDeskew Code Ｃ１が検出された時刻ｔ１の情報が供給されてくる。
また、スキュー補正部１１６は、２つ目のDeskew CodeであるDeskew Code Ｃ２を検出し、Deskew Code Ｃ２の先頭のタイミングを、PHY-RX状態制御部１０１から供給された情報により表される時刻ｔ２に合わせるように補正する。PHY-RX状態制御部１０１からは、Lane0〜7の各レーンにおいてDeskew Code Ｃ２が検出されたタイミングのうち、最も遅いタイミングであるLane7においてDeskew Code Ｃ２が検出された時刻ｔ２の情報が供給されてくる。
信号処理部１０２−１乃至１０２−Ｎのそれぞれにおいて同様の処理が行われることによって、図４４の矢印＃１の先に示すようにレーン間のData Skewが補正される。
スキュー補正部１１６は、Data Skewを補正したパケットデータを制御コード除去部１１７に出力する。
制御コード除去部１１７は、パケットデータに付加された制御コードを除去し、Start CodeからEnd Codeまでの間のデータをパケットデータとしてリンクレイヤに出力する。
PHY-RX状態制御部１０１は、信号処理部１０２−０乃至１０２−Ｎの各部を制御し、レーン間のData Skewの補正などを行わせる。また、PHY-RX状態制御部１０１は、所定のレーンで伝送エラーが起きて制御コードが失われた場合、失われた制御コードに代えて、他のレーンで伝送されてきた制御コードを付加することによって制御コードの誤り訂正を行う。
＜受信部３１のリンクレイヤの構成＞
次に、受信部３１のリンクレイヤの構成（Rx-Link Layer信号処理部３１Ｂの構成）について説明する。
受信部３１には、リンクレイヤの構成として、LINK-RXプロトコル管理部１２１、レーン統合部１２２、パケット分離部１２３、ペイロードエラー訂正部１２４、およびByte to Pixel変換部１２５が設けられる。LINK-RXプロトコル管理部１２１は、状態制御部１３１、ヘッダエラー訂正部１３２、データ除去部１３３、およびフッタエラー検出部１３４から構成される。
レーン統合部１２２は、物理レイヤの信号処理部１０２−０乃至１０２−Ｎから供給されたパケットデータを、送信部２２のレーン分配部６５による各レーンへの分配順と逆順で並び替えることによって統合する。
例えば、レーン分配部６５によるパケットデータの分配が図３９の矢印＃１の先に示すようにして行われている場合、各レーンのパケットデータの統合が行われることによって図３９の左側のパケットデータが取得される。各レーンのパケットデータの統合時、データ除去部１３３による制御に従って、レーンスタッフィングデータがレーン統合部１２２により除去される。レーン統合部１２２は、統合したパケットデータをパケット分離部１２３に出力する。
パケット分離部１２３は、レーン統合部１２２により統合された１パケット分のパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。パケット分離部１２３は、ヘッダデータをヘッダエラー訂正部１３２に出力し、ペイロードデータをペイロードエラー訂正部１２４に出力する。
また、パケット分離部１２３は、パケットにフッタが含まれている場合、１パケット分のデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータとフッタデータを構成するパケットデータに分離する。パケット分離部１２３は、ヘッダデータをヘッダエラー訂正部１３２に出力し、ペイロードデータをペイロードエラー訂正部１２４に出力する。また、パケット分離部１２３は、フッタデータをフッタエラー検出部１３４に出力する。
ペイロードエラー訂正部１２４は、パケット分離部１２３から供給されたペイロードデータにパリティが挿入されている場合、パリティに基づいて誤り訂正演算を行うことによってペイロードデータのエラーを検出し、検出したエラーの訂正を行う。例えば、図３５に示すようにしてパリティが挿入されている場合、ペイロードエラー訂正部１２４は、１つ目のBasic Blockの最後に挿入されている２つのパリティを用いて、パリティの前にある２２４個の画素データの誤り訂正を行う。
ペイロードエラー訂正部１２４は、各Basic Block, Extra Blockを対象として誤り訂正を行うことによって得られた誤り訂正後の画素データをByte to Pixel変換部１２５に出力する。パケット分離部１２３から供給されたペイロードデータにパリティが挿入されていない場合、パケット分離部１２３から供給されたペイロードデータはそのままByte to Pixel変換部１２５に出力される。
Byte to Pixel変換部１２５は、ペイロードエラー訂正部１２４から供給されたペイロードデータに含まれるペイロードスタッフィングデータをデータ除去部１３３による制御に従って除去する。
また、Byte to Pixel変換部１２５は、ペイロードスタッフィングデータを除去して得られたバイト単位の各画素のデータを、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データに変換するByte to Pixel変換を行う。Byte to Pixel変換部１２５においては、図２８乃至図３２を参照して説明した、送信部２２のPixel to Byte変換部６２によるPixel to Byte変換と逆の変換が行われる。
Byte to Pixel変換部１２５は、Byte to Pixel変換によって得られた８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データをフレームデータ出力部１４１に出力する。フレームデータ出力部１４１においては、例えば、ヘッダ情報のLine Validにより特定される有効画素の各ラインがByte to Pixel変換部１２５により得られた画素データに基づいて生成され、ヘッダ情報のLine Numberに従って各ラインが並べられることによって１フレームの画像が生成される。
LINK-RXプロトコル管理部１２１の状態制御部１３１は、受信部３１のリンクレイヤの状態を管理する。
ヘッダエラー訂正部１３２は、パケット分離部１２３から供給されたヘッダデータに基づいてヘッダ情報とCRC符号の組を３組取得する。ヘッダエラー訂正部１３２は、ヘッダ情報とCRC符号の組の各組を対象として、ヘッダ情報のエラーを検出するための演算である誤り検出演算を、そのヘッダ情報と同じ組のCRC符号を用いて行う。
また、ヘッダエラー訂正部１３２は、それぞれの組のヘッダ情報の誤り検出結果と、誤り検出演算により求められたデータの比較結果とのうちの少なくともいずれかに基づいて正しいヘッダ情報を推測し、正しいと推測したヘッダ情報と復号結果を出力する。誤り検出演算により求められたデータは、ヘッダ情報にCRCの生成多項式を適用することによって求められた値である。また、復号結果は、復号成功または復号失敗を表す情報である。
ヘッダ情報とCRC符号の３つの組をそれぞれ組１、組２、組３とする。この場合、ヘッダエラー訂正部１３２は、組１を対象とした誤り検出演算によって、組１のヘッダ情報にエラーがあるか否か（誤り検出結果）と、誤り検出演算により求められたデータであるデータ１を取得する。また、ヘッダエラー訂正部１３２は、組２を対象とした誤り検出演算によって、組２のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ２を取得する。ヘッダエラー訂正部１３２は、組３を対象とした誤り検出演算によって、組３のヘッダ情報にエラーがあるか否かと、誤り検出演算により求められたデータであるデータ３を取得する。
また、ヘッダエラー訂正部１３２は、データ１とデータ２が一致するか否か、データ２とデータ３が一致するか否か、データ３とデータ１が一致するか否かをそれぞれ判定する。
例えば、ヘッダエラー訂正部１３２は、組１、組２、組３を対象としたいずれの誤り検出演算によっても誤りが検出されず、誤り検出演算によって求められたデータのいずれの比較結果もが一致した場合、復号結果として、復号成功を表す情報を選択する。また、ヘッダエラー訂正部１３２は、いずれのヘッダ情報も正しいと推測し、組１のヘッダ情報、組２のヘッダ情報、組３のヘッダ情報のうちのいずれかを出力情報として選択する。
一方、ヘッダエラー訂正部１３２は、組１を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組１のヘッダ情報が正しいと推測し、組１のヘッダ情報を出力情報として選択する。
また、ヘッダエラー訂正部１３２は、組２を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組２のヘッダ情報が正しいと推測し、組２のヘッダ情報を出力情報として選択する。
ヘッダエラー訂正部１３２は、組３を対象とした誤り検出演算でだけ誤りが検出されなかった場合、復号結果として、復号成功を表す情報を選択するとともに、組３のヘッダ情報が正しいと推測し、組３のヘッダ情報を出力情報として選択する。
ヘッダエラー訂正部１３２は、以上のようにして選択した復号結果と出力情報をレジスタ１４２に出力し、記憶させる。このように、ヘッダエラー訂正部１３２によるヘッダ情報の誤り訂正は、複数のヘッダ情報の中から、エラーのないヘッダ情報をCRC符号を用いて検出し、検出したヘッダ情報を出力するようにして行われる。
データ除去部１３３は、レーン統合部１２２を制御してレーンスタッフィングデータを除去し、Byte to Pixel変換部１２５を制御してペイロードスタッフィングデータを除去する。
フッタエラー検出部１３４は、パケット分離部１２３から供給されたフッタデータに基づいて、フッタに格納されたCRC符号を取得する。フッタエラー検出部１３４は、取得したCRC符号を用いて誤り検出演算を行い、ペイロードデータのエラーを検出する。フッタエラー検出部１３４は、誤り検出結果を出力し、レジスタ１４２に記憶させる。
＜イメージセンサ１１とDSP１２の動作＞
次に、以上のような構成を有する送信部２２と受信部３１の一連の処理について説明する。
はじめに、図４５のフローチャートを参照して、伝送システム１を有する撮像装置の動作について説明する。図４５の処理は、例えば、撮像装置に設けられたシャッタボタンが押されるなどして撮像の開始が指示されたときに開始される。
ステップＳ１において、イメージセンサ１１の撮像部２１は撮像を行う。撮像部２１のフレームデータ入力部５２（図２４）は、撮像によって得られた１フレームの画像を構成する画素データを、１画素のデータずつ順に出力する。
ステップＳ２において、送信部２２によりデータ送信処理が行われる。データ送信処理により、１ライン分の画素データをペイロードに格納したパケットが生成され、パケットを構成するパケットデータが受信部３１に対して送信される。データ送信処理については図４６のフローチャートを参照して後述する。
ステップＳ３において、受信部３１によりデータ受信処理が行われる。データ受信処理により、送信部２２から送信されてきたパケットデータが受信され、ペイロードに格納されている画素データが画像処理部３２に出力される。データ受信処理については図４７のフローチャートを参照して後述する。
ステップＳ２において送信部２２により行われるデータ送信処理と、ステップＳ３において受信部３１により行われるデータ受信処理は、１ライン分の画素データを対象として交互に行われる。すなわち、ある１ラインの画素データがデータ送信処理によって送信されたとき、データ受信処理が行われ、データ受信処理によって１ラインの画素データが受信されたとき、次の１ラインの画素データを対象としてデータ送信処理が行われる。送信部２２によるデータ送信処理と、受信部３１によるデータ受信処理は、適宜、時間的に並行して行われることもある。ステップＳ４において、画像処理部３２のフレームデータ出力部１４１は、１フレームの画像を構成する全てのラインの画素データの送受信が終了したか否かを判定し、終了していないと判定した場合、ステップＳ２以降の処理を繰り返し行わせる。
１フレームの画像を構成する全てのラインの画素データの送受信が終了したとステップＳ４において判定した場合、ステップＳ５において、画像処理部３２のフレームデータ出力部１４１は、受信部３１から供給された画素データに基づいて１フレームの画像を生成する。
ステップＳ６において、画像処理部３２は、１フレームの画像を用いて画像処理を行い、処理を終了させる。
次に、図４６のフローチャートを参照して、図４５のステップＳ２において行われるデータ送信処理について説明する。
ステップＳ１１乃至Ｓ１６の処理が、Tx-Link Layer信号処理部２２Ａにおいて行われるリンクレイヤの信号処理となり、ステップＳ１７乃至Ｓ１９の処理が、Tx-Phy Layer信号処理部２２Ｂにおいて行われる物理レイヤの信号処理となる。
ステップＳ１１において、ヘッダ生成部７２は、Frame Start, Frame End, Line Valid, Line Number, Reservedからなるヘッダ情報を生成する。
ステップＳ１２において、ヘッダ生成部７２は、ヘッダ情報を生成多項式に適用してCRC符号を計算する。
ステップＳ１３において、ヘッダ生成部７２は、ヘッダ情報にCRC符号を付加することによってヘッダ情報とCRC符号の組を生成し、同じヘッダ情報とCRC符号の組を３組繰り返して配置することによってヘッダを生成する。
ステップＳ１４において、Pixel to Byte変換部６２は、フレームデータ入力部５２から供給された画素データを取得し、Pixel to Byte変換を行う。Pixel to Byte変換部６２は、Pixel to Byte変換によって得られたバイト単位の画素データのグループ化、ペイロードスタッフィングデータの付加などを行うことによって生成したペイロードデータを出力する。ペイロードデータに対しては、適宜、ペイロードECC挿入部６３によりパリティが挿入される。
ステップＳ１５において、パケット生成部６４は、１ライン分の画素データを含むペイロードデータと、ヘッダ生成部７２により生成されたヘッダに基づいてパケットを生成し、１パケットを構成するパケットデータを出力する。
ステップＳ１６において、レーン分配部６５は、パケット生成部６４から供給されたパケットデータを、データ伝送に用いられる複数のレーンに割り当てる。
ステップＳ１７において、制御コード挿入部９１は、レーン分配部６５から供給されたパケットデータに制御コードを付加する。
ステップＳ１８において、8B10Bシンボルエンコーダ９２は、制御コードが付加されたパケットデータの8B10B変換を行い、１０ビット単位のデータに変換したパケットデータを出力する。
ステップＳ１９において、同期部９３は、8B10Bシンボルエンコーダ９２から供給されたパケットデータを、クロック生成部８２により生成されたクロック信号に従って出力し、送信部９４から送信させる。ステップＳ１７乃至Ｓ１９の処理は信号処理部８３−０乃至８３−Ｎにより並行して行われる。１ライン分の画素データの送信が終了したとき、図４５のステップＳ２に戻りそれ以降の処理が行われる。
次に、図４７のフローチャートを参照して、図４５のステップＳ３において行われるデータ受信処理について説明する。
ステップＳ３１乃至Ｓ３６の処理が、Rx-Phy Layer信号処理部３１Ａにおいて行われる物理レイヤの信号処理となり、ステップＳ３７乃至Ｓ４０の処理が、Rx-Link Layer信号処理部３１Ｂにおいて行われるリンクレイヤの信号処理となる。
ステップＳ３１において、受信部１１１は、送信部２２から伝送されてきたパケットデータを表す信号を受信する。ステップＳ３１乃至Ｓ３６の処理は信号処理部１０２−０乃至１０２−Ｎにより並行して行われる。
ステップＳ３２において、クロック生成部１１２は、受信部１１１から供給された信号のエッジを検出することによってビット同期をとる。同期部１１３は、受信部１１１において受信された信号のサンプリングを行い、パケットデータをシンボル同期部１１４に出力する。
ステップＳ３３において、シンボル同期部１１４は、パケットデータに含まれる制御コードを検出するなどしてシンボル同期をとる。
ステップＳ３４において、10B8Bシンボルデコーダ１１５は、シンボル同期後のパケットデータに対して10B8B変換を施し、８ビット単位のデータに変換したパケットデータを出力する。
ステップＳ３５において、スキュー補正部１１６は、Deskew Codeを検出し、上述したように、Deskew CodeのタイミングをPHY-RX状態制御部１０１から供給された情報により表されるタイミングに合わせるようにしてレーン間のData Skewを補正する。
ステップＳ３６において、制御コード除去部１１７は、パケットデータに付加された制御コードを除去する。
ステップＳ３７において、レーン統合部１２２は、信号処理部１０２−０乃至１０２−Ｎから供給されたパケットデータを統合する。
ステップＳ３８において、パケット分離部１２３は、レーン統合部１２２により統合されたパケットデータを、ヘッダデータを構成するパケットデータとペイロードデータを構成するパケットデータに分離する。
ステップＳ３９において、ヘッダエラー訂正部１３２は、パケット分離部１２３により分離されたヘッダデータに含まれるヘッダ情報とCRC符号の各組を対象としてCRC符号を用いた誤り検出演算を行う。また、ヘッダエラー訂正部１３２は、各組の誤り検出結果と、誤り検出演算により求められたデータの比較結果とに基づいてエラーのないヘッダ情報を選択し、出力する。
ステップＳ４０において、Byte to Pixel変換部１２５は、ペイロードデータのByte to Pixel変換を行い、８ビット、１０ビット、１２ビット、１４ビット、または１６ビット単位の画素データを出力する。Byte to Pixel変換の対象となるペイロードデータに対しては、適宜、パリティを用いた誤り訂正がペイロードエラー訂正部１２４により行われる。
１ライン分の画素データの処理が終了したとき、図４５のステップＳ３に戻りそれ以降の処理が行われる。
イメージセンサ１１とDSP１２の間でのデータ伝送は、以上のように、１フレームの１ラインが１パケットに相当するパケットフォーマットを用いて行われる。
イメージセンサ１１とDSP１２間のデータ伝送に用いられるパケットフォーマットは、ヘッダ情報や、Start Code, End Code等のパケット境界を示す制御コードの伝送を最小限に抑えるフォーマットといえ、伝送効率の低下を防ぐことが可能になる。仮に、１パケットのペイロードに格納される画素データが１ラインより少ないパケットフォーマットを採用した場合、１フレーム全体の画素データを伝送するためにはより多くのパケットを伝送する必要があり、伝送するヘッダ情報や制御コードの数が多くなる分、伝送効率が低下してしまう。
また、伝送効率の低下を防ぐことによって伝送レイテンシを抑えることが可能となり、大量の画像データを高速に伝送する必要がある高画素・高フレームレートのインタフェースを実現することができる。
伝送の信頼度／冗長度を上げて受信部３１側で誤り訂正を行うことを前提にしたパケットフォーマットを採用することによって、ヘッダ情報の伝送エラー対策を確保することが可能になる。Frame/Line（V/H）の同期情報等の伝送がヘッダ情報を用いて行われるため、ヘッダ情報が伝送エラーで失われると、システム上、大きな不具合となる可能性があるが、そのようなことを防ぐことができる。
また、ヘッダ情報の伝送エラー対策を確保するための実装コストや消費電力の増大を抑えることもできる。すなわち、イメージセンサ１１とDSP１２間のデータ伝送に用いられるパケットフォーマットは、CRC符号が付加されていることで、ヘッダ情報の伝送エラーの有無をDSP１２において検出することができるようになっている。また、ヘッダ情報とCRC符号の組を３組伝送することで、ヘッダ情報の伝送エラーが生じた場合にDSP１２において正しいヘッダ情報に訂正することができるようになっている。
仮に、ヘッダ情報の伝送エラー対策として誤り訂正符号を用いるとした場合、誤り訂正符号の計算を行う回路を送信部２２に用意するとともに、誤り訂正演算を行う回路を受信部３１に用意する必要があることになる。ヘッダ情報に付加されるのは誤り検出符号であるCRC符号であるため、誤り訂正に関する演算を行う回路を用意する場合に較べて、回路規模、消費電力を小さくすることができる。また、ヘッダ情報の誤りを検出した場合にヘッダ情報の再送を受信部３１が送信部２２に対して要求することも行われないため、再送要求のための逆方向の伝送路を用意する必要がない。
冗長度を上げ、8B10Bコードの複数のK Characterを組み合わせて制御コードを構成することによって、制御コードのエラー確率を低減させることができ、これにより、比較的簡単な回路で制御コードの伝送エラー対策を確保することが可能になる。
具体的には、Start Codeには３種類のK Characterを４シンボル組み合わせて用いているが、少なくともK28.5以外のシンボルを検出できれば受信部３１においてStart Codeを特定することができ、伝送エラーに対する耐性が高いといえる。End Codeについても同様である。
また、Pad Codeに４種類のK Characterを組み合わせて用いているが、他の制御コードより多くの種類のK Characterを割り当てることによって、他の制御コードよりエラー耐性を上げることが可能になる。すなわち、４種類のうちの１種類のシンボルを検出できれば受信部３１においてPad Codeを特定することができる。Pad Codeは、伝送頻度がStart CodeやEnd Codeなどよりも高いため、よりエラー耐性を上げることができる構造を持たせている。
さらに、レーン毎に、同じ制御コードを同じタイミングで伝送することによって、１つのレーンで伝送エラーが起きて制御コードが失われた場合でも、他のレーンの制御コードを使って、エラーとなった制御コードを再現することができる。
また、K Characterの数が限られているため、必要最小限のK Characterを組合せてそれぞれの制御コードを構成するようになされている。例えば、繰り返し送信することによって伝送エラーを比較的許容できるSync Code, Deskew Code, Standby Codeについては、K Characterを追加で割り当てる必要がないようなデータ構造を用いている。
再同期させるために必要な制御コードが１パケット（１ライン）毎に割り当てられているため、静電気等の外乱やノイズなどによりビット同期が外れてしまった場合に再同期を迅速にとることができる。また、同期外れによる伝送エラーの影響を最小限に抑えることができる。
具体的には、クロック生成部１１２と同期部１１３により実現されるCDRにおいて8B10B変換後のビットデータの遷移／エッジを検出することでビット同期をとることができる。送信部２２がデータを送り続けていれば、CDRロック時間として想定された期間内でビット同期をとることができることになる。
また、シンボル同期が外れてしまった場合でも、特定のK Character（K28.5）をシンボル同期部１１４において検出することによって再同期を迅速にとることができる。K28.5はStart Code, End Code, Deskew Codeにそれぞれ用いられているから、１パケット分のパケットデータの伝送期間中に、３箇所でシンボル同期をとることが可能になる。
また、Deskew Codeを用いてレーン間のData Skewを補正することができるようにすることによって、レーン間の同期をとることもできる。
リンクレイヤにおいて、１６個ずつなどのグループ単位（図３３の例の場合、１６バイト単位）で各パケットデータが並列処理されるようにすることによって、１クロック周期に１つずつパケットデータを処理する場合に較べて、回路規模やメモリ量を抑えることができる。実装上、パケットデータを１つずつ処理する場合と所定の単位毎にまとめて処理する場合とで、後者の方が回路規模等を抑えることができる。回路規模を抑えることができることによって、消費電力を抑えることも可能になる。
また、レーン割り当ての際、連続するパケットデータを異なるレーンに割り当てることによってエラー耐性を高めることができる。あるレーンにおいてパリティの誤り訂正能力を超えた数の連続するパケットデータに跨ってエラーが生じた場合であっても、受信部３１においてレーン結合が行われることによって、エラーが生じたパケットデータの位置が分散することになり、パリティを用いたエラー訂正が可能になることがある。パリティによる誤り訂正能力はパリティ長により定まる。
さらに、物理レイヤに近い方を下位として、レーン分配・レーン統合より上位でECC処理を行うようにすることによって、送信部２２と受信部３１の回路規模を削減することが可能になる。例えば、送信部２２において、パケットデータの各レーンへの割り当てが行われた後にペイロードにECCのパリティが挿入されるとした場合、ペイロードECC挿入部をレーン毎に用意する必要があり、回路規模が大きくなってしまうがそのようなことを防ぐことができる。
物理レイヤにおいてはパケットデータの並列処理が複数の回路で行われるが、PHY-TX状態制御部８１やクロック生成部８２については共通化することによって、それらの回路をレーン毎に用意する場合に較べて回路の簡素化を図ることができる。また、レーン毎に異なる制御コードを伝送しないプロトコルを用いることによって、各レーンのパケットデータを処理する回路の簡素化を図ることができる。
＜レーン数の切り替え＞
各レーンにおいて同じ制御コードを同じタイミングで伝送することは、通常のデータ伝送時だけでなく、例えばレーン数を切り替える場合にも行われる。レーン数を切り替える場合においても、アクティブなレーン（データ伝送に用いられるレーン）の状態は全て同じ状態になる。
図４８は、レーン数を切り替える場合の制御シーケンスを示す図である。
図４８の右側に垂直同期信号（XVS）、水平同期信号（XHS）のタイミングを示す。垂直同期信号が検出される時刻ｔ１までの間に１フレームの画像を構成する各ラインの画素データが水平同期信号に従って伝送され、時刻ｔ１のタイミングで、アクティブなレーンを４レーンから２レーンに変更する場合について説明する。時刻ｔ１までは、４つのレーンを用いてデータ伝送が行われている。
図４８のほぼ中央には縦方向に各レーンの状態を示している。「PIX DATA」は、その文字が付されているレーンにおいて画素データの伝送が行われていることを表す。「PIX DATA」に続く「E」、「BLK」、「S」は、それぞれ、Frame End、ブランキング期間、Frame Startを表す。
時刻ｔ１までの１フレーム期間に伝送するフレームの画素データの伝送が終了した場合、ステップＳ８１において、画像処理部３２は、受信部３１に対してレーン数を４から２に切り替えることを指示する。画像処理部３２による指示はステップＳ７１において受信部３１により受信される。
時刻ｔ１になったとき、ステップＳ８２において、画像処理部３２は、イメージセンサ１１の撮像部２１に対して、モードチェンジを要求する。撮像部２１に対して送信されるモードチェンジの要求には、レーン数を４から２に切り替えることを表す情報も含まれている。図１等には示していないが、撮像部２１と画像処理部３２の間には、シャッタスピード、ゲインなどの撮像に関する設定値の情報を画像処理部３２が撮像部２１に対して送信するための伝送路が設けられている。モードチェンジの要求もこの伝送路を介して撮像部２１に送信される。
ステップＳ５１において、撮像部２１は、画像処理部３２からのモードチェンジの要求を受信し、ステップＳ５２において、送信部２２に対してレーン数を４から２に切り替えることを指示する。撮像部２１による指示はステップＳ６１において送信部２２により受信される。
送信部２２と受信部３１の間ではStandby Sequenceが行われ、Lane0〜3を使ってStandby Codeが送信部２２から受信部３１に繰り返し伝送される。Standby Sequenceが終了したとき、ステップＳ７２において、受信部３１から状態の検出結果が出力され、ステップＳ８３において画像処理部３２により受信される。また、アクティブな状態を維持するLane0とLane1についてはLowの状態となり、データ伝送を終了するLane2とLane3についてはHigh-Zの状態となる。
送信部２２と受信部３１の間ではTraining Sequenceが行われ、Lane0とLane1を使ってSync Codeが送信部２２から受信部３１に繰り返し伝送される。受信部３１においてはビット同期が確保され、Sync Codeが検出されることによってシンボル同期が確保される。
Training Sequenceが終了したとき、ステップＳ７３において、受信部３１は、画像処理部３２に対して準備が完了したことを通知する。受信部３１による通知はステップＳ８４において画像処理部３２により受信され、レーン数を切り替える場合の一連の制御シーケンスが終了する。
このように、レーン数を切り替える制御シーケンスにおいては、続けてデータ伝送に用いられるLane0,1と同じ状態になるように、データ伝送を終了するLane2,3においてもStandby Sequence時にStandby Codeが伝送される。例えば、Lane2,3については、Standby Codeの伝送を行わないでそのままHigh-Zの状態にすることも考えられるが、続けてデータ伝送に用いられるレーンと異なる状態になってしまい、制御が複雑になる。
＜＜変形例＞＞
＜SLVS-EC規格と他の伝送規格の接続例＞
・組み合わせの例
図２１、図２２を参照して説明したように、SLVS-EC規格の信号処理部と他の伝送規格の信号処理部とを組み合わせて実装することが可能である。規格の組み合わせの例について説明する。
図４９は、第１の組み合わせを示す図である。
図４９に示す第１の組み合わせは、リンクレイヤの信号処理を行う信号処理部として他の伝送規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部としてSLVS-EC規格のPhy Layer信号処理部を用いた例を示している。
すなわち、第１の組み合わせは、図２１を参照して説明した組み合わせと同じ組み合わせである。図４９のＡは送信側の構成を示し、図４９のＢは受信側の構成を示している。
図５０は、第２の組み合わせを示す図である。
図５０に示す第２の組み合わせは、リンクレイヤの信号処理を行う信号処理部としてSLVS-EC規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部として他の伝送規格のPhy Layer信号処理部を用いた例を示している。
すなわち、第２の組み合わせは、図２２を参照して説明した組み合わせと同じ組み合わせである。図５０のＡは送信側の構成を示し、図５０のＢは受信側の構成を示している。
図５１は、第３の組み合わせを示す図である。
図５１に示す第３の組み合わせは、リンクレイヤの信号処理を行う信号処理部として、SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部を並列に用い、物理レイヤの信号処理を行う信号処理部としてSLVS-EC規格のPhy Layer信号処理部を用いた例を示している。
SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部は、MUX（マルチプレクサ）を介して、SLVS-EC規格のPhy Layer信号処理部に接続される。図５１のＡは送信側の構成を示し、図５１のＢは受信側の構成を示している。
SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部が並列に設けられることにより、送信側の上位レイヤのアプリケーションは、いずれかの伝送規格を選択し、Link Layer信号処理部に信号を入力することが可能となる。
図５２は、第４の組み合わせを示す図である。
図５２に示す第４の組み合わせは、リンクレイヤの信号処理を行う信号処理部として、SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部を並列に用い、物理レイヤの信号処理を行う信号処理部として他の伝送規格のPhy Layer信号処理部を用いた例を示している。
SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部は、MUXを介して、他の伝送規格のPhy Layer信号処理部に接続される。図５２のＡは送信側の構成を示し、図５２のＢは受信側の構成を示している。
図５３は、第５の組み合わせを示す図である。
図５３に示す第５の組み合わせは、リンクレイヤの信号処理を行う信号処理部として、SLVS-EC規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部として、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部を並列に用いた例を示している。
SLVS-EC規格のLink Layer信号処理部は、MUXを介して、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部に接続される。図５３のＡは送信側の構成を示し、図５３のＢは受信側の構成を示している。
SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部が並列に設けられることにより、送信側のLink Layer信号処理部は、伝送路の特性などに応じていずれかの伝送規格を選択し、Phy信号処理部に信号を入力することが可能となる。
図５４は、第６の組み合わせを示す図である。
図５４に示す第６の組み合わせは、リンクレイヤの信号処理を行う信号処理部として他の伝送規格のLink Layer信号処理部を用い、物理レイヤの信号処理を行う信号処理部として、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部を並列に用いた例を示している。
他の伝送規格のLink Layer信号処理部は、MUXを介して、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部に接続される。図５４のＡは送信側の構成を示し、図５４のＢは受信側の構成を示している。
以下、それぞれの組み合わせの実装例について説明する。それぞれの組み合わせにおいて重複する説明については適宜省略する。
・第１の組み合わせ
図５５は、第１の組み合わせにおける送信側の構成例を示す図である。
図４９を参照して説明したように、第１の組み合わせは、他の伝送規格のLink Layer信号処理部とSLVS-EC規格のPhy Layer信号処理部を用いた組み合わせである。
図５５には、送信側の構成としてイメージセンサ２０１が示されている。イメージセンサ２０１が、図１のイメージセンサ１１に相当する。
イメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（他の伝送規格）２１２、接続回路２１３、およびPhy Layer信号処理部（SLVS-EC規格）２１４により構成される。
Link Layerの信号処理部とPhy Layerの信号処理部については、それぞれの信号処理部が対応する伝送規格の名称を付して説明する。例えば、他の伝送規格のLink Layerの信号処理部は、Link Layer信号処理部（他の伝送規格）となり、SLVS-EC規格のPhy Layerの信号処理部は、Phy Layer信号処理部（SLVS-EC規格）となる。
なお、図５５においては、SLVS-EC規格の信号処理部であるPhy Layer信号処理部（SLVS-EC規格）２１４には色が付されている。他の図においても同様である。
イメージセンサ回路２１１は、撮像を行い、１フレームの画像を構成する画素データを、１画素のデータずつ順にLink Layer信号処理部（他の伝送規格）２１２に出力する。イメージセンサ回路２１１が、図１の撮像部２１に相当する。Link Layer信号処理部（他の伝送規格）２１２、接続回路２１３、およびPhy Layer信号処理部（SLVS-EC規格）２１４により、図１の送信部２２が構成される。
Link Layer信号処理部（他の伝送規格）２１２は、イメージセンサ回路２１１から供給されたデータに対してリンクレイヤの信号処理を施す。Link Layer信号処理部（他の伝送規格）２１２においては、SLVS-EC規格のリンクレイヤの信号処理とは異なる、他の伝送規格のリンクレイヤの信号処理が行われる。Link Layer信号処理部（他の伝送規格）２１２は、リンクレイヤの信号処理を施すことによって得られた信号を接続回路２１３に出力する。
接続回路２１３は、Link Layer信号処理部（他の伝送規格）２１２とPhy Layer信号処理部（SLVS-EC規格）２１４の間で送受信される信号を適宜変換する。接続回路２１３には、一方の信号処理部から供給された信号を、他方の信号処理部に必要な形式の信号に変換する変換部が設けられる。
接続回路２１３は、Phy Layer信号処理部（SLVS-EC規格）２１４に必要な信号（信号Ａとする）がLink Layer信号処理部（他の伝送規格）２１２から供給されない場合、Link Layer信号処理部（他の伝送規格）２１２から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２１３は、生成した信号ＡをPhy Layer信号処理部（SLVS-EC規格）２１４に出力する。Phy Layer信号処理部（SLVS-EC規格）２１４に対する信号Ａの入力は、例えば、図３等を参照して説明した送信側のインタフェースに関する仕様に従って行われる。
同様に、接続回路２１３は、Link Layer信号処理部（他の伝送規格）２１２に必要な信号（信号Ｂとする）がPhy Layer信号処理部（SLVS-EC規格）２１４から供給されない場合、Phy Layer信号処理部（SLVS-EC規格）２１４から供給された信号を変換部により変換することによって信号Ｂを生成する。接続回路２１３は、生成した信号ＢをLink Layer信号処理部（他の伝送規格）２１２に出力する。Link Layer信号処理部（他の伝送規格）２１２に対する信号Ｂの入力は、他の伝送規格のLink Layerの入力として定義される仕様に従って行われる。
また、接続回路２１３には遅延部が設けられる。接続回路２１３は、Link Layer信号処理部（他の伝送規格）２１２から供給された信号を遅延部により遅延させることによって、Phy Layer信号処理部（SLVS-EC規格）２１４に対する入力タイミングを変化させる。
このように、接続回路２１３においては、変換や遅延などの信号処理が行われることによって、他の伝送規格のリンクレイヤの信号処理によって得られた信号に基づいて、SLVS-EC規格の物理レイヤの入力信号が生成される。元になる信号が他の伝送規格において表す内容と同様の内容を表す信号となるように、SLVS-EC規格の物理レイヤの入力信号の生成が行われる。
Link Layer信号処理部（他の伝送規格）２１２が停止状態やUltraLowPower状態に遷移した場合、接続回路２１３は、Phy Layer信号処理部（SLVS-EC規格）２１４のポートTxEnableにLow信号（図９の矢印＃３１）を入力し、停止状態やUltraLowPower状態にあることを受信側に通知しても良い。
また、Link Layer信号処理部（他の伝送規格）２１２から供給されるペイロードデータの量が、図３９を参照して説明したレーンスタッフィングに合わない場合、接続回路２１３は、レーンスタッフィングデータが挿入されていることを受信側において判断できるようにするためのデータを挿入し、Phy Layer信号処理部（SLVS-EC規格）２１４に出力する。
さらに、Link Layer信号処理部（他の伝送規格）２１２から出力されるペイロードデータの量が、Phy Layer信号処理部（SLVS-EC規格）２１４が出力するデータの量よりも少ない場合、接続回路２１３は、ポートTxDataValidを制御し、データ量が少ないことをPhy Layer信号処理部（SLVS-EC規格）２１４に通知する。Pad Code挿入部を接続回路２１３に設け、図４０を参照して説明したPad Codeの挿入が接続回路２１３において行われるようにしてもよい。
Phy Layer信号処理部（SLVS-EC規格）２１４は、接続回路２１３から供給された信号に対して物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）２１４においては、SLVS-EC規格の物理レイヤの信号処理が行われる。Phy Layer信号処理部（SLVS-EC規格）２１４は、物理レイヤの信号処理を施すことによって得られたSLVS-EC規格の信号を、伝送路を介して対向デバイスに送信する。図５５の対向デバイスは、受信部３１を有する、図１のDSP１２などのデバイスである。
図５６は、第１の組み合わせにおける受信側の構成例を示す図である。
図５６には、受信側の構成として受信デバイス２０２が示されている。受信デバイス２０２が、図１のDSP１２に相当する。
受信デバイス２０２は、Phy Layer信号処理部（SLVS-EC規格）２２１、接続回路２２２、およびLink Layer信号処理部（他の伝送規格）２２３により構成される。Phy Layer信号処理部（SLVS-EC規格）２２１、接続回路２２２、およびLink Layer信号処理部（他の伝送規格）２２３により図１の受信部３１が構成される。受信デバイス２０２には、画像処理部３２などの構成が、Link Layer信号処理部（他の伝送規格）２２３の後段に設けられる。
Phy Layer信号処理部（SLVS-EC規格）２２１は、対向デバイスとしてのイメージセンサ２０１から送信されてきたSLVS-EC規格の信号を受信し、受信した信号に対して物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）２２１においては、SLVS-EC規格の物理レイヤの信号処理が行われる。Phy Layer信号処理部（SLVS-EC規格）２２１は、物理レイヤの信号処理を施すことによって得られた信号を接続回路２２２に出力する。接続回路２２２に対する信号の出力は、例えば、図１１等を参照して説明した受信側のインタフェースに関する仕様に従って行われる。
接続回路２２２は、Phy Layer信号処理部（SLVS-EC規格）２２１とLink Layer信号処理部（他の伝送規格）２２３の間で送受信される信号を適宜変換する。接続回路２２２には、一方の信号処理部から供給された信号を、他方の信号処理部に必要な形式の信号に変換する変換部が設けられる。
接続回路２２２は、Link Layer信号処理部（他の伝送規格）２２３に必要な信号（信号Ａとする）がPhy Layer信号処理部（SLVS-EC規格）２２１から供給されない場合、Phy Layer信号処理部（SLVS-EC規格）２２１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２２２は、生成した信号ＡをLink Layer信号処理部（他の伝送規格）２２３に出力する。Link Layer信号処理部（他の伝送規格）２２３に対する信号Ａの入力は、他の伝送規格のLink Layerの入力として定義される仕様に従って行われる。
同様に、接続回路２２２は、Phy Layer信号処理部（SLVS-EC規格）２２１に必要な信号（信号Ｂとする）がLink Layer信号処理部（他の伝送規格）２２３から供給されない場合、Link Layer信号処理部（他の伝送規格）２２３から供給された信号を変換部により変換することによって信号Ｂを生成する。接続回路２２２は、生成した信号ＢをPhy Layer信号処理部（SLVS-EC規格）２２１に出力する。
また、接続回路２２２には遅延部が設けられる。接続回路２２２は、Phy Layer信号処理部（SLVS-EC規格）２２１から供給された信号を遅延部により遅延させることによって、Link Layer信号処理部（他の伝送規格）２２３に対する入力タイミングを変化させる。
このように、接続回路２２２においては、変換や遅延などの信号処理が行われることによって、SLVS-EC規格の物理レイヤの信号処理によって得られた信号に基づいて、他の伝送規格のリンクレイヤの入力信号が生成される。元になる信号がSLVS-EC規格において表す内容と同様の内容を表す信号となるように、他の伝送規格のリンクレイヤの入力信号の生成が行われる。
接続回路２２２には、伝送データに挿入されているレーンスタッフィングデータを除去する除去部が設けられる。レーンスタッフィングデータが挿入されていることを判断できるデータがPhy Layer信号処理部（SLVS-EC規格）２２１から供給されたデータに挿入されている場合、接続回路２２２は、レーンスタッフィングデータを除去部により除去する。接続回路２２２は、レーンスタッフィングデータを除去することによって得られた、有効なペイロードデータのみをLink Layer信号処理部（他の伝送規格）２２３に出力する。
また、接続回路２２２にはバッファ部が設けられる。接続回路２２２は、Pad Codeの挿入などにより、Phy Layer信号処理部（SLVS-EC規格）２２１から供給される有効データが連続しない場合、１パケット分の有効データをバッファ部に蓄積し、Link Layer信号処理部（他の伝送規格）２２３にまとめて出力しても良い。
Link Layer信号処理部（他の伝送規格）２２３は、接続回路２２２から供給されたデータに対してリンクレイヤの信号処理を施す。Link Layer信号処理部（他の伝送規格）２２３においては、他の伝送規格のリンクレイヤの信号処理が行われる。Link Layer信号処理部（他の伝送規格）２２３は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・第２の組み合わせ
図５７は、第２の組み合わせにおける送信側の構成例を示す図である。
図５０を参照して説明したように、第２の組み合わせは、SLVS-EC規格のLink Layer信号処理部と他の伝送規格のPhy Layer信号処理部を用いた組み合わせである。上述した構成と同じ構成には同じ符号が付されている。
送信側の構成であるイメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（SLVS-EC規格）２３１、接続回路２３２、およびPhy Layer信号処理部（他の伝送規格）２３３により構成される。
Link Layer信号処理部（SLVS-EC規格）２３１は、イメージセンサ回路２１１から供給された伝送対象のデータに対してリンクレイヤの信号処理を施す。Link Layer信号処理部（SLVS-EC規格）２３１においては、SLVS-EC規格のリンクレイヤの信号処理が行われる。Link Layer信号処理部（SLVS-EC規格）２３１は、リンクレイヤの信号処理を施すことによって得られた信号を接続回路２３２に出力する。
接続回路２３２は、Link Layer信号処理部（SLVS-EC規格）２３１とPhy Layer信号処理部（他の伝送規格）２３３の間で送受信される信号を適宜変換する。接続回路２３２には、一方の信号処理部から供給された信号を、他方の信号処理部に必要な形式の信号に変換する変換部が設けられる。
接続回路２３２は、Phy Layer信号処理部（他の伝送規格）２３３に必要な信号（信号Ａとする）がLink Layer信号処理部（SLVS-EC規格）２３１から供給されない場合、Link Layer信号処理部（SLVS-EC規格）２３１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２３２は、生成した信号ＡをPhy Layer信号処理部（他の伝送規格）２３３に出力する。Phy Layer信号処理部（他の伝送規格）２３３に対する信号Ａの入力は、他の伝送規格のPhy Layerの入力として定義される仕様に従って行われる。
同様に、接続回路２３２は、Link Layer信号処理部（SLVS-EC規格）２３１に必要な信号（信号Ｂとする）がPhy Layer信号処理部（他の伝送規格）２３３から供給されない場合、Phy Layer信号処理部（他の伝送規格）２３３から供給された信号を変換部により変換することによって信号Ｂを生成する。接続回路２３２は、生成した信号ＢをLink Layer信号処理部（SLVS-EC規格）２３１に出力する。Link Layer信号処理部（SLVS-EC規格）２３１に対する信号Ｂの入力は、例えば、図６等を参照して説明した送信側のインタフェースに関する仕様に従って行われる。
また、接続回路２３２には遅延部が設けられる。接続回路２３２は、Link Layer信号処理部（SLVS-EC規格）２３１から供給された信号を遅延部により遅延させることによって、Phy Layer信号処理部（他の伝送規格）２３３に対する入力タイミングを変化させる。
このように、接続回路２３２においては、変換や遅延などの信号処理が行われることによって、SLVS-EC規格のリンクレイヤの信号処理によって得られた信号に基づいて、他の伝送規格の物理レイヤの入力信号が生成される。元になる信号がSLVS-EC規格において表す内容と同様の内容を表す信号となるように、他の伝送規格の物理レイヤの入力信号の生成が行われる。
Link Layer信号処理部（SLVS-EC規格）２３１が停止状態に遷移した場合、接続回路２３２は、Phy Layer信号処理部（他の伝送規格）２３３の低電力通知機能などを用いて、停止状態にあることを受信側に通知しても良い。
また、接続回路２３２にはバッファ部が設けられる。接続回路２３２は、Link Layer信号処理部（SLVS-EC規格）２３１から供給される有効データが連続しない場合、１パケット分の有効データをバッファ部により蓄積し、Phy Layer信号処理部（他の伝送規格）２３３にまとめて出力しても良い。
Phy Layer信号処理部（他の伝送規格）２３３は、接続回路２３２から供給された信号に対して物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）２３３においては、他の伝送規格の物理レイヤの信号処理が行われる。Phy Layer信号処理部（他の伝送規格）２３３は、物理レイヤの信号処理を施すことによって得られた他の伝送規格の信号を、伝送路を介して対向デバイスに送信する。
図５８は、第２の組み合わせにおける受信側の構成例を示す図である。
受信側の構成である受信デバイス２０２は、Phy Layer信号処理部（他の伝送規格）２４１、接続回路２４２、およびLink Layer信号処理部（SLVS-EC規格）２４３により構成される。
Phy Layer信号処理部（他の伝送規格）２４１は、対向デバイスとしてのイメージセンサ２０１から送信されてきた他の伝送規格の信号を受信し、受信した信号に対して物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）２４１においては、他の伝送規格の物理レイヤの信号処理が行われる。Phy Layer信号処理部（他の伝送規格）２４１は、物理レイヤの信号処理を施すことによって得られた信号を接続回路２４２に出力する。
接続回路２４２は、Phy Layer信号処理部（他の伝送規格）２４１とLink Layer信号処理部（SLVS-EC規格）２４３の間で送受信される信号を適宜変換する。接続回路２４２には、一方の信号処理部から供給された信号を、他方の信号処理部に必要な形式の信号に変換する変換部が設けられる。
接続回路２４２は、Link Layer信号処理部（SLVS-EC規格）２４３に必要な信号（信号Ａとする）がPhy Layer信号処理部（他の伝送規格）２４１から供給されない場合、Phy Layer信号処理部（他の伝送規格）２４１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２４２は、生成した信号ＡをLink Layer信号処理部（SLVS-EC規格）２４３に出力する。Link Layer信号処理部（SLVS-EC規格）２４３に対する信号の入力は、例えば、図１４等を参照して説明した受信側のインタフェースに関する仕様に従って行われる。
同様に、接続回路２４２は、Phy Layer信号処理部（他の伝送規格）２４１に必要な信号（信号Ｂとする）がLink Layer信号処理部（SLVS-EC規格）２４３から供給されない場合、Link Layer信号処理部（SLVS-EC規格）２４３から供給された信号を変換部により変換することによって信号Ｂを生成する。接続回路２４２は、生成した信号ＢをPhy Layer信号処理部（他の伝送規格）２４１に出力する。
このように、接続回路２４２においては、変換や遅延などの信号処理が行われることによって、他の伝送規格の物理レイヤの信号処理によって得られた信号に基づいて、SLVS-EC規格のリンクレイヤの入力信号が生成される。元になる信号が他の伝送規格において表す内容と同様の内容を表す信号となるように、SLVS-EC規格のリンクレイヤの入力信号の生成が行われる。
また、接続回路２４２には遅延部が設けられる。接続回路２４２は、Phy Layer信号処理部（他の伝送規格）２４１から供給された信号を遅延部により遅延させることによって、Link Layer信号処理部（SLVS-EC規格）２４３に対する入力タイミングを変化させる。
Link Layer信号処理部（SLVS-EC規格）２４３は、接続回路２４２から供給されたデータに対してリンクレイヤの信号処理を施す。Link Layer信号処理部（SLVS-EC規格）２４３においては、SLVS-EC規格のリンクレイヤの信号処理が行われる。Link Layer信号処理部（SLVS-EC規格）２４３は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・第３の組み合わせ
図５９は、第３の組み合わせにおける送信側の構成例を示す図である。
図５１を参照して説明したように、第３の組み合わせは、SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部を並列に用いるとともに、SLVS-EC規格のPhy Layer信号処理部を用いた組み合わせである。
イメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（SLVS-EC規格）２５１、Link Layer信号処理部（他の伝送規格）２５２、接続回路２５３、MUX２５４、およびPhy Layer信号処理部（SLVS-EC規格）２５５により構成される。
イメージセンサ回路２１１とMUX２５４の間には、Link Layer信号処理部（SLVS-EC規格）２５１から構成される経路と、Link Layer信号処理部（他の伝送規格）２５２と接続回路２５３が接続されることによって構成される経路とが設けられる。例えば、いずれか一方の経路に対して、伝送対象のデータがイメージセンサ回路２１１から入力される。
Link Layer信号処理部（SLVS-EC規格）２５１は、イメージセンサ回路２１１から供給された伝送対象のデータに対してSLVS-EC規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号をMUX２５４に出力する。
Link Layer信号処理部（他の伝送規格）２５２は、イメージセンサ回路２１１から供給された伝送対象のデータに対して他の伝送規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号を接続回路２５３に出力する。
接続回路２５３は、図５５の接続回路２１３と同様の機能を有する。接続回路２５３は、Link Layer信号処理部（他の伝送規格）２５２とPhy Layer信号処理部（SLVS-EC規格）２５５の間で送受信される信号を適宜変換する。
例えば、接続回路２５３は、Phy Layer信号処理部（SLVS-EC規格）２５５に必要な信号（信号Ａとする）がLink Layer信号処理部（他の伝送規格）２５２から供給されない場合、Link Layer信号処理部（他の伝送規格）２５２から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２５３は、生成した信号ＡをMUX２５４に出力する。
MUX２５４は、Link Layer信号処理部（SLVS-EC規格）２５１と接続回路２５３のうちのいずれかを選択する。MUX２５４は、Link Layer信号処理部（SLVS-EC規格）２５１を選択した場合、Link Layer信号処理部（SLVS-EC規格）２５１とPhy Layer信号処理部（SLVS-EC規格）２５５の間で信号の送受信を行わせる。また、MUX２５４は、接続回路２５３を選択した場合、接続回路２５３とPhy Layer信号処理部（SLVS-EC規格）２５５の間で信号の送受信を行わせる。
MUX２５４の選択の切り替えは、イメージセンサ２０１に設けられる外部端子から入力される信号に応じて行われるようにしてもよいし、イメージセンサ２０１内のレジスタの設定に応じて行われるようにしてもよい。イメージセンサ回路２１１やDSP（図示せず）などの内部回路から供給される切り替え信号に従って、MUX２５４の選択の切り替えが行われるようにすることも可能である。
Phy Layer信号処理部（SLVS-EC規格）２５５は、Link Layer信号処理部（SLVS-EC規格）２５１または接続回路２５３からMUX２５４を介して供給された信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）２５５は、物理レイヤの信号処理を施すことによって得られたSLVS-EC規格の信号を、伝送路を介して対向デバイスに送信する。
図６０は、第３の組み合わせにおける受信側の構成例を示す図である。
受信側の構成である受信デバイス２０２は、Phy Layer信号処理部（SLVS-EC規格）２６１、MUX２６２、Link Layer信号処理部（SLVS-EC規格）２６３、接続回路２６４、およびLink Layer信号処理部（他の伝送規格）２６５により構成される。
MUX２６２の後段には、Link Layer信号処理部（SLVS-EC規格）２６３から構成される経路と、接続回路２６４とLink Layer信号処理部（他の伝送規格）２６５が接続されることによって構成される経路とが並列に設けられる。
Phy Layer信号処理部（SLVS-EC規格）２６１は、対向デバイスとしてのイメージセンサ２０１から送信されてきたSLVS-EC規格のデータを受信し、受信したデータに対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）２６１は、物理レイヤの信号処理を施すことによって得られたデータをMUX２６２に出力する。
MUX２６２は、Link Layer信号処理部（SLVS-EC規格）２６３と接続回路２６４のうちのいずれかを選択する。MUX２６２は、Link Layer信号処理部（SLVS-EC規格）２６３を選択した場合、Phy Layer信号処理部（SLVS-EC規格）２６１とLink Layer信号処理部（SLVS-EC規格）２６３の間で信号の送受信を行わせる。また、MUX２６２は、接続回路２６４を選択した場合、Phy Layer信号処理部（SLVS-EC規格）２６１と接続回路２６４の間で信号の送受信を行わせる。
Link Layer信号処理部（SLVS-EC規格）２６３は、Phy Layer信号処理部（SLVS-EC規格）２６１からMUX２６２を介して供給された信号に対してSLVS-EC規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（SLVS-EC規格）２６３は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
接続回路２６４は、図５６の接続回路２２２と同様の機能を有する。接続回路２６４は、Phy Layer信号処理部（SLVS-EC規格）２６１とLink Layer信号処理部（他の伝送規格）２６５の間で送受信される信号を適宜変換する。
例えば、接続回路２６４は、Link Layer信号処理部（他の伝送規格）２６５に必要な信号（信号Ａとする）がPhy Layer信号処理部（SLVS-EC規格）２６１から供給されない場合、Phy Layer信号処理部（SLVS-EC規格）２６１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２６４は、生成した信号ＡをLink Layer信号処理部（他の伝送規格）２６５に出力する。
Link Layer信号処理部（他の伝送規格）２６５は、接続回路２６４から供給された信号に対して他の伝送規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（他の伝送規格）２６５は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・第４の組み合わせ
図６１は、第４の組み合わせにおける送信側の構成例を示す図である。
図５２を参照して説明したように、第４の組み合わせは、SLVS-EC規格のLink Layer信号処理部と他の伝送規格のLink Layer信号処理部を並列に用いるとともに、他の伝送規格のPhy Layer信号処理部を用いた組み合わせである。
イメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（SLVS-EC規格）２７１、接続回路２７２、Link Layer信号処理部（他の伝送規格）２７３、MUX２７４、およびPhy Layer信号処理部（他の伝送規格）２７５により構成される。
イメージセンサ回路２１１とMUX２７４の間には、Link Layer信号処理部（SLVS-EC規格）２７１と接続回路２７２が接続されることによって構成される経路と、Link Layer信号処理部（他の伝送規格）２７３から構成される経路とが設けられる。
Link Layer信号処理部（SLVS-EC規格）２７１は、イメージセンサ回路２１１から供給された伝送対象のデータに対してSLVS-EC規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号を接続回路２７２に出力する。
接続回路２７２は、図５７の接続回路２３２と同様の機能を有する。接続回路２７２は、Link Layer信号処理部（SLVS-EC規格）２７１とPhy Layer信号処理部（他の伝送規格）２７５の間で送受信される信号を適宜変換する。
例えば、接続回路２７２は、Phy Layer信号処理部（他の伝送規格）２７５に必要な信号（信号Ａとする）がLink Layer信号処理部（SLVS-EC規格）２７１から供給されない場合、Link Layer信号処理部（SLVS-EC規格）２７１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２７２は、生成した信号ＡをMUX２７４に出力する。
Link Layer信号処理部（他の伝送規格）２７３は、イメージセンサ回路２１１から供給された伝送対象のデータに対して他の伝送規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号をMUX２７４に出力する。
MUX２７４は、接続回路２７２とLink Layer信号処理部（他の伝送規格）２７３のうちのいずれかを選択する。MUX２７４は、接続回路２７２を選択した場合、接続回路２７２とPhy Layer信号処理部（他の伝送規格）２７５の間で信号の送受信を行わせる。また、MUX２７４は、Link Layer信号処理部（他の伝送規格）２７３を選択した場合、Link Layer信号処理部（他の伝送規格）２７３とPhy Layer信号処理部（他の伝送規格）２７５の間で信号の送受信を行わせる。
Phy Layer信号処理部（他の伝送規格）２７５は、接続回路２７２またはLink Layer信号処理部（他の伝送規格）２７３からMUX２７４を介して供給された信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）２７５は、物理レイヤの信号処理を施すことによって得られた他の伝送規格の信号を、伝送路を介して対向デバイスに送信する。
図６２は、第４の組み合わせにおける受信側の構成例を示す図である。
受信側の構成である受信デバイス２０２は、Phy Layer信号処理部（他の伝送規格）２８１、MUX２８２、接続回路２８３、Link Layer信号処理部（SLVS-EC規格）２８４、およびLink Layer信号処理部（他の伝送規格）２８５により構成される。
MUX２８２の後段には、接続回路２８３とLink Layer信号処理部（SLVS-EC規格）２８４が接続されることによって構成される経路と、Link Layer信号処理部（他の伝送規格）２８５から構成される経路とが並列に設けられる。
Phy Layer信号処理部（他の伝送規格）２８１は、対向デバイスとしてのイメージセンサ２０１から送信されてきた他の伝送規格の信号を受信し、受信した信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）２８１は、物理レイヤの信号処理を施すことによって得られた信号をMUX２８２に出力する。
MUX２８２は、接続回路２８３とLink Layer信号処理部（他の伝送規格）２８５のうちのいずれかを選択する。MUX２８２は、接続回路２８３を選択した場合、Phy Layer信号処理部（他の伝送規格）２８１と接続回路２８３の間で信号の送受信を行わせる。また、MUX２８２は、Link Layer信号処理部（他の伝送規格）２８５を選択した場合、Phy Layer信号処理部（他の伝送規格）２８１とLink Layer信号処理部（他の伝送規格）２８５の間で信号の送受信を行わせる。
接続回路２８３は、図５８の接続回路２４２と同様の機能を有する。接続回路２８３は、Phy Layer信号処理部（他の伝送規格）２８１とLink Layer信号処理部（SLVS-EC規格）２８４の間で送受信される信号を適宜変換する。
例えば、接続回路２８３は、Link Layer信号処理部（SLVS-EC規格）２８４に必要な信号（信号Ａとする）がPhy Layer信号処理部（他の伝送規格）２８１から供給されない場合、Phy Layer信号処理部（他の伝送規格）２８１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２８３は、生成した信号ＡをLink Layer信号処理部（SLVS-EC規格）２８４に出力する。
Link Layer信号処理部（SLVS-EC規格）２８４は、接続回路２８３から供給された信号に対してSLVS-EC規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（SLVS-EC規格）２８４は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
Link Layer信号処理部（他の伝送規格）２８５は、Phy Layer信号処理部（他の伝送規格）２８１からMUX２８２を介して供給された信号に対して他の伝送規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（他の伝送規格）２８５は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・第５の組み合わせ
図６３は、第５の組み合わせにおける送信側の構成例を示す図である。
図５３を参照して説明したように、第５の組み合わせは、SLVS-EC規格のLink Layer信号処理部を用いるとともに、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部を並列に用いた組み合わせである。
イメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（SLVS-EC規格）２９１、MUX２９２、Phy Layer信号処理部（SLVS-EC規格）２９３、接続回路２９４、およびPhy Layer信号処理部（他の伝送規格）２９５により構成される。
MUX２９２の後段には、Phy Layer信号処理部（SLVS-EC規格）２９３から構成される経路と、接続回路２９４とPhy Layer信号処理部（他の伝送規格）２９５が接続されることによって構成される経路とが設けられる。
Link Layer信号処理部（SLVS-EC規格）２９１は、イメージセンサ回路２１１から供給された伝送対象のデータに対してSLVS-EC規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号をMUX２９２に出力する。
MUX２９２は、Phy Layer信号処理部（SLVS-EC規格）２９３と接続回路２９４のうちのいずれかを選択する。MUX２９２は、Phy Layer信号処理部（SLVS-EC規格）２９３を選択した場合、Link Layer信号処理部（SLVS-EC規格）２９１とPhy Layer信号処理部（SLVS-EC規格）２９３の間で信号の送受信を行わせる。また、MUX２９２は、接続回路２９４を選択した場合、Link Layer信号処理部（SLVS-EC規格）２９１と接続回路２９４の間で信号の送受信を行わせる。
Phy Layer信号処理部（SLVS-EC規格）２９３は、Link Layer信号処理部（SLVS-EC規格）２９１からMUX２９２を介して供給された信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）２９３は、物理レイヤの信号処理を施すことによって得られたSLVS-EC規格の信号を、伝送路を介して対向デバイスに送信する。
接続回路２９４は、図５７の接続回路２３２と同様の機能を有する。接続回路２９４は、Link Layer信号処理部（SLVS-EC規格）２９１とPhy Layer信号処理部（他の伝送規格）２９５の間で送受信される信号を適宜変換する。
例えば、接続回路２９４は、Phy Layer信号処理部（他の伝送規格）２９５に必要な信号（信号Ａとする）がLink Layer信号処理部（SLVS-EC規格）２９１から供給されない場合、Link Layer信号処理部（SLVS-EC規格）２９１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路２９４は、生成した信号ＡをPhy Layer信号処理部（他の伝送規格）２９５に出力する。
Phy Layer信号処理部（他の伝送規格）２９５は、接続回路２９４から供給された信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）２９５は、物理レイヤの信号処理を施すことによって得られた他の伝送規格の信号を、伝送路を介して対向デバイスに送信する。
図６４は、第５の組み合わせにおける受信側の構成例を示す図である。
受信側の構成である受信デバイス２０２は、Phy Layer信号処理部（SLVS-EC規格）３０１、Phy Layer信号処理部（他の伝送規格）３０２、接続回路３０３、MUX３０４、およびLink Layer信号処理部（SLVS-EC規格）３０５により構成される。
MUX３０４の前段には、Phy Layer信号処理部（SLVS-EC規格）３０１から構成される経路と、Phy Layer信号処理部（他の伝送規格）３０２と接続回路３０３が接続されることによって構成される経路とが並列に設けられる。対向デバイスから出力されたSLVS-EC規格の信号はPhy Layer信号処理部（SLVS-EC規格）３０１に入力され、他の伝送規格の信号はPhy Layer信号処理部（他の伝送規格）３０２に入力される。
Phy Layer信号処理部（SLVS-EC規格）３０１は、対向デバイスとしてのイメージセンサ２０１から送信されてきたSLVS-EC規格の信号を受信し、受信した信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）３０１は、物理レイヤの信号処理を施すことによって得られた信号をMUX３０４に出力する。
Phy Layer信号処理部（他の伝送規格）３０２は、イメージセンサ２０１から送信されてきた他の伝送規格の信号を受信し、受信した信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）３０２は、物理レイヤの信号処理を施すことによって得られた信号を接続回路３０３に出力する。
接続回路３０３は、図５８の接続回路２４２と同様の機能を有する。接続回路３０３は、Phy Layer信号処理部（他の伝送規格）３０２とLink Layer信号処理部（SLVS-EC規格）３０５の間で送受信される信号を適宜変換する。
例えば、接続回路３０３は、Link Layer信号処理部（SLVS-EC規格）３０５に必要な信号（信号Ａとする）がPhy Layer信号処理部（他の伝送規格）３０２から供給されない場合、Phy Layer信号処理部（他の伝送規格）３０２から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路３０３は、生成した信号ＡをMUX３０４に出力する。
MUX３０４は、Phy Layer信号処理部（SLVS-EC規格）３０１と接続回路３０３のうちのいずれかを選択する。MUX３０４は、Phy Layer信号処理部（SLVS-EC規格）３０１を選択した場合、Phy Layer信号処理部（SLVS-EC規格）３０１とLink Layer信号処理部（SLVS-EC規格）３０５の間で信号の送受信を行わせる。また、MUX３０４は、接続回路３０３を選択した場合、接続回路３０３とLink Layer信号処理部（SLVS-EC規格）３０５の間で信号の送受信を行わせる。
Link Layer信号処理部（SLVS-EC規格）３０５は、Phy Layer信号処理部（SLVS-EC規格）３０１または接続回路３０３からMUX３０４を介して供給された信号に対してSLVS-EC規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（SLVS-EC規格）３０５は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・第６の組み合わせ
図６５は、第６の組み合わせにおける送信側の構成例を示す図である。
図５４を参照して説明したように、第６の組み合わせは、他の伝送規格のLink Layer信号処理部を用いるとともに、SLVS-EC規格のPhy Layer信号処理部と他の伝送規格のPhy Layer信号処理部を並列に用いた組み合わせである。
イメージセンサ２０１は、イメージセンサ回路２１１、Link Layer信号処理部（他の伝送規格）３１１、MUX３１２、接続回路３１３、Phy Layer信号処理部（SLVS-EC規格）３１４、およびPhy Layer信号処理部（他の伝送規格）３１５により構成される。
MUX３１２の後段には、接続回路３１３とPhy Layer信号処理部（SLVS-EC規格）３１４が接続されることによって構成される経路と、Phy Layer信号処理部（他の伝送規格）３１５から構成される経路とが設けられる。
Link Layer信号処理部（他の伝送規格）３１１は、イメージセンサ回路２１１から供給された伝送対象のデータに対してSLVS-EC規格のリンクレイヤの信号処理を施し、リンクレイヤの信号処理を施すことによって得られた信号をMUX３１２に出力する。
MUX３１２は、接続回路３１３とPhy Layer信号処理部（他の伝送規格）３１５のうちのいずれかを選択する。MUX３１２は、接続回路３１３を選択した場合、Link Layer信号処理部（他の伝送規格）３１１と接続回路３１３の間で信号の送受信を行わせる。また、MUX３１２は、Phy Layer信号処理部（他の伝送規格）３１５を選択した場合、Link Layer信号処理部（他の伝送規格）３１１とPhy Layer信号処理部（他の伝送規格）３１５の間で信号の送受信を行わせる。
接続回路３１３は、図５５の接続回路２１３と同様の機能を有する。接続回路３１３は、Link Layer信号処理部（他の伝送規格）３１１とPhy Layer信号処理部（SLVS-EC規格）３１４の間で送受信される信号を適宜変換する。
例えば、接続回路３１３は、Phy Layer信号処理部（SLVS-EC規格）３１４に必要な信号（信号Ａとする）がLink Layer信号処理部（他の伝送規格）３１１から供給されない場合、Link Layer信号処理部（他の伝送規格）３１１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路３１３は、生成した信号ＡをPhy Layer信号処理部（SLVS-EC規格）３１４に出力する。
Phy Layer信号処理部（SLVS-EC規格）３１４は、接続回路３１３から供給された信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）３１４は、物理レイヤの信号処理を施すことによって得られたSLVS-EC規格の信号を、伝送路を介して対向デバイスに送信する。
Phy Layer信号処理部（他の伝送規格）３１５は、Link Layer信号処理部（他の伝送規格）３１１からMUX３１２を介して供給された信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）３１５は、物理レイヤの信号処理を施すことによって得られた他の伝送規格の信号を、伝送路を介して対向デバイスに送信する。
図６６は、第６の組み合わせにおける受信側の構成例を示す図である。
受信側の構成である受信デバイス２０２は、Phy Layer信号処理部（SLVS-EC規格）３２１、接続回路３２２、Phy Layer信号処理部（他の伝送規格）３２３、MUX３２４、およびLink Layer信号処理部（他の伝送規格）３２５により構成される。
MUX３２４の前段には、Phy Layer信号処理部（SLVS-EC規格）３２１と接続回路３２２が接続されることによって構成される経路と、Phy Layer信号処理部（他の伝送規格）３２３から構成される経路とが並列に設けられる。対向デバイスから送信されたSLVS-EC規格の信号はPhy Layer信号処理部（SLVS-EC規格）３２１に入力され、他の伝送規格の信号はPhy Layer信号処理部（他の伝送規格）３２３に入力される。
Phy Layer信号処理部（SLVS-EC規格）３２１は、対向デバイスとしてのイメージセンサ２０１から送信されてきたSLVS-EC規格の信号を受信し、受信した信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（SLVS-EC規格）３２１は、物理レイヤの信号処理を施すことによって得られた信号を接続回路３２２に出力する。
接続回路３２２は、図５６の接続回路２２２と同様の機能を有する。接続回路３２２は、Phy Layer信号処理部（SLVS-EC規格）３２１とLink Layer信号処理部（他の伝送規格）３２５の間で送受信される信号を適宜変換する。
例えば、接続回路３２２は、Link Layer信号処理部（他の伝送規格）３２５に必要な信号（信号Ａとする）がPhy Layer信号処理部（SLVS-EC規格）３２１から供給されない場合、Phy Layer信号処理部（SLVS-EC規格）３２１から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路３２２は、生成した信号ＡをMUX３２４に出力する。
Phy Layer信号処理部（他の伝送規格）３２３は、イメージセンサ２０１から送信されてきた他の伝送規格の信号を受信し、受信した信号に対して他の伝送規格の物理レイヤの信号処理を施す。Phy Layer信号処理部（他の伝送規格）３２３は、物理レイヤの信号処理を施すことによって得られた信号をMUX３２４に出力する。
MUX３２４は、接続回路３２２とPhy Layer信号処理部（他の伝送規格）３２３のうちのいずれかを選択する。MUX３２４は、接続回路３２２を選択した場合、接続回路３２２とLink Layer信号処理部（他の伝送規格）３２５の間で信号の送受信を行わせる。また、MUX３２４は、Phy Layer信号処理部（他の伝送規格）３２３を選択した場合、Phy Layer信号処理部（他の伝送規格）３２３とLink Layer信号処理部（他の伝送規格）３２５の間で信号の送受信を行わせる。
Link Layer信号処理部（他の伝送規格）３２５は、接続回路３２２またはPhy Layer信号処理部（他の伝送規格）３２３からMUX３２４を介して供給された信号に対して他の伝送規格のリンクレイヤの信号処理を施す。Link Layer信号処理部（他の伝送規格）３２５は、リンクレイヤの信号処理を施すことによって得られたデータを後段に出力する。
・その他の例
図６７は、信号変換デバイス２０３の構成例を示すブロック図である。
他の伝送規格として説明したMIPIの物理レイヤの規格には、C-PHY，D-PHYなどの複数の規格がある。C-PHY，D-PHYは、差動信号の伝送に用いられる１レーンあたりのピン数などの各種の仕様が異なる規格である。なお、C-PHY規格とD-PHY規格に対応するリンクレイヤの規格は、CSI-2などの共通の規格である。
図６７の信号変換デバイス２０３においては、外部から入力された例えばC-PHY規格の信号が、D-PHY規格の信号として出力される。信号変換デバイス２０３は、他の伝送規格に複数の物理レイヤの規格がある場合に、ある物理レイヤの規格の信号を、他の物理レイヤの規格の信号に変換するデバイスである。
図６７に示すように、信号変換デバイス２０３は、Rx-Phy Layer信号処理部（他の伝送規格）３３１、Rx-Link Layer信号処理部（他の伝送規格）３３２、タイミング同期回路３３３、Tx-Link Layer信号処理部（他の伝送規格）３３４、MUX３３５、接続回路３３６、Tx-Phy Layer信号処理部（SLVS-EC規格）３３７、およびTx-Phy Layer信号処理部（他の伝送規格）３３８により構成される。
信号変換デバイス２０３の内部には、上述した受信側の構成と送信側の構成が設けられる。Rx-Phy Layer信号処理部（他の伝送規格）３３１とRx-Link Layer信号処理部（他の伝送規格）３３２が受信側の構成となり、Tx-Link Layer信号処理部（他の伝送規格）３３４、MUX３３５、接続回路３３６、Tx-Phy Layer信号処理部（SLVS-EC規格）３３７、およびTx-Phy Layer信号処理部（他の伝送規格）３３８が送信側の構成となる。
Rx-Phy Layer信号処理部（他の伝送規格）３３１は、他の伝送規格の第１の物理レイヤの規格に対応した受信側の信号処理部である。一方、Tx-Phy Layer信号処理部（他の伝送規格）３３８は、他の伝送規格の第２の物理レイヤの規格に対応した送信側の信号処理部である。例えば、Rx-Phy Layer信号処理部（他の伝送規格）３３１が対応する第１の物理レイヤの規格がC-PHYであり、Tx-Phy Layer信号処理部（他の伝送規格）３３８が対応する第２の物理レイヤの規格がD-PHYである。
Rx-Phy Layer信号処理部（他の伝送規格）３３１は、イメージセンサ２０１から送信されてきた他の伝送規格の第１の物理レイヤの規格の信号を受信し、受信した信号に対して物理レイヤの信号処理を施す。Rx-Phy Layer信号処理部（他の伝送規格）３３１においては、他の伝送規格の第１の物理レイヤの規格に応じた信号処理が行われる。Rx-Phy Layer信号処理部（他の伝送規格）３３１は、物理レイヤの信号処理を施すことによって得られた信号をRx-Link Layer信号処理部（他の伝送規格）３３２に出力する。
Rx-Link Layer信号処理部（他の伝送規格）３３２は、Rx-Phy Layer信号処理部（他の伝送規格）３３１から供給された信号に対してリンクレイヤの信号処理を施す。Rx-Link Layer信号処理部（他の伝送規格）３３２においては、他の伝送規格のリンクレイヤの信号処理が行われる。Rx-Link Layer信号処理部（他の伝送規格）３３２は、リンクレイヤの信号処理を施すことによって得られたデータをタイミング同期回路３３３に出力する。
タイミング同期回路３３３は、Rx-Link Layer信号処理部（他の伝送規格）３３２から供給された信号を、送信側のタイミングに同期させてTx-Link Layer信号処理部（他の伝送規格）３３４に出力する。
Tx-Link Layer信号処理部（他の伝送規格）３３４、MUX３３５、接続回路３３６、Tx-Phy Layer信号処理部（SLVS-EC規格）３３７、およびTx-Phy Layer信号処理部（他の伝送規格）３３８を含む送信側の構成は、基本的には、図６５を参照して説明した構成と同じ構成である。
Tx-Link Layer信号処理部（他の伝送規格）３３４は、タイミング同期回路３３３から供給された信号に対して、リンクレイヤの信号処理を施す。Tx-Link Layer信号処理部（他の伝送規格）３３４においては、他の伝送規格のリンクレイヤの信号処理が行われる。Tx-Link Layer信号処理部（他の伝送規格）３３４は、リンクレイヤの信号処理を施すことによって得られた信号をMUX３３５に出力する。
MUX３３５は、接続回路３３６とTx-Phy Layer信号処理部（他の伝送規格）３３８のうちのいずれかを選択する。MUX３３５は、接続回路３３６を選択した場合、Tx-Link Layer信号処理部（他の伝送規格）３３４と接続回路３３６の間で信号の送受信を行わせる。また、MUX３３５は、Tx-Phy Layer信号処理部（他の伝送規格）３３８を選択した場合、Tx-Link Layer信号処理部（他の伝送規格）３３４とTx-Phy Layer信号処理部（他の伝送規格）３３８の間で信号の送受信を行わせる。
接続回路３３６は、Tx-Link Layer信号処理部（他の伝送規格）３３４とTx-Phy Layer信号処理部（SLVS-EC規格）３３７の間で送受信される信号を適宜変換する。
例えば、接続回路３３６は、Tx-Phy Layer信号処理部（SLVS-EC規格）３３７に必要な信号（信号Ａとする）がTx-Link Layer信号処理部（他の伝送規格）３３４から供給されない場合、Tx-Link Layer信号処理部（他の伝送規格）３３４から供給された信号を変換部により変換することによって信号Ａを生成する。接続回路３３６は、生成した信号ＡをTx-Phy Layer信号処理部（SLVS-EC規格）３３７に出力する。
Tx-Phy Layer信号処理部（SLVS-EC規格）３３７は、接続回路３３６から供給された信号に対してSLVS-EC規格の物理レイヤの信号処理を施す。Tx-Phy Layer信号処理部（SLVS-EC規格）３３７は、物理レイヤの信号処理を施すことによって得られたSLVS-EC規格の信号を、伝送路を介して対向デバイスに送信する。
Tx-Phy Layer信号処理部（他の伝送規格）３３８は、Tx-Link Layer信号処理部（他の伝送規格）３３４からMUX３３５を介して供給された信号に対して他の伝送規格の物理レイヤの信号処理を施す。Tx-Phy Layer信号処理部（他の伝送規格）３３８は、物理レイヤの信号処理を施すことによって得られた他の伝送規格の信号を、伝送路を介して対向デバイスに送信する。
信号変換デバイス２０３をイメージセンサ２０１と対向デバイスの間に設けることにより、高速受信が難しい他の伝送規格の第１の物理レイヤの規格の信号を、同じ他の伝送規格の、第２の物理レイヤの規格の信号、または、SLVS-EC規格の信号に変換して出力することが可能となる。例えばSLVS-EC規格の信号に変換して出力することにより、長距離伝送が可能となる。
また、受信側の対向デバイスが他の伝送規格の信号の受信に対応していない場合に、SLVS-EC規格の信号として出力することにより、信号変換デバイス２０３は、そのような対向デバイスに対して信号を受信させることが可能となる。
リンクレイヤの規格についてはMIPIなどの規格をそのまま用いることにより、例えば受信側の対向デバイスの変更を抑えることが可能となる。
SLVS-EC規格の信号処理部間のインタフェースの仕様について主に説明したが、図３乃至図８を参照して説明した仕様については、他の規格の送信側の信号処理部間の入出力に適用可能である。また、図１１乃至図１６を参照して説明した仕様については、他の規格の受信側の信号処理部間の入出力に適用可能である。
＜コンピュータの構成例＞
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
図６８は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
CPU(Central Processing Unit)１００１、ROM(Read Only Memory)１００２、RAM(Random Access Memory)１００３は、バス１００４により相互に接続されている。
バス１００４には、さらに、入出力インタフェース１００５が接続されている。入出力インタフェース１００５には、キーボード、マウスなどよりなる入力部１００６、ディスプレイ、スピーカなどよりなる出力部１００７が接続される。また、入出力インタフェース１００５には、ハードディスクや不揮発性のメモリなどよりなる記憶部１００８、ネットワークインタフェースなどよりなる通信部１００９、リムーバブルメディア１０１１を駆動するドライブ１０１０が接続される。
以上のように構成されるコンピュータでは、CPU１００１が、例えば、記憶部１００８に記憶されているプログラムを入出力インタフェース１００５及びバス１００４を介してRAM１００３にロードして実行することにより、上述した一連の処理が行われる。
CPU１００１が実行するプログラムは、例えばリムーバブルメディア１０１１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部１００８にインストールされる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
＜構成の組み合わせ例＞
本技術は、以下のような構成をとることもできる。
（１）
伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
を備え、
前記第１の信号処理部と前記第２の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
送信装置。
（２）
前記第１の信号処理部は、シーケンスの開始を要求する信号を前記第２の信号処理部に対して出力する
前記（１）に記載の送信装置。
（３）
前記第２の信号処理部は、前記第２のレイヤの状態を通知する信号を前記第１の信号処理部に対して出力する
前記（１）または（２）に記載の送信装置。
（４）
前記第１の信号処理部と前記第２の信号処理部は、それぞれ異なるICチップに設けられる
前記（１）乃至（３）のいずれかに記載の送信装置。
（５）
伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
を備える送信装置が、
前記第１の信号処理部と前記第２の信号処理部の間で、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行う
送信方法。
（６）
複数のレーンのデータとして送信装置から並列に伝送路上に出力されたデータストリームを受信し、同期処理と制御情報の除去とを含む処理を第１のレイヤの処理として行う第１の信号処理部と、
前記第１の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成するパケットを取得する処理を第２のレイヤの処理として行う第２の信号処理部と
を備え、
前記第１の信号処理部と前記第２の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
受信装置。
（７）
前記第２の信号処理部は、シーケンスの開始を要求する信号を前記第１の信号処理部に対して出力する
前記（６）に記載の受信装置。
（８）
前記第１の信号処理部は、前記第１のレイヤの状態を通知する信号を前記第２の信号処理部に対して出力する
前記（６）または（７）に記載の受信装置。
（９）
前記第１の信号処理部と前記第２の信号処理部は、それぞれ異なるICチップに設けられる
前記（６）乃至（８）のいずれかに記載の受信装置。
（１０）
複数のレーンのデータとして送信装置から並列に伝送路上に出力されたデータストリームを受信し、同期処理と制御情報の除去とを含む処理を第１のレイヤの処理として行う第１の信号処理部と、
前記第１の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成するパケットを取得する処理を第２のレイヤの処理として行う第２の信号処理部と
を備える受信装置が、
前記第１の信号処理部と前記第２の信号処理部の間で、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行う
受信方法。
（１１）
伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
を備え、
前記第１の信号処理部と前記第２の信号処理部が、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
送信装置と、
複数の前記レーンのデータとして前記送信装置から並列に伝送路上に出力された前記データストリームを受信し、同期処理と制御情報の除去とを含む処理を前記第２のレイヤの処理として行う第３の信号処理部と、
前記第３の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成する前記パケットを取得する処理を前記第１のレイヤの処理として行う第４の信号処理部と
を備え、
前記第３の信号処理部と前記第４の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
受信装置と
を含む送受信装置。
１ 伝送システム， １１ イメージセンサ， １２ DSP， ２１ 撮像部， ２２ 送信部， ２２Ａ Tx-Link Layer信号処理部， ２２Ｂ Tx-Phy Layer信号処理部， ３１ 受信部， ３１Ａ Tx-Phy Link Layer信号処理部， ３１Ｂ Tx-Link Layer信号処理部， ３２ 画像処理部， ６２ Pixel to Byte変換部， ６３ ペイロードECC挿入部， ６４ パケット生成部， ６５ レーン分配部， ７２ ヘッダ生成部， ８３−０乃至８３−Ｎ 信号処理部， ９１ 制御コード挿入部， ９２ 8B10Bシンボルエンコーダ， ９３ 同期部， ９４ 送信部， １０２−０乃至１０２−Ｎ 信号処理部， １１１ 受信部， １１２ クロック生成部， １１３ 同期部， １１４ シンボル同期部， １１５ 10B8Bシンボルデコーダ， １１６ スキュー補正部， １１７ 制御コード除去部， １２２ レーン統合部， １２３ パケット分離部， １２４ ペイロードエラー訂正部， １２５ Byte to Pixel変換部， １３２ ヘッダエラー訂正部

Claims (11)

  1. 伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
    前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
    を備え、
    前記第１の信号処理部と前記第２の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
    送信装置。
  2. 前記第１の信号処理部は、シーケンスの開始を要求する信号を前記第２の信号処理部に対して出力する
    請求項１に記載の送信装置。
  3. 前記第２の信号処理部は、前記第２のレイヤの状態を通知する信号を前記第１の信号処理部に対して出力する
    請求項１に記載の送信装置。
  4. 前記第１の信号処理部と前記第２の信号処理部は、それぞれ異なるICチップに設けられる
    請求項１に記載の送信装置。
  5. 伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
    前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
    を備える送信装置が、
    前記第１の信号処理部と前記第２の信号処理部の間で、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行う
    送信方法。
  6. 複数のレーンのデータとして送信装置から並列に伝送路上に出力されたデータストリームを受信し、同期処理と制御情報の除去とを含む処理を第１のレイヤの処理として行う第１の信号処理部と、
    前記第１の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成するパケットを取得する処理を第２のレイヤの処理として行う第２の信号処理部と
    を備え、
    前記第１の信号処理部と前記第２の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
    受信装置。
  7. 前記第２の信号処理部は、シーケンスの開始を要求する信号を前記第１の信号処理部に対して出力する
    請求項６に記載の受信装置。
  8. 前記第１の信号処理部は、前記第１のレイヤの状態を通知する信号を前記第２の信号処理部に対して出力する
    請求項６に記載の受信装置。
  9. 前記第１の信号処理部と前記第２の信号処理部は、それぞれ異なるICチップに設けられる
    請求項６に記載の受信装置。
  10. 複数のレーンのデータとして送信装置から並列に伝送路上に出力されたデータストリームを受信し、同期処理と制御情報の除去とを含む処理を第１のレイヤの処理として行う第１の信号処理部と、
    前記第１の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成するパケットを取得する処理を第２のレイヤの処理として行う第２の信号処理部と
    を備える受信装置が、
    前記第１の信号処理部と前記第２の信号処理部の間で、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行う
    受信方法。
  11. 伝送対象のデータを格納するパケットを生成し、生成した前記パケットを複数のレーンに分配する処理を第１のレイヤの処理として行う第１の信号処理部と、
    前記第１の信号処理部から出力されたそれぞれの前記レーンの前記パケットに対して制御情報の挿入を含む処理を並列に行い、処理を施して得られたデータストリームを受信装置との間の伝送路上に出力する処理を第２のレイヤの処理として行う第２の信号処理部と
    を備え、
    前記第１の信号処理部と前記第２の信号処理部が、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
    送信装置と、
    複数の前記レーンのデータとして前記送信装置から並列に伝送路上に出力された前記データストリームを受信し、同期処理と制御情報の除去とを含む処理を前記第２のレイヤの処理として行う第３の信号処理部と、
    前記第３の信号処理部から出力されたそれぞれの前記レーンの前記データストリームを一系統のデータに統合し、前記データストリームを構成する前記パケットを取得する処理を前記第１のレイヤの処理として行う第４の信号処理部と
    を備え、
    前記第３の信号処理部と前記第４の信号処理部は、前記第１のレイヤを基準として規定された入出力の仕様と、前記第２のレイヤを基準として規定された入出力の仕様に従って信号の入出力を行うように構成される
    受信装置と
    を含む送受信装置。
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