JPWO2020008643A1 - Data processing equipment, data processing circuits and data processing methods - Google Patents

Data processing equipment, data processing circuits and data processing methods Download PDF

Info

Publication number
JPWO2020008643A1
JPWO2020008643A1 JP2020528664A JP2020528664A JPWO2020008643A1 JP WO2020008643 A1 JPWO2020008643 A1 JP WO2020008643A1 JP 2020528664 A JP2020528664 A JP 2020528664A JP 2020528664 A JP2020528664 A JP 2020528664A JP WO2020008643 A1 JPWO2020008643 A1 JP WO2020008643A1
Authority
JP
Japan
Prior art keywords
data
accuracy
precision
processing means
communication path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020528664A
Other languages
Japanese (ja)
Other versions
JP7120308B2 (en
Inventor
芙美代 鷹野
芙美代 鷹野
誠也 柴田
誠也 柴田
竹中 崇
崇 竹中
浩明 井上
浩明 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2020008643A1 publication Critical patent/JPWO2020008643A1/en
Application granted granted Critical
Publication of JP7120308B2 publication Critical patent/JP7120308B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00Computing arrangements based on biological models
    • G06N3/02Neural networks
    • G06N3/08Learning methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Health & Medical Sciences (AREA)
  • Computing Systems (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Molecular Biology (AREA)
  • Artificial Intelligence (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Health & Medical Sciences (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Advance Control (AREA)
  • Complex Calculations (AREA)

Abstract

データ処理装置500は、第1の精度で所定の演算を行う低精度演算処理手段501と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段502と、それら2つの演算処理手段501と502間でデータの受け渡しを行うための通信路503の高精度演算処理手段502側の端点に設けられる第1のデータ変換手段504とを備え、第1のデータ変換手段504は、高精度演算処理手段502との間で受け渡されるデータが当該演算処理手段502で扱えるデータであるとともに、通信路503を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路503を通るデータの精度が第1の精度以下となるように、通信路503と高精度演算処理手段502との間を通るデータに対して所定の変換を行う。 The data processing device 500 includes a low-precision arithmetic processing means 501 that performs a predetermined arithmetic with a first accuracy, a high-precision arithmetic processing means 502 that performs a predetermined arithmetic with a second accuracy higher than the first accuracy, and the like. The first data conversion means is provided with a first data conversion means 504 provided at an end point on the high-precision calculation processing means 502 side of the communication path 503 for passing data between the two calculation processing means 501 and 502. Reference numeral 504 is a case where the data transferred to and from the high-precision arithmetic processing means 502 is data that can be handled by the arithmetic processing means 502, and the amount of data passing through the communication path 503 is the data having the first accuracy. A predetermined conversion is performed on the data passing between the communication path 503 and the high-precision arithmetic processing means 502 so that the amount of data is equal to or less than the amount of data and the accuracy of the data passing through the communication path 503 is equal to or less than the first accuracy.

Description

本発明は、2種類の演算精度による演算を含むデータ処理を行うデータ処理装置、データ処理回路およびデータ処理方法に関する。 The present invention relates to a data processing apparatus, a data processing circuit, and a data processing method that perform data processing including calculations with two types of calculation accuracy.

機械学習の普及が進み、時々刻々と変化する状況に対応するための更なる工夫が求められている。 With the spread of machine learning, further ingenuity is required to cope with the ever-changing situation.

そのためには、実際に使用される環境で取得される多様な生データを学習用データとして学習に取り入れる必要がある。学習用データを用いた学習(機械学習)では、例えば、学習用データで示される入力と出力の関係等に基づいて、所定の学習器で使用される演算式や判別式のパラメタが調整される。学習器は、例えば、データが入力されると、1つまたは複数のラベルについての判別を行う判別モデル等である。 For that purpose, it is necessary to incorporate various raw data acquired in the environment actually used into learning as learning data. In learning using learning data (machine learning), for example, parameters of arithmetic expressions and discrimination expressions used in a predetermined learning device are adjusted based on the relationship between inputs and outputs shown in the learning data. .. The learner is, for example, a discrimination model that discriminates about one or a plurality of labels when data is input.

機械学習における演算資源と演算精度の関係について、例えば、非特許文献1には、ニューラルネットワークの深層学習を効率的に、特に低い消費電力で実行するための学習用演算回路および学習方法の例が記載されている。 Regarding the relationship between arithmetic resources and arithmetic accuracy in machine learning, for example, Non-Patent Document 1 provides an example of a learning arithmetic circuit and a learning method for efficiently executing deep learning of a neural network with particularly low power consumption. Have been described.

また、非特許文献2には、CNN(Convolutional Neural Network)における深層学習において、複数ある畳込み層を、重みが固定される層と重みが更新される層(拡張機能層)に分けて学習範囲を制限することで、学習時間の短縮を図る学習方法の例が記載されている。 Further, in Non-Patent Document 2, in deep learning in CNN (Convolutional Neural Network), a plurality of convolutional layers are divided into a layer in which weights are fixed and a layer in which weights are updated (extended function layer). An example of a learning method for shortening the learning time by limiting the above is described.

また、機械学習における学習演算用の回路構成の例として、非特許文献3には、FPGA(Field-Programmable Gate Array)をベースとしたアクセラレータ設計の最適化例が記載されている。 Further, as an example of a circuit configuration for learning calculation in machine learning, Non-Patent Document 3 describes an optimization example of accelerator design based on FPGA (Field-Programmable Gate Array).

Y.H.Chen, et.al., "Eyeriss: an Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks", in IEEE Jornal of Slid-State Circuits, vol.52, no.1, Jan. 2017, pp.127-138.YHChen, et.al., "Eyeriss: an Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks", in IEEE Jornal of Slid-State Circuits, vol.52, no.1, Jan. 2017, pp.127-138 .. Wei. Liu, et.al., "SSD: Single shot MultiBox Detector", arXiv:1512.02325v5, Dec. 2016.Wei. Liu, et.al., "SSD: Single shot MultiBox Detector", arXiv: 1512.02325v5, Dec. 2016. Chen Zhang, et.al., "Optimizing FPGA-based Accelerator Design for Deep convolutional Neural Networks", In ACM FPGA 2015, pp.160-170.Chen Zhang, et.al., "Optimizing FPGA-based Accelerator Design for Deep convolutional Neural Networks", In ACM FPGA 2015, pp.160-170.

学習用データを用いた機械学習の多くは、汎用用途の学習アルゴリズムに対応すべく、大規模な高精度演算回路を構築可能なクラウド環境で行われていた。 Most machine learning using learning data has been performed in a cloud environment where a large-scale high-precision arithmetic circuit can be constructed in order to support learning algorithms for general purposes.

しかし、現場によっては、ネットワーク帯域の制限やプライバシの保護等、種々のデータ移動の制約があるため、クラウド環境ではなく、現場にあるデバイス内(以下、エッジ・デバイス層という)で学習できる仕組みが望まれる。そのためには、より少ないコンピュータ資源ひいては低消費電力で、十分な認識率を得られる学習方法が望まれる。 However, depending on the site, there are various data movement restrictions such as network bandwidth limitation and privacy protection, so there is a mechanism that allows learning within the device at the site (hereinafter referred to as the edge device layer) instead of the cloud environment. desired. For that purpose, a learning method that can obtain a sufficient recognition rate with less computer resources and thus low power consumption is desired.

非特許文献1に記載の学習方法によれば、32bit浮動小数点の演算回路を用いて学習を行うNVIDIA社のTK1(Jetson Kit)と比較して、16bit固定小数点の演算回路を用いることで、より低い消費電力で学習を実現できるとされている。しかし、当該方法は、すべての学習演算(パラメータの調整を行うための全ての演算)を行う演算回路におけるビット幅を削減することにより、演算精度の低下と引き換えに消費電力を低減しようというものにすぎず、演算回路そのものの演算精度が低下することによる弊害については何ら考慮されていない。例えば、学習演算を実施するのに十分な演算精度が確保されないおそれ等については何ら考慮されていない。 According to the learning method described in Non-Patent Document 1, a 16-bit fixed-point arithmetic circuit is used as compared with TK1 (Jetson Kit) of NVIDIA, which performs learning using a 32-bit floating-point arithmetic circuit. It is said that learning can be realized with low power consumption. However, this method aims to reduce power consumption in exchange for a decrease in calculation accuracy by reducing the bit width in a calculation circuit that performs all learning operations (all operations for adjusting parameters). However, no consideration is given to the harmful effects caused by the decrease in the calculation accuracy of the calculation circuit itself. For example, no consideration is given to the possibility that sufficient calculation accuracy for performing the learning calculation is not secured.

例えば、深層学習を行う演算回路では、複数のユニットが層状に結合された構成を利用した多層演算が行われるが、この時の多層演算は、層ごとにユニットの出力を計算する部分(いわゆる推論処理。例えば、順伝搬処理)と、該計算に用いるパラメタ(例えば、重み等)を更新するための計算をする部分(いわゆるパラメタ更新処理。例えば、逆伝搬処理)とに大別される。このうちの特にパラメタ更新処理が、機械学習における実際の学習演算部分に相当するといえる。したがって、パラメタ更新処理の演算精度は、運用時の認識率に大きく影響を与える演算であり、高精度であればあるほど好ましい。一方で、推論処理の演算精度は、それほど高くなくてもよい場合が多い。 For example, in an arithmetic circuit that performs deep learning, a multi-layer operation using a configuration in which a plurality of units are connected in layers is performed, and the multi-layer operation at this time is a part that calculates the output of the unit for each layer (so-called inference). Processing. For example, it is roughly divided into a forward propagation process and a part for performing a calculation for updating parameters (for example, weights and the like) used for the calculation (so-called parameter update processing, for example, back propagation processing). Of these, the parameter update process can be said to correspond to the actual learning calculation part in machine learning. Therefore, the calculation accuracy of the parameter update process is a calculation that greatly affects the recognition rate during operation, and the higher the accuracy, the more preferable. On the other hand, the calculation accuracy of inference processing does not have to be so high in many cases.

したがって、学習処理に含まれる演算のうち、例えば高い精度を必要とする演算のみを高精度演算を行い、高い精度を必要としない演算は低い精度で演算すれば、消費電力を低減しつつ十分な精度での学習が可能になる。そこで、高い精度を必要とする演算と高い精度を必要としない演算が混在している処理を行う装置が2種類の演算精度の演算回路を有し、当該処理において行われる各演算の実施先とする回路を、該演算が必要とする精度に応じて切り替えながら実行することを考える。その場合、該装置では、演算精度が異なるコア(演算回路)間のデータ交換が必須要件となる。このような、演算精度が異なるコア間のデータ交換を含む学習処理のさらなる効率化を図るには、コア間のデータ交換の高速化が重要となる。 Therefore, among the operations included in the learning process, for example, if only the operations that require high accuracy are performed with high accuracy and the operations that do not require high accuracy are performed with low accuracy, it is sufficient to reduce the power consumption. Learning with accuracy becomes possible. Therefore, a device that performs processing in which operations that require high accuracy and operations that do not require high accuracy are mixed has two types of calculation circuits with calculation accuracy, and the destination of each calculation performed in the processing is Consider executing the circuit to be performed while switching according to the accuracy required for the calculation. In that case, in the device, data exchange between cores (calculation circuits) having different calculation accuracy is an essential requirement. In order to further improve the efficiency of learning processing including data exchange between cores having different calculation accuracy, it is important to increase the speed of data exchange between cores.

なお、非特許文献2に記載の学習方法は、学習範囲を制限することで学習時間の短縮をしようとするものにすぎず、演算精度が異なるコア間のデータ交換を含む学習処理の効率化、特に異なる精度を有するコア間のデータ交換の効率化については何ら考慮されていない。また、非特許文献3に記載の方法は、すべての学習演算を行う回路の回路構成の最適化により回路規模や計算時間の縮小を行おうというものにすぎず、やはり演算精度が異なるコア間のデータ交換を含む学習処理の効率化、特に異なる精度を有するコア間のデータ交換の効率化については何ら考慮されていない。 The learning method described in Non-Patent Document 2 merely attempts to shorten the learning time by limiting the learning range, and improves the efficiency of learning processing including data exchange between cores having different calculation accuracy. In particular, no consideration is given to the efficiency of data exchange between cores having different accuracy. Further, the method described in Non-Patent Document 3 merely aims to reduce the circuit scale and the calculation time by optimizing the circuit configuration of the circuit that performs all the learning calculations, and the calculation accuracy is also different between the cores. No consideration is given to the efficiency of learning processing including data exchange, especially the efficiency of data exchange between cores having different accuracy.

本発明は、上述した課題に鑑みて、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理のさらなる効率化が可能なデータ処理装置、データ処理回路およびデータ処理方法を提供することを目的とする。 In view of the above-mentioned problems, the present invention provides a data processing apparatus, a data processing circuit, and a data processing method capable of further improving the efficiency of processing in which operations requiring high accuracy and operations not requiring high accuracy are mixed. The purpose is to do.

本発明によるデータ処理装置は、第1の精度で所定の演算を行う低精度演算処理手段と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段と、高精度演算処理手段と低精度演算処理手段との間でデータの受け渡しを行うための通信路の高精度演算処理手段側の端点に設けられる第1のデータ変換手段とを備え、第1のデータ変換手段は、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路を通るデータの精度が第1の精度以下となるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行うことを特徴とする。 The data processing apparatus according to the present invention includes a low-precision arithmetic processing means that performs a predetermined arithmetic with a first accuracy, a high-precision arithmetic processing means that performs a predetermined arithmetic with a second accuracy higher than the first accuracy, and a high-precision arithmetic processing means. The first data conversion means is provided with the first data conversion means provided at the end point on the high-precision calculation processing means side of the communication path for passing data between the precision calculation processing means and the low-precision calculation processing means. The means is when the data transferred to and from the high-precision arithmetic processing means of the connection destination is the data that can be handled by the high-precision arithmetic processing means, and the amount of data passing through the communication path uses the data of the first accuracy. The feature is that a predetermined conversion is performed on the data passing between the communication path and the high-precision arithmetic processing means so that the amount of data passing through the communication path is equal to or less than the amount of data of And.

本発明によるデータ処理回路は、第1の精度で所定の演算を行う低精度演算回路と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算回路と、高精度演算回路と低精度演算回路との間でデータの受け渡しを行うための通信路の高精度演算回路側の端点に設けられ、通信路と高精度演算回路との間を通るデータに対して、予め定められた変換を行う第1のデータ変換回路とを備え、第1のデータ変換回路と接続先の高精度演算回路との間で受け渡されるデータが高精度演算回路が扱うデータであり、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下であり、かつ当該通信路を通るデータの精度が第1の精度以下であることを特徴とする。 The data processing circuit according to the present invention includes a low-precision calculation circuit that performs a predetermined calculation with a first accuracy, a high-precision calculation circuit that performs a predetermined calculation with a second accuracy higher than the first accuracy, and a high-precision calculation. It is provided at the end point on the high-precision calculation circuit side of the communication path for passing data between the circuit and the low-precision calculation circuit, and is predetermined for the data passing between the communication path and the high-precision calculation circuit. It is provided with a first data conversion circuit that performs the conversion, and the data passed between the first data conversion circuit and the high-precision calculation circuit of the connection destination is the data handled by the high-precision calculation circuit, and the communication path. The amount of data passing through the communication path is less than or equal to the amount of data when the data having the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy.

本発明によるデータ処理方法は、第1の精度で所定の演算を行う低精度演算処理手段と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段との間でデータの受け渡しを行うための通信路の高精度演算処理手段側の端点に設けられる第1のデータ変換手段が、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路を通るデータの精度が第1の精度以下となるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行うことを特徴とする。 The data processing method according to the present invention is between a low-precision calculation processing means that performs a predetermined calculation with a first accuracy and a high-precision calculation processing means that performs a predetermined calculation with a second accuracy higher than the first accuracy. The first data conversion means provided at the end point on the high-precision calculation processing means side of the communication path for passing data in is a high-precision calculation for the data to be passed to and from the high-precision calculation processing means of the connection destination. The data can be handled by the processing means, and the amount of data passing through the communication path is less than or equal to the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy. In addition, it is characterized in that a predetermined conversion is performed on the data passing between the communication path and the high-precision arithmetic processing means.

本発明によるデータ処理方法は、第1のデータ変換手段が、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ通信路を通るデータの精度が第1の精度より低くなるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行い、通信路の低精度演算処理手段側の端点に設けられる第2のデータ変換手段が、接続先の低精度演算処理手段との間で受け渡されるデータが低精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ通信路を通るデータの精度が第1の精度より低くなるように、通信路と低精度演算処理手段との間を通るデータに対して所定の変換を行う構成であってもよい。 In the data processing method according to the present invention, the first data conversion means is data that can be handled by the high-precision calculation processing means, and data that passes through the communication path. Between the communication path and the high-precision arithmetic processing means so that the amount is less than the amount of data when the data of the first accuracy is used and the accuracy of the data passing through the communication path is lower than the accuracy of the first accuracy. Data that is transferred to and from the low-precision arithmetic processing means of the connection destination by the second data conversion means provided at the end point on the low-precision arithmetic processing means side of the communication path after performing predetermined conversion on the passing data. The data can be handled by the low-precision arithmetic processing means, the amount of data passing through the communication path is less than the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is higher than the accuracy of the first accuracy. It may be configured to perform a predetermined conversion on the data passing between the communication path and the low-precision arithmetic processing means so as to be low.

本発明によれば、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理をさらに効率化できる。 According to the present invention, it is possible to further improve the efficiency of a process in which an operation requiring high accuracy and an operation not requiring high accuracy are mixed.

本発明のデータ処理方法の例としての学習方法の概略を示す説明図である。It is explanatory drawing which shows the outline of the learning method as an example of the data processing method of this invention. あるユニットの入出力および他ユニットとの結合の例を示す説明図である。It is explanatory drawing which shows the example of the input / output of a certain unit and the connection with another unit. 第1の実施形態の学習装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the learning apparatus of 1st Embodiment. 学習処理部106のハードウエア構成の例を示す構成図である。It is a block diagram which shows the example of the hardware structure of the learning processing unit 106. 低精度演算回路11における演算精度と高精度演算回路12における演算精度の組み合わせの例を示す説明図である。It is explanatory drawing which shows the example of the combination of the calculation precision in a low precision calculation circuit 11 and the calculation accuracy in a high precision calculation circuit 12. 学習装置100にかかるコンピュータの構成例を示す概略ブロック図である。It is a schematic block diagram which shows the configuration example of the computer which concerns on learning apparatus 100. 演算回路の例を示す概略構成図である。It is a schematic block diagram which shows the example of the arithmetic circuit. 演算回路の他の例を示す概略構成図である。It is a schematic block diagram which shows another example of an arithmetic circuit. 演算回路の他の例を示す概略構成図である。It is a schematic block diagram which shows another example of an arithmetic circuit. 演算回路の他の例を示す概略構成図である。It is a schematic block diagram which shows another example of an arithmetic circuit. 第1の実施形態の学習装置100の動作の例を示すフローチャートである。It is a flowchart which shows the example of the operation of the learning apparatus 100 of 1st Embodiment. 学習装置100のより具体的な動作例を示すフローチャートである。It is a flowchart which shows a more specific operation example of a learning apparatus 100. 学習装置100のより具体的な動作の他の例を示すフローチャートである。It is a flowchart which shows the other example of the more specific operation of a learning apparatus 100. 学習装置100のより具体的な動作の他の例を示すフローチャートである。It is a flowchart which shows the other example of the more specific operation of a learning apparatus 100. 第2の実施形態のデータ処理装置の構成例を示す説明図である。It is explanatory drawing which shows the structural example of the data processing apparatus of 2nd Embodiment. 第2の実施形態のデータ処理装置の構成例を示す説明図である。It is explanatory drawing which shows the structural example of the data processing apparatus of 2nd Embodiment. 本発明のデータ処理装置の概要を示すブロック図である。It is a block diagram which shows the outline of the data processing apparatus of this invention. 本発明のデータ処理回路の構成を示す構成図である。It is a block diagram which shows the structure of the data processing circuit of this invention. 本発明のデータ処理回路の他の構成を示す構成図である。It is a block diagram which shows the other structure of the data processing circuit of this invention.

以下、本発明の実施形態について図面を参照して説明する。以下では、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理の例に深層学習における学習処理を用いて本発明を説明するが、本発明が適用される処理、装置およびデータ処理方法は学習処理、学習装置および学習方法に限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following, the present invention will be described using learning processing in deep learning as an example of processing in which operations that require high accuracy and operations that do not require high accuracy coexist. The data processing method is not limited to the learning process, the learning device, and the learning method.

まず、本発明のデータ処理の例としての学習処理の概略を説明する。図1(a)は、入力層と出力層との間に1つ以上の中間層を含むニューラルネットワークにおける一般的な学習方法およびそのための回路構成の例を示す説明図であり、図1(b)は、本発明のデータ処理方法の例としての学習方法およびそのための回路構成の例を示す説明図である。 First, the outline of the learning process as an example of the data processing of the present invention will be described. FIG. 1A is an explanatory diagram showing an example of a general learning method in a neural network including one or more intermediate layers between an input layer and an output layer and a circuit configuration for the same, and FIG. 1B. ) Is an explanatory diagram showing an example of a learning method as an example of the data processing method of the present invention and an example of a circuit configuration for that purpose.

図1(a)に示す例では、汎用用途の学習アルゴリズムに対応すべく、大規模学習回路90を用いて、所定の判別モデルであるニューラルネットワーク全体を学習する。 In the example shown in FIG. 1A, a large-scale learning circuit 90 is used to learn the entire neural network, which is a predetermined discrimination model, in order to correspond to a learning algorithm for general-purpose use.

なお、図1では、回路に付した吹き出しに、ニューラルネットワークの学習過程における処理の方向およびその範囲を模式的に示している。吹き出し内において、符号51(図中の丸)はニューラルネットワークにおけるニューロンに相当するユニットを表す。また、符号52(図中のユニット間を結ぶ線)は、ユニット間結合を表す。また、符号53(図中の右向きの太線矢印)は、推論処理およびその範囲を表す。また、符号54(図中の左向きの太線矢印)は、パラメタ更新処理およびその範囲を表す。なお、図1では、各ユニットへの入力が前段の層のユニットの出力となるフィードフォワード型のニューラルネットワークの例を示しているが、各ユニットへの入力はこれに限らない。例えば、時系列情報を保持している場合には、リカレント型のニューラルネットワークのように、各ユニットへの入力に、前の時刻における前段の層のユニットの出力を含めることも可能である。なお、そのような場合も、推論処理の方向は、入力層から出力層へと向かう方向(順方向)であるとみなされる。このように入力層から所定の順番で行われる推論処理は「順伝搬」とも呼ばれる。一方、パラメタ更新処理の方向は、特に限定されない。図中のパラメタ更新処理のように、出力層から入力層へと向かう方向(逆方向)であってもよい。なお、図中のパラメタ更新処理の方向は、誤差逆伝搬法の例であるが、パラメタ更新処理は誤差逆伝搬法に限定されない。例えば、パラメタ更新処理がSTDP(Spike Timing Dependent Plasticity)等であってもよい。 Note that FIG. 1 schematically shows the direction and range of processing in the learning process of the neural network in the balloon attached to the circuit. In the balloon, reference numeral 51 (circle in the figure) represents a unit corresponding to a neuron in a neural network. Further, reference numeral 52 (a line connecting the units in the figure) represents an inter-unit connection. Reference numeral 53 (thick arrow pointing to the right in the figure) represents the inference process and its range. Further, reference numeral 54 (thick arrow pointing to the left in the figure) represents the parameter update process and its range. Note that FIG. 1 shows an example of a feedforward type neural network in which the input to each unit is the output of the unit in the previous layer, but the input to each unit is not limited to this. For example, when holding time series information, it is possible to include the output of the unit of the previous layer at the previous time in the input to each unit, as in the case of a recurrent type neural network. Even in such a case, the direction of the inference processing is considered to be the direction (forward direction) from the input layer to the output layer. Such inference processing performed from the input layer in a predetermined order is also called "forward propagation". On the other hand, the direction of parameter update processing is not particularly limited. As in the parameter update process in the figure, the direction may be from the output layer to the input layer (reverse direction). The direction of the parameter update process in the figure is an example of the error back propagation method, but the parameter update process is not limited to the error back propagation method. For example, the parameter update process may be STDP (Spike Timing Dependent Plasticity) or the like.

ニューラルネットワークに限らず、深層学習におけるモデルの学習方法の例としては、次のような学習方法が挙げられる。まず、入力層に学習用データを入力した後、出力層までの各層で順方向に各ユニットの出力を計算する推論処理を行う(順伝搬:図中の矢印53参照)。次いで、出力層からの出力(最終出力)と学習用データで示される入力と出力の関係等とから算出される誤差に基づいて、その誤差を最小化するように、出力層から第1層までの各層を逆方向に辿って、層内の各ユニットの出力を計算するためのパラメタを更新するパラメタ更新処理を行う(逆伝搬:図中の矢印54参照)。 The following learning methods can be mentioned as examples of model learning methods in deep learning, not limited to neural networks. First, after inputting training data into the input layer, inference processing is performed in each layer up to the output layer to calculate the output of each unit in the forward direction (forward propagation: see arrow 53 in the figure). Next, based on the error calculated from the output from the output layer (final output) and the relationship between the input and the output shown in the training data, from the output layer to the first layer so as to minimize the error. The parameter update process for updating the parameters for calculating the output of each unit in the layer is performed by tracing each layer in the reverse direction (back propagation: see arrow 54 in the figure).

図1(a)に示すように、モデル全体を学習対象とした場合、パラメタ更新処理で、入力層より後段の全ての層(第1層〜第n層)において層内の各ユニットの出力を計算するためのパラメタ(例えば、層内の各ユニットと他の層のユニットを結合するユニット結合の重み等)を更新する。このようなパラメタ更新処理を、例えば学習用データを替えながら複数回繰り返すことにより、高い認識率を有する学習済みモデルを生成できる。図1(a)では、そのような学習を行う演算回路の実現例として、上記の推論処理とパラメタ更新処理とを高い演算精度で行う大規模学習回路90が示されている。しかし、推論処理やパラメタ更新処理の演算精度が高いほど、またその処理の計算範囲が広いほど、誤差関数の展開項数が増えて回路が大規模化するため、消費電力が非常に増大する。 As shown in FIG. 1A, when the entire model is used as the learning target, the output of each unit in the layer is output in all the layers (first layer to nth layer) after the input layer by the parameter update process. Update the parameters for calculation (for example, the weight of the unit connection that connects each unit in the layer with the units of other layers). By repeating such a parameter update process a plurality of times while changing the learning data, for example, a learned model having a high recognition rate can be generated. FIG. 1A shows a large-scale learning circuit 90 that performs the above inference processing and parameter update processing with high calculation accuracy as an example of realizing an arithmetic circuit that performs such learning. However, the higher the calculation accuracy of the inference processing and the parameter update processing, and the wider the calculation range of the processing, the larger the number of expansion terms of the error function and the larger the circuit, so that the power consumption increases significantly.

一方、本発明では、図1(b)に示すように、モデルの一部のみを学習対象とする。なお、ここでいう学習は、上記と同様、より実際の学習処理である、パラメタ更新処理を指す。モデルの一部のみを学習対象とした場合、順伝搬までは上記と同様に行う。その上で、出力層からの出力(最終出力)と学習用データで示される入力と出力の関係等とから算出される誤差に基づいて、指定されたユニット(例えば、出力層である第n層から第k層までの各層内のユニット)についてのみ、当該ユニットの出力を計算するためのパラメタ(例えば、他ユニットとの結合にかかる重み等)を更新するパラメタ更新処理を行う。 On the other hand, in the present invention, as shown in FIG. 1 (b), only a part of the model is targeted for learning. The learning referred to here refers to a parameter update process, which is a more actual learning process, as described above. When only a part of the model is targeted for training, the same procedure as above is performed up to forward propagation. Then, based on the error calculated from the output from the output layer (final output) and the relationship between the input and output shown in the learning data, the specified unit (for example, the nth layer which is the output layer). Only for the units in each layer from the kth layer to the kth layer), the parameter update process for updating the parameters for calculating the output of the unit (for example, the weight applied to the combination with other units) is performed.

図1(b)では、そのような学習を行う演算回路10の実現例として、高い演算精度で指定された一部のユニットのパラメタ更新処理を行う高精度演算回路12と、高精度演算回路12よりも低い演算精度で少なくとも指定されたユニットの推論処理を行う低精度演算回路11とを組み合わせた例が示されている。このような2つの異なる演算精度を有する演算回路を備えた上で、高精度演算回路12に対しては、例えば、高精度演算が必要な一部のユニットについてパラメタ更新処理を行わせ、低精度演算回路11に対しては、高精度演算が必要でない他の処理を行わせる。このようにして1つの学習用データに対する学習演算の中で、推論処理の少なくとも一部を低い演算精度で実施し、かつパラメタ更新処理の少なくとも一部を高い演算精度で実施するとともに、高い演算精度で実施するパラメタ更新処理の範囲を最適化することで、コンピュータ資源を効率化(低消費電力等)しつつ、十分な演算精度を確保する。 In FIG. 1B, as an example of realizing the arithmetic circuit 10 that performs such learning, a high-precision arithmetic circuit 12 that performs parameter update processing of some units designated with high arithmetic accuracy and a high-precision arithmetic circuit 12 An example is shown in which it is combined with a low-precision arithmetic circuit 11 that performs inference processing of at least a specified unit with a lower arithmetic precision. After providing such two arithmetic circuits having different arithmetic precisions, the high-precision arithmetic circuits 12 are made to perform parameter update processing for, for example, some units that require high-precision arithmetics, and have low accuracy. The arithmetic circuit 11 is made to perform other processing that does not require high-precision arithmetic. In this way, in the learning calculation for one learning data, at least a part of the inference processing is performed with low calculation accuracy, and at least a part of the parameter update processing is performed with high calculation accuracy, and the high calculation accuracy By optimizing the range of parameter update processing performed in, while improving the efficiency of computer resources (low power consumption, etc.), sufficient calculation accuracy is ensured.

なお、図1(b)では出力側の一部の層をパラメタの更新を行う範囲(実際の学習範囲)とする例を示したが、パラメタの更新範囲は出力側の層に限られず、例えば、第1層〜第n層のうちの奇数層や偶数層などといった個別的な指定も可能である。また、図1(b)では、パラメタ更新処理自体の範囲を制限する例を示したが、パラメタ更新処理自体の範囲は制限せず、高演算精度で実施するパラメタ更新処理の範囲を制限してもよい。すなわち、全てのユニットのうちの一部のユニットについてのみ高演算精度でパラメタ更新処理を行い、それ以外のユニットについては低い演算精度でパラメタ更新処理を行うことも可能である。なお、パラメタ更新処理の対象として、高精度演算により実施されるユニットと、低精度演算により実施されるユニットと、実施されないユニット(その際、パラメタは固定される)の3種類に分けることも可能である。 In addition, although FIG. 1B shows an example in which a part of the layers on the output side is the range for updating the parameters (actual learning range), the update range of the parameters is not limited to the layers on the output side, for example. , It is also possible to individually specify an odd-numbered layer or an even-numbered layer among the first to nth layers. Further, in FIG. 1B, an example of limiting the range of the parameter update process itself is shown, but the range of the parameter update process itself is not limited, and the range of the parameter update process performed with high calculation accuracy is limited. May be good. That is, it is also possible to perform parameter update processing with high calculation accuracy only for a part of all units, and perform parameter update processing with low calculation accuracy for other units. It is also possible to divide the parameter update processing into three types: a unit that is executed by high-precision calculation, a unit that is executed by low-precision calculation, and a unit that is not executed (at that time, the parameters are fixed). Is.

また、高精度演算と低精度演算の対象とする処理の分け方の他の例としては、全てのユニットの推論処理を低精度演算で行い、かつ全てのユニットのパラメタ更新処理を高精度演算で行うことも可能である。また、例えば、全てのユニットの推論処理を低精度演算で行い、かつ一部のユニットのパラメタ更新処理を高精度演算で行うことも可能である。その場合、高精度演算の対象外とされた残りの一部のユニットについては、低精度演算でパラメタ更新処理を行ってもよいし、パラメタ更新処理の対象外としてもよい。また、例えば、一部のユニットについては推論処理およびパラメタ更新処理を低精度演算で行い、残りの一部のユニットについては推論処理およびパラメタ更新処理を高精度演算で行うことも可能である。 In addition, as another example of how to divide the processing targeted for high-precision calculation and low-precision calculation, the inference processing of all units is performed by low-precision calculation, and the parameter update processing of all units is performed by high-precision calculation. It is also possible to do it. Further, for example, it is possible to perform inference processing of all units by low-precision calculation and parameter update processing of some units by high-precision calculation. In that case, the remaining some units that are excluded from the high-precision calculation may be subjected to the parameter update processing by the low-precision calculation, or may be excluded from the parameter update processing. Further, for example, it is possible to perform inference processing and parameter update processing by low-precision calculation for some units, and perform inference processing and parameter update processing by high-precision calculation for the remaining some units.

換言すると、本発明のデータ処理方法の例としての学習方法は、学習装置が、相対的に低い演算精度を有する低精度演算回路と、相対的に高い演算精度を有する高精度演算回路とを備え、低精度演算回路に少なくとも一部のユニットの推論処理を行わせ、かつ高精度演算回路に少なくとも一部のユニットのパラメタ更新処理を行わせるものであればよい。その上で、残りの一部のユニットの推論処理については低精度演算回路で行ってもよいし、高精度演算回路で行ってもよい。また、上記の残りの一部のユニットのパラメタ更新処理については低精度演算回路で行ってもよいし、処理そのものを省略してもよい。どのユニットについて高精度の推論処理の対象とするか低精度の推論処理の対象とするかや、どのユニットについて高精度のパラメタ更新処理の対象とするか低精度のパラメタ更新処理の対象とするかもしくは処理対象外とするか等については、特に限定されない。 In other words, in the learning method as an example of the data processing method of the present invention, the learning device includes a low-precision arithmetic circuit having a relatively low arithmetic accuracy and a high-precision arithmetic circuit having a relatively high arithmetic accuracy. , The low-precision arithmetic circuit may be made to perform the inference processing of at least a part of the units, and the high-precision arithmetic circuit may be made to perform the parameter update processing of at least a part of the units. Then, the inference processing of some of the remaining units may be performed by a low-precision arithmetic circuit or a high-precision arithmetic circuit. Further, the parameter update processing of some of the remaining units may be performed by the low-precision arithmetic circuit, or the processing itself may be omitted. Which unit is the target of high-precision inference processing, which unit is the target of low-precision inference processing, and which unit is the target of high-precision parameter update processing or low-precision parameter update processing Alternatively, it is not particularly limited as to whether or not it is excluded from the processing target.

なお、上記は、異なる演算精度を有する2つの演算回路を利用する場合の例であるが、例えば、異なる演算精度を有する2以上の演算回路を利用する場合も基本的に同様である。すなわち、ある一部のユニットの推論処理を行う演算回路の演算精度に対して、より高い演算精度を有する演算回路にてある一部のユニットのパラメタ更新処理が行われる構成であれば、他の一部のユニットの推論処理およびパラメタ更新処理が具体的にどの演算回路で行われるかまたは処理自体が行われないかは特に限定されない。 The above is an example of using two arithmetic circuits having different arithmetic accuracy, but it is basically the same when using two or more arithmetic circuits having different arithmetic accuracy, for example. That is, if the configuration is such that the parameter update processing of some units is performed by the arithmetic circuit having higher arithmetic accuracy with respect to the arithmetic accuracy of the arithmetic circuit that performs the inference processing of a certain unit, the other It is not particularly limited in which arithmetic circuit the inference processing and parameter update processing of some units are specifically performed or the processing itself is not performed.

図2は、1つのユニットに着目したときの当該ユニットの入出力および他ユニットとの結合の例を示す説明図である。図2(a)に1つのユニットの入出力の例、(b)に2層に並べられたユニット間の結合の例を示す。図2(a)に示すように、1つのユニットに対して4つの入力(x〜x)と1つの出力(z)があった場合に、当該ユニットの動作は例えば、式(1A)のように表される。ここで、f()は活性化関数を表している。FIG. 2 is an explanatory diagram showing an example of input / output of the unit and connection with another unit when focusing on one unit. FIG. 2A shows an example of input / output of one unit, and FIG. 2B shows an example of coupling between units arranged in two layers. As shown in FIG. 2A, when there are four inputs (x 1 to x 4 ) and one output (z) for one unit, the operation of the unit is, for example, the equation (1A). It is expressed as. Here, f () represents an activation function.

z=f(u) ・・・(1A)
ただし、u=a+w+w+w+w ・・・(1B)
z = f (u) ... (1A)
However, u = a + w 1 x 1 + w 2 x 2 + w 3 x 3 + w 4 x 4 ... (1B)

式(1B)において、aは切片、w〜wは各入力(x〜x)に対応した重み等のパラメタを表す。In the formula (1B), a represents an intercept, and w 1 to w 4 represent parameters such as weights corresponding to each input (x 1 to x 4).

一方、図2(b)に示すように、2層に並べられた層間で各ユニットが結合されている場合、後段の層に着目すると、当該層内の各ユニットへの入力(それぞれx〜x)に対する当該各ユニットの出力(z〜z)は、例えば、次のように表される。なお、iは同一層内のユニットの識別子(本例ではi=1〜3)である。On the other hand, as shown in FIG. 2B, when each unit is connected between the layers arranged in two layers, when focusing on the subsequent layer, the input to each unit in the layer (each x 1 to 1 to 1). x 4) output of the respective unit with respect to (z 1 ~z 4), for example, be expressed as follows. Note that i is an identifier of a unit in the same layer (i = 1 to 3 in this example).

=f(u) ・・・(2A)
ただし、u=a+wi,1+wi,2+wi,3+wi,4 ・・・(2B)
z i = f (u i) ··· (2A)
However, u i = a + w i , 1 x 1 + w i, 2 x 2 + w i, 3 x 3 + w i, 4 x 4 ··· (2B)

以下では、式(2B)を単純化して、z=Σwi,k*xと記す場合がある。なお、切片aは省略した。なお、切片aを値1の定数項の係数(パラメタの1つ)とみなすことも可能である。ここで、kは当該層における各ユニットへの入力、より具体的にはその入力を行う他のユニットの識別子を表す。このとき、当該層における各ユニットへの入力が前段の層の各ユニットの出力のみである場合には、上述の簡略式を、u (L)=Σwi,k (L)*z (L−1)と記すことも可能である。なお、Lは層の識別子を表す。これらの式において、wi,kが、当該層(第L層)における各ユニットiのパラメタ、より具体的には、各ユニットiと他のユニットkとの結合(ユニット間結合)の重みに相当する。以下では、ユニットを特に区別せず、ユニットの出力値を決める関数(活性化関数)を簡略化して、z=Σw*xと記す場合がある。Hereinafter, in some cases to simplify the formula (2B), referred z i =? W i, and k * x k. The intercept a was omitted. It is also possible to regard the intercept a as a coefficient (one of the parameters) of the constant term having a value of 1. Here, k represents an input to each unit in the layer, and more specifically, an identifier of another unit that performs the input. At this time, if the input to each unit in the layer is only the output of each unit of the preceding layer, the simplified equation above, u i (L) = Σw i, k (L) * z k ( It is also possible to write L-1). Note that L represents a layer identifier. In these equations, wi and k are the parameters of each unit i in the layer (L layer), more specifically, the weight of the connection between each unit i and another unit k (inter-unit connection). Equivalent to. In the following, the unit is not particularly distinguished, and the function (activation function) that determines the output value of the unit may be simplified and described as z = Σw * x.

上記の例において、あるユニットについて入力xから出力zを求める計算が、当該ユニットにおける推論処理に相当する。このとき、パラメタwは固定される。一方、あるユニットについてパラメタwを求める計算が当該ユニットにおけるパラメタ更新処理に相当する。 In the above example, the calculation of obtaining the output z from the input x for a certain unit corresponds to the inference processing in the unit. At this time, the parameter w is fixed. On the other hand, the calculation for obtaining the parameter w for a certain unit corresponds to the parameter update process in the unit.

実施形態1.
図3は、第1の実施形態の学習装置の構成例を示すブロック図である。図3に示す学習装置100は、学習前モデル記憶部101と、学習用データ記憶部102と、学習処理部106と、学習後モデル記憶部107とを備える。
Embodiment 1.
FIG. 3 is a block diagram showing a configuration example of the learning device of the first embodiment. The learning device 100 shown in FIG. 3 includes a pre-learning model storage unit 101, a learning data storage unit 102, a learning processing unit 106, and a post-learning model storage unit 107.

学習前モデル記憶部101は、学習前のモデルの情報を記憶する。学習前のモデルの情報には、パラメタの初期値が含まれていてもよい。 The pre-learning model storage unit 101 stores the information of the pre-learning model. The information of the model before training may include initial values of parameters.

学習用データ記憶部102は、モデルの学習に用いるデータである学習用データを記憶する。なお、学習用データの形式は特に問わない。 The learning data storage unit 102 stores learning data, which is data used for learning the model. The format of the learning data is not particularly limited.

学習処理部106は、学習用データ記憶部102に記憶された学習用データを用いて、学習前モデル記憶部101に記憶されているモデルの学習を行う。 The learning processing unit 106 uses the learning data stored in the learning data storage unit 102 to learn the model stored in the pre-learning model storage unit 101.

本実施形態の学習処理部106は、少なくとも高効率推論処理部103aと高精度パラメタ更新処理部104bと制御部105とを含む。なお、学習処理部106は、図3に示すように、さらに高精度推論処理部103bと高効率パラメタ更新処理部104aを含んでいてもよい。 The learning processing unit 106 of the present embodiment includes at least a high-efficiency inference processing unit 103a, a high-precision parameter update processing unit 104b, and a control unit 105. As shown in FIG. 3, the learning processing unit 106 may further include a high-precision inference processing unit 103b and a high-efficiency parameter update processing unit 104a.

高効率推論処理部103aは、指定された層またはユニットを対象とする推論処理を、第1の演算精度で行う。 The high-efficiency inference processing unit 103a performs inference processing targeting the designated layer or unit with the first calculation accuracy.

高精度パラメタ更新処理部104bは、指定された層、ユニットまたはパラメタを対象とするパラメタ更新処理を、第1の演算精度よりも高い演算精度の第2の演算精度で行う。 The high-precision parameter update processing unit 104b performs parameter update processing for the designated layer, unit, or parameter with a second calculation accuracy higher than the first calculation accuracy.

制御部105は、学習処理を実施する各処理部(本例では、高効率推論処理部103a、高精度推論処理部103b、高効率パラメタ更新処理部104aおよび高精度パラメタ更新処理部104b)を制御して、必要な学習処理を実施させる。制御部105は、より具体的には、学習前のモデルおよび学習用データの読み込み、学習処理を実施する各処理部へ演算の指示を行うことによる学習処理にかかる演算精度の切替制御を行う。演算の指示には、演算対象とするユニットの指定や演算に必要なパラメータの入力が含まれる。 The control unit 105 controls each processing unit that executes learning processing (in this example, the high-efficiency inference processing unit 103a, the high-precision inference processing unit 103b, the high-efficiency parameter update processing unit 104a, and the high-precision parameter update processing unit 104b). Then, the necessary learning process is performed. More specifically, the control unit 105 controls the switching of the calculation accuracy related to the learning process by reading the model before learning and the learning data and instructing each processing unit that executes the learning process to perform the calculation. The operation instruction includes the specification of the unit to be calculated and the input of the parameters required for the calculation.

学習後モデル記憶部107は、学習後のモデルの情報を記憶する。学習後のモデルの情報には、各ユニットの更新後のパラメタの値が含まれていてもよい。 The post-learning model storage unit 107 stores the information of the post-learning model. The trained model information may include updated parameter values for each unit.

また、図4は、学習処理部106のハードウエア構成の例を示す構成図である。図4に示すように、学習処理部106は、低精度演算回路11と、高精度演算回路12と、メモリ13と、制御装置14とがそれぞれバス15を介して接続された演算処理装置等により実現されてもよい。なお、高精度演算回路12は、低精度演算回路11よりも高い演算精度で演算が可能な回路であればよい。 Further, FIG. 4 is a configuration diagram showing an example of the hardware configuration of the learning processing unit 106. As shown in FIG. 4, the learning processing unit 106 is provided by an arithmetic processing unit or the like in which a low-precision arithmetic circuit 11, a high-precision arithmetic circuit 12, a memory 13, and a control device 14 are connected via a bus 15, respectively. It may be realized. The high-precision calculation circuit 12 may be a circuit capable of performing calculations with higher calculation accuracy than the low-precision calculation circuit 11.

その場合において、高効率推論処理部103aおよび高効率パラメタ更新処理部104aは、例えば、低精度演算回路11により実現されてもよい。また、高精度推論処理部103bおよび高精度パラメタ更新処理部104bは、例えば、高精度演算回路12により実現されてもよい。また、制御部105は、例えば、制御装置14により実現されてもよい。 In that case, the high-efficiency inference processing unit 103a and the high-efficiency parameter update processing unit 104a may be realized by, for example, the low-precision arithmetic circuit 11. Further, the high-precision inference processing unit 103b and the high-precision parameter update processing unit 104b may be realized by, for example, the high-precision arithmetic circuit 12. Further, the control unit 105 may be realized by, for example, the control device 14.

本例において、低精度演算回路11と高精度演算回路12はそれぞれバス15を介して接続されており、バス15を介してお互いの演算結果を通知するなどのデータのやり取りを行うことができる。なお、バス15にはさらにメモリ13が接続されていてもよく、その場合、低精度演算回路11と高精度演算回路12がそれぞれメモリ13を介してデータのやりとりを行うことも可能である。その場合、メモリ13は通信路の一部として扱われる。なお、メモリ13は、On-chip memoryとして、低精度演算回路11および高精度演算回路12と同一のチップ上に実装されてもよい。すなわち、低精度演算回路11、高精度演算回路12およびメモリ13が、チップ内で内部接続されていてもよい。また、メモリ13は、Off-chip memoryとして、低精度演算回路11や高精度演算回路12と同一のチップ上に実装されなくてもよい。すなわち、外部メモリインタフェースを介して外部接続されていてもよい。 In this example, the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 are each connected via the bus 15, and data can be exchanged such as notifying each other's arithmetic results via the bus 15. A memory 13 may be further connected to the bus 15, and in that case, the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 can exchange data via the memory 13, respectively. In that case, the memory 13 is treated as a part of the communication path. The memory 13 may be mounted as an on-chip memory on the same chip as the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12. That is, the low-precision arithmetic circuit 11, the high-precision arithmetic circuit 12, and the memory 13 may be internally connected in the chip. Further, the memory 13 does not have to be mounted on the same chip as the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 as an off-chip memory. That is, it may be externally connected via an external memory interface.

本実施形態では、学習処理(特に、推論処理およびパラメタ更新処理)を実施する処理部が実際に演算に用いる数字データの値域の広さ・細かさの尺度(より具体的には、その処理部を実現する演算回路におけるビット幅および小数点の取り扱い等で定まる数字データの値域の広さおよび細かさの尺度)を、「精度」または「演算精度」と呼ぶ。低精度演算回路11における演算精度である低演算精度と高精度演算回路12における演算精度である高演算精度の組み合わせの例としては、例えば、図5に示すような組み合わせが挙げられる。図5は、低精度演算回路11における演算精度である低演算精度と高精度演算回路12における演算精度である高演算精度の組み合わせの例を示す説明図である。 In the present embodiment, the scale of the range and fineness of the range of the numerical data actually used by the processing unit that executes the learning processing (particularly, the inference processing and the parameter update processing) (more specifically, the processing unit). The scale of the range and fineness of the range of numerical data determined by the handling of the bit width and the decimal point in the arithmetic circuit that realizes the above is called "accuracy" or "arithmetic accuracy". An example of a combination of low calculation accuracy, which is the calculation accuracy in the low-precision calculation circuit 11, and high calculation accuracy, which is the calculation accuracy in the high-precision calculation circuit 12, is a combination as shown in FIG. FIG. 5 is an explanatory diagram showing an example of a combination of low calculation accuracy, which is the calculation accuracy in the low-precision calculation circuit 11, and high calculation accuracy, which is the calculation accuracy in the high-precision calculation circuit 12.

なお、低精度演算回路11における演算精度と高精度演算回路12における演算精度の組み合わせは、図5に示すものに限定されない。例えば、低精度演算回路11における演算精度(低演算精度)を、固定少数点の{1,2,8,16}ビットのいずれかまたは整数の{1,2,8,16}ビットのいずれかとし、高精度演算回路12における演算精度(高演算精度)を、固定小数点の{2,8,16,32}ビット、浮動小数点の{9,16,32}ビットのいずれかまたはpower of 2の浮動小数点の{8,16,24,32}ビットのいずれかとしてもよい。ただし、高演算精度は、低演算精度に比べて、高精度(例えば、数字データの値域がより広い、数値データの値域がより細かいなど、表現可能な有効桁数がより大きい)であるものとする。 The combination of the calculation accuracy in the low-precision calculation circuit 11 and the calculation accuracy in the high-precision calculation circuit 12 is not limited to that shown in FIG. For example, the calculation accuracy (low calculation accuracy) in the low-precision calculation circuit 11 is set to either one of the {1,2,8,16} bits of a fixed minority point or the {1,2,8,16} bit of an integer. Then, the calculation accuracy (high calculation accuracy) in the high-precision calculation circuit 12 is set to either the fixed-point {2,8,16,32} bits, the floating-point {9,16,32} bits, or the power of 2. It may be any of the floating point {8,16,24,32} bits. However, high calculation accuracy means higher accuracy (for example, the range of numerical data is wider, the range of numerical data is finer, and the number of effective digits that can be expressed is larger) than the low calculation accuracy. To do.

また、図6は、学習装置100にかかるコンピュータの構成例を示す概略ブロック図である。コンピュータ1000は、プロセッサ1008と、主記憶装置1002と、補助記憶装置1003と、インタフェース1004と、ディスプレイ装置1005と、入力デバイス1006とを備える。また、プロセッサ1008は、CPU1001や、GPU1007などの各種演算・処理装置を含んでいてもよい。 Further, FIG. 6 is a schematic block diagram showing a configuration example of a computer for the learning device 100. The computer 1000 includes a processor 1008, a main storage device 1002, an auxiliary storage device 1003, an interface 1004, a display device 1005, and an input device 1006. Further, the processor 1008 may include various arithmetic / processing devices such as a CPU 1001 and a GPU 1007.

学習装置100は、例えば、図6に示すようなコンピュータ1000に実装されてもよい。その場合、学習装置100(特に、制御部105)の動作は、プログラムの形式で補助記憶装置1003に記憶されていてもよい。CPU1001は、プログラムを補助記憶装置1003から読み出して主記憶装置1002に展開し、そのプログラムに従って学習装置100における所定の処理を実施する。なお、CPU1001は、プログラムに従って動作する情報処理装置の一例であり、コンピュータ1000は、CPU(Central Processing Unit)以外にも、例えば、MPU(Micro Processing Unit)やMCU(Memory Control Unit)やGPU(Graphics Processing Unit)を備えていてもよい。 The learning device 100 may be mounted on the computer 1000 as shown in FIG. 6, for example. In that case, the operation of the learning device 100 (particularly, the control unit 105) may be stored in the auxiliary storage device 1003 in the form of a program. The CPU 1001 reads a program from the auxiliary storage device 1003, deploys it to the main storage device 1002, and performs a predetermined process in the learning device 100 according to the program. The CPU 1001 is an example of an information processing device that operates according to a program, and the computer 1000 includes, for example, an MPU (Micro Processing Unit), an MCU (Memory Control Unit), and a GPU (Graphics) in addition to the CPU (Central Processing Unit). Processing Unit) may be provided.

図6では、コンピュータ1000が、CPU1001に加えて、上記の低精度演算回路11および高精度演算回路12を実装するGPU1007をさらに備える例が示されているが、低精度演算回路11および高精度演算回路12が他のプロセッサや演算装置(後述するMAC(multiplier-accumulator)や乗算器ツリーやALU(Arthmetic Logic Unit)アレイ等)により実装される場合は本例の限りではなく、当該他のプロセッサや演算装置を備えていればよい。また、低精度演算回路11および高精度演算回路12は異なるチップに実装されてもよく、具体的なチップ構成は特に限定されない。 FIG. 6 shows an example in which the computer 1000 further includes a GPU 1007 that mounts the above-mentioned low-precision arithmetic circuit 11 and high-precision arithmetic circuit 12 in addition to the CPU 1001, but the low-precision arithmetic circuit 11 and high-precision arithmetic When the circuit 12 is implemented by another processor or arithmetic unit (MAC (multiplier-accumulator), multiplier tree, ALU (Arthmetic Logic Unit) array, etc. described later), it is not limited to this example, and the other processor or the other processor or It suffices to have an arithmetic unit. Further, the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 may be mounted on different chips, and the specific chip configuration is not particularly limited.

補助記憶装置1003は、一時的でない有形の媒体の一例である。一時的でない有形の媒体の他の例として、インタフェース1004を介して接続される磁気ディスク、光磁気ディスク、CD−ROM、DVD−ROM、半導体メモリ等が挙げられる。また、このプログラムが通信回線によってコンピュータ1000に配信される場合、配信を受けたコンピュータは1000がそのプログラムを主記憶装置1002に展開し、学習装置100における所定の処理を実行してもよい。 Auxiliary storage 1003 is an example of a non-temporary tangible medium. Other examples of non-temporary tangible media include magnetic disks, magneto-optical disks, CD-ROMs, DVD-ROMs, semiconductor memories, etc. connected via interface 1004. Further, when this program is distributed to the computer 1000 by a communication line, the distributed computer may deploy the program to the main storage device 1002 and execute a predetermined process in the learning device 100.

また、プログラムは、学習装置100における所定の処理の一部を実現するためのものであってもよい。さらに、プログラムは、補助記憶装置1003に既に記憶されている他のプログラムとの組み合わせで学習装置100における所定の処理を実現する差分プログラムであってもよい。 Further, the program may be for realizing a part of a predetermined process in the learning device 100. Further, the program may be a difference program that realizes a predetermined process in the learning device 100 in combination with another program already stored in the auxiliary storage device 1003.

インタフェース1004は、他の装置との間で情報の送受信を行う。また、ディスプレイ装置1005は、ユーザに情報を提示する。また、入力デバイス1006は、ユーザからの情報の入力を受け付ける。 Interface 1004 sends and receives information to and from other devices. In addition, the display device 1005 presents information to the user. Further, the input device 1006 accepts the input of information from the user.

また、学習装置100における処理内容によっては、コンピュータ1000の一部の要素は省略可能である。例えば、コンピュータ1000がユーザに情報を提示しないのであれば、ディスプレイ装置1005は省略可能である。例えば、コンピュータ1000がユーザから情報入力を受け付けないのであれば、入力デバイス1006は省略可能である。 Further, depending on the processing content of the learning device 100, some elements of the computer 1000 may be omitted. For example, if the computer 1000 does not present information to the user, the display device 1005 can be omitted. For example, if the computer 1000 does not accept information input from the user, the input device 1006 can be omitted.

また、上記の各構成要素の一部または全部は、汎用または専用の回路(Circuitry)、プロセッサ等やこれらの組み合わせによって実施される。これらは単一のチップによって構成されてもよいし、バスを介して接続される複数のチップによって構成されてもよい。また、上記の各構成要素の一部又は全部は、上述した回路等とプログラムとの組み合わせによって実現されてもよい。 In addition, some or all of the above components are implemented by a general-purpose or dedicated circuit (Circuitry), a processor, or a combination thereof. These may be composed of a single chip or may be composed of a plurality of chips connected via a bus. Further, a part or all of the above-mentioned components may be realized by a combination of the above-mentioned circuit or the like and a program.

上記の各構成要素の一部又は全部が複数の情報処理装置や回路等により実現される場合には、複数の情報処理装置や回路等は、集中配置されてもよいし、分散配置されてもよい。例えば、情報処理装置や回路等は、クライアントアンドサーバシステム、クラウドコンピューティングシステム等、各々が通信ネットワークを介して接続される形態として実現されてもよい。 When a part or all of each of the above components is realized by a plurality of information processing devices and circuits, the plurality of information processing devices and circuits may be centrally arranged or distributed. Good. For example, the information processing device, the circuit, and the like may be realized as a form in which each is connected via a communication network, such as a client-and-server system and a cloud computing system.

[回路構成]
次に、少なくとも高効率推論処理部103aの実装例とされる推論回路の構成をいくつか例示する。高効率推論処理部103aは、例えば、指定された層の各ユニットまたは指定されたユニットについて、当該ユニットへの入力を受け付けると、当該ユニットの出力を計算する推論処理を所定の低演算精度で行い、計算結果を出力してもよい。そのとき、高効率推論処理部103aは、ユニットの出力を計算する際に用いる入力の値および他の変数(重みや切片等のパラメタ)の値を入力として受け付けて、上記の処理を行ってもよい。以下、推論処理で行われる演算を推論演算という場合がある。
[Circuit configuration]
Next, at least some configurations of an inference circuit, which is an implementation example of the high-efficiency inference processing unit 103a, will be illustrated. For example, when the high-efficiency inference processing unit 103a receives an input to the unit for each unit of the specified layer or the specified unit, the high-efficiency inference processing unit 103a performs inference processing for calculating the output of the unit with a predetermined low calculation accuracy. , The calculation result may be output. At that time, the high-efficiency inference processing unit 103a accepts the input value used when calculating the output of the unit and the value of other variables (parameters such as weight and intercept) as input, and performs the above processing. Good. Hereinafter, the operation performed in the inference process may be referred to as an inference operation.

以下では、推論演算を行うための回路を「推論回路」と呼び、特に、高精度パラメタ更新処理部104bが行うパラメタ更新演算の演算精度よりも低い演算精度で推論演算を行うための回路を「高効率推論回路」と呼ぶ。このようにして、推論回路の演算精度をできるだけ低く、少なくとも高精度パラメタ更新処理部104bが行うパラメタ更新演算の演算精度よりも低くする(例えば、ビット幅を32ビットから16ビットにする、浮動小数点演算を固定少数点演算にする等)ことで、消費電力を低減する。なお、高効率推論回路と区別するために、高精度パラメタ更新処理部104bが行うパラメタ更新演算の演算精度と同じ演算精度で推論演算を行うための回路を「高精度推論回路」と呼ぶ場合がある。上述した高精度推論処理部(図示せず)は、そのような高精度推論回路により実現されてもよい。 In the following, the circuit for performing the inference operation is referred to as an "inference circuit", and in particular, the circuit for performing the inference operation with an operation accuracy lower than the operation accuracy of the parameter update operation performed by the high-precision parameter update processing unit 104b is referred to as "inference circuit". It is called a "high-efficiency inference circuit". In this way, the calculation accuracy of the inference circuit is made as low as possible, at least lower than the calculation accuracy of the parameter update operation performed by the high-precision parameter update processing unit 104b (for example, a floating point number in which the bit width is changed from 32 bits to 16 bits). Power consumption is reduced by making the calculation a fixed minority point calculation, etc.). In order to distinguish it from the high-efficiency inference circuit, a circuit for performing an inference operation with the same calculation accuracy as the calculation accuracy of the parameter update operation performed by the high-precision parameter update processing unit 104b may be called a "high-precision inference circuit". is there. The high-precision inference processing unit (not shown) described above may be realized by such a high-precision inference circuit.

以下に示す推論回路の構成は、推論演算が高精度で行われるか低精度で行われる回路かを問わず実現可能である。すなわち、高効率推論処理部103aと高精度推論処理部103bの違いが、当該処理部の動作を実装した演算回路において演算に用いる各変数、加算器、乗算器の精度のみであってもよい。 The configuration of the inference circuit shown below can be realized regardless of whether the inference operation is performed with high accuracy or low accuracy. That is, the difference between the high-efficiency inference processing unit 103a and the high-precision inference processing unit 103b may be only the accuracy of each variable, adder, and multiplier used for calculation in the arithmetic circuit that implements the operation of the processing unit.

推論回路の最も単純な例は、乗算器と加算器を組み合わせた乗加算器(MAC)221を1つ備えた構成である(図7(a)の演算回路22a参照)。なお、符号21はバスを表している。 The simplest example of an inference circuit is a configuration including one multiplier / adder (MAC) 221 that combines a multiplier and an adder (see the arithmetic circuit 22a in FIG. 7A). Reference numeral 21 represents a bus.

MAC221は、乗算器と、加算器と、3つの入力を保持する記憶素子と、1つの出力を保持する記憶素子とを含んでいてもよい(図7(b)参照)。図7(b)に示すMAC221は、3つの変数a,w,xを受け付けると、1つの出力変数z=a+w*xを計算する演算回路の例である。本例において、zがユニットの出力、a、wがパラメタ(推論処理では固定)、xがユニットの入力に相当する。このような構成において、当該回路の演算精度は、当該回路が含む乗算器や加算器のビット幅および小数点の取り扱い(浮動小数点か固定小数点か等)により決定される。例えば、高効率推論処理部103aが演算回路22aにより実現される場合、当該回路が含むMAC221における各変数(a,w,x,z)、加算器および乗算器による演算が低演算精度(第1の演算精度)に対応していればよい。このとき、当該回路における各変数、加算および乗算のすべてが同じ精度である必要はない(以下、同様)。例えば、各変数、加算および乗算のいずれかで用いられる精度が、高精度パラメタ更新処理部104bを実現する演算回路の各変数、加算および乗算のいずれかで用いられる精度よりも低ければよい。 The MAC221 may include a multiplier, an adder, a storage element that holds three inputs, and a storage element that holds one output (see FIG. 7B). MAC221 shown in FIG. 7B is an example of an arithmetic circuit that calculates one output variable z = a + w * x when three variables a, w, and x are accepted. In this example, z corresponds to the output of the unit, a and w correspond to the parameters (fixed in inference processing), and x corresponds to the input of the unit. In such a configuration, the calculation accuracy of the circuit is determined by the bit width of the multiplier or adder included in the circuit and the handling of the decimal point (floating point or fixed point, etc.). For example, when the high-efficiency inference processing unit 103a is realized by the arithmetic circuit 22a, the arithmetic by each variable (a, w, x, z), the adder and the multiplier in the MAC 221 included in the circuit has low arithmetic accuracy (first). It suffices if it corresponds to the calculation accuracy of. At this time, it is not necessary that all the variables, addition and multiplication in the circuit have the same accuracy (hereinafter, the same applies). For example, the precision used in each variable, addition and multiplication may be lower than the precision used in any of the variables, addition and multiplication in the arithmetic circuit that realizes the high-precision parameter update processing unit 104b.

図8〜10は、推論演算用の演算回路(推論回路)の他の例を示す概略構成図である。推論回路は、例えば、図8に示す演算回路22bのように、複数のMAC221を並列に接続した構成(いわゆるGPUの構成)であってもよい。このような構成においても、当該回路の演算精度は、当該回路が含む乗算器や加算器のビット幅および小数点の取り扱い(浮動小数点か固定小数点か等)により決定される。 8 to 10 are schematic configuration diagrams showing another example of an arithmetic circuit (inference circuit) for inference calculation. The inference circuit may have a configuration in which a plurality of MAC 221s are connected in parallel (so-called GPU configuration), for example, as in the arithmetic circuit 22b shown in FIG. Even in such a configuration, the calculation accuracy of the circuit is determined by the bit width of the multiplier or adder included in the circuit and the handling of the decimal point (floating point or fixed point, etc.).

また、推論回路は、例えば図9に示す演算回路22cのように、メモリ層222を介して複数の乗加算ツリー223が並列に接続された構成であってもよい。図9に示す乗加算ツリー223は、4つの乗算器と2つの加算器と1つの加算器がツリー状に接続された構成の回路である。なお、図9に示す演算回路22cの一例は、非特許文献3にも開示されている。このような構成においても、当該回路の演算精度は、当該回路が含む乗算器や加算器のビット幅および小数点の取り扱い(浮動小数点か固定小数点か等)により決定される。 Further, the inference circuit may have a configuration in which a plurality of multiplication / addition trees 223 are connected in parallel via the memory layer 222, for example, as in the arithmetic circuit 22c shown in FIG. The multiplication / addition tree 223 shown in FIG. 9 is a circuit having a configuration in which four multipliers, two adders, and one adder are connected in a tree shape. An example of the arithmetic circuit 22c shown in FIG. 9 is also disclosed in Non-Patent Document 3. Even in such a configuration, the calculation accuracy of the circuit is determined by the bit width of the multiplier or adder included in the circuit and the handling of the decimal point (floating point or fixed point, etc.).

また、推論回路は、例えば図10に示す演算回路22dのように、メモリ層222を介して複数のALU224がアレイ状に接続された構成(シストリックアレイ構成)であってもよい。なお、図10に示す演算回路22dの一例は、非特許文献1にも開示されている。このような構成においても、当該回路の演算精度は、当該回路が含む乗算器や加算器のビット幅および小数点の取り扱い(浮動小数点か固定小数点か等)により決定される。 Further, the inference circuit may have a configuration in which a plurality of ALU224s are connected in an array via a memory layer 222 (systolic array configuration), for example, as in the arithmetic circuit 22d shown in FIG. An example of the arithmetic circuit 22d shown in FIG. 10 is also disclosed in Non-Patent Document 1. Even in such a configuration, the calculation accuracy of the circuit is determined by the bit width of the multiplier or adder included in the circuit and the handling of the decimal point (floating point or fixed point, etc.).

なお、例えば、高効率推論処理部103aが図8〜図10に示した演算回路22b、演算回路22cまたは演算回路22dにより実現される場合、当該回路において演算に用いられる各変数、加算器または乗算器による演算が低演算精度(第1の演算精度)に対応していればよい。 For example, when the high-efficiency inference processing unit 103a is realized by the arithmetic circuit 22b, the arithmetic circuit 22c, or the arithmetic circuit 22d shown in FIGS. 8 to 10, each variable, adder, or multiplier used for the arithmetic in the circuit. It suffices that the calculation by the device corresponds to low calculation accuracy (first calculation accuracy).

一方、例えば、高精度推論処理部103bが演算回路22a,演算回路22b、演算回路22cまたは演算回路22dにより実現される場合、当該回路において演算に用いられる各変数、加算器または乗算器による演算が高演算精度(第2の演算精度)に対応していればよい。 On the other hand, for example, when the high-precision inference processing unit 103b is realized by the arithmetic circuit 22a, the arithmetic circuit 22b, the arithmetic circuit 22c or the arithmetic circuit 22d, the arithmetic by each variable, adder or multiplier used in the arithmetic in the circuit is performed. It suffices if it corresponds to high calculation accuracy (second calculation accuracy).

次に、少なくとも高精度パラメタ更新処理部104bの実装例とされるパラメタ更新用回路の構成をいくつか例示する。高精度パラメタ更新処理部104bは、例えば、指定された層の各ユニットにおける各パラメタ、指定されたユニットにおける各パラメタまたは指定されたパラメタについて、当該パラメタを調整パラメータとして含む誤差関数などの目的関数の最適化問題を解いて該調整パラメータを更新するパラメタ更新処理を所定の高演算精度で行い、更新後の値を出力してもよい。そのとき、高精度パラメタ更新処理部104bは、最適化問題を解く際に用いる変数の値(更新前のパラメタの値を含みうる)をパラメータとして受け付けて、上記の処理を行ってもよい。以下、パラメタ更新処理で行われる演算をパラメタ更新演算という場合がある。 Next, at least some configurations of the parameter update circuit, which is an implementation example of the high-precision parameter update processing unit 104b, will be illustrated. The high-precision parameter update processing unit 104b is, for example, an objective function such as an error function that includes each parameter in each unit of the specified layer, each parameter in the specified unit, or the specified parameter as an adjustment parameter. The parameter update process for solving the optimization problem and updating the adjustment parameter may be performed with a predetermined high calculation accuracy, and the updated value may be output. At that time, the high-precision parameter update processing unit 104b may accept the value of the variable used when solving the optimization problem (which may include the value of the parameter before update) as a parameter and perform the above processing. Hereinafter, the operation performed in the parameter update process may be referred to as a parameter update operation.

以下では、パラメタ更新演算を行うための回路を「パラメタ更新回路」と呼び、特に、高効率推論処理部103aが行う推論演算の演算精度よりも高い演算精度で思い学習演算を行うための回路を「高精度パラメタ更新回路」と呼ぶ。なお、高精度パラメタ更新回路と区別するために、高効率推論処理部103aが行う推論演算の演算精度と同じ演算精度でパラメタ更新演算を行うための回路を「高効率パラメタ更新回路」と呼ぶ場合がある。上述した高効率パラメタ更新処理部(図示せず)は、そのような高効率パラメタ更新回路により実現されてもよい。 In the following, the circuit for performing the parameter update calculation is referred to as a "parameter update circuit", and in particular, the circuit for performing the thought learning calculation with a calculation accuracy higher than the calculation accuracy of the inference calculation performed by the high-efficiency inference processing unit 103a. It is called a "high-precision parameter update circuit". In order to distinguish it from the high-precision parameter update circuit, a circuit for performing a parameter update operation with the same calculation accuracy as the inference calculation performed by the high-efficiency inference processing unit 103a is called a "high-efficiency parameter update circuit". There is. The high-efficiency parameter update processing unit (not shown) described above may be realized by such a high-efficiency parameter update circuit.

以下に示すパラメタ更新回路の構成は、パラメタ更新演算が高精度で行われるか低精度で行われる回路かを問わず実現可能である。すなわち、高効率パラメタ更新処理部104aと高精度パラメタ更新処理部104bの違いが、当該処理部の動作を実装した演算回路において演算に用いる各変数、加算器または乗算器の精度のみであってもよい。 The configuration of the parameter update circuit shown below can be realized regardless of whether the parameter update operation is performed with high accuracy or low accuracy. That is, even if the difference between the high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b is only the accuracy of each variable, adder or multiplier used for calculation in the arithmetic circuit that implements the operation of the processing unit. Good.

パラメタ更新回路の最も単純な例は、推論回路と同様、乗算器と加算器を組み合わせた乗加算器(MAC)221を1つ備えた構成である(図7(a)の演算回路22a,図7(b)のMAC221等参照)。また、パラメタ更新回路は、例えば、図8〜10に示す演算回路22b、演算回路22c、演算回路22dによっても実現できる。すなわち、図7〜図10に示す演算回路は、パラメタ更新演算用の演算回路の例でもある。 Similar to the inference circuit, the simplest example of the parameter update circuit is a configuration including one multiplier / adder (MAC) 221 that combines a multiplier and an adder (arithmetic circuit 22a in FIG. 7A, FIG. 7 (b), such as MAC221). Further, the parameter update circuit can also be realized by, for example, the arithmetic circuit 22b, the arithmetic circuit 22c, and the arithmetic circuit 22d shown in FIGS. 8 to 10. That is, the arithmetic circuits shown in FIGS. 7 to 10 are also examples of arithmetic circuits for parameter update arithmetic.

例えば、高精度パラメタ更新処理部104bが演算回路22a,演算回路22b、演算回路22cまたは演算回路22dにより実現される場合、当該回路において演算に用いられる各変数、加算器および乗算器による演算が高演算精度(第2の演算精度)に対応していればよい。このとき、各変数、加算および乗算のすべてが同じ精度である必要はなく、当該回路においてパラメタ更新演算に用いられる各変数、加算および乗算のいずれかの精度が、高効率推論処理部103aを実現する演算回路において推論演算に用いられる各変数、加算および乗算のいずれかの精度よりも高ければよい。 For example, when the high-precision parameter update processing unit 104b is realized by the calculation circuit 22a, the calculation circuit 22b, the calculation circuit 22c, or the calculation circuit 22d, the calculation by each variable, adder, and multiplier used in the calculation in the circuit is high. It suffices if it corresponds to the calculation accuracy (second calculation accuracy). At this time, it is not necessary that all the variables, addition and multiplication have the same accuracy, and the accuracy of each variable, addition and multiplication used for the parameter update operation in the circuit realizes the high-efficiency inference processing unit 103a. It suffices if it is higher than the accuracy of each variable, addition or multiplication used in the inference operation in the arithmetic circuit to be used.

一方、例えば、高効率パラメタ更新処理部104aが演算回路22a,演算回路22b、演算回路22cまたは演算回路22dにより実現される場合、当該回路において演算に用いられる各変数、加算器および乗算器による演算が低演算精度(第1の演算精度)に対応していればよい。 On the other hand, for example, when the high-efficiency parameter update processing unit 104a is realized by the arithmetic circuit 22a, the arithmetic circuit 22b, the arithmetic circuit 22c or the arithmetic circuit 22d, the arithmetic by each variable, the adder and the multiplier used in the arithmetic in the circuit is performed. Should correspond to low calculation accuracy (first calculation accuracy).

[動作]
次に、本実施形態の学習装置100の動作を説明する。図11は、本実施形態の学習装置100の動作の例を示すフローチャートである。図11に示す動作は、例えば、制御部105による制御に基づいて実行される。
[motion]
Next, the operation of the learning device 100 of the present embodiment will be described. FIG. 11 is a flowchart showing an example of the operation of the learning device 100 of the present embodiment. The operation shown in FIG. 11 is executed based on, for example, control by the control unit 105.

図11に示す例では、まず、制御部105が、学習前モデル記憶部101から学習前モデルを読み出すとともに、学習用データ記憶部102から学習用データを読み出す(ステップS11)。 In the example shown in FIG. 11, first, the control unit 105 reads the pre-learning model from the pre-learning model storage unit 101 and reads the learning data from the learning data storage unit 102 (step S11).

次いで、制御部105は、必要に応じて高効率推論処理部103aおよび高精度推論処理部103bを制御して、第1層〜第n層までの全ての層に含まれる各ユニットについて順に推論処理を実施する(ステップS12:順伝搬)。このとき、制御部105は、少なくとも一部のユニットの推論処理を高効率推論処理部103aに実施させる。なお、制御部105は、全てのユニットの推論処理を高効率推論処理部103aに実施させてもよいし、一部のユニットの推論処理を高効率推論処理部103aに実施させてもよい。順伝搬で、高効率推論処理部103aに一部のユニットの推論処理を実施させる場合、制御部105は、残りのユニットの推論処理を高精度推論処理部103bに実施させてもよい。 Next, the control unit 105 controls the high-efficiency inference processing unit 103a and the high-precision inference processing unit 103b as necessary to perform inference processing for each unit included in all the layers from the first layer to the nth layer in order. (Step S12: forward propagation). At this time, the control unit 105 causes the high-efficiency inference processing unit 103a to perform the inference processing of at least a part of the units. The control unit 105 may have the high-efficiency inference processing unit 103a execute the inference processing of all the units, or the high-efficiency inference processing unit 103a may execute the inference processing of some units. When the high-efficiency inference processing unit 103a performs the inference processing of some units in the forward propagation, the control unit 105 may cause the high-precision inference processing unit 103b to perform the inference processing of the remaining units.

高効率推論処理部103aおよび高精度推論処理部103bは、制御部105からの指示に応じて、指定された層またはユニットの推論処理を実施する。 The high-efficiency inference processing unit 103a and the high-precision inference processing unit 103b perform inference processing of the designated layer or unit in response to an instruction from the control unit 105.

次いで、制御部105は、必要に応じて高効率パラメタ更新処理部104aおよび高精度パラメタ更新処理部104bを制御して、各層のユニットの出力を計算するためのパラメタのうちの所定のパラメタについて、パラメタ更新処理を実施する(ステップS13:パラメタ更新処理)。このとき、制御部105は、少なくとも一部のパラメタについてパラメタ更新処理を高精度パラメタ更新処理部104bに実施させる。なお、制御部105は、全てのパラメタのパラメタ更新処理を高精度パラメタ更新処理部104bに実施させてもよいし、一部のパラメタのパラメタ更新処理を高精度パラメタ更新処理部104bに実施させてもよい。パラメタ更新処理で、高精度パラメタ更新処理部104bに一部のパラメタのパラメタ更新処理のみを実施させる場合、制御部105は、残りのパラメタの全てのパラメタ更新処理を高効率パラメタ更新処理部104aに実施させてもよいし、残りのパラメタの一部のパラメタ更新処理を高効率パラメタ更新処理部104aに実施させてもよい。なお、後者の場合、一部のパラメタについてはパラメタ更新処理自体が省略される。 Next, the control unit 105 controls the high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b as necessary, and determines the predetermined parameters among the parameters for calculating the output of the unit of each layer. The parameter update process is executed (step S13: parameter update process). At this time, the control unit 105 causes the high-precision parameter update processing unit 104b to perform parameter update processing for at least a part of the parameters. The control unit 105 may cause the high-precision parameter update processing unit 104b to perform parameter update processing for all parameters, or cause the high-precision parameter update processing unit 104b to perform parameter update processing for some parameters. May be good. When the high-precision parameter update processing unit 104b performs only the parameter update processing of some parameters in the parameter update processing, the control unit 105 causes the high-efficiency parameter update processing unit 104a to perform all parameter update processing of the remaining parameters. It may be executed, or the parameter update processing of a part of the remaining parameters may be executed by the high-efficiency parameter update processing unit 104a. In the latter case, the parameter update process itself is omitted for some parameters.

高効率パラメタ更新処理部104aおよび高精度パラメタ更新処理部104bは、制御部105からの指示に応じて、指定されたパラメタのパラメタ更新処理を実施する。 The high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b execute the parameter update processing of the specified parameter in response to the instruction from the control unit 105.

最後に、制御部105は、ステップS13で更新されたパラメタを含む学習済みモデルを学習後モデル記憶部107に記憶する(ステップS14)。 Finally, the control unit 105 stores the trained model including the parameters updated in step S13 in the post-learning model storage unit 107 (step S14).

上記動作の他のバリエーションとして、例えば、複数の学習用データが保持されている場合には、学習用データの数分、ステップS11〜ステップS14の動作を繰り返してもよい。なお、その場合、1つ前の学習用データに対する学習結果としての学習済みモデルが、次の学習用データに対する学習の学習前モデルとして使用される。 As another variation of the above operation, for example, when a plurality of learning data are held, the operations of steps S11 to S14 may be repeated for the number of learning data. In that case, the trained model as the learning result for the previous learning data is used as the pre-learning model for learning for the next learning data.

また、例えば、複数の学習用データが保持されている場合において、学習用データの数分、ステップS12〜ステップS13の動作を繰り返し行うことも可能である。 Further, for example, when a plurality of learning data are held, it is possible to repeat the operations of steps S12 to S13 for the number of learning data.

さらには、学習用データの数に関わらず、同じ学習用データを使って上記のステップS11〜ステップS14の繰り返し動作またはステップS12〜ステップS14の繰り返し動作を、複数回繰り返すことも可能である(epoch処理)。 Further, regardless of the number of training data, the repetitive operation of steps S11 to S14 or the repetitive operation of steps S12 to S14 can be repeated a plurality of times using the same training data (epoch). processing).

また、ステップS12の順伝搬で、例えば、低演算精度で推論処理を行う範囲(低精度推論範囲)を、予め定めておくだけでなく、ユーザから指定できるようにしたり、学習用データ毎やepoch処理の繰り返し毎に変化させることも可能である。 Further, in the forward propagation in step S12, for example, the range in which the inference processing is performed with low calculation accuracy (low-precision inference range) is not only defined in advance, but can also be specified by the user, and for each learning data or epoch. It is also possible to change each time the process is repeated.

また、ステップS13のパラメタ更新処理で、例えば、高演算精度でパラメタ更新処理を行う範囲(高精度パラメタ更新範囲)を全結合層のみに限定してもよい。また、例えば、高精度パラメタ更新範囲、低演算精度でパラメタ更新処理を行う範囲(低精度パラメタ更新範囲)、パラメタ更新処理を行わない範囲を、予め定めておくだけでなく、ユーザから指定できるようにしたり、処理の度(学習用データ毎やepoch処理の繰り返し毎)に変化させることも可能である。 Further, in the parameter update process of step S13, for example, the range in which the parameter update process is performed with high calculation accuracy (high-precision parameter update range) may be limited to only the fully connected layer. Further, for example, the range in which the parameter update process is performed with high accuracy parameter update processing, the range in which the parameter update process is performed with low calculation accuracy (low accuracy parameter update range), and the range in which the parameter update process is not performed are not only predetermined but also can be specified by the user. It is also possible to change it for each processing (for each learning data or every repetition of epoch processing).

また、図12および図13は、本実施形態の学習装置100のより具体的な動作例を示すフローチャートである。なお、図12および図13に示す動作例は、学習装置100を構成するハードウエアに着目して各ステップの動作を例示した例である。なお、ハードウエア構成は図4に示す構成とした。 Further, FIGS. 12 and 13 are flowcharts showing a more specific operation example of the learning device 100 of the present embodiment. The operation examples shown in FIGS. 12 and 13 are examples of exemplifying the operation of each step by focusing on the hardware constituting the learning device 100. The hardware configuration was the configuration shown in FIG.

図12に示す例では、まず高効率推論処理部103aとしての低精度演算回路11が、制御部105としての制御装置14からの指示に応じて、学習用データ・学習前モデルをメモリ13から読み出す(ステップS111)。 In the example shown in FIG. 12, first, the low-precision arithmetic circuit 11 as the high-efficiency inference processing unit 103a reads the learning data / pre-learning model from the memory 13 in response to an instruction from the control device 14 as the control unit 105. (Step S111).

次いで、該低精度演算回路11が、順伝搬の一部(本例では第1層〜第(k−1)層までの各層に含まれる各ユニットの出力を計算する推論演算)を低演算精度で実施する(ステップS112)。そして、低精度演算回路11は、ステップS112の演算結果(本例では、第k−1層の各ユニットからの出力)をメモリ13に保存する(ステップS113)。 Next, the low-precision calculation circuit 11 performs a part of forward propagation (in the example, an inference calculation that calculates the output of each unit included in each layer from the first layer to the (k-1) layer) with low calculation accuracy. (Step S112). Then, the low-precision arithmetic circuit 11 stores the arithmetic result of step S112 (in this example, the output from each unit of the k-1 layer) in the memory 13 (step S113).

なお、本例では、学習前モデルは、入力層を第0層、出力層を第n層として、第0層から第n層までのn+1層の多層構造のニューラルネットワークであるとする。また、上記の第(k−1)層は、入力層(第0層)よりも後段でかつ出力層(第n層)よりも前段の中間層とする。すなわち、kは、0<k−1<nを満たす整数とする。 In this example, the pre-learning model is a neural network having a multi-layer structure of n + 1 layers from the 0th layer to the nth layer, with the input layer as the 0th layer and the output layer as the nth layer. Further, the above-mentioned (k-1) layer is an intermediate layer that is later than the input layer (0th layer) and earlier than the output layer (nth layer). That is, k is an integer satisfying 0 <k-1 <n.

次いで、高精度推論処理部103bとしての高精度演算回路12が、制御装置14の指示に応じて、ステップS113で保存された演算結果(第k−1層の各ユニットからの出力)を読み出す(ステップS211)。 Next, the high-precision arithmetic circuit 12 as the high-precision inference processing unit 103b reads out the arithmetic result (output from each unit of the k-1 layer) saved in step S113 in response to the instruction of the control device 14. Step S211).

そして、該高精度演算回路12は、順伝搬の続き(本例では、第k層〜第n層までの各層に含まれる各ユニットの出力を計算する推論演算)を高演算精度で実施する(ステップS212)。 Then, the high-precision calculation circuit 12 executes the continuation of forward propagation (in this example, an inference calculation for calculating the output of each unit included in each layer from the k-th layer to the n-th layer) with high calculation accuracy (in this example). Step S212).

次いで、高精度パラメタ更新処理部104bとしての高精度演算回路12が、制御装置14の指示に応じて、一部の層(本例では第k層〜第n層までの各層)に含まれる各ユニットにおけるパラメタ(他ユニットとの結合重み等)を更新するためのパラメタ更新演算を高演算精度で実施する(ステップS212)。そして、高精度演算回路12は、ステップS212の演算結果(本例では、第k層〜第n層の各層に含まれる各ユニットにおける更新後のパラメタ)をメモリ13に保存する(ステップS213)。 Next, the high-precision arithmetic circuit 12 as the high-precision parameter update processing unit 104b is included in a part of the layers (in this example, each layer from the kth layer to the nth layer) according to the instruction of the control device 14. The parameter update operation for updating the parameters (combination weight with another unit, etc.) in the unit is executed with high calculation accuracy (step S212). Then, the high-precision arithmetic circuit 12 saves the arithmetic result of step S212 (in this example, the updated parameter in each unit included in each layer of the kth layer to the nth layer) in the memory 13 (step S213).

なお、ステップS213で演算結果として保存された更新後のパラメタが、上述した学習済みモデルに相当する。 The updated parameter saved as the calculation result in step S213 corresponds to the trained model described above.

図12に示す例は、まず低精度演算回路11が、高効率推論処理部103aとして、一部の層について推論処理を行った上で、高精度演算回路12が、高精度パラメタ更新処理部104bとして、残りの層について推論処理とパラメタ更新処理とを行う動作例である。 In the example shown in FIG. 12, the low-precision calculation circuit 11 first performs inference processing on a part of the layers as the high-efficiency inference processing unit 103a, and then the high-precision calculation circuit 12 performs the high-precision parameter update processing unit 104b. This is an operation example in which inference processing and parameter update processing are performed for the remaining layers.

また、図13に示す例では、まず高効率推論処理部103aとしての低精度演算回路11が、制御部105としての制御装置14からの指示に応じて、学習用データ・学習前モデルをメモリ13から読み出す(ステップS121)。 Further, in the example shown in FIG. 13, first, the low-precision arithmetic circuit 11 as the high-efficiency inference processing unit 103a stores the learning data / pre-learning model in the memory 13 in response to the instruction from the control device 14 as the control unit 105. Read from (step S121).

次いで、該低精度演算回路11が、順伝搬(本例では第1層〜第n層までの各層に含まれる各ユニットの出力を計算する推論演算)を低演算精度で実施する(ステップS122)。そして、低精度演算回路11は、ステップS122の演算結果(本例では、出力層である第n層のユニットからの出力)をメモリ13に保存する(ステップS123)。 Next, the low-precision calculation circuit 11 performs forward propagation (in this example, an inference calculation for calculating the output of each unit included in each layer from the first layer to the nth layer) with low calculation accuracy (step S122). .. Then, the low-precision arithmetic circuit 11 stores the arithmetic result of step S122 (in this example, the output from the unit of the nth layer which is the output layer) in the memory 13 (step S123).

なお、本例でも、学習前モデルは、入力層を第0層、出力層を第n層として、第0層から第n層までのn+1層の多層構造のニューラルネットワークであるとする。 In this example as well, it is assumed that the pre-learning model is a neural network having a multi-layer structure of n + 1 layers from the 0th layer to the nth layer, with the input layer as the 0th layer and the output layer as the nth layer.

次いで、高精度推論処理部103bとしての高精度演算回路12が、制御装置14の指示に応じて、ステップS123で保存された演算結果(出力層である第n層のユニットからの出力)を読み出す(ステップS221)。 Next, the high-precision arithmetic circuit 12 as the high-precision inference processing unit 103b reads out the arithmetic result (output from the unit of the nth layer which is the output layer) saved in step S123 in response to the instruction of the control device 14. (Step S221).

次いで、該高精度演算回路12は、制御装置14の指示に応じて、一部の層(本例では第k層〜第n層までの各層)に含まれる各ユニットにおけるパラメタ(他ユニットとの結合重み等)を更新するためのパラメタ更新演算を高演算精度で実施する(ステップS222)。そして、高精度演算回路12は、ステップS222の演算結果(本例では、第k層〜第n層の各層に含まれる各ユニットにおける更新後のパラメタ)をメモリ13に保存する(ステップS223)。 Next, the high-precision arithmetic circuit 12 receives parameters (with other units) in each unit included in some layers (in this example, each layer from the kth layer to the nth layer) according to the instruction of the control device 14. The parameter update operation for updating the join weight, etc.) is performed with high calculation accuracy (step S222). Then, the high-precision arithmetic circuit 12 saves the arithmetic result of step S222 (in this example, the updated parameter in each unit included in each layer of the kth layer to the nth layer) in the memory 13 (step S223).

なお、ステップS223で演算結果として保存された更新後のパラメタが、上述した学習済みモデルに相当する。 The updated parameter saved as the calculation result in step S223 corresponds to the trained model described above.

図13に示す例は、低精度演算回路11が、高効率推論処理部103aとして、全ての層について推論処理を行った上で、高精度演算回路12が、高精度パラメタ更新処理部104bとして、一部の層についてパラメタ更新処理を行う動作例である。 In the example shown in FIG. 13, the low-precision arithmetic circuit 11 performs inference processing on all layers as the high-efficiency inference processing unit 103a, and then the high-precision arithmetic circuit 12 serves as the high-precision parameter update processing unit 104b. This is an operation example in which parameter update processing is performed for some layers.

なお、図12のステップS213や図13のステップS223の後に、さらに、低精度演算回路11が、高効率パラメタ更新処理部104aとして、図14に示すような動作を行うことも可能である。 After step S213 in FIG. 12 and step S223 in FIG. 13, the low-precision arithmetic circuit 11 can further perform the operation as shown in FIG. 14 as the high-efficiency parameter update processing unit 104a.

すなわち、低精度演算回路11が、高効率パラメタ更新処理部104aとして、メモリ13に保存されていた第k層〜第n層の各層に含まれる各ユニットにおける更新後のパラメタを読み出す(ステップS231)。 That is, the low-precision arithmetic circuit 11 reads out the updated parameters in each unit included in each of the k-th to n-th layers stored in the memory 13 as the high-efficiency parameter update processing unit 104a (step S231). ..

次いで、該低精度演算回路11が、残りの層(本例では、第1層〜第(k−1)層までの各層)に含まれる各ユニットにおけるパラメタ(他ユニットとの結合重み等)を更新するためのパラメタ更新演算を低演算精度で実施する(ステップS232)。そして、低精度演算回路11は、ステップS232の演算結果(本例では、第1層〜第(k−1)層の各層に含まれる各ユニットにおける更新後のパラメタ)をメモリ13に保存する(ステップS233)。 Next, the low-precision arithmetic circuit 11 sets parameters (coupling weights with other units, etc.) in each unit included in the remaining layers (in this example, each layer from the first layer to the (k-1) layer). The parameter update operation for updating is performed with low calculation accuracy (step S232). Then, the low-precision arithmetic circuit 11 stores the arithmetic result of step S232 (in this example, the updated parameter in each unit included in each layer of the first layer to the (k-1) layer) in the memory 13 ( Step S233).

本例の場合、ステップS213またはステップS223で演算結果として保存された更新後のパラメタとステップS233で演算結果として保存された更新後のパラメタとが、上述した学習済みモデルに相当する。 In the case of this example, the updated parameter saved as the calculation result in step S213 or step S223 and the updated parameter saved as the calculation result in step S233 correspond to the above-mentioned trained model.

なお、図12〜図14に示す動作は、1つの学習用データに対する学習処理の例である。したがって、複数の学習用データが保持されている場合には、学習用データの数分、上記動作や上記動作に含まれる各演算ステップを繰り返すことも可能である。また、学習用データの数に関わらず、同じ学習用データを使って上記動作または上記動作に含まれる各演算ステップを、複数回繰り返すことも可能である(epoch処理)。また、上記動作において高精度パラメタ更新範囲とされる第k層〜第n層は全結合層であってもよいし、kをユーザが指定したり、処理の度に変化させることも可能である。 The operations shown in FIGS. 12 to 14 are examples of learning processing for one learning data. Therefore, when a plurality of learning data are held, it is possible to repeat the above operation and each calculation step included in the above operation for the number of learning data. Further, regardless of the number of learning data, it is also possible to repeat the above operation or each calculation step included in the above operation a plurality of times using the same learning data (epoch processing). Further, the k-th layer to the n-th layer, which are within the high-precision parameter update range in the above operation, may be a fully connected layer, and k can be specified by the user or changed each time processing is performed. ..

以上のように、本実施形態によれば、学習アルゴリズムの演算処理を、推論処理とパラメタ更新処理とに分け、推論処理の少なくとも一部を低演算精度で演算し、かつパラメタ更新処理の少なくとも一部を高演算精度で演算することで、高演算精度を必要とする演算部分を最適化できるので、消費電力を低減しつつ十分な精度での学習が可能になる。 As described above, according to the present embodiment, the arithmetic processing of the learning algorithm is divided into an inference process and a parameter update process, at least a part of the inference process is calculated with low arithmetic accuracy, and at least one of the parameter update processes. By calculating the part with high calculation accuracy, it is possible to optimize the calculation part that requires high calculation accuracy, so that learning with sufficient accuracy is possible while reducing power consumption.

実施形態2.
次に、本発明の第2の実施形態を説明する。図15は、第2の実施形態のデータ処理装置の要部の構成例を示すブロック図である。図15に示すデータ処理装置300は、低精度演算処理部31と、高精度演算処理部32と、通信路33と、データ変換部34とを備える。
Embodiment 2.
Next, a second embodiment of the present invention will be described. FIG. 15 is a block diagram showing a configuration example of a main part of the data processing device of the second embodiment. The data processing device 300 shown in FIG. 15 includes a low-precision arithmetic processing unit 31, a high-precision arithmetic processing unit 32, a communication path 33, and a data conversion unit 34.

低精度演算処理部31は、相対的に低い演算精度で所定の演算を行う処理部である。ここで、相対的に低い演算精度とは、高精度演算処理部32が行う演算の演算精度よりも低い演算精度であればよい。 The low-precision calculation processing unit 31 is a processing unit that performs a predetermined calculation with relatively low calculation accuracy. Here, the relatively low calculation accuracy may be a calculation accuracy lower than the calculation accuracy of the calculation performed by the high-precision calculation processing unit 32.

高精度演算処理部32は、相対的に高い演算精度で所定の演算を行う処理部である。ここで、相対的に高い演算精度とは、低精度演算処理部31が行う演算の演算精度よりも高い演算精度であればよい。 The high-precision arithmetic processing unit 32 is a processing unit that performs a predetermined arithmetic with relatively high arithmetic accuracy. Here, the relatively high calculation accuracy may be a calculation accuracy higher than the calculation accuracy of the calculation performed by the low-precision calculation processing unit 31.

低精度演算処理部31は、例えば、上記の高効率推論処理部103aや高効率パラメタ更新処理部104aであってもよい。また、高精度演算処理部32は、例えば、上記の高精度推論処理部103bや高精度パラメタ更新処理部104bであってもよい。本実施形態においても、低精度演算処理部31および高精度演算処理部32が行うデータ処理において実際に行われる演算に用いる数字データの値域の広さ・細かさの尺度(より具体的には、その処理部を実現する演算回路におけるビット幅および小数点の取り扱い等で定まる数字データの値域の広さ・細かさの尺度)を、「精度」または「演算精度」と呼ぶ。 The low-precision arithmetic processing unit 31 may be, for example, the high-efficiency inference processing unit 103a or the high-efficiency parameter update processing unit 104a. Further, the high-precision arithmetic processing unit 32 may be, for example, the high-precision inference processing unit 103b or the high-precision parameter update processing unit 104b described above. Also in this embodiment, a measure of the breadth and fineness of the value range of the numerical data used for the calculation actually performed in the data processing performed by the low-precision arithmetic processing unit 31 and the high-precision arithmetic processing unit 32 (more specifically, The measure of the width and fineness of the value range of numerical data determined by the handling of bit width and decimal point in the arithmetic circuit that realizes the processing unit) is called "accuracy" or "arithmetic accuracy".

本例では、低精度演算処理部31と高精度演算処理部32は、通信路33およびデータ変換部34を介して接続される。なお、データ変換部34は、高精度演算処理部32と通信路33との間に設けられる。 In this example, the low-precision arithmetic processing unit 31 and the high-precision arithmetic processing unit 32 are connected via the communication path 33 and the data conversion unit 34. The data conversion unit 34 is provided between the high-precision arithmetic processing unit 32 and the communication path 33.

通信路33は、例えば、バスによって実現されてもよい。なお、通信路33は、チップ内部に設けられる接続回路(Inter-connect)によって実現されていてもよい。また、通信路33には、バスや接続回路だけでなく、該バスや該接続回路に接続されるメモリ(外部メモリやバッファ等)を含んでいてもよい。 The communication path 33 may be realized by, for example, a bus. The communication path 33 may be realized by an interconnection circuit (Inter-connect) provided inside the chip. Further, the communication path 33 may include not only a bus and a connection circuit but also a memory (external memory, a buffer, etc.) connected to the bus and the connection circuit.

データ変換部34は、低精度演算処理部31と高精度演算処理部32との間でやりとりされるデータを対象に、所定の変換処理を行う。このとき、データ変換部34によるデータ変換は、例えば、通信路33において行われる通信(データのやりとり)において、データ量(1データあたりの通信量)がより少なくなる演算精度のデータのデータ通信になるように行われる。 The data conversion unit 34 performs a predetermined conversion process on the data exchanged between the low-precision arithmetic processing unit 31 and the high-precision arithmetic processing unit 32. At this time, the data conversion by the data conversion unit 34 is, for example, in the communication (data exchange) performed in the communication path 33, the data communication of the data with the calculation accuracy in which the data amount (communication amount per data) becomes smaller. It is done to be.

例えば、データ変換部34は、通信路33を通る各データが、低精度演算処理部31の演算精度と高精度演算処理部32の演算精度のうちのよりデータ量が少ない演算精度のデータになるように、送受信データの変換を行う。なお、データ量が同じであればより低い演算精度のデータになるように、送受信データの変換を行う。なお、図15の構成であれば、データ変換部34は、通信路33を通る各データが、低精度演算処理部31の演算精度のデータとなるようにデータの変換を行えばよい。低い方の演算精度に合わせることで、データ交換による演算精度の劣化を最小限にしつつ、低精度演算処理部31側でのデータ変換を不要にできる。 For example, in the data conversion unit 34, each data passing through the communication path 33 becomes data having a smaller amount of data than the calculation accuracy of the low-precision calculation processing unit 31 and the calculation accuracy of the high-precision calculation processing unit 32. The transmission / reception data is converted as described above. If the amount of data is the same, the transmitted / received data is converted so that the data has lower calculation accuracy. In the configuration shown in FIG. 15, the data conversion unit 34 may convert the data so that each data passing through the communication path 33 becomes the data with the calculation accuracy of the low-precision calculation processing unit 31. By adjusting to the lower calculation accuracy, it is possible to minimize the deterioration of the calculation accuracy due to data exchange and eliminate the need for data conversion on the low precision calculation processing unit 31 side.

ここで、データの変換には、データ型を、通信端点とされる処理部のうちより低い演算精度のデータ型に合わせる型変換や、データの圧縮(特に、数値列圧縮や桁数の削減等の数値データ圧縮)や、2以上の変換後のデータの合成が含まれる。 Here, for data conversion, type conversion that matches the data type to the data type with lower calculation accuracy among the processing units that are the communication end points, data compression (particularly, numerical string compression, reduction of the number of digits, etc.) (Numerical data compression) and composition of two or more converted data.

データ変換部34は、例えば、低精度演算処理部31から高精度演算処理部32に向けて送信されたデータを通信路33を介して受信し、該受信データ(低演算精度のデータ)を高精度演算処理部32が扱う演算精度(高演算精度)のデータに変換して、高精度演算処理部32に渡す。また、データ変換部34は、例えば、高精度演算処理部32から低精度演算処理部31に向けて送信されたデータを受信し、該受信データ(高演算精度のデータ)を低精度演算処理部31が扱う演算精度(低演算精度)のデータに変換して、通信路33に送出する。 For example, the data conversion unit 34 receives the data transmitted from the low-precision arithmetic processing unit 31 toward the high-precision arithmetic processing unit 32 via the communication path 33, and receives the received data (data with low arithmetic accuracy). It is converted into data with calculation accuracy (high calculation accuracy) handled by the precision calculation processing unit 32 and passed to the high precision calculation processing unit 32. Further, the data conversion unit 34 receives, for example, data transmitted from the high-precision arithmetic processing unit 32 to the low-precision arithmetic processing unit 31, and uses the received data (high-precision arithmetic processing data) as the low-precision arithmetic processing unit. It is converted into data with calculation accuracy (low calculation accuracy) handled by 31 and sent to the communication path 33.

例えば、低精度演算処理部31の演算精度(ここでは、演算に用いられる数値のデータ型)が整数16ビット(INT16)であり、高精度演算処理部32の演算精度が浮動小数点32ビット(FP32)である場合、データ変換部34は、通信路33を通るデータが整数16ビットのデータとなるようにデータ変換を行えばよい。また、例えば、低精度演算処理部31の演算精度が整数16ビット(INT16)であり、高精度演算処理部32の演算精度が浮動小数点16ビット(FP16)である場合、データ変換部34は、通信路33を通るデータが整数16ビットのデータとなるようにデータ変換を行えばよい。 For example, the calculation accuracy of the low-precision calculation processing unit 31 (here, the numerical data type used for the calculation) is an integer 16 bits (INT16), and the calculation accuracy of the high-precision calculation processing unit 32 is a floating-point 32 bits (FP32). ), The data conversion unit 34 may perform data conversion so that the data passing through the communication path 33 becomes 16-bit integer data. Further, for example, when the calculation accuracy of the low-precision arithmetic processing unit 31 is an integer 16 bits (INT16) and the arithmetic accuracy of the high-precision arithmetic processing unit 32 is a floating-point 16 bits (FP16), the data conversion unit 34 may perform the data conversion unit 34. Data conversion may be performed so that the data passing through the communication path 33 becomes 16-bit integer data.

なお、通信路33を通るデータの通信が、片方向通信(例えば、低精度演算処理部31から高精度演算処理部32への送信のみ、高精度演算処理部32から低精度演算処理部31への送信のみ等)であってもよい。その場合、データ変換部34は、実際に行われる通信に対応したデータ変換のみを行えばよい。 It should be noted that the communication of data passing through the communication path 33 is one-way communication (for example, only transmission from the low-precision arithmetic processing unit 31 to the high-precision arithmetic processing unit 32, from the high-precision arithmetic processing unit 32 to the low-precision arithmetic processing unit 31). Only transmission of, etc.) may be used. In that case, the data conversion unit 34 need only perform data conversion corresponding to the actual communication.

本実施形態において、データ変換部34は、データ処理装置300の構成および動作に併せて設計されたデータ変換を行う専用のデータ変換回路により実現されていてもよい。データ変換部34を専用の回路に実装することで、設定値や状態の読み出しやそれらに応じた分岐といった汎用化のための処理を省くことができ、さらなる効率化を図ることができる。また、データ変換を専用化することで、複数のデータをまとめて変換処理したり、複数のデータのデータ変換を並列で行ってその結果をとりまとめて一括送信する等の処理も容易に実装できるので、さらなる効率化を図ることができる。ここで、データ変換の並列処理およびその結果のとりまとめは、各データの変換と変換後のデータの合成とを組み合わせたデータ変換例の1つである。データ変換部34は、そのようなデータ変換を、例えば、SIMD(Single instruction multiple data)演算により実現してもよい。 In the present embodiment, the data conversion unit 34 may be realized by a dedicated data conversion circuit that performs data conversion designed according to the configuration and operation of the data processing device 300. By mounting the data conversion unit 34 in a dedicated circuit, it is possible to omit general-purpose processing such as reading set values and states and branching according to them, and further efficiency can be achieved. In addition, by dedicating data conversion, it is possible to easily implement processing such as batch conversion processing of multiple data, data conversion of multiple data in parallel, and batch transmission of the results. , Further efficiency can be achieved. Here, the parallel processing of data conversion and the compilation of the results are one of the data conversion examples in which the conversion of each data and the synthesis of the converted data are combined. The data conversion unit 34 may realize such data conversion by, for example, a SIMD (Single instruction multiple data) operation.

また、図16は、第2の実施形態のデータ処理装置の他の構成例を示すブロック図である。図15に示す例では、データ変換部34が、高精度演算処理部32側にのみ設けられていたが、データ変換部は低精度演算処理部31側にも設けることが可能である。図16に示すデータ処理装置300は、図15に示す構成と比べて、低精度演算処理部31と通信路33との間に、さらにデータ変換部35を備える点が異なる。すなわち、本例では、低精度演算処理部31と高精度演算処理部32が、データ変換部35、通信路33およびデータ変換部34を介して接続される。 Further, FIG. 16 is a block diagram showing another configuration example of the data processing device of the second embodiment. In the example shown in FIG. 15, the data conversion unit 34 is provided only on the high-precision arithmetic processing unit 32 side, but the data conversion unit can also be provided on the low-precision arithmetic processing unit 31 side. The data processing device 300 shown in FIG. 16 is different from the configuration shown in FIG. 15 in that a data conversion unit 35 is further provided between the low-precision arithmetic processing unit 31 and the communication path 33. That is, in this example, the low-precision arithmetic processing unit 31 and the high-precision arithmetic processing unit 32 are connected via the data conversion unit 35, the communication path 33, and the data conversion unit 34.

データ変換部35は、低精度演算処理部31と高精度演算処理部32との間でやりとりされるデータを対象に、所定の変換処理を行う。 The data conversion unit 35 performs a predetermined conversion process on the data exchanged between the low-precision arithmetic processing unit 31 and the high-precision arithmetic processing unit 32.

本例において、データ変換部34およびデータ変換部35によるデータ変換は、通信路33において行われる通信(データのやりとり)において、データ量が、低精度演算処理部31で扱う演算精度で行うデータ通信のデータ量よりもさらに少なくなる演算精度のデータのデータ通信になるように行われる。 In this example, the data conversion by the data conversion unit 34 and the data conversion unit 35 is the data communication performed by the data amount in the communication (data exchange) performed in the communication path 33 with the calculation accuracy handled by the low-precision calculation processing unit 31. The data communication is performed so that the data communication has a calculation accuracy that is even smaller than the amount of data in.

例えば、データ変換部34およびデータ変換部35は、通信路33を通る各データが、低精度演算処理部31の演算精度で行うデータ通信量よりも少なくなる演算精度(以下、超低演算精度)のデータになるように、送受信データの変換を行う。 For example, the data conversion unit 34 and the data conversion unit 35 have a calculation accuracy in which each data passing through the communication path 33 is less than the amount of data communication performed by the calculation accuracy of the low-precision calculation processing unit 31 (hereinafter, ultra-low calculation accuracy). Convert the transmitted / received data so that it becomes the data of.

本例では、データ変換部34は、例えば、低精度演算処理部31から高精度演算処理部32に向けて送信されたデータを、データ変換部35および通信路33を介して受信し、該受信データ(データ変換部35による変換後の超低演算精度のデータ)を高精度演算処理部32が扱う演算精度(高演算精度)のデータに変換して、高精度演算処理部32に渡す。また、データ変換部34は、例えば、高精度演算処理部32から低精度演算処理部31に向けて送信されたデータを受信し、該受信データ(高演算精度のデータ)を超低演算精度のデータに変換して、通信路33に送出する。 In this example, the data conversion unit 34 receives, for example, the data transmitted from the low-precision arithmetic processing unit 31 to the high-precision arithmetic processing unit 32 via the data conversion unit 35 and the communication path 33, and receives the data. The data (data with ultra-low calculation accuracy after conversion by the data conversion unit 35) is converted into data with calculation accuracy (high calculation accuracy) handled by the high-precision calculation processing unit 32 and passed to the high-precision calculation processing unit 32. Further, the data conversion unit 34 receives, for example, the data transmitted from the high-precision calculation processing unit 32 to the low-precision calculation processing unit 31, and the received data (high-precision calculation accuracy data) is subjected to ultra-low calculation accuracy. It is converted into data and sent to the communication path 33.

また、データ変換部35は、例えば、高精度演算処理部32から低精度演算処理部31に向けて送信されたデータを、データ変換部34および通信路33を介して受信し、該受信データ(データ変換部34による変換後の超低演算精度のデータ)を低精度演算処理部31が扱う演算精度(低演算精度)のデータに変換して、低精度演算処理部31に渡す。また、データ変換部35は、例えば、高精度演算処理部32から低精度演算処理部31に向けて送信されたデータを受信し、該受信データ(高演算精度のデータ)を超低演算精度のデータに変換して、通信路33に送出する。 Further, the data conversion unit 35 receives, for example, the data transmitted from the high-precision arithmetic processing unit 32 to the low-precision arithmetic processing unit 31 via the data conversion unit 34 and the communication path 33, and receives the received data ( The data with ultra-low calculation accuracy after conversion by the data conversion unit 34) is converted into data with calculation accuracy (low calculation accuracy) handled by the low-precision calculation processing unit 31 and passed to the low-precision calculation processing unit 31. Further, the data conversion unit 35 receives, for example, the data transmitted from the high-precision arithmetic processing unit 32 to the low-precision arithmetic processing unit 31, and the received data (high-accuracy data) is subjected to ultra-low arithmetic accuracy. It is converted into data and sent to the communication path 33.

例えば、低精度演算処理部31の演算精度(ここでは、演算に用いられる数値のデータ型)が整数16ビット(INT16)であり、高精度演算処理部32の演算精度が浮動小数点32ビット(FP32)である場合、データ変換部34およびデータ変換部35は、通信路33を通るデータが、INT16よりもデータ量が小さい整数12ビット(INT12)や整数8ビット(INT8)になるようにデータを圧縮してもよい。データ変換部34およびデータ変換部35は、データ圧縮をする際、データが数値データとしての意味を失わないように精度のみを低下させる数値データ圧縮(例えば、下位ビットの削減等)を行う。 For example, the arithmetic accuracy of the low-precision arithmetic processing unit 31 (here, the numerical data type used for the arithmetic) is an integer 16 bits (INT16), and the arithmetic accuracy of the high-precision arithmetic processing unit 32 is a floating-point 32 bits (FP32). ), The data conversion unit 34 and the data conversion unit 35 so that the data passing through the communication path 33 becomes an integer 12 bits (INT12) or an integer 8 bits (INT8) whose amount of data is smaller than that of INT16. It may be compressed. When the data is compressed, the data conversion unit 34 and the data conversion unit 35 perform numerical data compression (for example, reduction of lower bits) that reduces only the accuracy so that the data does not lose its meaning as numerical data.

なお、データ変換部34およびデータ変換部35は、深層学習における活性化関数の特徴を用いてデータ圧縮を行うことも可能である。例えば、活性化関数の1つであるステップ関数を利用すると、データを1ビットに圧縮できる。また、ReLU(ランプ関数)を利用すると、データの符号ビットを削減できる。 The data conversion unit 34 and the data conversion unit 35 can also perform data compression using the characteristics of the activation function in deep learning. For example, if a step function, which is one of the activation functions, is used, the data can be compressed to 1 bit. Further, by using ReLU (ramp function), the sign bit of data can be reduced.

また、データ変換部34およびデータ変換部35は、ビット数を削減するデータ変換を行う際に、半端なビット数の複数のデータを詰めて纏めたり、そのようにして纏められたデータを複数のデータに分解する処理(パック/アンパック処理)を行ってもよい。このようなパック/アンパック処理も、専用化することで効率化を図ることができる。 Further, when the data conversion unit 34 and the data conversion unit 35 perform data conversion to reduce the number of bits, a plurality of data having an odd number of bits are packed together, or a plurality of data collected in this way are collected. A process of decomposing into data (pack / unpack process) may be performed. Such pack / unpack processing can also be made more efficient by dedicating it.

このようにして通信路33を通るデータ量を削減することで、演算精度が異なるコア(演算回路)間のデータ交換を高速化できる。さらに、コア間のデータ交換をメモリを介して行う場合には、データ交換のためのメモリの使用量を削減できるので、メモリ使用にかかる消費電力の削減も可能である。 By reducing the amount of data passing through the communication path 33 in this way, it is possible to speed up data exchange between cores (calculation circuits) having different calculation accuracy. Further, when data exchange between cores is performed via a memory, the amount of memory used for data exchange can be reduced, so that the power consumption required for memory use can also be reduced.

なお、データ交換を行う異なる演算精度のコアの組み合わせが2以上ある場合、各組み合わせ毎に、当該組み合わせにおけるコア間通信の通信路の一方または両方の端点に、上記のデータ変換部34やデータ変換部35を設ければよい。 When there are two or more combinations of cores having different calculation accuracy for exchanging data, the above-mentioned data conversion unit 34 or data conversion is performed at one or both end points of the communication path of the inter-core communication in the combination for each combination. The unit 35 may be provided.

次に、本発明の概要を説明する。図17は、本発明のデータ処理装置の概要を示すブロック図である。図17に示すデータ処理装置500は、低精度演算処理手段501と、高精度演算処理手段502と、第1のデータ変換手段504とを備える。 Next, the outline of the present invention will be described. FIG. 17 is a block diagram showing an outline of the data processing apparatus of the present invention. The data processing device 500 shown in FIG. 17 includes a low-precision arithmetic processing means 501, a high-precision arithmetic processing means 502, and a first data conversion means 504.

低精度演算処理手段501(例えば、低精度演算処理部31)は、第1の精度で所定の演算を行う。 The low-precision arithmetic processing means 501 (for example, the low-precision arithmetic processing unit 31) performs a predetermined arithmetic with the first accuracy.

高精度演算処理手段502(例えば、高精度演算処理部32)は、第1の精度よりも高い第2の精度で所定の演算を行う。 The high-precision arithmetic processing means 502 (for example, the high-precision arithmetic processing unit 32) performs a predetermined arithmetic with a second accuracy higher than the first accuracy.

第1のデータ変換手段504(例えば、データ変換部34)は、高精度演算処理手段502と低精度演算処理手段501との間でデータの受け渡しを行うための通信路503の高精度演算処理手段502側の端点に設けられる。 The first data conversion means 504 (for example, the data conversion unit 34) is a high-precision arithmetic processing means of the communication path 503 for transferring data between the high-precision arithmetic processing means 502 and the low-precision arithmetic processing means 501. It is provided at the end point on the 502 side.

第1のデータ変換手段504は、接続先の高精度演算処理手段502との間で受け渡されるデータが高精度演算処理手段502で扱えるデータであるとともに、通信路503を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路503を通るデータの精度が第1の精度以下となるように、通信路503と高精度演算処理手段502との間を通るデータに対して所定の変換を行う。 In the first data conversion means 504, the data transferred to and from the high-precision arithmetic processing means 502 of the connection destination is the data that can be handled by the high-precision arithmetic processing means 502, and the amount of data passing through the communication path 503 is the first. It passes between the communication path 503 and the high-precision arithmetic processing means 502 so that the amount of data is less than or equal to the amount of data when the data with the accuracy of 1 is used and the accuracy of the data passing through the communication path 503 is less than or equal to the first accuracy. Performs a predetermined conversion on the data.

このような構成により、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理であっても効率化できる。 With such a configuration, efficiency can be improved even in a process in which operations requiring high accuracy and operations not requiring high accuracy are mixed.

また、図18は、本発明のデータ処理回路の構成例を示す構成図である。図18に示すデータ処理回路600は、低精度演算回路601と、高精度演算回路602と、第1のデータ変換回路604とを備える。 Further, FIG. 18 is a configuration diagram showing a configuration example of the data processing circuit of the present invention. The data processing circuit 600 shown in FIG. 18 includes a low-precision arithmetic circuit 601, a high-precision arithmetic circuit 602, and a first data conversion circuit 604.

低精度演算回路601(例えば、低精度演算処理部31や低精度演算回路11)は、第1の精度で所定の演算を行う。 The low-precision calculation circuit 601 (for example, the low-precision calculation processing unit 31 or the low-precision calculation circuit 11) performs a predetermined calculation with the first accuracy.

高精度演算回路602(例えば、高精度演算処理部32や高精度演算回路12)は、第1の精度よりも高い第2の精度で所定の演算を行う。 The high-precision arithmetic circuit 602 (for example, the high-precision arithmetic processing unit 32 or the high-precision arithmetic circuit 12) performs a predetermined arithmetic with a second accuracy higher than the first accuracy.

第1のデータ変換回路604(例えば、データ変換部34)は、高精度演算回路602と低精度演算回路601との間でデータの受け渡しを行うための通信路603の高精度演算回路602側の端点に設けられ、通信路603と高精度演算回路602との間を通るデータに対して、予め定められた変換を行う。 The first data conversion circuit 604 (for example, the data conversion unit 34) is on the high-precision calculation circuit 602 side of the communication path 603 for passing data between the high-precision calculation circuit 602 and the low-precision calculation circuit 601. A predetermined conversion is performed on the data provided at the end point and passing between the communication path 603 and the high-precision arithmetic circuit 602.

このようなデータ処理回路600において、第1のデータ変換回路604と接続先の高精度演算回路602との間で受け渡されるデータが高精度演算回路602が扱うデータであり、通信路603を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下であり、かつ当該通信路を通るデータの精度が第1の精度以下であるよう構成される。 In such a data processing circuit 600, the data passed between the first data conversion circuit 604 and the high-precision arithmetic circuit 602 of the connection destination is the data handled by the high-precision arithmetic circuit 602 and passes through the communication path 603. The amount of data is less than or equal to the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy.

このような構成によっても、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理を効率化できる。 Even with such a configuration, it is possible to improve the efficiency of processing in which operations that require high accuracy and operations that do not require high accuracy are mixed.

なお、データ処理回路600は、図19に示すように、さらに、通信路603の低精度演算回路601側の端点に設けられ、通信路603と低精度演算回路601との間を通るデータに対して、予め定められた変換を行う第2のデータ変換回路605を備えていてもよい。 As shown in FIG. 19, the data processing circuit 600 is further provided at the end point of the communication path 603 on the low-precision calculation circuit 601 side, and is provided for data passing between the communication path 603 and the low-precision calculation circuit 601. A second data conversion circuit 605 that performs a predetermined conversion may be provided.

このようなデータ処理回路600において、さらに、第2のデータ変換回路605と接続先の低精度演算回路601との間で受け渡されるデータが低精度演算回路601が扱うデータであるとともに、通信路603を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ当該通信路603を通るデータの精度が第1の精度よりも低い構成であってもよい。 In such a data processing circuit 600, the data passed between the second data conversion circuit 605 and the low-precision arithmetic circuit 601 to be connected is the data handled by the low-precision arithmetic circuit 601 and the communication path. The amount of data passing through the 603 may be less than the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path 603 may be lower than the accuracy of the first accuracy.

このような構成によれば、高い精度を必要とする演算と高い精度を必要としない演算が混在する処理をさらに効率化できる。 According to such a configuration, it is possible to further improve the efficiency of a process in which an operation requiring high accuracy and an operation not requiring high accuracy are mixed.

なお、上記の実施形態は以下の付記のようにも記載できる。 The above embodiment can also be described as described in the following appendix.

(付記1)第1の精度で所定の演算を行う低精度演算処理手段と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段と、高精度演算処理手段と低精度演算処理手段との間でデータの受け渡しを行うための通信路の高精度演算処理手段側の端点に設けられる第1のデータ変換手段とを備え、第1のデータ変換手段は、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路を通るデータの精度が第1の精度以下となるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行うことを特徴とするデータ処理装置。 (Appendix 1) A low-precision arithmetic processing means that performs a predetermined calculation with a first accuracy, a high-precision arithmetic processing means that performs a predetermined arithmetic with a second accuracy higher than the first accuracy, and a high-precision arithmetic processing means. It is provided with a first data conversion means provided at an end point on the high-precision calculation processing means side of the communication path for passing data between the and the low-precision calculation processing means, and the first data conversion means is connected. The data passed to and from the above high-precision arithmetic processing means is the data that can be handled by the high-precision arithmetic processing means, and the amount of data passing through the communication path is less than or equal to the amount of data when the first-precision data is used. The data processing is characterized in that the data passing between the communication path and the high-precision arithmetic processing means is subjected to a predetermined conversion so that the accuracy of the data passing through the communication path is equal to or lower than the first accuracy. apparatus.

(付記2)第1のデータ変換手段は、通信路から、低精度演算処理手段より高精度演算処理手段に渡されるデータを第1の精度のデータとして受け付け、受け付けた第1の精度のデータを高精度演算処理手段で扱える精度のデータに変換し、第1のデータ変換手段は、高精度演算処理手段より低精度演算処理手段に渡されるデータを高精度演算処理手段で扱えるデータのままで受け付け、受け付けたデータを低精度演算処理手段で扱える精度のデータに変換する付記1に記載のデータ処理装置。 (Appendix 2) The first data conversion means receives data passed from the communication path from the low-precision calculation processing means to the high-precision calculation processing means as the first-precision data, and receives the received first-precision data. The data is converted into data with accuracy that can be handled by the high-precision arithmetic processing means, and the first data conversion means accepts the data passed from the high-precision arithmetic processing means to the low-precision arithmetic processing means as the data that can be handled by the high-precision arithmetic processing means. , The data processing apparatus according to Appendix 1, which converts the received data into data having an accuracy that can be handled by a low-precision arithmetic processing means.

(付記3)通信路の低精度演算処理手段側の端点に設けられる第2のデータ変換手段をさらに備え、第1のデータ変換手段および第2のデータ変換手段は、接続先の演算処理手段との間で受け渡されるデータが接続先の演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量よりも少なく、かつ通信路を通るデータの精度が第1の精度よりも低くなるように、通信路と接続先の演算処理手段との間を通るデータに対して所定の変換を行う付記1または付記2に記載のデータ処理装置。 (Appendix 3) A second data conversion means provided at an end point on the low-precision arithmetic processing means side of the communication path is further provided, and the first data conversion means and the second data conversion means are connected to the arithmetic processing means of the connection destination. The data passed between the two is data that can be handled by the arithmetic processing means of the connection destination, the amount of data passing through the communication path is smaller than the amount of data when the data of the first accuracy is used, and the communication path is The data processing apparatus according to Appendix 1 or Appendix 2, which performs a predetermined conversion on the data passing between the communication path and the arithmetic processing means of the connection destination so that the accuracy of the passing data is lower than the first accuracy. ..

(付記4)第1のデータ変換手段および第2のデータ変換手段は、通信路から、接続先の演算処理手段より相手側の演算処理手段に渡されるデータを第1の精度よりも低い所定の第3の精度のデータとして受け付け、受け付けた第3の精度のデータを接続先の演算処理手段で扱える精度のデータに変換し、第1のデータ変換手段および第2のデータ変換手段は、接続先の演算処理手段から相手先の演算処理手段に渡されるデータを接続先の演算処理手段で扱えるデータのままで受け付け、受け付けたデータを相手側の演算処理手段で扱える精度のデータに変換する付記3に記載のデータ処理装置。 (Appendix 4) The first data conversion means and the second data conversion means determine that the data passed from the communication path from the connection-destination arithmetic processing means to the other-side arithmetic processing means is lower than the first accuracy. It is accepted as data with a third accuracy, and the received data with the third accuracy is converted into data with an accuracy that can be handled by the arithmetic processing means of the connection destination, and the first data conversion means and the second data conversion means are the connection destination. 3 Accepts the data passed from the arithmetic processing means of The data processing apparatus described in.

(付記5)第1のデータ変換手段および第2のデータ変換手段の少なくともいずれかは、通信路に変換後のデータを送出する際に、複数の変換後のデータを纏めて送出し、第1のデータ変換手段および第2のデータ変換手段の少なくともいずれかは、通信路から、纏められた複数の変換後のデータを受け付け、受け付けた複数の変換後のデータを分解した上で、分解後の各データに対して、接続先の演算処理手段で扱える精度のデータへの変換を行う付記3または付記4に記載のデータ処理装置。 (Appendix 5) When at least one of the first data conversion means and the second data conversion means sends the converted data to the communication path, the plurality of converted data are collectively transmitted, and the first At least one of the data conversion means and the second data conversion means of the above receives a plurality of the combined data after conversion from the communication path, decomposes the received plurality of converted data, and then decomposes the data after decomposition. The data processing device according to Appendix 3 or Appendix 4, wherein each data is converted into data having an accuracy that can be handled by the connection-destination arithmetic processing means.

(付記6)第1のデータ変換手段および第2のデータ変換手段で行う変換が予め定められ、かつ固定されている付記3から付記5のうちのいずれかに記載のデータ処理装置。 (Supplementary Note 6) The data processing apparatus according to any one of Supplementary note 3 to Supplementary note 5, wherein the conversion performed by the first data conversion means and the second data conversion means is predetermined and fixed.

(付記7)前記データ処理装置が、層状に結合された2以上のユニットで構成される所定の判別モデルを学習する学習装置であり、学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段を備え、前記学習手段は、前記低精度演算処理手段として、前記推論処理において行われる演算のうちの指定された演算を、第1の演算精度で実施する高効率推論手段と、前記高精度演算処理手段として、前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第1の演算精度よりも高い第2の演算精度で実施する高精度パラメタ更新手段とを含む付記1から付記6のうちのいずれかに記載のデータ処理装置。 (Appendix 7) The data processing device is a learning device that learns a predetermined discrimination model composed of two or more units connected in a layered manner, and when learning data is input, each unit of the discrimination model. A learning means for performing an inference process for calculating the output of the above in a predetermined order and a parameter update process for updating at least a part of the parameters used for calculating the output of each unit based on the result of the inference process. As the low-precision calculation processing means, the learning means includes a high-efficiency inference means that performs a designated calculation among the operations performed in the inference processing with the first calculation accuracy, and the high-precision calculation processing means. As a guide, Appendix 1 to Appendix 6 includes a high-precision parameter updating means for performing a designated operation among the operations performed in the parameter update process with a second calculation accuracy higher than that of the first calculation accuracy. The data processing device described in any of them.

(付記8A)第1の精度で所定の演算を行う低精度演算回路と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算回路と、高精度演算回路と低精度演算回路との間でデータの受け渡しを行うための通信路の高精度演算回路側の端点に設けられ、通信路と高精度演算回路との間を通るデータに対して、予め定められた変換を行う第1のデータ変換回路とを備え、第1のデータ変換回路と接続先の高精度演算回路との間で受け渡されるデータが高精度演算回路が扱うデータであり、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下であり、かつ当該通信路を通るデータの精度が第1の精度以下であることを特徴とするデータ処理回路。 (Appendix 8A) A low-precision calculation circuit that performs a predetermined calculation with a first accuracy, a high-precision calculation circuit that performs a predetermined calculation with a second accuracy higher than the first accuracy, a high-precision calculation circuit, and a low-precision calculation circuit. A predetermined conversion is performed on the data passing between the communication path and the high-precision calculation circuit, which is provided at the end point on the high-precision calculation circuit side of the communication path for transferring data to and from the calculation circuit. The data transferred between the first data conversion circuit and the high-precision calculation circuit of the connection destination is the data handled by the high-precision calculation circuit, and the amount of data passing through the communication path. However, the data processing circuit is characterized in that the amount of data is less than or equal to the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy.

(付記8B)通信路の低精度演算回路側の端点に設けられ、通信路と低精度演算回路との間を通るデータに対して、予め定められた変換を行う第2のデータ変換回路をさらに備え、第2のデータ変換回路と接続先の低精度演算回路との間で受け渡されるデータが低精度演算回路が扱うデータであり、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ当該通信路を通るデータの精度が第1の精度よりも低い付記8Bに記載のデータ処理回路。 (Appendix 8B) A second data conversion circuit provided at an end point on the low-precision calculation circuit side of the communication path and performing predetermined conversion on the data passing between the communication path and the low-precision calculation circuit is further added. The data passed between the second data conversion circuit and the low-precision arithmetic circuit of the connection destination is the data handled by the low-precision arithmetic circuit, and the amount of data passing through the communication path is the data of the first accuracy. The data processing circuit according to Appendix 8B, wherein the amount of data is less than the amount of data when used, and the accuracy of the data passing through the communication path is lower than the first accuracy.

(付記9)第1の精度で所定の演算を行う低精度演算処理手段と、第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段との間でデータの受け渡しを行うための通信路の高精度演算処理手段側の端点に設けられる第1のデータ変換手段が、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量以下となり、かつ通信路を通るデータの精度が第1の精度以下となるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行うことを特徴とするデータ処理方法。 (Appendix 9) Data transfer between a low-precision arithmetic processing means that performs a predetermined operation with a first accuracy and a high-precision arithmetic processing means that performs a predetermined operation with a second accuracy higher than the first accuracy. The first data conversion means provided at the end point on the high-precision arithmetic processing means side of the communication path for performing the above can handle the data transferred to and from the high-precision arithmetic processing means of the connection destination by the high-precision arithmetic processing means. In addition to the data, the amount of data passing through the communication path is less than or equal to the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy. A data processing method characterized in that a predetermined conversion is performed on the data passing between the data and the high-precision arithmetic processing means.

(付記10)第1のデータ変換手段が、接続先の高精度演算処理手段との間で受け渡されるデータが高精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ通信路を通るデータの精度が第1の精度より低くなるように、通信路と高精度演算処理手段との間を通るデータに対して所定の変換を行い、通信路の低精度演算処理手段側の端点に設けられる第2のデータ変換手段が、接続先の低精度演算処理手段との間で受け渡されるデータが低精度演算処理手段で扱えるデータであるとともに、通信路を通るデータ量が、第1の精度のデータを使用した場合のデータ量より少なく、かつ通信路を通るデータの精度が第1の精度より低くなるように、通信路と低精度演算処理手段との間を通るデータに対して所定の変換を行う付記9に記載のデータ処理方法。 (Appendix 10) The first data conversion means is data that can be handled by the high-precision arithmetic processing means for the data transferred to and from the high-precision arithmetic processing means of the connection destination, and the amount of data passing through the communication path is the first. For the data passing between the communication path and the high-precision arithmetic processing means so that the amount of data is less than the amount of data when the data with the accuracy of 1 is used and the accuracy of the data passing through the communication path is lower than the first accuracy. The second data conversion means provided at the end point on the low-precision calculation processing means side of the communication path performs a predetermined conversion, and the data transferred to and from the low-precision calculation processing means of the connection destination is the low-precision calculation processing. The amount of data that can be handled by the means, the amount of data that passes through the communication path is less than the amount of data when the data of the first accuracy is used, and the accuracy of the data that passes through the communication path is lower than that of the first accuracy. The data processing method according to Appendix 9, wherein a predetermined conversion is performed on the data passing between the communication path and the low-precision arithmetic processing means.

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described above with reference to the embodiments and examples, the present invention is not limited to the above embodiments and examples. Various changes that can be understood by those skilled in the art can be made within the scope of the present invention in terms of the structure and details of the present invention.

本発明は、深層学習に限らず、高い精度を必要とする演算と高い精度を必要としない演算が混在している処理を行う装置において、消費電力を抑えつつ該処理を行いたい場合に好適に適用可能である。 The present invention is not limited to deep learning, and is suitable when it is desired to perform the process while suppressing power consumption in a device that performs a process in which an operation requiring high accuracy and an operation not requiring high accuracy are mixed. Applicable.

10 演算回路
11 低精度演算回路
12 高精度演算回路
13 メモリ
14 制御装置
15 バス
51 ユニット
52 ユニット間結合
53 推論処理
54 パラメタ更新処理
100 学習装置
101 学習前モデル記憶部
102 学習用データ記憶部
103a 高効率推論処理部
103b 高精度推論処理部
104a 高効率パラメタ更新処理部
104b 高精度パラメタ更新処理部
105 制御部
106 学習処理部
107 学習後モデル記憶部
1000 コンピュータ
1001 CPU
1002 主記憶装置
1003 補助記憶装置
1004 インタフェース
1005 ディスプレイ装置
1006 入力デバイス
1007 GPU
1008 プロセッサ
21 バス
22a、22b、22c、22d 演算回路
221 MAC
222 メモリ層
223 乗加算ツリー
224 ALU
300 データ処理装置
31 低精度演算処理部
32 高精度演算処理部
33 通信路
34、35 データ変換部
500 データ処理装置
501 低精度演算処理手段
502 高精度演算処理手段
503 通信路
504 第1のデータ変換手段
600 データ処理回路
601 低精度演算回路
602 高精度演算回路
603 通信路
604 第1のデータ変換回路
605 第2のデータ変換回路
90 大規模学習回路
10 Arbitrary-precision arithmetic circuit 11 Low-precision arithmetic circuit 12 High-precision arithmetic circuit 13 Memory 14 Control device 15 Bus 51 Unit 52 Unit-to-unit coupling 53 Inference processing 54 Parameter update processing 100 Learning device 101 Pre-learning model storage unit 102 Learning data storage unit 103a High Efficiency inference processing unit 103b High-precision inference processing unit 104a High-precision parameter update processing unit 104b High-precision parameter update processing unit 105 Control unit 106 Learning processing unit 107 Post-learning model storage unit 1000 Computer 1001 CPU
1002 Main storage device 1003 Auxiliary storage device 1004 Interface 1005 Display device 1006 Input device 1007 GPU
1008 Processor 21 Bus 22a, 22b, 22c, 22d Arithmetic Circuit 221 MAC
222 Memory layer 223 Multiply-accumulate tree 224 ALU
300 Data processing device 31 Low-precision arithmetic processing unit 32 High-precision arithmetic processing unit 33 Communication path 34, 35 Data conversion unit 500 Data processing device 501 Low-precision arithmetic processing means 502 High-precision arithmetic processing means 503 Communication path 504 First data conversion Means 600 Data processing circuit 601 Low-precision arithmetic circuit 602 High-precision arithmetic circuit 603 Communication path 604 First data conversion circuit 605 Second data conversion circuit 90 Large-scale learning circuit

Claims (10)

第1の精度で所定の演算を行う低精度演算処理手段と、
前記第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段と、
前記高精度演算処理手段と前記低精度演算処理手段との間でデータの受け渡しを行うための通信路の前記高精度演算処理手段側の端点に設けられる第1のデータ変換手段とを備え、
前記第1のデータ変換手段は、接続先の前記高精度演算処理手段との間で受け渡されるデータが前記高精度演算処理手段で扱えるデータであるとともに、前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量以下となり、かつ前記通信路を通るデータの精度が前記第1の精度以下となるように、前記通信路と前記高精度演算処理手段との間を通るデータに対して所定の変換を行う
ことを特徴とするデータ処理装置。
A low-precision arithmetic processing means that performs a predetermined arithmetic with the first accuracy, and
A high-precision arithmetic processing means that performs a predetermined arithmetic with a second accuracy higher than the first accuracy, and
A first data conversion means provided at an end point on the high-precision arithmetic processing means side of a communication path for passing data between the high-precision arithmetic processing means and the low-precision arithmetic processing means is provided.
In the first data conversion means, the data transferred to and from the high-precision arithmetic processing means of the connection destination is data that can be handled by the high-precision arithmetic processing means, and the amount of data passing through the communication path is the same. Between the communication path and the high-precision arithmetic processing means so that the amount of data is less than or equal to the amount of data when the data of the first accuracy is used and the accuracy of the data passing through the communication path is less than or equal to the first accuracy. A data processing device characterized in that a predetermined conversion is performed on the data passing through the data.
前記第1のデータ変換手段は、前記通信路から、前記低精度演算処理手段より前記高精度演算処理手段に渡されるデータを前記第1の精度のデータとして受け付け、受け付けた前記第1の精度のデータを前記高精度演算処理手段で扱える精度のデータに変換し、
前記第1のデータ変換手段は、前記高精度演算処理手段より前記低精度演算処理手段に渡されるデータを前記高精度演算処理手段で扱えるデータのままで受け付け、受け付けた前記データを前記低精度演算処理手段で扱える精度のデータに変換する
請求項1に記載のデータ処理装置。
The first data conversion means receives data passed from the communication path from the low-precision arithmetic processing means to the high-precision arithmetic processing means as the first-accuracy data, and has received the first-precision data. Convert the data into data with accuracy that can be handled by the high-precision arithmetic processing means,
The first data conversion means receives data passed from the high-precision arithmetic processing means to the low-precision arithmetic processing means as data that can be handled by the high-precision arithmetic processing means, and accepts the received data as the low-precision arithmetic. The data processing apparatus according to claim 1, wherein the data is converted into data having an accuracy that can be handled by the processing means.
前記通信路の前記低精度演算処理手段側の端点に設けられる第2のデータ変換手段をさらに備え、
前記第1のデータ変換手段および前記第2のデータ変換手段は、接続先の演算処理手段との間で受け渡されるデータが前記接続先の演算処理手段で扱えるデータであるとともに、前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量よりも少なく、かつ前記通信路を通るデータの精度が前記第1の精度よりも低くなるように、前記通信路と前記接続先の演算処理手段との間を通るデータに対して所定の変換を行う
請求項1または請求項2に記載のデータ処理装置。
A second data conversion means provided at an end point of the communication path on the low-precision arithmetic processing means side is further provided.
The first data conversion means and the second data conversion means are data in which the data transferred to and from the connection-destination arithmetic processing means can be handled by the connection-destination arithmetic processing means, and the communication path is used. The communication path and the said communication path and the said so that the amount of data passing through is less than the amount of data when the data of the first accuracy is used and the accuracy of the data passing through the communication path is lower than the accuracy of the first accuracy. The data processing device according to claim 1 or 2, wherein a predetermined conversion is performed on the data passing between the connection destination arithmetic processing means.
前記第1のデータ変換手段および前記第2のデータ変換手段は、前記通信路から、前記接続先の演算処理手段より相手側の演算処理手段に渡されるデータを前記第1の精度よりも低い所定の第3の精度のデータとして受け付け、受け付けた前記第3の精度のデータを前記接続先の演算処理手段で扱える精度のデータに変換し、
前記第1のデータ変換手段および前記第2のデータ変換手段は、前記接続先の演算処理手段から相手先の演算処理手段に渡されるデータを前記接続先の演算処理手段で扱えるデータのままで受け付け、受け付けた前記データを前記相手側の演算処理手段で扱える精度のデータに変換する
請求項3に記載のデータ処理装置。
The first data conversion means and the second data conversion means determine that the data passed from the communication path from the connection-destination arithmetic processing means to the other-side arithmetic processing means is lower than the first accuracy. The data of the third accuracy is received as the data of the third accuracy of the above, and the received data of the third accuracy is converted into the data of the accuracy that can be handled by the arithmetic processing means of the connection destination.
The first data conversion means and the second data conversion means accept data passed from the connection-destination arithmetic processing means to the other-destination arithmetic processing means as data that can be handled by the connection-destination arithmetic processing means. The data processing apparatus according to claim 3, wherein the received data is converted into data having an accuracy that can be handled by the other party's arithmetic processing means.
前記第1のデータ変換手段および前記第2のデータ変換手段の少なくともいずれかは、前記通信路に変換後のデータを送出する際に、複数の変換後のデータを纏めて送出し、
前記第1のデータ変換手段および前記第2のデータ変換手段の少なくともいずれかは、前記通信路から、纏められた前記複数の変換後のデータを受け付け、受け付けた前記複数の変換後のデータを分解した上で、分解後の各データに対して、接続先の演算処理手段で扱える精度のデータへの変換を行う
請求項3または請求項4に記載のデータ処理装置。
At least one of the first data conversion means and the second data conversion means collectively transmits a plurality of converted data when transmitting the converted data to the communication path.
At least one of the first data conversion means and the second data conversion means receives the plurality of converted data collected from the communication path, and decomposes the received plurality of converted data. The data processing apparatus according to claim 3 or 4, wherein each data after decomposition is converted into data having an accuracy that can be handled by the arithmetic processing means of the connection destination.
前記第1のデータ変換手段および前記第2のデータ変換手段で行う変換が予め定められ、かつ固定されている
請求項3から請求項5のうちのいずれかに記載のデータ処理装置。
The data processing apparatus according to any one of claims 3 to 5, wherein the conversion performed by the first data conversion means and the second data conversion means is predetermined and fixed.
前記データ処理装置が、層状に結合された2以上のユニットで構成される所定の判別モデルを学習する学習装置であり、
学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段を備え、
前記学習手段は、
前記低精度演算処理手段として、前記推論処理において行われる演算のうちの指定された演算を、第1の演算精度で実施する高効率推論手段と、
前記高精度演算処理手段として、前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第1の演算精度よりも高い第2の演算精度で実施する高精度パラメタ更新手段とを含む
請求項1から請求項6のうちのいずれかに記載のデータ処理装置。
The data processing device is a learning device that learns a predetermined discrimination model composed of two or more units connected in a layered manner.
When the training data is input, at least the inference process that calculates the output of each unit of the discrimination model in a predetermined order and the parameters used in the calculation of the output of each unit based on the result of the inference process. Equipped with a learning means to perform parameter update processing to update a part
The learning means
As the low-precision arithmetic processing means, a high-efficiency inference means that executes a designated operation among the operations performed in the inference processing with a first arithmetic accuracy, and
The high-precision arithmetic processing means includes a high-precision parameter updating means that performs a designated operation among the operations performed in the parameter updating process with a second arithmetic accuracy higher than the first arithmetic accuracy. The data processing apparatus according to any one of claims 1 to 6.
第1の精度で所定の演算を行う低精度演算回路と、
前記第1の精度よりも高い第2の精度で所定の演算を行う高精度演算回路と、
前記高精度演算回路と前記低精度演算回路との間でデータの受け渡しを行うための通信路の前記高精度演算回路側の端点に設けられ、前記通信路と前記高精度演算回路との間を通るデータに対して、予め定められた変換を行う第1のデータ変換回路とを備え、
前記第1のデータ変換回路と接続先の前記高精度演算回路との間で受け渡されるデータが前記高精度演算回路が扱うデータであり、
前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量以下であり、かつ当該通信路を通るデータの精度が前記第1の精度以下である
ことを特徴とするデータ処理回路。
A low-precision calculation circuit that performs a predetermined calculation with the first precision,
A high-precision arithmetic circuit that performs a predetermined calculation with a second precision higher than the first precision, and
A communication path for passing data between the high-precision arithmetic circuit and the low-precision arithmetic circuit is provided at an end point on the high-precision arithmetic circuit side, and is provided between the communication path and the high-precision arithmetic circuit. It is equipped with a first data conversion circuit that performs predetermined conversion on the passing data.
The data passed between the first data conversion circuit and the high-precision arithmetic circuit to be connected is the data handled by the high-precision arithmetic circuit.
The amount of data passing through the communication path is less than or equal to the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is less than or equal to the first accuracy. Data processing circuit.
第1の精度で所定の演算を行う低精度演算処理手段と、前記第1の精度よりも高い第2の精度で所定の演算を行う高精度演算処理手段との間でデータの受け渡しを行うための通信路の前記高精度演算処理手段側の端点に設けられる第1のデータ変換手段が、
接続先の前記高精度演算処理手段との間で受け渡されるデータが前記高精度演算処理手段で扱えるデータであるとともに、前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量以下となり、かつ前記通信路を通るデータの精度が前記第1の精度以下となるように、前記通信路と前記高精度演算処理手段との間を通るデータに対して所定の変換を行う
ことを特徴とするデータ処理方法。
To transfer data between a low-precision arithmetic processing means that performs a predetermined operation with a first accuracy and a high-precision arithmetic processing means that performs a predetermined operation with a second accuracy higher than the first accuracy. The first data conversion means provided at the end point of the communication path on the high-precision arithmetic processing means side is
The data passed to and from the high-precision arithmetic processing means of the connection destination is the data that can be handled by the high-precision arithmetic processing means, and the amount of data passing through the communication path uses the data of the first accuracy. A predetermined conversion for data passing between the communication path and the high-precision arithmetic processing means so that the amount of data in the case is equal to or less than the amount of data in the case and the accuracy of the data passing through the communication path is equal to or less than the first accuracy. A data processing method characterized by performing.
前記第1のデータ変換手段が、接続先の前記高精度演算処理手段との間で受け渡されるデータが前記高精度演算処理手段で扱えるデータであるとともに、前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量より少なく、かつ前記通信路を通るデータの精度が前記第1の精度より低くなるように、前記通信路と前記高精度演算処理手段との間を通るデータに対して所定の変換を行い、
前記通信路の前記低精度演算処理手段側の端点に設けられる第2のデータ変換手段が、接続先の前記低精度演算処理手段との間で受け渡されるデータが前記低精度演算処理手段で扱えるデータであるとともに、前記通信路を通るデータ量が、前記第1の精度のデータを使用した場合のデータ量より少なく、かつ前記通信路を通るデータの精度が前記第1の精度より低くなるように、前記通信路と前記低精度演算処理手段との間を通るデータに対して所定の変換を行う
請求項9に記載のデータ処理方法。
The data transferred to and from the high-precision arithmetic processing means of the connection destination by the first data conversion means is data that can be handled by the high-precision arithmetic processing means, and the amount of data passing through the communication path is the said. Between the communication path and the high-precision arithmetic processing means so that the amount of data is less than the amount of data when the first-precision data is used and the accuracy of the data passing through the communication path is lower than the first accuracy. Performs a predetermined conversion on the data passing through
The second data conversion means provided at the end point of the communication path on the side of the low-precision arithmetic processing means can handle the data transferred to and from the low-precision arithmetic processing means of the connection destination by the low-precision arithmetic processing means. In addition to being data, the amount of data passing through the communication path is less than the amount of data when the data of the first accuracy is used, and the accuracy of the data passing through the communication path is lower than the accuracy of the first accuracy. The data processing method according to claim 9, wherein a predetermined conversion is performed on the data passing between the communication path and the low-precision arithmetic processing means.
JP2020528664A 2018-07-06 2018-07-06 DATA PROCESSING DEVICE, DATA PROCESSING CIRCUIT AND DATA PROCESSING METHOD Active JP7120308B2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/025773 WO2020008643A1 (en) 2018-07-06 2018-07-06 Data processing device, data processing circuit, and data processing method

Publications (2)

Publication Number Publication Date
JPWO2020008643A1 true JPWO2020008643A1 (en) 2021-03-11
JP7120308B2 JP7120308B2 (en) 2022-08-17

Family

ID=69060857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020528664A Active JP7120308B2 (en) 2018-07-06 2018-07-06 DATA PROCESSING DEVICE, DATA PROCESSING CIRCUIT AND DATA PROCESSING METHOD

Country Status (2)

Country Link
JP (1) JP7120308B2 (en)
WO (1) WO2020008643A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12015526B2 (en) * 2020-05-26 2024-06-18 Synopsys, Inc. Mixed-precision neural networks

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002008060A (en) * 2000-06-23 2002-01-11 Hitachi Ltd Data processing method, recording medium and data processing device
JP2002517038A (en) * 1998-05-27 2002-06-11 エイアールエム リミテッド Recirculation register file
JP2018010618A (en) * 2016-05-03 2018-01-18 イマジネイション テクノロジーズ リミテッド Convolutional neural network hardware configuration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002517038A (en) * 1998-05-27 2002-06-11 エイアールエム リミテッド Recirculation register file
JP2002008060A (en) * 2000-06-23 2002-01-11 Hitachi Ltd Data processing method, recording medium and data processing device
JP2018010618A (en) * 2016-05-03 2018-01-18 イマジネイション テクノロジーズ リミテッド Convolutional neural network hardware configuration

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LIN, DARRYL D., ET AL.: "Fixed Point Quantization of Deep Convolutional Networks [online]", ARXIV, JPN7018003099, 2 June 2016 (2016-06-02), US, ISSN: 0004589378 *

Also Published As

Publication number Publication date
JP7120308B2 (en) 2022-08-17
WO2020008643A1 (en) 2020-01-09

Similar Documents

Publication Publication Date Title
CN107301456B (en) Deep neural network multi-core acceleration implementation method based on vector processor
Venkataramanaiah et al. Automatic compiler based FPGA accelerator for CNN training
CN107609641A (en) Sparse neural network framework and its implementation
CN108090560A (en) The design method of LSTM recurrent neural network hardware accelerators based on FPGA
WO2020029583A1 (en) Multiplication and addition calculation method and calculation circuit suitable for neural network
CN110543939B (en) Hardware acceleration realization device for convolutional neural network backward training based on FPGA
CN107766935B (en) Multilayer artificial neural network
TWI525558B (en) Resilient high - speed hardware reverse transfer and feedback type neural network system
CN104145281A (en) Neural network computing apparatus and system, and method therefor
Ghodrati et al. Bit-parallel vector composability for neural acceleration
CN110413561B (en) Data acceleration processing system
Li et al. A precision-scalable energy-efficient bit-split-and-combination vector systolic accelerator for NAS-optimized DNNs on edge
Shu et al. High energy efficiency FPGA-based accelerator for convolutional neural networks using weight combination
JPWO2020008643A1 (en) Data processing equipment, data processing circuits and data processing methods
Jin et al. Sparse ternary connect: Convolutional neural networks using ternarized weights with enhanced sparsity
TWI782328B (en) Processor for neural network operation
JP7044160B2 (en) Learning equipment, learning circuits, learning methods and learning programs
Santos et al. Artificial neural network acceleration on FPGA using custom instruction
Aung et al. Deepfire2: A convolutional spiking neural network accelerator on fpgas
Lu et al. A reconfigurable DNN training accelerator on FPGA
CN114511094B (en) Quantum algorithm optimization method and device, storage medium and electronic device
Su et al. Processing element architecture design for deep reinforcement learning with flexible block floating point exploiting signal statistics
CN112488248A (en) Method for constructing proxy model based on convolutional neural network
Lei et al. Toward matrix multiplication for deep learning inference on the Xilinx Versal
Guo et al. A configurable FPGA accelerator of Bi-LSTM inference with structured sparsity

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220718

R151 Written notification of patent or utility model registration

Ref document number: 7120308

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151