JPWO2019156121A1 - 半導体ウエハー - Google Patents

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大貴 山本
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Abstract

一実施の形態として、Ｓｉを主成分とする基板１０と、基板１０上に形成された、ＡｌＮ層１１ａを最下層とするバッファ層１１と、バッファ層１１上に形成された、Ｇａを含む窒化物半導体層１２と、を備え、ＡｌＮ層１１ａの上面のピット密度が、０よりも大きく、２．４×１０10ｃｍ-2未満である、半導体ウエハー１を提供する。

Description

本発明は、半導体ウエハーに関する。
従来、Ｓｉ基板にエピタキシャル結晶成長により形成される窒化物半導体層の品質を向上させる技術が知られている（例えば、特許文献１参照）。
特許文献１に記載の技術によれば、Ｓｉ基板を含む基板の表面に形成されるバッファ層としてのＡｌＮ系薄膜を異なる成膜条件の複数段階で形成することにより、その上に形成されるIII族窒化物薄膜層におけるクラックやピットが少なくなるとされている。
特開２００７−５９８５０号公報
しかしながら、特許文献１に記載された技術等を用いても、Ｓｉ基板上に形成される全ての窒化物半導体層の品質が向上するわけではない。そのため、高品質の窒化物半導体層を求めると、基準に満たない不合格品が増えて、歩留まりが低くなる。
本発明の目的は、Ｓｉ基板上に窒化物半導体層を備えた半導体ウエハーであって、特定の用途において十分な耐圧を有し、歩留まりよく製造することができる構造を有する半導体ウエハーを提供することにある。
本発明の一態様は、上記目的を達成するために、以下の［１］〜［３］の半導体ウエハーを提供する。
［１］Ｓｉを主成分とする基板と、前記基板上に形成された、ＡｌＮ層を最下層とするバッファ層と、前記バッファ層上に形成された、Ｇａを含む窒化物半導体層と、を備え、前記ＡｌＮ層の上面のピット密度が、０よりも大きく、２．４×１０10ｃｍ-2未満である、半導体ウエハー。
［２］前記ＡｌＮ層の上面のピット密度が、５．５×１０9ｃｍ-2以下である、上記［１］に記載の半導体ウエハー。
［３］前記ＡｌＮ層の上面のピット密度が、１．４×１０9ｃｍ-2以下である、上記［２］に記載の半導体ウエハー。
本発明によれば、Ｓｉ基板上に窒化物半導体層を備えた半導体ウエハーであって、特定の用途において十分な耐圧を有し、歩留まりよく製造することができる構造を有する半導体ウエハーを提供することができる。
図１は、実施の形態に係る半導体ウエハーの垂直断面図である。 図２Ａは、実施の形態に係る半導体ウエハーの製造工程を示す垂直断面図である。 図２Ｂは、実施の形態に係る半導体ウエハーの製造工程を示す垂直断面図である。 図２Ｃは、実施の形態に係る半導体ウエハーの製造工程を示す垂直断面図である。 図３Ａは、実施例に係る試料Ａの電流−電圧特性を示すグラフである。 図３Ｂは、実施例に係る試料Ａの垂直方向の断面ＴＥＭ像である。 図４Ａは、実施例に係る試料Ｂの電流−電圧特性を示すグラフである。 図４Ｂは、実施例に係る試料Ｂの垂直方向の断面ＴＥＭ像である。 図５Ａは、実施例に係る試料Ｃの電流−電圧特性を示すグラフである。 図５Ｂは、実施例に係る試料Ｃの垂直方向の断面ＴＥＭ像である。 図６Ａは、実施例に係る試料Ｄの電流−電圧特性を示すグラフである。 図６Ｂは、実施例に係る試料Ｄの垂直方向の断面ＴＥＭ像である。 図７Ａは、実施例に係る試料Ｅの電流−電圧特性を示すグラフである。 図７Ｂは、実施例に係る試料Ｅの垂直方向の断面ＴＥＭ像である。 図８Ａは、実施例に係る試料Ｆの電流−電圧特性を示すグラフである。 図８Ｂは、実施例に係る試料Ｆの垂直方向の断面ＴＥＭ像である。 図９Ａは、実施例に係る試料Ｇの電流−電圧特性を示すグラフである。 図９Ｂは、実施例に係る試料Ｇの垂直方向の断面ＴＥＭ像である。 図１０は、実施例に係る試料Ａ〜Ｇの測定結果から得られた、ＡｌＮ層の形成時の露点とＡｌＮ層の上面のピット密度との関係を示すグラフである。
（半導体ウエハーの構成）
図１は、実施の形態に係る半導体ウエハー１の垂直断面図である。半導体ウエハー１は、Ｓｉを主成分とする基板１０と、基板１０上に形成されたバッファ層１１と、バッファ層１１上に形成された、Ｇａを含む窒化物半導体層１２とを備える。バッファ層１１は、ＡｌＮ層１１ａと、その上に形成される上層１１ｂを含む。
基板１０は、Ｓｉを主成分とする基板であり、典型的にはＳｉ基板である。Ｓｉ基板は、大口径のものを低コストで用意することができる。
ＡｌＮ層１１ａは、基板１０の表面を覆うＧａを含まない膜であり、基板１０に含まれるＳｉと、基板１０の上方に形成される層に含まれるＧａが反応することを防ぐ。
ＡｌＮ層１１ａは、低温（例えば１０００〜１１５０℃）で形成される低温層と、その上の高温（例えば１１００〜１３００℃）で形成される高温層からなる２層構造を有していてもよい。ＡｌＮ層１１ａは、成長温度が高いほど結晶品質が高くなり、基板１０との格子不整合による歪みが大きくなる。そして、ＡｌＮ層１１ａの歪みが大きいほど、上面にピットが形成されやすくなる。
このため、ＡｌＮ層１１ａの基板１０と接する下層を結晶品質の低い低温層とすることにより、歪みを抑えて、ＡｌＮ層１１ａの上面のピットの発生を抑えることができる。一方で、ＡｌＮ層１１ａの上層を結晶品質の高い高温層とすることにより、ＡｌＮ層１１ａ状にエピタキシャル成長する窒化物半導体層１２の結晶品質を高めることができる。
ＡｌＮ層１１ａの上面に存在するピットは、ＡｌＮ層１１ａ上に形成されるエピタキシャル結晶層（バッファ層１１の上層１１ｂ及び窒化物半導体層１２）における欠陥の原因となる。
バッファ層１１の上層１１ｂ及び窒化物半導体層１２を構成するＧａＮ系結晶は、横方向にも成長するため、ある程度の量の欠陥であれば成長中に修復する（上層に欠陥を引き継がない）ことができる。しかしながら、ＡｌＮ層１１ａの上面のピット密度がある程度大きいと、バッファ層１１の上層１１ｂ及び窒化物半導体層１２の成長による欠陥の修復が追いつかなくなり、窒化物半導体層１２の上面近傍にまで欠陥が残る。このような窒化物半導体層１２に含まれる欠陥の量は、半導体ウエハー１の縦方向の耐圧に影響を与える。なお、本実施の形態における耐圧とは、電流密度が１×１０-6Ａ／ｍｍ2となるときの電圧をいう。
また、窒化物半導体層１２の欠陥の密度が一定であったとしても、半導体ウエハー１から切り出す半導体デバイスのチップ面積が大きくなると半導体デバイスに含まれる欠陥の量が大きくなるため、信頼性に与える悪影響が大きくなる。このため、電流クラスが大きい、チップ面積が大きい半導体デバイスを半導体ウエハー１から切り出す場合には、ＡｌＮ層１１ａの上面のピット密度をより低く抑えることが求められる。
ＡｌＮ層１１ａの上面のピット密度は、０よりも大きく、２．４×１０10ｃｍ-2未満である。この場合、半導体ウエハー１の縦方向の耐圧がおよそ６５０Ｖよりも大きくなる程度にバッファ層１１の上層１１ｂ及び窒化物半導体層１２の欠陥密度が抑えられ、半導体ウエハー１からチップ面積が例えばおよそ２ｍｍ2である１０Ａ級の半導体デバイスを切り出すことができる。言い換えると、ＡｌＮ層１１ａの上面にピットが存在しても、その密度が２．４×１０10ｃｍ-2未満であれば、６５０Ｖ、１０Ａ級の半導体デバイスに適用するには問題がない。
また、ＡｌＮ層１１ａの上面のピット密度は、５．５×１０9ｃｍ-2以下であることが好ましい。この場合、半導体ウエハー１の縦方向の耐圧がおよそ６５０Ｖよりも大きくなる程度にバッファ層１１の上層１１ｂ及び窒化物半導体層１２の欠陥密度が抑えられ、半導体ウエハー１からチップ面積が例えばおよそ７ｍｍ2である３０ＡＶ級の半導体デバイスを切り出すことができる。言い換えると、ＡｌＮ層１１ａの上面にピットが存在しても、その密度が５．５×１０9ｃｍ-2以下であれば、６５０Ｖ、３０Ａ級の半導体デバイスに適用するには問題がない。
また、ＡｌＮ層１１ａの上面のピット密度は、１．４×１０9ｃｍ-2以下であることがより好ましい。この場合、半導体ウエハー１の縦方向の耐圧がおよそ６５０Ｖよりも大きくなる程度にバッファ層１１の上層１１ｂ及び窒化物半導体層１２の欠陥密度が抑えられ、半導体ウエハー１からチップ面積が例えばおよそ１６ｍｍ2である７０ＡＶ級の半導体デバイスを切り出すことができる。言い換えると、ＡｌＮ層１１ａの上面にピットが存在しても、その密度が１．４×１０9ｃｍ-2以下であれば、６５０Ｖ、７０Ａ級の半導体デバイスに適用するには問題がない。
なお、上記の半導体デバイスの特性は例であり、半導体ウエハー１を用いて製造される半導体デバイスの特性はこれらに限定されるものではない。例えば、半導体ウエハー１に縦方向の耐圧を向上させるための積層構造を加えることにより、より高い電圧で動作する半導体デバイスに適用することができる。
このように、ＡｌＮ層１１ａの上面のピット密度を基準として半導体ウエハー１の品質（縦方向の耐圧）を判定し、その判定基準を半導体ウエハー１の用途に応じて設定することにより、半導体ウエハー１の品質を確保しつつ製造歩留まりを向上させることができる。
バッファ層１１の上層１１ｂは、窒化物半導体（III族元素とＮを含む１〜３元系の化合物半導体）から構成され、例えば、窒化物半導体層１２がＧａＮからなる場合は、ＡｌxＧａ1-xＮ（０≦ｘ≦１）から構成される。上層１１ｂは、超格子構造や、傾斜組成構造等の多層構造を有してもよい。
超格子構造は、例えば、Ａｌ組成ｘが大きい（格子定数が大きい）ＡｌxＧａ1-xＮ膜とＡｌ組成ｙが０又は小さい（格子定数が小さい）ＡｌyＧａ1-yＮ膜とが交互に積まれた構造である。基板１０の熱膨張係数が、バッファ層１１や窒化物半導体層１２を構成する窒化物半導体の熱膨張係数よりも小さい場合、基板１０上に高温で窒化物半導体を成長させた後の冷却の際に、窒化物半導体が基板１０よりも大きく収縮し、窒化物半導体に引張応力が発生する。この場合、窒化物半導体に生じる引張応力を、バッファ層１１に生じる圧縮応力により相殺するため、ＡｌxＧａ1-xＮ膜のＡｌ組成ｘとＡｌyＧａ1-yＮ膜のＡｌ組成ｙが０≦ｙ＜ｘ≦１の条件を満たし、かつ、ＡｌxＧａ1-xＮ膜がＡｌyＧａ1-yＮ膜よりも薄いことが好ましい。傾斜組成バッファ構造は、例えば、下層から上層に向かってＡｌ組成ｘが小さくなるように、Ａｌ組成ｘの異なる複数のＡｌxＧａ1-xＮ膜が積層された構造である。
超格子バッファ構造を採用する場合、Ｓｉを主成分とする基板１０と窒化物半導体層１２との熱膨張係数差により生じる半導体ウエハー１の下側（基板１０側）に凸となる反りを抑えることができる。
下側に凸となるように反った半導体ウエハー１においては、窒化物半導体層１２中に引張応力が生じており、窒化物半導体層１２は非常にクラックが生じやすい状態にある。超格子バッファ構造を用いることにより、窒化物半導体層１２中の引張応力をキャンセルすることができるため、半導体ウエハー１の反りを抑えることができる。
基板１０の熱膨張係数が、バッファ層１１や窒化物半導体層１２を構成する窒化物半導体の熱膨張係数よりも小さい場合、基板１０上に高温で窒化物半導体を成長させた後の冷却の際に、窒化物半導体が基板１０よりも大きく収縮し、窒化物半導体に引張応力が発生する。この場合、窒化物半導体に生じる引張応力を、バッファ層１１と窒化物半導体層１２の格子不整合により生じる圧縮応力により相殺するため、歪みのない状態のバッファ層１１の物質量（ｍｏｌ）で重み付けした組成比の加重平均におけるａ軸長（単位格子のａ軸の長さ）は、歪みのない状態の窒化物半導体層１２の物質量（ｍｏｌ）で重み付けした組成比の加重平均におけるａ軸長よりも小さいことが好ましい。
窒化物半導体層１２は、窒化物半導体からなり、多層構造を有していてもよい。図１に示される例では、窒化物半導体層１２は、ヘテロ接合を形成する下層１２ａと上層１２ｂからなる。典型的には、下層１２ａがＧａＮからなり、上層１２ｂがＡｌＧａＮからなる。この場合、下層１２ａの上面（下層１２ａと上層１２ｂの界面）近傍に生じる二次元電子ガスを利用する、ＨＥＭＴ（High Electron Mobility Transistor）等のパワーデバイスや高周波デバイスを半導体ウエハー１から製造することができる。
窒化物半導体は、不純物を意図的にドーピングしない場合でも、窒素欠損や炉内残留不純物である酸素、シリコンがｎ型ドーパントとして振る舞うため、絶縁性が低い。このため、半導体ウエハー１の十分な耐圧を確保するために、バッファ層１１の上層１１ｂは、Ｃ、Ｆｅ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃｏ、Ｎｉなどのキャリア補償のための不純物を含む。この窒化物半導体層１２に含まれるキャリア補償のための不純物の濃度は、窒素欠損や炉内残留不純物により生じるキャリア（電子）を十分に補償して半導体ウエハー１の耐圧の低下を抑えるため、１×１０18ｃｍ-3以上であることが好ましく、また、ドーピング量が多すぎると結晶品質が低下するおそれがあるため、１×１０20ｃｍ-3以下であることが好ましい。
なお、半導体ウエハー１を適用する半導体デバイスは、二次元電子ガスを利用するものに限られず、例えば、ＬＥＤ（Light Emitting Diode）等の発光デバイスであってもよい。
（半導体ウエハーの製造方法）
以下に、半導体ウエハー１の製造方法の一例を示す。
図２Ａ〜図２Ｃは、実施の形態に係る半導体ウエハー１の製造工程を示す垂直断面図である。
まず、ＭＯＣＶＤ装置等の製造装置のグローブボックス内に基板１０をセットする。このときのグローブボックス内の露点は、−３０℃未満であることが好ましく、−４０℃以下であることがより好ましく、−７０℃以下であることがさらに好ましい。露点は結露が生じる温度であり、雰囲気中に含まれる水分量が少ないほど露点が低くなる。
露点を−３０℃未満にすることにより、ＡｌＮ層１１ａの上面のピット密度が２．４×１０10ｃｍ-2未満となる可能性が大きくなり、露点を−４０℃以下とすることにより、ＡｌＮ層１１ａの上面のピット密度が５．５×１０9ｃｍ-2以下となる可能性が大きくなり、露点を−７０℃以下にすることにより、ＡｌＮ層１１ａの上面のピット密度が１．４×１０9ｃｍ-2以下となる可能性が大きくなる。露点が低いとピット密度が小さくなるのは、ピットの形成メカニズムが酸素不純物と関連するからである。
なお、通常、基板１０をセットする前に窒素パージ等によりグローブボックス内の水分を除去するが、この際に水分と同時に酸素も除去される。このため、基板１０をセットする際にグローブボックス内の露点を調べることにより、間接的に酸素量を知ることができる。すなわち、露点を酸素量の指標として用いることもできる。
次に、Ｓｉを主成分とする基板１０の表面酸化膜を除去するため、基板１０の表面にＨ2アニール処理を施す。このＨ2アニール処理は、表面酸化膜を還元するため、９００℃以上の温度条件下で実施される。例えば、１０００℃以上１０６０℃以下の温度を１０秒以上保持する。
基板１０の表面に表面酸化膜が残った状態でＡｌＮ層１１ａを形成すると、局所的な成長不良が生じるため、成長不良箇所と正常に成長した箇所との境界に大きな歪みが生じ、ＡｌＮ層１１ａの上面にピットが形成されやすくなる。このため、ＡｌＮ層１１ａの上面におけるピットの形成を抑えるため、基板１０の表面酸化膜を除去することが好ましい。
さらに、基板１０上に形成されるＡｌＮ層１１ａ及びその上の各層の基板面内の結晶品質を均一にするため、アンモニア処理により基板１０の表面に窒化ケイ素膜を形成してもよい。基板１０の表面に窒化ケイ素膜を形成することにより、ＡｌＮ層１１ａと下地との格子整合性が向上するため、クラックを発生させることなくＡｌＮ層１１ａを高温成長させることができる。高温成長によりＡｌＮ層１１ａの結晶品質は向上し、それによってその上に成長する各層の結晶品質も向上する。
窒化ケイ素膜は、０．５ｎｍ以上３ｎｍ以下の厚さ、典型的には１ｎｍ程度の厚さに形成する。ここで、基板１０の表面に表面酸化膜が残った状態で窒化ケイ素膜を形成すると、窒化ケイ素膜の厚さにばらつきが生じるため、基板１０上に形成されるＡｌＮ層１１ａに歪みが生じ、その上面にピットが形成されやすくなる。
なお、ＡｌＮ層１１ａの形成前に基板１０の表面に窒化ケイ素膜を形成しない場合であっても、ＡｌＮ層１１ａの形成後に、ＡｌＮ層１１ａからの窒素の拡散によって基板１０の表面に部分的に窒化ケイ素膜が形成され得る。しかしながら、当然、この部分的な窒化ケイ素膜にＡｌＮ層１１ａなどの結晶品質を向上させる効果はない。
基板１０の表面に窒化ケイ素膜を形成せずに、クラックを発生させることなくＡｌＮ層１１ａを形成するためには、例えば、９００℃程度の低温で比較的結晶性の悪いＡｌＮを成長させた後、その上にＡｌＮを高温成長させればよい。
次に、図２Ａに示されるように、ＭＯＣＶＤ等により、基板１０上にＡｌＮを成長させ、ＡｌＮ層１１ａを形成する。
また、上述のように、初めに低温（例えば１０００〜１１５０℃）でＡｌＮを成長させて、その後成長温度を高温（例えば１１００〜１３００℃）に切り替えてＡｌＮを成長させ、低温層とその上の高温層を有するＡｌＮ層１１ａを形成してもよい。
次に、図２Ｂに示されるように、ＭＯＣＶＤ等により、ＡｌＮ層１１ａ上に窒化物半導体からなる上層１１ｂを形成し、バッファ層１１を得る。
バッファ層１１は、バッファ層１１を構成する窒化物半導体結晶の（０００１）結晶面が基板１０の基板面に対し略平行となるように形成されることが好ましい。結晶面を揃えることにより、結晶本来の特性を発揮できる。バッファ層１１を形成する際、III族であるＧａ、Ａｌの原料ガスの供給分圧が基板１０の結晶最表面の分圧より高くなるような、原料供給比と温度の範囲（例えば、III族原料ガスの供給量に対するＶ族原料ガスの供給量の比の値が１より大きく、温度が１４００℃未満）で結晶成長を行うことにより、バッファ層１１を構成する窒化物半導体結晶の（０００１）結晶面を基板１０の基板面に対し略平行とすることができる。
次に、図２Ｃに示されるように、ＭＯＣＶＤ等により、バッファ層１１上にＧａを含む窒化物半導体層１２を形成し、半導体ウエハー１を得る。
その後、断面ＴＥＭ（Transmission Electron Microscope）観察等により、得られた半導体ウエハー１のＡｌＮ層１１ａの上面のピット密度を測定し、半導体ウエハー１の用途に応じたピット密度の基準に基づいて合否（使用の可否）の判定を行うことができる。
例えば、半導体ウエハー１を６５０Ｖ、１０Ａ級の半導体デバイスに適用する場合、ＡｌＮ層１１ａの上面のピット密度が２．４×１０10ｃｍ-2未満である場合に合格とすることができる。また、半導体ウエハー１を６５０Ｖ、３０Ａ級の半導体デバイスに適用する場合、ＡｌＮ層１１ａの上面のピット密度が５．５×１０9ｃｍ-2以下である場合に合格とすることができる。また、半導体ウエハー１を６５０Ｖ、７０Ａ級の半導体デバイスに適用する場合、ＡｌＮ層１１ａの上面のピット密度が１．４×１０9ｃｍ-2以下である場合に合格とすることができる。
なお、ＡｌＮ層１１ａの上面のピット密度の測定及び合否の判定は、ＡｌＮ層１１ａの形成後であれば、任意のタイミングで行うことができる。例えば、ＡｌＮ層１１ａを形成した直後に行ってもよい。
（実施の形態の効果）
上記実施の形態によれば、Ｓｉ基板上に窒化物半導体層を備えた半導体ウエハーであって、特定の用途において十分な耐圧を有し、歩留まりよく製造することができる構造を有する半導体ウエハー、及びその製造方法を提供することができる。
上記実施の形態に係る半導体ウエハー１について、ＡｌＮ層１１ａの形成時の雰囲気の露点、ＡｌＮ層１１ａの上面のピット密度、及び半導体ウエハー１の耐圧の関係を調べた。以下、その詳細について述べる。
本実施例においては、次の表１に示される構成を有する半導体ウエハーである試料Ａ〜Ｇを製造し、評価を行った。なお、基板１０の厚さ、直径、主面のオフ角、及び電導型は半導体ウエハーの耐圧に影響を与えないことが確認されている。
試料Ａ〜Ｇは、それぞれＡｌＮ層１１ａの形成時の雰囲気の露点が異なり、それによってＡｌＮ層１１ａの上面のピット密度が異なる。また、試料Ａ〜Ｇは、それぞれＡｌＮ層１１ａの上面のピット密度が異なることにより、バッファ層１１と窒化物層１２の欠陥量が異なり、耐圧が異なる。
次の表２は、試料Ａ〜ＧのそれぞれのＡｌＮ層１１ａの形成時の雰囲気の露点、ＡｌＮ層１１ａの上面のピット密度、及び縦方向の耐圧を示す。試料Ａ〜Ｇの縦方向の耐圧は、窒化物半導体層１２の上層１２ｂ上に形成した金属電極と基板１０との間に電圧を印加して測定した。
表２の「判定α」は、試料Ａ〜Ｇをチップ面積が２ｍｍ2である６５０Ｖ、１０Ａ級の半導体デバイスに適用する場合の判定結果であり、ＡｌＮ層１１ａの上面のピット密度が２．４×１０10ｃｍ-2未満である試料が合格の判定「○」を受け、ＡｌＮ層１１ａの上面のピット密度が２．４×１０10ｃｍ-2以上である試料が不合格の判定「×」を受けている。
表２の「判定β」は、試料Ａ〜Ｇをチップ面積が７ｍｍ2である６５０Ｖ、３０Ａ級の半導体デバイスに適用する場合の判定結果であり、ＡｌＮ層１１ａの上面のピット密度が５．５×１０9ｃｍ-2以下の試料が合格の判定「○」を受け、ＡｌＮ層１１ａの上面のピット密度が５．５×１０9ｃｍ-2よりも大きい試料が不合格の判定「×」を受けている。
表２の「判定γ」は、試料Ａ〜Ｇをチップ面積が１６ｍｍ2である６５０Ｖ、７０Ａ級の半導体デバイスに適用する場合の判定結果であり、ＡｌＮ層１１ａの上面のピット密度が１．４×１０9ｃｍ-2以下の試料が合格の判定「○」を受け、ＡｌＮ層１１ａの上面のピット密度が１．４×１０9ｃｍ-2よりも大きい試料が不合格の判定「×」を受けている。
図３Ａは、試料Ａの電流−電圧特性を示すグラフである。図３Ｂは、垂直方向の断面ＴＥＭ像である。図３ＢのＴＥＭ像において確認される主なピットの位置を矢印で示す。
図４Ａは、試料Ｂの電流−電圧特性を示すグラフである。図４Ｂは、垂直方向の断面ＴＥＭ像である。図４ＢのＴＥＭ像において確認される主なピットの位置を矢印で示す。
図５Ａは、試料Ｃの電流−電圧特性を示すグラフである。図５Ｂは、垂直方向の断面ＴＥＭ像である。図５ＢのＴＥＭ像において確認される主なピットの位置を矢印で示す。
図６Ａは、試料Ｄの電流−電圧特性を示すグラフである。図６Ｂは、垂直方向の断面ＴＥＭ像である。図６ＢのＴＥＭ像において確認される主なピットの位置を矢印で示す。
図７Ａは、試料Ｅの電流−電圧特性を示すグラフである。図７Ｂは、垂直方向の断面ＴＥＭ像である。図７ＢのＴＥＭ像において確認される主なピットの位置を矢印で示す。
図８Ａは、試料Ｆの電流−電圧特性を示すグラフである。図８Ｂは、垂直方向の断面ＴＥＭ像である。図８ＢのＴＥＭ像からは、ＡｌＮ層１１ａの上面のピットの存在はほとんど確認できない。
図９Ａは、試料Ｇの電流−電圧特性を示すグラフである。図９Ｂは、垂直方向の断面ＴＥＭ像である。図９ＢのＴＥＭ像からは、ＡｌＮ層１１ａの上面のピットの存在はほとんど確認できない。
表２に示される試料Ａ〜ＧのＡｌＮ層１１ａの上面のピット密度は、図３〜９に示される断面ＴＥＭ像の所定の視野（図３〜９に示される断面ＴＥＭ像における横方向の幅）及び奥行き（図３〜９に示される断面ＴＥＭ像の紙面に垂直な方向の幅）の範囲内で計測されたピット数から求めた。また、表２に示される試料Ａ〜Ｇの縦方向の耐圧は、図３〜９に示される電流−電圧特性から求めた。次の表３は、試料Ａ〜Ｇのピット数計測についての視野及び奥行き、並びにその視野と奥行きにより定められる範囲内で計測されたピット数を示す。
図１０は、試料Ａ〜Ｇの測定結果から得られた、ＡｌＮ層１１ａの形成時の露点とＡｌＮ層１１ａの上面のピット密度との関係を示すグラフである。
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
Ｓｉ基板上に窒化物半導体層を備えた半導体ウエハーであって、特定の用途において十分な耐圧を有し、歩留まりよく製造することができる構造を有する半導体ウエハーを提供する。
１ 半導体ウエハー
１０ 基板
１１ バッファ層
１１ａ ＡｌＮ層
１１ｂ 上層
１２ 窒化物半導体層
１２ａ 下層
１２ｂ 上層

Claims (3)

  1. Ｓｉを主成分とする基板と、
    前記基板上に形成された、ＡｌＮ層を最下層とするバッファ層と、
    前記バッファ層上に形成された、Ｇａを含む窒化物半導体層と、
    を備え、
    前記ＡｌＮ層の上面のピット密度が、０よりも大きく、２．４×１０10ｃｍ-2未満である、
    半導体ウエハー。
  2. 前記ＡｌＮ層の上面のピット密度が、５．５×１０9ｃｍ-2以下である、
    請求項１に記載の半導体ウエハー。
  3. 前記ＡｌＮ層の上面のピット密度が、１．４×１０9ｃｍ-2以下である、
    請求項２に記載の半導体ウエハー。
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* Cited by examiner, † Cited by third party
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EP4345922A1 (en) * 2022-09-30 2024-04-03 ALLOS Semiconductors GmbH Gan-on-si epiwafer comprising a strain-decoupling sub-stack

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449357B2 (ja) * 2003-07-08 2010-04-14 日立電線株式会社 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP2007059850A (ja) 2005-08-26 2007-03-08 Ngk Insulators Ltd Ｉｉｉ族窒化物成膜用基板及びその製造方法並びにそれを用いた半導体装置
JP5668339B2 (ja) * 2010-06-30 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
JP2015133354A (ja) * 2014-01-09 2015-07-23 日立金属株式会社 窒化物半導体エピタキシャルウェハ及び窒化物半導体デバイス
JP6261388B2 (ja) * 2014-03-05 2018-01-17 信越半導体株式会社 半導体エピタキシャルウェーハの製造方法
JP6195125B2 (ja) * 2015-02-25 2017-09-13 株式会社タムラ製作所 窒化物半導体テンプレート及びその製造方法

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