JPWO2018012143A1 - 撮像素子および撮像装置 - Google Patents

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Abstract

２つの半導体チップにより構成された撮像素子において、信号線の配線を簡略化する。撮像素子は、画素チップと回路チップとを具備する。画素チップは、入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、および、前記電荷転送部のそれぞれに対する前記制御信号を伝達する複数の第１の制御信号伝達部を備える。回路チップは、前記複数の画素の電荷転送部のそれぞれに対する前記制御信号を生成する制御信号生成部、および、前記第１の制御信号伝達部にそれぞれ対応して設けられて前記生成された制御信号を伝達する複数の第２の制御信号伝達部を備える。

Description

本技術は、撮像素子および撮像装置に関する。詳しくは、複数の半導体チップにより構成された撮像素子および撮像装置に関する。
従来、画素が形成されたチップとその画素からの画像信号を処理する回路が形成されたチップとからなる撮像素子が使用されている。画素は、アナログ回路により構成され、比較的耐圧が高いトランジスタが使用される。一方、画像信号を処理する回路は、主にデジタル回路により構成され、比較的耐圧が低いトランジスタが使用される。これらを異なるチップに配置することにより、それぞれの回路に適したプロセスを選択してチップを製造することができ、撮像素子を高性能かつ低コスト化することができる。例えば、画素を有する第１チップとこの第１チップから出力された信号を処理する回路および画素に対する制御信号を生成する回路を有する第２チップとにより構成される固体撮像装置が提案されている（例えば、特許文献１参照。）。この固体撮像装置では、第１チップおよび第２チップを貼り合せた後、第１チップを貫通するビアを形成し、このビアに埋め込まれた金属によりこれらのチップを電気的に接続し、画像信号および制御信号の伝達を行っている。この様なビアは、ＴＳＶ（Through Silicon Via）と称される。
特開２０１１−１５９９５８号公報
上述の従来技術では、ＴＳＶによりチップ間の信号の伝達を行っている。しかし、このＴＳＶは第１チップを貫通するビアであるため、比較的大きな占有面積を要する。また、このようなビアを形成するプロセスによる画素等の回路素子への影響を軽減するため、ＴＳＶを画素から離れた領域に形成する必要がある。このため、ＴＳＶは、第１チップの端部に形成される。そのため、画像信号を伝達する信号線と制御信号を伝達する信号線とを第１チップの端部まで配線する必要が生じ、配線が複雑になるという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、２つの半導体チップにより構成された撮像素子において、信号線等の配線を簡略化することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、および、上記電荷転送部のそれぞれに対する上記制御信号を伝達する複数の第１の制御信号伝達部を備える画素チップと、上記複数の画素の電荷転送部のそれぞれに対する上記制御信号を生成する制御信号生成部、および、上記第１の制御信号伝達部にそれぞれ対応して設けられて上記生成された制御信号を伝達する複数の第２の制御信号伝達部を備える回路チップとを具備する撮像素子である。これにより、第１の制御信号伝達部および第２の制御信号伝達部により複数の電荷転送部のそれぞれの制御信号が伝達されるという作用をもたらす。
また、この第１の側面において、上記複数の第１の制御信号伝達部は、複数の第１の制御信号パッドにより構成され、上記複数の第２の制御信号伝達部は、複数の第２の制御信号パッドにより構成されてもよい。これにより、第１の制御信号パッドおよび第２の制御信号パッドにより複数の電荷転送部のそれぞれの制御信号が伝達されるという作用をもたらす。
また、この第１の側面において、上記複数の第１の制御信号パッドは、上記画素チップの中央部に配置されてもよい。これにより、画素チップの中央部に配置された第１の制御信号パッドにより制御信号が伝達されるという作用をもたらす。
また、この第１の側面において、上記複数の第１の制御信号パッドと上記複数の第２の制御信号パッドとの間は加熱圧着により接続されてもよい。これにより、第１の制御信号パッドおよび第２の制御信号パッドが加熱圧着により接続されるという作用をもたらす。
また、この第１の側面において、上記複数の第１の制御信号伝達部および上記複数の第２の制御信号伝達部は銅により構成されてもよい。これにより、銅により構成された第１の制御信号パッドおよび第２の制御信号パッドが使用されるという作用をもたらす。
また、この第１の側面において、上記画素チップは、上記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部をさらに備え、上記回路チップは、上記生成された画像信号をアナログデジタル変換するアナログデジタル変換部と、上記第１の画像信号伝達部に対応して設けられて上記生成された画像信号を上記アナログデジタル変換部に伝達する第２の画像信号伝達部とをさらに備えてもよい。これにより、第１の画像信号伝達部および第２の画像信号伝達部により伝達された画像信号がアナログデジタル変換されるという作用をもたらす。
また、この第１の側面において、上記第１の画像信号伝達部は、第１の画像信号パッドにより構成され、上記第２の画像信号伝達部は、第２の画像信号パッドにより構成され、上記第２の画像信号伝達部は、第２の画像信号パッドにより構成されてもよい。これにより、第１の画像信号パッドおよび第２の画像信号パッドにより画像信号が伝達されるという作用をもたらす。
また、この第１の側面において、上記第１の画像信号パッドは、上記画素チップの中央部に配置されてもよい。これにより、画素チップの中央部に配置された第１の画像信号パッドにより画像信号が伝達されるという作用をもたらす。
また、この第１の側面において、上記アナログデジタル変換部は、上記複数の画素からなる画素ユニット毎に分散して配置されてもよい。これにより、画素ユニット毎にアナログデジタル変換部が配置されるという作用をもたらす。
また、この第１の側面において、上記制御信号生成部は、上記複数の画素の電荷転送部に上記生成された電荷の転送を順次行わせる信号を上記制御信号として生成し、上記画素チップは、上記生成された電荷の上記電荷保持部への転送を上記複数の画素毎に順次行ってもよい。これにより、複数の画素の電荷転送部による電荷の転送が順次行われるという作用をもたらす。
また、本技術の第２の側面は、入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、上記電荷転送部のそれぞれに対する上記制御信号を伝達する複数の第１の制御信号伝達部、および、上記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部を備える画素チップと、上記複数の画素の電荷転送部のそれぞれに対する上記制御信号を生成する制御信号生成部、上記第１の制御信号伝達部にそれぞれ対応して設けられて上記生成された制御信号を伝達する複数の第２の制御信号伝達部、上記生成された画像信号をアナログデジタル変換するアナログデジタル変換部、上記第１の画像信号伝達部に対応して設けられて上記生成された画像信号を上記アナログデジタル変換部に伝達する第２の画像信号伝達部、および、上記アナログデジタル変換された画像信号を処理する処理回路を備える回路チップとを具備する撮像装置である。これにより、第１の制御信号伝達部および第２の制御信号伝達部により複数の電荷転送部のそれぞれの制御信号が伝達されるという作用をもたらす。
本技術によれば、２つの半導体チップにより構成された撮像素子において、信号線の配線を簡略化するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における撮像装置１の構成例を示す図である。 本技術の実施の形態における画素ユニット１００の構成例を示す図である。 本技術の実施の形態における画素１１０の構成例を示す図である。 本技術の実施の形態におけるアナログデジタル変換ユニット２００の構成例を示す図である。 本技術の実施の形態におけるアナログデジタル変換部２２０の構成例を示す図である。 本技術の実施の形態における垂直走査部２１の構成例を示す図である。 本技術の実施の形態における半導体チップの構成例を示す図である。 本技術の実施の形態における制御信号伝達部の配置例を示す図である。 本技術の実施の形態における半導体チップの他の構成例を示す図である。 本技術の実施の形態におけるＴＳＶの配置例を示す図である。 本技術の実施の形態における画像信号生成処理の一例を示す図である。 本技術の実施の形態における画像信号生成処理の一例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．実施の形態の構成
２．実施の形態の動作
＜１．実施の形態の構成＞
［撮像装置の構成］
図１は、本技術の実施の形態における撮像装置１の構成例を示す図である。この撮像装置１は、画素チップ１０と、回路チップ２０とを備える。
画素チップ１０は、画素ユニット１００を備える。また、回路チップ２０は、アナログデジタル（ＡＤ）変換ユニット２００と、垂直走査部２１と、タイミング制御部２２と、参照信号生成部２３と、センスアンプ２４と、信号処理部２５とを備える。撮像装置１は、これら２つチップが接合されて構成される。
画素ユニット１００は、画像信号を生成する複数の画素により構成されるものである。同図の画素チップ１０は、複数の画素ユニット１００が２次元格子状に配置されて構成される。画素ユニット１００には、信号線１１を介して垂直走査部２１から制御信号が入力される。また、画素ユニット１００の画素により生成された画像信号は、信号線１２を介して出力される。画素ユニット１００の構成の詳細については、後述する。
アナログデジタル変換ユニット２００は、画素ユニット１００から出力された画像信号をアナログデジタル変換するものである。このアナログデジタル変換ユニット２００は、上述の画素ユニット１００毎に配置され、対応する画素ユニット１００により出力された画像信号のアナログデジタル変換を行う。アナログデジタル変換後のデジタルの画像信号は、信号線１５を介して出力される。アナログデジタル変換ユニットの構成の詳細については後述する。
垂直走査部２１は、画素ユニット１００の制御信号を生成するものである。この垂直走査部２１は、画素チップ１０における画素ユニット１００の行毎に制御信号を生成し、出力する。画素チップ１０の１行に配置された画素ユニット１００には、共通に制御信号が入力される。なお、垂直走査部２１は、特許請求の範囲に記載の制御信号生成部の一例である。
参照信号生成部２３は、参照信号を生成し、アナログデジタル変換ユニット２００に対して出力するものである。この参照信号は、信号線１４を介して出力される。ここで、参照信号とは、電圧がランプ状に変化する信号である。
タイミング制御部２２は、垂直走査部２１、参照信号生成部２３およびアナログデジタル変換ユニット２００を制御するものである。このタイミング制御部２２は、これらの動作タイミングを制御する制御信号を生成し、出力する。
センスアンプ２４は、アナログデジタル変換ユニット２００から出力されたデジタルの画像信号を増幅するものである。このセンスアンプ２４は、複数のアナログデジタル変換ユニット２００からデジタル画像信号を順次読み出して増幅を行い、信号処理部２５に対して出力する。
信号処理部２５は、センスアンプ２４から出力されたデジタルの画像信号を処理するものである。この処理として、例えば、黒レベル調整処理や画像信号の並替え処理を行うことができる。なお、信号処理部２５は、特許請求の範囲に記載の処理回路に該当する。
［画素ユニットの構成］
図２は、本技術の実施の形態における画素ユニット１００の構成例を示す図である。同図は、画素ユニット１００の構成と画素チップ１０および回路チップ２０の信号線の接続を表したものである。
画素１１０は、画像信号を生成する光電変換素子を有し、入射した光に応じた画像信号を生成するものである。同図に表したように画素１１０は、２次元格子状に配置される。同図においては、画素１１０が１０×１０個配置された画素ユニット１００を想定する。画素１１０には、垂直走査部２１から信号線１１を介して制御信号が入力される。この信号線１１は、複数の信号線により構成され、画素１１０に配線される。同図の画素ユニット１００の左上に配置された画素１１０を例に挙げて説明すると、転送ゲート信号線ＴＲＧ（Transfer Gate）００、リセット信号線ＲＳＴ（Reset）０および垂直選択信号線ＶＳＥＬ（Vertical Select）０が画素１１０に配線される。
転送ゲート信号線ＴＲＧ００は、後述する電荷転送部に制御信号を伝達する信号線である。この制御信号は、光電変換部により生成された電荷を電荷保持部に転送させるための制御信号である。また、この転送ゲート信号線ＴＲＧ００は、画素ユニット１００に配置された画素１１０に対して個別に配線され、それぞれ異なる制御信号が伝達される。同図においては、行および列番号を付して、これらの信号線を識別する。例えば、ＴＲＧ００は第１行第１列に配置された画素１１０に配線される信号線を表し、ＴＲＧ１９は第２行第１０列に配置された画素１１０に配線される信号線を表す。
リセット信号線ＲＳＴ０は、１行に配置された画素１１０を同時にリセットするための制御信号を伝達する信号線である。選択信号線ＶＳＥＬ０は、１行に配置された画素１１０を同時に選択する制御信号を伝達する信号線である。同図においては、行番号を付してこれらの信号線を識別する。例えば、ＲＳＴ０およびＶＳＥＬ０は、それぞれ第１行に配置された画素１１０に配線される信号線を表す。
後述するように、転送ゲート信号線ＴＲＧ００、リセット信号線ＲＳＴ０および選択信号線ＶＳＥＬ０は、ＭＯＳトランジスタのゲートに接続される。これらの信号線にＭＯＳトランジスタのゲートおよびソース間の閾値電圧以上の電圧（以下オン信号と称する）が入力されると、該当するＭＯＳトランジスタが導通状態になる。
また、画素１１０により生成された画像信号は、信号線１２を介してアナログデジタル変換ユニット２００に伝達される。この信号線１２は、複数の信号線により構成され、列毎に配線される。すなわち、１列に配置された画素１１０には、複数の信号線１２うちの１つが共通に接続される。
なお、信号線１１を構成するそれぞれの信号線は、画素チップ１０および回路チップ２０の間に配置されて制御信号の伝達を行う。この様子を、転送ゲート信号線ＴＲＧ００を例に挙げて説明すると、転送ゲート信号線ＴＲＧ００は、第１の制御信号伝達部１０２および第２の制御信号伝達部２０２を介して制御信号の伝達を行う。第１の制御信号伝達部１０２は、画素チップ１０に配置されて転送ゲート信号線ＴＲＧ００の制御信号を伝達するものである。また、第２の制御信号伝達部２０２は、回路チップ２０に配置されて転送ゲート信号線ＴＲＧ００の制御信号を伝達するものである。この第１の制御信号伝達部１０２として、画素チップ１０の接合面に形成されたパッドである第１の制御信号パッドを使用することができる。同様に、第２の制御信号伝達部２０２として、回路チップ２０の接合面に形成されたパッドである第２の制御信号パッドを使用することができる。
これらのパッドは、導体により構成される。また、画素チップ１０および回路チップ２０の接合の際、これらのパッドが互いに接触するように位置合せされる。その後、加熱圧着することにより、画素チップ１０および回路チップ２０を接合することができる。この際、これらのパッドの間において電気的な接続を得ることができる。なお、これらのパッドには、例えば銅により構成されたパッドを使用することができる。
第１の制御信号伝達部１０２と画素１１０との間は第１の制御信号線１０１により配線されて制御信号が伝達される。また、第２の制御信号伝達部２０２と垂直走査部２１との間は第２の制御信号線２０１により配線されて制御信号が伝達される。このように、転送ゲート信号線ＴＲＧ００による制御信号の伝達が行われる。同様に、画素ユニット１００に配置された他の画素１１０の電荷転送部１１３の制御信号（転送ゲート信号線ＴＲＧ０１乃至ＴＲＧ０９の制御信号）においても第１の制御信号伝達部１０２および第２の制御信号伝達部２０２により伝達することができる。このように、複数の第１の制御信号伝達部１０２および複数の第２の制御信号伝達部２０２により制御信号の伝達が行われる。なお、リセット信号線ＲＳＴ０等、他の信号線においても、第１の制御信号伝達部１０２および第２の制御信号伝達部２０２による信号の伝達を行うことができる。
また、信号線１２を構成するそれぞれの信号線は、画素チップ１０および回路チップ２０の間に配置されて画像信号の伝達を行う。この様子を同図の左端に配置された信号線１２を例に挙げて説明すると、第１の画像信号伝達部１０８および第２の画像信号伝達部２０４を介して画像信号の伝達が行われる。第１の画像信号伝達部１０８は、画素チップ１０に配置されて画像信号を伝達するものである。また、第２の画像信号伝達部２０４は、回路チップ２０に配置されて画像信号を伝達するものである。この第１の画像信号伝達部１０８として、画素チップ１０の接合面に形成されたパッドである第１の画像信号パッドを使用することができる。同様に、第２の画像信号伝達部２０４として、回路チップ２０の接合面に形成されたパッドである第２の画像信号パッドを使用することができる。上述の第１の制御信号伝達部１０２および第２の制御信号伝達部２０２として使用するパッドと同様に、これらのパッドは、加熱圧着により接続することができ、銅により構成することができる。
画素１１０と第１の画像信号伝達部１０８との間は、第１の画像信号線１０７により配線されて画像信号が伝達される。また、第２の画像信号伝達部２０４とアナログデジタル変換ユニット２００との間は、第２の画像信号線２０３により配線されて画像信号が伝達される。
なお、画素チップ１０の複数の画素１１０および回路チップ２０の垂直走査部２１は、撮像素子を構成する。
［画素の構成］
図３は、本技術の実施の形態における画素１１０の構成例を示す図である。同図の画素１１０は、図２において説明した画素ユニット１００における第１行第１列に配置された画素１１０に該当するものである。この画素１１０は、光電変換部１１１と、電荷転送部１１３と、電荷保持部１１２と、リセット部１１４、信号生成部１１５と、選択部１１６とを備える。なお、電荷転送部１１３、リセット部１１４、信号生成部１１５および選択部１１６には、ＮチャンネルＭＯＳトランジスタを使用することができる。
光電変換部１１１のアノードは接地され、カソードは電荷転送部１１３のソースに接続される。電荷転送部１１３のゲートは転送ゲート信号線ＴＲＧ００（第１の制御信号線１０１）に接続され、ドレインはリセット部１１４のドレイン、信号生成部１１５のゲートおよび電荷保持部１１２の一端に接続される。電荷保持部１１２の他の一端は、接地される。リセット部１１４のゲートはリセット信号線ＲＳＴ０に接続され、ソースは電源線Ｖｄｄに接続される。信号生成部１１５のドレインは電源線Ｖｄｄに接続され、ソースは選択部１１６のドレインに接続される。選択部１１６のゲートは選択信号線ＶＳＥＬ０に接続され、ソースは第１の画像信号線１０７に接続される。
光電変換部１１１は、照射された光に応じた電荷を生成し保持するものである。この光電変換部１１１には、フォトダイオードを使用することができる。
電荷転送部１１３は、光電変換部１１１に保持された電荷を電荷保持部１１２に転送するものである。この電荷転送部１１３は、光電変換部１１１と電荷保持部１１２との間を導通することにより、電荷の転送を行う。電荷転送部１１３には、転送ゲート信号線ＴＲＧ００を介してオン信号が入力される。
電荷保持部１１２は、電荷転送部１１３により転送された電荷を保持するものである。すなわち、電荷保持部１１２は、光電変換部１１１により生成された電荷を保持する。この電荷保持部１１２には、半導体基板の拡散層に形成されたフローティングディフージョン領域を使用することができる。この電荷保持部１１２は、電荷−電圧変換手段でもある。すなわち、電荷保持部１１２は浮遊容量であるため、電荷保持部１１２の２つの電極のうち信号生成部１１５に接続された側の電極の電圧は、電荷保持部１１２に保持された電荷量に応じた電圧になる。
リセット部１１４は、電荷保持部１１２に保持された電荷を排出してリセットするものである。リセット部１１４は、電荷保持部１１２に電源電圧を印加することにより、電荷の排出を行う。リセット部１１４には、リセット信号線ＲＳＴ０を介してオン信号が入力される。
信号生成部１１５は、電荷保持部１１２に保持された電荷に応じた信号を画像信号として生成するものである。この信号生成部１１５は、電荷−電圧変換手段である電荷保持部１１２の電圧を増幅することにより、画像信号を生成する。
選択部１１６は、信号生成部１１５により生成された画像信号を第１の画像信号線１０７に対して出力するものである。選択部１１６には、選択信号線ＶＳＥＬ０を介してオン信号が入力される。
［アナログデジタル変換ユニットの構成］
図４は、本技術の実施の形態におけるアナログデジタル変換ユニット２００の構成例を示す図である。このアナログデジタル変換ユニット２００は、ＭＯＳトランジスタ２１０と、アナログデジタル変換部２２０とを備える。
アナログデジタル変換部２２０は、信号線２０５を介して入力された画像信号をアナログデジタル変換してデジタルの画像信号を生成するものである。生成されたデジタルの画像信号は、信号線１５を介してセンスアンプ２４に対して出力される。また、アナログデジタル変換部２２０には、タイミング制御部２２から信号線１３を介して制御信号が入力され、参照信号生成部２３から信号線１４を介して参照信号が入力される。
ＭＯＳトランジスタ２１０は、画素１１０から出力された画像信号を切り替えるものである。このＭＯＳトランジスタ２１０は、信号線１２毎に配置される。同図の左端に配置されたＭＯＳトランジスタ２１０を例に挙げて説明する。ＭＯＳトランジスタ２１０のドレインは信号線１２（第２の画像信号線２０３）に接続され、ソースは信号線２０５に接続される。ＭＯＳトランジスタ２１０のゲートは、水平選択信号線ＨＳＥＬ（Horizontal Select）０に接続される。この水平選択信号線ＨＳＥＬ０は、ＭＯＳトランジスタ２１０のオン信号を伝達する信号線である。この信号線は、他のＭＯＳトランジスタ２１０のゲートにも個別に配線される。同図においては、図２において説明した列番号を付してこれらを識別する。アナログデジタル変換部２２０においてアナログデジタル変換が行われる際、複数のＭＯＳトランジスタ２１０のうちの１つにオン信号が入力されて導通状態となり、対応する信号線１２に接続された画素１１０から出力された画像信号が選択される。このオン信号はタイミング制御部２２により生成され、水平選択信号線ＨＳＥＬ０乃至ＨＳＥＬ９により伝達される。
［画素ユニットの構成］
図５は、本技術の実施の形態におけるアナログデジタル変換部２２０の構成例を示す図である。このアナログデジタル変換部２２０は、比較部２２１と、カウント部２２２と、保持部２２３とを備える。
比較部２２１は、画素１１０により生成された画像信号および参照信号の比較を行うものである。この比較の結果は、カウント部２２２に対して出力される。参照信号として電圧がランプ形状に低下する信号を使用する場合を想定し、比較部２２１の動作を説明する。アナログデジタル変換部２２０のアナログデジタル変換の開始とともに参照信号生成部２３が参照信号の出力を開始する。比較部２２１に入力された参照信号が画像信号より低い電圧に移行した場合に、比較部２２１がこれを検出して比較結果として出力する。すなわち、参照信号および画像信号が略等しくなった際に比較結果が出力される。
カウント部２２２は、アナログデジタル変換部２２０におけるアナログデジタル変換の開始から比較部２２１における比較結果の出力までの時間を計時するものである。この計時は、クロック信号の計数により行うことができる。具体的には、カウント部２２２は、アナログデジタル変換の開始とともにクロック信号の計数を開始し、比較部２２１から比較結果が入力されると計数を停止する。前述のように参照信号は電圧がランプ状に低下する信号であるため、参照信号の電圧とカウント部２２２の計数値とは１対１に対応する。このため、カウント部２２２の計数値は、アナログデジタル変換部２２０に入力された画像信号のアナログデジタル変換の結果に該当する。クロック信号やカウント部２２２の制御信号は、タイミング制御部２２により生成され、信号線１３を介して入力される。
保持部２２３は、カウント部２２２により生成されたデジタルの画像信号を保持するものである。保持されたデジタルの画像信号は、センスアンプ２４に対して出力される。この制御信号は、タイミング制御部２２により生成され、信号線１３を介して入力される。
なお、アナログデジタル変換部２２０は、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）を行うことができる。このＣＤＳは、例えば、次のように行うことができる。所定の露光期間の経過後に、図３において説明した画素１１０のリセット部１１４を導通させてリセットを行い、その時の画像信号（リセット時の画像信号）をアナログデジタル変換部２２０に入力してカウント部２２２において計数を行う。次に、カウント部２２２において計数結果を論理反転する。次に、画素１１０において電荷転送部１１３を導通させて光電変換部１１１により生成された電荷を電荷保持部１１２に保持させる。その時の画像信号をアナログデジタル変換部２２０に入力してカウント部２２２において再度計数を行う。これにより、リセット時の画像信号が差し引かれて計数が行われ、画素チップ１０に配置されたそれぞれの画素１１０に固有のノイズ成分を除去することができる。
［垂直走査部］
図６は、本技術の実施の形態における垂直走査部２１の構成例を示す図である。この垂直走査部２１は、論理回路部２４０と、駆動部２５０とを備える。
論理回路部２４０は、タイミング制御部２２の制御に基づいて画素ユニット１００に配置された画素１１０の制御信号を生成するものである。
駆動部２５０は、論理回路部２４０により生成された制御信号からオン信号を生成し、画素１１０の制御信号として出力するものである。
図１において説明した画素チップ１０に配置された画素ユニット１００の同一の信号線には、同一の波形の制御信号が入力される。図２において説明した転送ゲート信号線ＴＲＧ００を例に挙げて説明すると、全ての画素ユニット１００に配線される転送ゲート信号線ＴＲＧ００には、同じ波形の信号が入力される。この信号は論理回路部２４０により生成される。そして、画素チップ１０に配置された画素ユニット１００の行毎に異なる駆動部２５０を経由して出力される。このように、駆動部２５０を分散して配置することにより、駆動能力の不足による画素１１０のＭＯＳトランジスタの動作速度の低下等を防ぐことができる。
［半導体チップの構成］
図７は、本技術の実施の形態における半導体チップの構成例を示す図である。同図は、撮像装置１における接合された画素チップ１０および回路チップ２０の構成例を表す模式断面図である。
同図の画素チップ１０は、画素１１０の近傍の構成を表したものである。半導体基板１９０にＰ型のウェル領域１８０が形成され、このウェル領域１８０に画素１１０を構成する素子が形成される。光電変換部１１１は、Ｎ型半導体領域１８１および周囲のウェル領域１８０により構成される。これらの界面に形成されたＰＮ接合において光電変換が行われる。この光電変換により生成された電荷は、Ｎ型半導体領域１８１に保持される。光電変換部１１１に隣接してゲート１７１、Ｎ型半導体領域１８２、ゲート１７２、Ｎ型半導体領域１８３、ゲート１７３およびＮ型半導体領域１８４が順に形成される。このうちゲート１７１乃至１７３は、ウェル領域１８０の表面（同図における下側）に形成された絶縁層１７０の中に形成される。ゲート１７１乃至１７３は、ポリシリコンにより構成することができる。また、絶縁層１７０は、二酸化ケイ素や有機シリカガラスにより構成することができる。
電荷転送部１１３は、Ｎ型半導体領域１８１および１８２をそれぞれソースおよびドレインとし、ゲート１７１近傍のウェル領域１８０をチャンネル領域とするＭＯＳトランジスタにより構成される。また、Ｎ型半導体領域１８２は、フローティングディフージョンを構成し、電荷保持部１１２を兼ねている。このＮ型半導体領域１８２は、Ｎ型半導体領域１８１より高い不純物濃度に構成される。リセット部１１４は、Ｎ型半導体領域１８２および１８３をそれぞれソースおよびドレインとし、ゲート１７２近傍のウェル領域１８０をチャンネルとするＭＯＳトランジスタにより構成される。信号生成部１１５は、Ｎ型半導体領域１８３および１８４をそれぞれドレインおよびソースとし、ゲート１７３近傍のウェル領域１８０をチャンネルとするＭＯＳトランジスタにより構成される。
電荷保持部１１２を構成するＮ型半導体領域１８２および信号生成部１１５のゲート１７３は、ビアプラグ１７５および１７６ならびに配線１７８により接続される。ビアプラグ１７５および１７６ならびに配線１７８は、銅等の金属により構成することができる。Ｎ型半導体領域１８３は電源線Ｖｄｄに接続され（不図示）、Ｎ型半導体領域１８４は選択部１１６のドレインに接続される（不図示）。これらＮ型半導体領域１８３および１８４は、Ｎ型半導体領域１８１より高い不純物濃度に構成される。
画素チップ１０の絶縁層１７０の表面（回路チップ２０との接合面）には、第１の制御信号伝達部１０２が配置される。この第１の制御信号伝達部１０２と電荷転送部１１３のゲート１７１とは、ビアプラグ１７４および１７７ならびに配線１７９により接続される。なお、ビアプラグ１７４および１７７ならびに配線１７９は、第１の制御信号線１０１を構成する。
同図の回路チップ２０は、第２の制御信号伝達部２０２近傍の構成を簡略化して表したものである。第２の制御信号伝達部２０２は、回路チップ２０の表面における第１の制御信号伝達部１０２と対向する位置に配置され、第１の制御信号伝達部１０２と電気的に接続される。この第２の制御信号伝達部２０２と垂直走査部２１との間に第２の制御信号線２０１が配置され、制御信号が伝達される。
［制御信号伝達部の配置］
図８は、本技術の実施の形態における制御信号伝達部の配置例を示す図である。同図は、画素チップ１０および回路チップ２０の模式上面図を表したものである。同図の画素チップ１０は、画素ユニット１００、第１の制御信号伝達部１０２および第１の制御信号線１０１の配置を表したものである。また、同図の回路チップ２０は、垂直走査部２１を構成する論理回路部２４０および駆動部２５０ならびに第２の制御信号伝達部２０２および第２の制御信号線２０１の配置を表したものである。同図の破線は、画素チップ１０および回路チップ２０を接合した際の第１の制御信号伝達部１０２および第２の制御信号伝達部２０２の対応関係を示すものである。
このように、第１の制御信号伝達部１０２を画素ユニット１００の近傍、例えば、画素１１０に隣接して配置することにより、第１の制御信号線１０１の配線長を短くすることができる。通常、画素１１０等は画素チップ１０の中央部に配置される。このため、第１の制御信号パッドも画素チップ１０の中央部に配置することができる。ここで、画素チップ１０の中央部とは、画素チップ１０における画素１１０が配置される領域を表し、画素チップ１０の周縁部を除く領域を表す。さらに、垂直走査部２１を第２の制御信号パッドの近傍に配置することにより、第２の制御信号線２０１の配線長を短くすることができる。同様に、第１の画像信号パッドも画素チップ１０の中央部に配置することができる。
［半導体チップの他の構成］
図９は、本技術の実施の形態における半導体チップの他の構成例を示す図である。同図は、図７において説明した第１の制御信号伝達部１０２および第２の制御信号伝達部２０２による接続の代わりにＴＳＶを使用して接続を行った場合を比較例として表したものである。
同図の撮像装置１は、以下の点で図７において説明した撮像装置１と異なる。まず、画素チップ１０には第１の制御信号伝達部１０２の代わりに配線１６１が配置され、回路チップ２０には第２の制御信号伝達部２０２の代わりに配線２６１が配置される。これらの配線は、絶縁層１７０等の内部に形成される。また、同図の画素チップ１０および回路チップ２０には、ＴＳＶ１９１が形成される。このＴＳＶ１９１は、画素チップ１０の端部に配置される。これ以外の撮像装置１の構成は図７において説明した撮像装置１と同様であるため、説明を省略する。
ＴＳＶ１９１は、次のように形成することができる。まず、画素チップ１０および回路チップ２０を接合する。次に画素チップ１０の側から回路チップ２０の配線２６１に達するビアホールを形成する。次に、ビアホール内に金属を配置してＴＳＶ１９１を形成する。この際、配置された金属と配線１６１および２６１との間が電気的に接続される。
このように、ＴＳＶ１９１を使用した場合であっても、画素チップ１０および回路チップ２０の間において制御信号の伝達を行うことができる。しかし、画素チップ１０を貫通するビアホールを形成する必要があるため、ＴＳＶ１９１は比較的大きな占有面積を要する。また、画素１１０を構成するＭＯＳトランジスタ等から離れた領域に形成する必要がある。このため、ＴＳＶ１９１は、半導体チップ（画素チップ１０）の端部に形成される。
［ＴＳＶの配置］
図１０は、本技術の実施の形態におけるＴＳＶの配置例を示す図である。同図は、図９において説明した画素チップ１０および回路チップ２０の模式上面図を表したものである。同図の画素チップ１０および回路チップ２０は、第１の制御信号伝達部１０２および第２の制御信号伝達部２０２の代わりにＴＳＶ１９１を備える点で、図８において説明した画素チップ１０および回路チップ２０と異なる。図９において説明したようにＴＳＶ１９１は、画素チップ１０の端部に形成される。このため、第１の制御信号線１０１および第２の制御信号線２０１が長くなる。このため、配線抵抗の増加による制御信号の劣化を生じる。また、回路チップ２０においては、第２の制御信号線２０１の配線長の増加により信号線１６との間で交差４０１を生じる。このため、配線を多層構造にする必要が生じ、コストが増加する。
このように、本技術の実施の形態では、複数の画素を有する画素チップとその複数の画素のそれぞれに対する制御信号を生成する回路チップとが接合された撮像素子において、接合部分に配置された接続部によりそれぞれの制御信号を伝達する。これにより、制御信号の配線を簡略化することができる。
＜２．実施の形態の動作＞
次に、本技術の実施の形態における撮像装置１の動作について説明する。
［画像信号生成処理］
図１１は、本技術の実施の形態における画像信号生成処理の一例を示す図である。同図は、図２において説明した画素ユニット１００における第１行に配置された画素１１０の画像信号生成処理を表したものである。
同図において、ＶＳＥＬ０およびＲＳＴ０は、それぞれ垂直選択信号線ＶＳＥＬ０およびリセット信号線ＲＳＴ０の信号を表す。ＴＲＧ００乃至ＴＲＧ０９は、転送ゲート信号線ＴＲＧ００乃至ＴＲＧ０９の信号を表す。ＨＳＥＬ０乃至ＨＳＥＬ９は、水平選択信号線ＨＳＥＬ０乃至ＨＳＥＬ９の信号を表す。これらは、２値化された信号のうち値「１」の部分がオン信号の入力を表す。
Ｔ０乃至Ｔ１において、全ての信号線にオン信号が入力されておらず、第１行に配置された画素１１０の電荷転送部１１３等が非導通の状態になる。当該期間は、初期状態に該当する。
Ｔ１乃至Ｔ３において、リセット信号線ＲＳＴ０にオン信号が入力され、第１行に配置された画素１１０のリセット部１１４が導通状態になる。その後、転送ゲート信号線ＴＲＧ００にオン信号が入力されて、第１行に配置された画素１１０のうち第１列に配置された画素１１０の電荷転送部１１３が導通状態になり、この画素１１０の光電変換部１１１および電荷保持部１１２に保持されていた電荷が排出されてリセットされる（Ｔ１乃至Ｔ２）。リセット終了後、リセット信号線ＲＳＴ０および転送ゲート信号線ＴＲＧ００へのオン信号の入力が停止される（Ｔ２）。これにより、電荷転送部１１３が非導通の状態になり、当該画素において露光期間が開始される。また、水平選択信号線ＨＳＥＬ０にオン信号が入力されて図４の左端のＭＯＳトランジスタ２１０が導通状態になる（Ｔ１乃至Ｔ３）。しかし、垂直選択信号線ＶＳＥＬ０にはオン信号が入力されていないため、画像信号は出力されない。後述するように、当該期間においては、画素ユニット１００における第１０行に配置された画素から画像信号が出力される。その後、水平選択信号線ＨＳＥＬ０へのオン信号の入力は、停止される（Ｔ３）。
Ｔ３乃至Ｔ５において、リセット信号線ＲＳＴ０には、Ｔ１乃至Ｔ３と同様にオン信号の入力が行われる。一方、転送ゲート信号線ＴＲＧ０１乃至ＴＲＧ０９にオン信号が順次入力される。これにより、第１行に配置された画素１１０のうち第１列に配置された画素１１０を除く画素１１０において順次リセットが行われる。
Ｔ５乃至Ｔ７において、垂直選択信号線ＶＳＥＬ０にオン信号が入力される。これにより、第１行に配置された画素１１０の選択部１１６が導通状態になる。なお、垂直選択信号線ＶＳＥＬ０へのオン信号の入力は、Ｔ８まで継続される。また、水平選択信号線ＨＳＥＬ０にオン信号が入力されて図４の左端のＭＯＳトランジスタ２１０が導通状態になる（Ｔ５乃至Ｔ７）。さらに、リセット信号線ＲＳＴ０にオン信号が入力されてリセット部１１４が導通し、電荷保持部１１２がリセットされる（Ｔ５乃至Ｔ６）。この際、図５において説明したリセット時の画像信号が画素１１０から出力されてアナログデジタル変換部２２０においてアナログデジタル変換される。
その後、リセット信号線ＲＳＴ０へのオン信号の入力が停止され、転送ゲート信号線ＴＲＧ００にオン信号が入力される（Ｔ６乃至Ｔ７）。これにより、第１行に配置された画素１１０のうち第１列に配置された画素１１０において、電荷転送部１１３が導通状態になり、光電変換部１１１に保持されていた電荷が電荷保持部１１２に転送され、信号生成部１１５により画像信号が生成されて出力される。この出力された画像信号は、アナログデジタル変換部２２０においてアナログデジタル変換されるとともにＣＤＳが実行される。なお、この転送ゲート信号線ＴＲＧ００へのオン信号の入力により、当該画素における露光期間が終了する。その後、転送ゲート信号線ＴＲＧ００からのオン信号の入力が停止される。また、水平選択信号線ＨＳＥＬ０へのオン信号の入力も停止される（Ｔ７）。
Ｔ７乃至Ｔ８において、Ｔ５乃至Ｔ７と同様のリセット信号線ＲＳＴ０へのオン信号の入力が継続して行われる。また、転送ゲート信号線ＴＲＧ０１乃至ＴＲＧ０９および水平選択信号線ＨＳＥＬ１乃至ＨＳＥＬ９にオン信号が順次入力される。これにより、第１行に配置された画素１１０のうち第１列に配置された画素１１０を除く画素１１０において順次画像信号の出力およびアナログデジタル変換が行われる。
これにより、第１行に配置された画素１１０において、電荷転送部１１３における電荷の転送が画素１１０毎に順次行われ、画像信号の生成処理が順次実行される。このような、複数の画素１１０毎にリセットおよび画像信号の生成を順次行う方式は、ローリングシャッタと称される。同図において、Ｔ１乃至Ｔ４の期間は、各画素のリセットを行うリセット期間に該当する。一方、Ｔ５乃至Ｔ８の期間は、各画素から画像信号を出力させる読出し期間に該当する。
図１２は、本技術の実施の形態における画像信号生成処理の一例を示す図である。同図は、画素ユニット１００に配置された全ての画素１１０の画像信号処理を表したものである。同図において、ＶＳＥＬ０乃至ＶＳＥＬ９は、垂直選択信号線ＶＳＥＬ０乃至ＶＳＥＬ９の信号を表す。また、ＲＳＴ０乃至ＲＳＴ９は、リセット信号線ＲＳＴ０乃至ＲＳＴ９の信号を表す。これ以外の信号については、記載を省略した。
同図に表したように、画素ユニット１００における画素１１０の行毎にリセット期間および読出し期間が順次設定されて画像信号が生成される。この処理を画素チップ１０に配置された全ての画素ユニット１００に対して行うことにより、画素チップ１０における画像信号生成を行うことができる。また、画素ユニット１００毎にローリングシャッタ方式の撮像を行うことにより、ローリングシャッタ方式に特有の歪を目立たなくすることができる。
このように、本技術の実施の形態によれば、複数の画素を有する画素チップとその複数の画素のそれぞれに対する制御信号を生成する回路チップとが接合された撮像素子において、ローリングシャッタ方式の撮像を行うことができ、画質を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、および、前記電荷転送部のそれぞれに対する前記制御信号を伝達する複数の第１の制御信号伝達部を備える画素チップと、
前記複数の画素の電荷転送部のそれぞれに対する前記制御信号を生成する制御信号生成部、および、前記第１の制御信号伝達部にそれぞれ対応して設けられて前記生成された制御信号を伝達する複数の第２の制御信号伝達部を備える回路チップと
を具備する撮像素子。
（２）前記複数の第１の制御信号伝達部は、複数の第１の制御信号パッドにより構成され、
前記複数の第２の制御信号伝達部は、複数の第２の制御信号パッドにより構成される
前記（１）に記載の撮像素子。
（３）前記複数の第１の制御信号パッドは、前記画素チップの中央部に配置される前記（２）に記載の撮像素子。
（４）前記複数の第１の制御信号パッドと前記複数の第２の制御信号パッドとは加熱圧着により接続される前記（２）または（３）に記載の撮像素子。
（５）前記複数の第１の制御信号パッドと前記複数の第２の制御信号パッドとは銅により構成される前記（２）から（４）のいずれかに記載の撮像素子。
（６）前記画素チップは、前記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部をさらに備え、
前記回路チップは、前記生成された画像信号をアナログデジタル変換するアナログデジタル変換部と、前記第１の画像信号伝達部に対応して設けられて前記生成された画像信号を前記アナログデジタル変換部に伝達する第２の画像信号伝達部とをさらに備える
前記（１）から（５）のいずれかに記載の撮像素子。
（７）前記第１の画像信号伝達部は、第１の画像信号パッドにより構成され、
前記第２の画像信号伝達部は、第２の画像信号パッドにより構成される
前記（６）に記載の撮像素子。
（８）前記第１の画像信号パッドは、前記画素チップの中央部に配置される前記（７）に記載の撮像素子。
（９）前記アナログデジタル変換部は、前記複数の画素からなる画素ユニット毎に分散して配置される前記（６）から（８）のいずれかに記載の撮像素子。
（１０）前記制御信号生成部は、前記複数の画素の電荷転送部に前記生成された電荷の転送を順次行わせる信号を前記制御信号として生成し、
前記画素チップは、前記生成された電荷の前記電荷保持部への転送を前記複数の画素毎に順次行う
前記制御信号を生成する前記（１）から（８）のいずれかに記載の撮像素子。
（１１）入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、前記電荷転送部のそれぞれに対する前記制御信号を伝達する複数の第１の制御信号伝達部、および、前記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部を備える画素チップと、
前記複数の画素の電荷転送部のそれぞれに対する前記制御信号を生成する制御信号生成部、前記第１の制御信号伝達部にそれぞれ対応して設けられて前記生成された制御信号を伝達する複数の第２の制御信号伝達部、前記生成された画像信号をアナログデジタル変換するアナログデジタル変換部、前記第１の画像信号伝達部に対応して設けられて前記生成された画像信号を前記アナログデジタル変換部に伝達する第２の画像信号伝達部、および、前記アナログデジタル変換された画像信号を処理する処理回路を備える回路チップと
を具備する撮像装置。
１ 撮像装置
１０ 画素チップ
２０ 回路チップ
２１ 垂直走査部
２２ タイミング制御部
２３ 参照信号生成部
２４ センスアンプ
２５ 信号処理部
１００ 画素ユニット
１０１ 第１の制御信号線
１０２ 第１の制御信号伝達部
１０７ 第１の画像信号線
１０８ 第１の画像信号伝達部
１１０ 画素
１１１ 光電変換部
１１２ 電荷保持部
１１３ 電荷転送部
１１４ リセット部
１１５ 信号生成部
１１６ 選択部
１６１、１７８、１７９、２６１ 配線
１７４〜１７７ ビアプラグ
１９１ ＴＳＶ
２００ アナログデジタル変換ユニット
２０１ 第２の制御信号線
２０２ 第２の制御信号伝達部
２０３ 第２の画像信号線
２０４ 第２の画像信号伝達部
２２０ アナログデジタル変換部
２２１ 比較部
２２２ カウント部
２２３ 保持部
２４０ 論理回路部
２５０ 駆動部

Claims (11)

  1. 入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、および、前記電荷転送部のそれぞれに対する前記制御信号を伝達する複数の第１の制御信号伝達部を備える画素チップと、
    前記複数の画素の電荷転送部のそれぞれに対する前記制御信号を生成する制御信号生成部、および、前記第１の制御信号伝達部にそれぞれ対応して設けられて前記生成された制御信号を伝達する複数の第２の制御信号伝達部を備える回路チップと
    を具備する撮像素子。
  2. 前記複数の第１の制御信号伝達部は、複数の第１の制御信号パッドにより構成され、
    前記複数の第２の制御信号伝達部は、複数の第２の制御信号パッドにより構成される
    請求項１記載の撮像素子。
  3. 前記複数の第１の制御信号パッドは、前記画素チップの中央部に配置される請求項２記載の撮像素子。
  4. 前記複数の第１の制御信号パッドと前記複数の第２の制御信号パッドとの間は加熱圧着により接続される請求項２記載の撮像素子。
  5. 前記複数の第１の制御信号伝達部および前記複数の第２の制御信号伝達部は銅により構成される請求項２載の撮像素子。
  6. 前記画素チップは、前記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部をさらに備え、
    前記回路チップは、前記生成された画像信号をアナログデジタル変換するアナログデジタル変換部と、前記第１の画像信号伝達部に対応して設けられて前記生成された画像信号を前記アナログデジタル変換部に伝達する第２の画像信号伝達部とをさらに備える
    請求項１記載の撮像素子。
  7. 前記第１の画像信号伝達部は、第１の画像信号パッドにより構成され、
    前記第２の画像信号伝達部は、第２の画像信号パッドにより構成される
    請求項６記載の撮像素子。
  8. 前記第１の画像信号パッドは、前記画素チップの中央部に配置される請求項７記載の撮像素子。
  9. 前記アナログデジタル変換部は、前記複数の画素からなる画素ユニット毎に分散して配置される請求項６記載の撮像素子。
  10. 前記制御信号生成部は、前記複数の画素の電荷転送部に前記生成された電荷の転送を順次行わせる信号を前記制御信号として生成し、
    前記画素チップは、前記生成された電荷の前記電荷保持部への転送を前記複数の画素毎に順次行う
    請求項１記載の撮像素子。
  11. 入射光に応じて生成された電荷を制御信号に従って電荷保持部に転送する電荷転送部をそれぞれ有する複数の画素、前記電荷転送部のそれぞれに対する前記制御信号を伝達する複数の第１の制御信号伝達部、および、前記電荷保持部に転送された電荷に応じて生成された画像信号を伝達する第１の画像信号伝達部を備える画素チップと、
    前記複数の画素の電荷転送部のそれぞれに対する前記制御信号を生成する制御信号生成部、前記第１の制御信号伝達部にそれぞれ対応して設けられて前記生成された制御信号を伝達する複数の第２の制御信号伝達部、前記生成された画像信号をアナログデジタル変換するアナログデジタル変換部、前記第１の画像信号伝達部に対応して設けられて前記生成された画像信号を前記アナログデジタル変換部に伝達する第２の画像信号伝達部、および、前記アナログデジタル変換された画像信号を処理する処理回路を備える回路チップと
    を具備する撮像装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161520A (ja) * 2018-03-15 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置駆動回路および撮像装置
EP3997579B1 (en) 2020-07-29 2023-09-27 Fingerprint Cards Anacatum IP AB Adaptive readout from an optical biometric sensor to a host device
WO2022025810A1 (en) * 2020-07-29 2022-02-03 Fingerprint Cards Anacatum Ip Ab Adaptive readout from a global shutter optical biometric sensor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4349232B2 (ja) 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
KR100752713B1 (ko) * 2005-10-10 2007-08-29 삼성전기주식회사 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법
JP5187550B2 (ja) * 2007-08-21 2013-04-24 ソニー株式会社 撮像装置
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP5500007B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 固体撮像素子およびカメラシステム
US9257468B2 (en) * 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
WO2012165647A1 (en) * 2011-06-01 2012-12-06 Canon Kabushiki Kaisha Semiconductor device
JP2013090127A (ja) * 2011-10-18 2013-05-13 Olympus Corp 固体撮像装置および撮像装置
JP6016434B2 (ja) 2012-04-23 2016-10-26 キヤノン株式会社 固体撮像装置、その製造方法、及びカメラ
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US9343497B2 (en) * 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
JP5424371B1 (ja) * 2013-05-08 2014-02-26 誠 雫石 固体撮像素子及び撮像装置
JP6192469B2 (ja) * 2013-10-01 2017-09-06 オリンパス株式会社 撮像装置

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