JPWO2017195614A1 - Oscillation circuit, oscillation method, and PLL circuit - Google Patents
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Abstract
本開示は、消費電力の低減とJitter(位相ノイズ)劣化の抑止を両立することができるようにする発振回路、発振方法、およびPLL回路に関する。
本開示の第1の側面である発振回路は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。本開示は、デジタルPLL回路およびアナログPLL回路に適用できる。The present disclosure relates to an oscillation circuit, an oscillation method, and a PLL circuit that can achieve both reduction of power consumption and suppression of deterioration of Jitter (phase noise).
An oscillation circuit according to a first aspect of the present disclosure includes a current controlled oscillator, a combined circuit that supplies a combined current to the current controlled oscillator, a bias circuit that applies a bias to the combined circuit, and the combined circuit And a conversion circuit for supplying a control current to the combination circuit, and the combination circuit generates the combination current based on the bias current generated corresponding to the bias from the bias circuit and the control current. The present disclosure can be applied to a digital PLL circuit and an analog PLL circuit.
Description
本開示は、発振回路、発振方法、およびPLL(Phase Locked Loop)回路に関し、特に、低消費電力化を実現した発振回路、発振方法、およびPLL回路に関する。 The present disclosure relates to an oscillation circuit, an oscillation method, and a PLL (Phase Locked Loop) circuit, and more particularly, to an oscillation circuit, an oscillation method, and a PLL circuit that achieve low power consumption.
従来、PLL回路は、無線または有線の送受信器、デジタルシステムクロック生成等の様々な分野で不可欠な電子回路の一つとなっている。また近年、携帯電話機、スマートフォン、ウェアラブル端末の普及により、PLL回路などのICに対しては、低コスト化と低消費電力化が望まれている。現在、PLL回路の低コスト化さらにプロセス進化による低電圧化のために、デジタルPLL回路の開発も盛んに行われている。 Conventionally, a PLL circuit has become one of electronic circuits indispensable in various fields such as a wireless or wired transceiver, digital system clock generation, and the like. In recent years, with the widespread use of mobile phones, smartphones, and wearable terminals, low cost and low power consumption are desired for ICs such as PLL circuits. Currently, digital PLL circuits are being actively developed to reduce the cost of PLL circuits and to lower the voltage due to process evolution.
ここで、アナログPLL回路とデジタルPLL回路について説明する。 Here, an analog PLL circuit and a digital PLL circuit will be described.
図1はアナログPLL回路の一般的な構成の一例を示している。このアナログPLL回路10は、位相比較器(以下、PFD(Phase Frequency Detector)と称する)11、チャージポンプ(以下、CP(Charge Pump)と称する)12、アナログループフィルタ(以下、ALF(Analog Loop Filter)と称する)13、電圧制御発振器(以下、VCO(Voltage Controlled Oscillator)と称する)14、および分周器(N)15から構成される。
FIG. 1 shows an example of a general configuration of an analog PLL circuit. The
アナログPLL回路10においては、PFD11がリファレンスクロック(以下、REFと称する)とフィードバッククロック(以下、FBと称する)との位相を比較し、両者の位相が一致するまでUP信号またはDOWN信号をCP12に出力する。CP12は、UP信号またはDOWN信号を電流信号に変換してALF13に供給する。ALF13は、CP12からの電流信号を電圧信号VCTLに変換してVCO14に出力する。VCO14は、電圧信号VCTLに応じた周波数のクロック信号を発生して後段に出力する。分周器15は、VCO14からのクロック信号を分周することによりFBを生成してRFD11に戻す。アナログPLL回路10では、以上のようにして、REFとFBとの位相が合うようにフィードバック制御が行われる。In the
図2はデジタルPLL回路の一般的な構成の一例を示している。このデジタルPLL回路20は、REFをカウントするリファレンス位相積算器(以下、RPA(Reference Phase Accumulator)と称する)21、デジタルループフィルタ(以下、DLP(Digital Loop Filter)と称する)22、および、VDCクロックを発生するデジタル制御発振器(以下、DCO(Digital Controlled Oscillator)と称する)23を有する。さらに、デジタルPLL回路20は、DCOクロックの整数位相を積算する整数位相積算器(以下、DPA(DCO Phase Accumulator)と称する)24、DCOクロックの端数(小数部)をカウントする時間-デジタル変換器(以下、TDC(Time to digital converter)と称する)25:TDC)、および加算器(以下、ADDと称する)26を有する。
FIG. 2 shows an example of a general configuration of a digital PLL circuit. The
デジタルPLL回路20においては、RPA21により設定周波数データ(以下、FCW(Frequency Command Word)と称する)FCWをREFクロックで積算したリファレンス位相デジタル情報と、DPA24により積算したDCOクロック整数デジタル位相情報と、TDC25によりREFでカウントした端数デジタル位相情報とをADD26で加算し、その加算結果をDLF22に出力する。DLF22は、ADD26の演算結果にデジタルローパスフィルタ処理を行い、その処理結果であるデジタル制御コードDCTLをDCO23に出力する。DCO23は、デジタル制御コードDCTLに対応する周波数信号を発生して後段にする。デジタルPLL回路20では、以上のようにして、REFとDCO23の出力との位相が合うようにフィードバック制御が行われる。In the
なお、アナログPLL回路10とデジタルPLL回路20とを比較すると、アナログPLL回路10のALF13は大きなチップ面積を占有するパッシブ抵抗と容量で構成されるのに対し、デジタルPLL回路20のDLF22はその面積がALF13に比較して小さいので、PLL回路全体としても面積削減が可能となるため、先に述べたコスト削減が可能となる。
When the
ところで、アナログPLL回路10とデジタルPLL回路20に共通する重要な構成要素として発振器(VCO14とDCO23)を挙げることができる。
By the way, an oscillator (
一般的な発振器には、インバータをリング状に接続したリング構成か、または、インダクタLと容量Cを用いたLC構成が採用される。通常、発振する周波数が数GHz以下の場合にはリング構成は採用され、発振する周波数が数GHzよりも大きい場合にはLC構成が採用されることが多い。以下、リング構成を採用した発振器について説明する。 A general oscillator employs a ring configuration in which inverters are connected in a ring shape, or an LC configuration using an inductor L and a capacitor C. Usually, the ring configuration is adopted when the oscillating frequency is several GHz or less, and the LC configuration is often adopted when the oscillating frequency is higher than several GHz. Hereinafter, an oscillator employing a ring configuration will be described.
図3は、リング構成を採用したVCOの一般的な構成例を示している。図4は、図3に示されるVCOの制御電圧-周波数変換特性を示している。 FIG. 3 shows a general configuration example of a VCO employing a ring configuration. FIG. 4 shows the control voltage-frequency conversion characteristics of the VCO shown in FIG.
このVCO30は、インバータ等のゲイン素子32をリング状に接続したものを発振器コア31として、発振器コア31に流れる電流を電圧制御端子に接続されたトランジスタ等のトランスコンダクタンス素子33で変化させることで発振周波数を制御するように構成されている。
The
リンク構成を採用したVCO30は、近年におけるプロセス微細化に伴う電源電圧低下で制御電圧レンジを広くとることができないので、制御電圧-周波数変換のゲインKVCOが大きくなる傾向にある。このゲインKVCOは一般的にPLL回路の性能指標であるJitter(位相ノイズ)だけでなくシリコン面積に対しても小さいことが望まれている。The
PLL回路のループ安定性指標である帯域ωnは、次式(1)のとおりに示すことができる。
また、PLL回路のループ安定性指標であるダンピングファクタζは、次式(2)のとおりに示すことができる。
ここで、KCPはCP電流値である。CALFおよびRALFはそれぞれアナログループフィルタの容量と抵抗である。Nは分周器の分周比である。Here, K CP is a CP current value. C ALF and R ALF are the capacitance and resistance of the analog loop filter, respectively. N is a frequency division ratio of the frequency divider.
上述したようにゲインKVCOは大きくなる傾向にあるが、ループ安定性指標である帯域のωnおよびζを一定に保つためにはCP電流値KCPを小さくするか、または、容量CALFを大きくする必要がある。As described above, the gain K VCO tends to increase. However, in order to keep ω n and ζ of the band, which are loop stability indexes, constant, the CP current value K CP is decreased or the capacitance C ALF is decreased. It needs to be bigger.
CP電流値KCPを小さくする場合、製造ばらつきによる電流値ばらつきを抑えるため面積を大きくする必要がある。また、容量CALFを大きくする場合にも面積増大につながり、両者ともチップコスト増につながってしまう。よって、ゲインKVCOを低減することが望ましい。When the CP current value K CP is reduced, it is necessary to increase the area in order to suppress current value variations due to manufacturing variations. In addition, when the capacitance C ALF is increased, the area increases, and both increase the chip cost. Therefore, it is desirable to reduce the gain K VCO .
また、図4に示すように、リング構成を採用したVCOの制御電圧-周波数変換特性は非線形であるので、低周波から高周波まで広いレンジで使用する場合にはゲインKVCOが大きく変化する。よってループ安定性指標である帯域ωnとダンピングファクタζ等も大きく変化し、マージン設計による面積増大、または帯域ωnとダンピングファクタζを一定に保つための余計な制御等が必要となる。したがって、ゲインKVCOの特性は線形であることが望ましい。Further, as shown in FIG. 4, the control voltage-frequency conversion characteristics of a VCO employing a ring configuration is non-linear, so that the gain K VCO varies greatly when used in a wide range from low frequency to high frequency. Accordingly, the band ω n and the damping factor ζ, which are loop stability indexes, change greatly, and an area increase due to the margin design or extra control for keeping the band ω n and the damping factor ζ constant is necessary. Therefore, it is desirable that the characteristic of the gain K VCO is linear.
なお、ゲインKVCOの低減化と、その特性の線形化を実現する手法は既に提案されている(例えば、特許文献1参照)。A method for reducing the gain K VCO and linearizing its characteristics has already been proposed (see, for example, Patent Document 1).
ゲインKVCOの低減化は、制御電圧からトランスコンダクタンスまたは電圧-電流(V/I)変換回路から生成した制御電流と、それ以外で生成したオフセットバイアス電流を足し合わせて電流制御発振器(ICO/CCO)に流すことで実現される。The gain K VCO is reduced by adding the control current generated from the control voltage to the transconductance or voltage-current (V / I) conversion circuit and the offset bias current generated elsewhere to add the current controlled oscillator (ICO / CCO). ).
ゲインKVCOの特性の線形化は、電圧-電流(V/I)変換回路内で抵抗を用いて変換を行うことで実現される。Linearization of the characteristic of the gain K VCO is realized by performing conversion using a resistor in a voltage-current (V / I) conversion circuit.
図5は、ゲインKVCOの低減化とその特性の線形化を実現するVCOの概念構成を示している。FIG. 5 shows a conceptual configuration of a VCO that achieves a reduction in gain K VCO and linearization of its characteristics.
図5に示された構成の特徴は、バイアス回路(Bias Circuit)41で生成された電流IBIASと、電圧-電流変換回路(V/I converter)42で生成された電流ICTLが合成され、合成されたIMがカレントミラーで折り返された後の電流ICCOが電流制御発振器(CCO)43に供給される点にある。これはバイアス回路41および電圧-電流変換回路42のノイズを、カレントミラー比を小さく(N/M<1)することで実現するためである。The feature of the configuration shown in FIG. 5 is that the current I BIAS generated by the
ここで、カレントミラーを採用した場合と採用しない場合の位相ノイズの違いについて説明する。 Here, the difference in phase noise between when the current mirror is employed and when it is not employed will be described.
図6は電流制御発振器に入力する電流にカレントミラーを採用していない場合の構成を示している。図7は電流制御発振器に入力する電流にカレントミラーを採用した場合の構成を示している。 FIG. 6 shows a configuration when a current mirror is not employed for the current input to the current controlled oscillator. FIG. 7 shows a configuration in the case where a current mirror is employed for the current input to the current controlled oscillator.
リング構造のVCOのバイアス電流による位相ノイズは、次式(3)により近似的に求めることができる。
ここで、INCCOはCCOに流入するバイアス電流ノイズである。KCCOは電流-周波数変換ゲインである。Δfはオフセット周波数である。Here, IN CCO is bias current noise flowing into CCO. K CCO is a current-frequency conversion gain. Δf is an offset frequency.
図6に示されたカレントミラーを採用していない場合の構成は、最小限の構成要素で最も低ノイズであり、そのバイアス電流ノイズINCCO_Gは次式(4)に示すとおりに求められる。このとき、電圧VBはノイズレスとする。
ここで、kはボルツマン定数である。Tは絶対温度である。γはMOSトランジスタノイズ係数である。gm_MSはトランジスタMSのトランスコンダクタンスである。Here, k is a Boltzmann constant. T is the absolute temperature. γ is a MOS transistor noise coefficient. gm_MS is the transconductance of the transistor M S.
例えば、図6のリング発振器コアCCOが1GHzで発振するために必要な電流Iccoを1mAとし、トランジスタMSが飽和領域動作していると仮定した場合、そのトランスコンダクタンスgm_MSは次式(5)のとおりに概算できる。
一方、図7に示されたカレントミラーを採用した場合では、構成を絞り、カレントミラーを成す2つのトランジスタは図6と同一のサイズ、IREF=ICCOであり、ノイズレスとする。この構成におけるバイアス電流ノイズINCCO_Cは次式(6)に示すとおりに求められる。
式(6)に対して、カレントミラーを採用していない場合と同じ条件を適用すると、位相ノイズは-82.6dBc/Hzと算出され、カレントミラーを採用していない場合の位相ノイズ(-85.6dBc/Hz)に比較して3dBの劣化が生じることが分かる。 If the same condition as when the current mirror is not used is applied to the equation (6), the phase noise is calculated as -82.6 dBc / Hz, and the phase noise when the current mirror is not used (-85.6 dBc). It can be seen that degradation of 3 dB occurs compared to / Hz).
つまり、図7の構成は、図6に構成に比較して2倍の電流を必要とするにも拘わらず、位相ノイズが劣化することが分かる。 That is, it can be seen that the configuration of FIG. 7 degrades the phase noise even though it requires twice as much current as the configuration of FIG.
なお、図5に示された構成でカレントミラーを成す2つのトランジスタMとトランジスタNは、PLL回路としてのループ経路であるため高速応答が要求される。つまり、両者の間にはノイズフィルタ等の挿入が不可能である。よって低ノイズ化のためには、上述したように、図5に示された構成におけるカレントミラー比N/MがN/M≪1を満たす必要があり、消費電流が非常に大きくなってしまい、低消費電力化を実現できなくなってしまうことになる。 Note that the two transistors M and N that form a current mirror in the configuration shown in FIG. 5 are loop paths as a PLL circuit, and thus a high-speed response is required. That is, a noise filter or the like cannot be inserted between the two. Therefore, in order to reduce the noise, as described above, the current mirror ratio N / M in the configuration shown in FIG. 5 needs to satisfy N / M << 1, and the current consumption becomes very large. It becomes impossible to realize low power consumption.
一方、リング構成を採用したDCOに対しては、容量をデジタル的に制御することで周波数を線形に変化させることができる構成が提案されている(例えば、特許文献2参照)。 On the other hand, for a DCO employing a ring configuration, a configuration is proposed in which the frequency can be changed linearly by digitally controlling the capacitance (see, for example, Patent Document 2).
また、発振器コアに対してマトリクス状に形成されている抵抗を介して電流を供給する構成とし、マトリクス状の抵抗の抵抗値を調整することにより発振器コアに供給する電流を調整できるようにして、ゲインKDCOの低減と低消費電力化を実現する方法も提案されている(例えば、特許文献2参照)。Further, the current is supplied to the oscillator core through a resistor formed in a matrix, and the current supplied to the oscillator core can be adjusted by adjusting the resistance value of the matrix resistor. A method for reducing the gain K DCO and reducing power consumption has also been proposed (see, for example, Patent Document 2).
一般的に、リング構成を採用したDCOは、発振端子の容量値(寄生等を含む)とそれを駆動するトランジスタのトランスコンダクタンスで発振周波数が決定される。したがって、特許文献2に記載の方法のように、容量を制御する場合には、発振端子容量が増え、トランスコンダクタンスを大きくしなければならず消費電流が増加する。また、トランスコンダクタンスはプロセス、電圧、温度(PVT)ばらつきが大きいので、それを補償するための容量を付加することでさらに電流が必要となる。
In general, in a DCO employing a ring configuration, an oscillation frequency is determined by a capacitance value (including parasitics) of an oscillation terminal and a transconductance of a transistor that drives the capacitance. Therefore, when the capacitance is controlled as in the method described in
さらに、DCOとして重要な指標である周波数分解能を高くすることが困難であり、換言すれば、制御コード‐周波数変換ゲインKDCOを低く制御することが難しく、Jitter(位相ノイズ)劣化につながってしまう。仮にゲインKDCOを低く制御しようとすると制御容量に対して十分大きな容量を付加する必要があるので消費電力が増加することになる。Furthermore, it is difficult to increase the frequency resolution, which is an important index for DCO, in other words, it is difficult to control the control code-frequency conversion gain K DCO low, which leads to Jitter (phase noise) degradation. . If the gain KDCO is to be controlled to be low, it is necessary to add a sufficiently large capacity to the control capacity, resulting in an increase in power consumption.
特許文献3に記載の方法の場合、電源電圧とマトリクス状の抵抗の抵抗値のみで発振器コアに供給する電流を決定しているため、電源電圧変動(ノイズ)で発振回路コアに流れ込む電流が変化する、すなわち、周波数が変動してJitter(位相ノイズ)劣化してしまうことになる。 In the case of the method described in Patent Document 3, since the current supplied to the oscillator core is determined only by the power supply voltage and the resistance value of the matrix-like resistor, the current flowing into the oscillation circuit core changes due to power supply voltage fluctuation (noise). In other words, the frequency fluctuates and Jitter (phase noise) deteriorates.
上述したように、従来の発振器(VCO、DCO)では、所望の性能を得ようとした場合、消費電力の低減とJitter(位相ノイズ)劣化の抑止を両立することができなかった。 As described above, conventional oscillators (VCO, DCO) cannot achieve both reduction of power consumption and suppression of Jitter (phase noise) deterioration when obtaining desired performance.
本開示はこのような状況に鑑みてなされたものであり、消費電力の低減とJitter(位相ノイズ)劣化の抑止を両立できるようにするものである。 The present disclosure has been made in view of such a situation, and makes it possible to achieve both reduction in power consumption and suppression of Jitter (phase noise) degradation.
本開示の第1の側面である発振回路は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。 An oscillation circuit according to a first aspect of the present disclosure includes a current controlled oscillator, a combined circuit that supplies a combined current to the current controlled oscillator, a bias circuit that applies a bias to the combined circuit, and the combined circuit And a conversion circuit for supplying a control current to the combination circuit, and the combination circuit generates the combination current based on the bias current generated corresponding to the bias from the bias circuit and the control current.
前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給することができる。 The synthesis circuit includes a MOS transistor and a current generation element connected between a source terminal of the MOS transistor and a power supply terminal or a GND terminal, and the bias current and the control current generated in the current generation element are converted into the MOS. It can be synthesized at the source terminal of the transistor, and the drain terminal current of the MOS transistor can be directly supplied to the current controlled oscillator as the synthesized current.
前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定することができる。 The bias circuit can determine a source terminal voltage of the MOS transistor and the bias current of the current generating element with respect to the synthesis circuit.
前記電流生成素子は、抵抗とすることができる。 The current generating element may be a resistor.
前記電流生成素子は、MOSトランジスタとすることができる。 The current generating element may be a MOS transistor.
本開示の第1の側面である発振回路は、前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備えることができる。 The oscillation circuit according to the first aspect of the present disclosure may further include a noise filter disposed between the bias circuit and the synthesis circuit.
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成されるようにすることができる。 The synthesis circuit may be configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とすることができる。 The synthesis circuit may validate any of the plurality of units according to the adjustment code.
前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給することができる。 The conversion circuit may supply the control current corresponding to the control signal input from the previous stage to the synthesis circuit.
前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給することができる。 The conversion circuit includes a resistor, and a current generated by the resistor corresponding to the voltage of the control signal can be supplied to the synthesis circuit as the control current.
前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給することができる。 The conversion circuit includes a variable resistor that changes in response to the control signal, and can supply a current generated by the resistor to the synthesis circuit as the control current.
本開示の第1の側面である発振方法は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを含む。 An oscillation method according to a first aspect of the present disclosure includes a current controlled oscillator, a combined circuit that supplies a combined current to the current controlled oscillator, a bias circuit that applies a bias to the combined circuit, and the combined circuit In the oscillation method of an oscillation circuit comprising a conversion circuit for supplying a control current to the bias current generated by the synthesis circuit corresponding to the bias from the bias circuit and the control current based on the control current Generating step.
本開示の第2の側面であるPLL回路は、発振回路を搭載したPLL回路において、前記発振回路が、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。 A PLL circuit according to a second aspect of the present disclosure includes a PLL circuit including an oscillation circuit, wherein the oscillation circuit includes a current control oscillator, a synthesis circuit that supplies a synthesized current to the current control oscillator, and the synthesis A bias circuit for applying a bias to the circuit; and a conversion circuit for supplying a control current to the combining circuit. The combining circuit generates a bias current corresponding to a bias from the bias circuit and the control. The composite current is generated based on the current.
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成されるようにすることができる。 The synthesis circuit may be configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
本開示の第2の側面であるPLL回路は、前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備えることができる。 The PLL circuit according to the second aspect of the present disclosure may further include a frequency calibration logic circuit that outputs an adjustment code for validating any one of the plurality of units constituting the synthesis circuit. .
本開示の第1および第2の側面によれば、消費電力の低減とJitter(位相ノイズ)劣化の抑止を両立することができる。 According to the first and second aspects of the present disclosure, it is possible to achieve both reduction of power consumption and suppression of Jitter (phase noise) degradation.
以下、本開示を実施するための最良の形態(以下、実施の形態と称する)について、図面を参照しながら詳細に説明する。 Hereinafter, the best mode for carrying out the present disclosure (hereinafter referred to as an embodiment) will be described in detail with reference to the drawings.
<第1の実施の形態>
図8は、本開示の第1の実施の形態である発振器の構成例を示している。<First Embodiment>
FIG. 8 illustrates a configuration example of the oscillator according to the first embodiment of the present disclosure.
この発振器50は、電流制御発振器(以下、CCOと称する)51、バイアス回路52、変換回路53、および合成回路54からから構成される。
The
バイアス回路52は、合成回路54にバイアスを与えることにより、IG56に流れるバイアス電流IBIASとN型のMOSトランジスタ55のソース端子電圧VBを決定する。The
変換回路53は、制御端子から入力される制御信号に応じ、内蔵する抵抗の抵抗値により決定される制御電流ICTLを生成し、生成した制御電流ICTLを合成回路54内のMOSトランジスタ55のソース端子に供給することにより、CCO51の周波数を制御する。The
合成回路54は、MOSトランジスタ55と、そのソース端子とGND端子間に接続されている電流生成素子(以下、IGと称する)56から成る。合成回路54は、バイアス回路52で決定されるバイアス電流IBIASと変換回路53で生成される制御電流ICTLとをMOSトランジスタ55のソース端子で合成し、MOSトランジスタ55のドレイン端子電流IccoをCCO51に対して直接供給する。以下、ドレイン端子電流Iccoを合成電流Iccoとも称する。The
図9は、図8に示された発振器50の変形例を示している。この変形例である発振器50’は、合成回路54におけるN型のMOSトランジスタ55を、P型のMOSトランジスタ55’に置換したものであり、その他の構成は共通である。ただし、この場合、IG56は、P型のMOSトランジスタ55’と、そのソース端子と電源端子間に接続される。以下、N型のMOSトランジスタを採用した図8の構成例に基づいて説明する。
FIG. 9 shows a modification of the
<第2の実施の形態>
次に、図10は、図8に示された発振器50をアナログPLL回路のVCOとする場合の構成例(以下、第2の実施の形態とする)を示している。第2の実施の形態であるVCO(発振器)60では、合成回路54のIG56として抵抗RTが採用されている。<Second Embodiment>
Next, FIG. 10 shows a configuration example (hereinafter referred to as a second embodiment) in the case where the
このVCO(発振器)60のバイアス回路52は、参照電流IREFを出力する参照電流源59とダイオード接続されたMOSトランジスタ(M)61と、抵抗RB62で構成している。また、変換回路53は、AMP57と、AMP57の電圧フォロア接続した出力に接続した抵抗RCTL58とで構成している。The
バイアス回路62内のMOSトランジスタ61と合成回路54内のMOSトランジスタ55のサイズ比をM:Nとし、抵抗RB62と抵抗RRT56の抵抗比をMOSトランジスタのサイズ比とは逆のN:Mとすることでカレントミラーを形成する。この時、抵抗RRT56で生成されるバイアス電流IBIASは次式(7)に示されるように決定される。
また、バイアス回路52内の電圧VBは次式(8)に示されるように決定される。
さらに、上述したようにカレントミラーが形成されているので、合成回路54内の電圧もバイアス回路52内の電圧VBと等しくなる。Further, since the current mirror is formed as described above, the voltage in the
変換回路53においては、制御端子から入力される制御信号の電圧VCTLを電圧フォロア接続したAMP57でコピーして電圧VCTL'として抵抗RCTL58に出力し、抵抗RCTL58で電圧VCTL'を制御電流ICTLに変換する。この制御電流ICTLは、合成回路54の接続端子電圧との関係で、次式(9)に示されるように決定される。
また、CCO51に流れる電流ICCOは上述したように決定されるので、制御端子から見た場合、その後段はVCO(電圧制御発振器)として振る舞うことになる。よって、このVCO60の発振周波数FVCOは次式(10)のように示すことができる。
ここでKCCOはCCO51の電流-周波数変換ゲインである。また、VCO60としての制御電流-周波数変換ゲインKVCOは次式(11)に示されるとおりとなる。
図11は、VCO60の制御電圧-周波数特性を示している。
FIG. 11 shows the control voltage-frequency characteristics of the
なお、ゲインKCCOはCCO51のトポロジとプロセスで決まるものであるのに対して、ゲイン。一方、抵抗RCTL58に設計自由度があることにより、ゲインKVCOは十分に小さくでき、かつ抵抗で制御することが可能である。よって、ALF(アナログループフィルタ)の面積を大きくすることなく、アナログPLL回路における安定性指標である帯域ωnおよびダンピングファクタζも所望の値を実現することができる。The gain K CCO is determined by the topology and process of the CCO 51, while it is a gain. On the other hand, since the
さらに、式(11)はゲインKVCOが線形であることも示しており、周波数を変化させた時の帯域ωnおよびダンピングファクタζも変化なく、安定性に優れることを示している。Further, the equation (11) also shows that the gain K VCO is linear, and the band ω n and the damping factor ζ when the frequency is changed are not changed, and the stability is excellent.
<第3の実施の形態>
次に、図12は、図8に示された発振器50をアナログPLL回路に用いるVCOとする場合の他の構成例(以下、第3の実施の形態とする)を示している。第3の実施の形態であるVCO(発振器)70では、合成回路54のIG56としてMOSトランジスタNTが採用されている。<Third Embodiment>
Next, FIG. 12 shows another configuration example (hereinafter referred to as a third embodiment) when the
このVCO(発振器)70においては、合成回路54内のMOSトランジスタNT56にバイアス電圧を与えるため、VCO60のバイアス回路52に対して、参照電流源71、並びにMOSトランジスタM72およびMB73が追加されている。ここで、MOSトランジスタM72は、MOSトランジスタM61と同じサイズとし、バイアス回路52内のMOSトランジスタMB73と合成回路54内のMOSトランジスタNT56のサイズ比をM:Nとしたカレントミラーを構成する。これにより、第2の構成例であるVCO60と同様に、制御電流ICTL、電圧VB、発振周波数FVCO、およびゲインKVCOが決定される。In this VCO (oscillator) 70, in order to apply a bias voltage to the
したがって、第3の構成例であるVCO70は、第2の構成例であるVCO60と同様の動作を実現でき、同様の効果を得ることができる。
Therefore, the
ところで、上述した第1乃至第3の実施の形態では、バイアス回路52で決定されるバイアス電流IBIASと変換回路53で決定される制御電流ICTLを合成回路54で合成し、CCO51に発生させる周波数を決定している。PLL回路の制御端子から制御信号を受け取る変換回路53は、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えるので、その影響が生じないように動作を高速化する必要がある。一方、バイアス回路52は、PLL回路の制御ループとは独立して構成されるので、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えない。このことから、バイアス回路52と合成回路54の間にノイズフィルタを挿入してもPLL回路としての動作速度と安定性に影響を与えないことが分かる。In the first to third embodiments described above, the bias current I BIAS determined by the
<第4および第5の実施の形態>
次に、図13は、図10に示されたVCO60のバイアス回路52と合成回路54の間に、ノイズフィルタ81を追加したVCO80の構成例(第4の実施の形態)を示している。同様に、図14は、図12に示されたVCO70のバイアス回路52と合成回路54の間に、ノイズフィルタ91および92を追加したVCO90の構成例(第5の実施の形態)を示している。<Fourth and Fifth Embodiments>
Next, FIG. 13 shows a configuration example (fourth embodiment) of a
VCO80では、ノイズフィルタ81によって参照電流IREFとバイアス回路52に起因して発生するノイズを低減することにより、発振周波数FVCOのJitter(位相ノイズ)劣化を抑止することができる。また、これにより、バイアス回路52と合成回路54で構成されるカレントミラーの比(N/M)を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。In the
同様に、VCO90でも、ノイズフィルタ91および92によって参照電流IREFとバイアス回路52に起因して発生するノイズを低減することにより、発振周波数FVCOのJitter(位相ノイズ)劣化を抑止することができる。また、これにより、バイアス回路52と合成回路54で構成されるカレントミラーの比(N/M)を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。Similarly, also in the
ここで、VCO90を例として、発振周波数FVCOのJitter(位相ノイズ)について説明する。Here, Jitter (phase noise) of the oscillation frequency F VCO will be described using the VCO 90 as an example.
図15は、図14に示されたVCO90を簡略化して示している。すなわち、バイアス回路ノイズをVNBCおよびVNBSとし、変換回路ノイズをVNCとまとめている。また、INMCはMOSトランジスタ55が発生する電流ノイズであり、INMSはMOSトランジスタ56が発生する電流ノイズであり、INRCTLは抵抗RCTL58が発生する電流ノイズである。なお、MOSトランジスタ55とMOSトランジスタ56は、同一性能(同じgm値)であるものとする。なお、電流ノイズINMSは、図6に示されたカレントミラーを採用していないにおけるバイアス電流ノイズINCCO_Gと同等であり、式(4)で表される。FIG. 15 shows the
上述したように、バイアス回路ノイズに起因して発生する電流ノイズについては、ノイズフィルタ91,92が挿入可能であるため電流ノイズINMSに対して十分に小さくすることが可能であり無視することができる。また、電流生成素子であるMOSトランジスタ56の生成電流に対して変換回路53で生成される電流が小さければ、言い換えるとMOSトランジスタ56のトランスコンダクタンスGM_MSの逆数に対して抵抗RCTL58が十分大きければ、変換回路ノイズVNCと電流ノイズINRCTLに関しても、MOSトランジスタ56のノイズ電流INMSに対して十分小さいので無視することができる。As described above, the current noise caused by the bias circuit noise be ignored and can be much smaller than the current noise IN MS for the
次に、図16は、図10における電流ノイズINMCを考慮した場合の小信号等価回路を示している。
この等価回路におけるINをCCO51に流入される電流ノイズとして、電流ノイズINに対する電流ノイズINMCの影響を計算する。なお、等価回路におけるro_MCは、MOSトランジスタ55の出力抵抗値、ro_MはMOSトランジスタ56の出力抵抗値、RCCOはCCOコアの等価抵抗値を示している。Next, FIG. 16 shows a small signal equivalent circuit when the current noise IN MC in FIG. 10 is considered.
Assuming that I N in the equivalent circuit is current noise flowing into the
一般的に、RCCOは十分小さく、全てのトランジスタが飽和領域動作している状態においては、入力INは次式(12)に示されるとおりになる。
式(12)におけるINMC=INMS、1/gm_MC<<RCTLとすれば、電流ノイズINは電流ノイズINMSより十分小さいので、この電流ノイズINも無視できることになる。If IN MC = IN MS and 1 / gm_MC << R CTL in the equation (12), the current noise I N is sufficiently smaller than the current noise IN MS , so this current noise I N can also be ignored.
すなわち、上述した各実施の形態におけるバイアス起因の電流ノイズはほぼ電流ノイズINMSで決まることになる。つまり、上述した各実施の形態では、消費電流を増大させることなく、最も低ノイズである図6の構成と同等の位相ノイズ性能を実現可能であるといえる。That is, the bias-induced electric current noise in each of the embodiments described above will be determined by the substantially current noise IN MS. That is, in each of the above-described embodiments, it can be said that the phase noise performance equivalent to the configuration of FIG. 6 having the lowest noise can be realized without increasing the current consumption.
次に、ノイズフィルタ81,91,92の具体例について説明する。 Next, specific examples of the noise filters 81, 91, and 92 will be described.
図17は、ノイズフィルタ81等を抵抗と容量から成るRCフィルタで構成した場合の例を示している。
FIG. 17 shows an example in which the
ところで、ノイズフィルタ81等をRCフィルタとして構成する場合、ノイズレスで作ることは不可能であってフィルタ抵抗ノイズを発生してしまう。したがって、ノイズフィルタ81等によりバイアスノイズを抑制すると、このフィルタ抵抗ノイズが顕在化することになる。
By the way, when the
例えば、図17のRCフィルタの場合、フィルタ抵抗ノイズ(出力電圧ノイズ)Vnは次式に示すとおりとなる。
図18は、図17に示されたRCフィルタの出力電圧ノイズVnの周波数特性を示している。なお、同図は、抵抗値Rが大きい場合と小さい場合の2種類の抵抗値に対する出力電圧ノイズVnの周波数特性を示している。式(13)に示されるように、出力電圧ノイズVnは抵抗値Rの変化に対して1乗で変化するのに対し、フィルタ特性は抵抗値Rの変化に対して2乗で変化する。このため、容量値Cを一定とした場合には抵抗値Rを大きくした方が高周波領域でのノイズ密度を減少させることができる。FIG. 18 shows the frequency characteristics of the output voltage noise V n of the RC filter shown in FIG. The figure shows the frequency characteristics of the output voltage noise V n for two types of resistance values when the resistance value R is large and small. As shown in the equation (13), the output voltage noise V n changes by the first power with respect to the change of the resistance value R, while the filter characteristic changes by the second power with respect to the change of the resistance value R. For this reason, when the capacitance value C is constant, increasing the resistance value R can reduce the noise density in the high frequency region.
図19は、図18に示された周波数特性で変化する出力電圧ノイズVnによるVCOの位相ノイズへの影響を示している。FIG. 19 shows the influence on the phase noise of the VCO due to the output voltage noise V n changing with the frequency characteristic shown in FIG.
同図に示されるように、VCOの位相ノイズは低周波領域では出力電圧ノイズVnに支配されるが、高周波領域では出力電圧ノイズVnの影響が弱まって電流ノイズINMSにより支配される(決定される)。As shown in the figure, the phase noise of the VCO in the low frequency region is dominated by the output voltage noise V n, the high-frequency region is dominated by the current noise IN MS weakened influence of the output voltage noise V n ( It is determined).
ここで、図19に示された特性を有するVCOを、図20に示すアナログPLL回路のVCO14に位置に組み込んだ場合のアナログPLL回路としての位相ノイズについて考察する。
Here, phase noise as an analog PLL circuit when the VCO having the characteristics shown in FIG. 19 is incorporated in the
図19のアナログPLL回路におけるVCO出力から見たPLL出力までのノイズ伝達関数HVCOは次式(14)に示されるとおりとなる。
式(14)からわかるように、ノイズ伝達関数HVCOは2次ハイパスフィルタ特性を有する。この特性をVCOの位相ノイズに掛け合わせることでPLLの出力位相ノイズとなる。As can be seen from Equation (14), the noise transfer function HVCO has a second-order high-pass filter characteristic. By multiplying this characteristic by the phase noise of the VCO, it becomes the output phase noise of the PLL.
図21は、ノイズ伝達関数HVCOの2次ハイパスフィルタ特性をVCOの位相ノイズに掛け合わせることにより得られるアナログPLL回路の出力位相ノイズの結果を示している。Figure 21 shows the results of the output phase noise of the analog PLL circuit obtained by multiplying the second-order high-pass filter characteristics of the noise transfer function H VCO phase noise of the VCO.
同図における太線がアナログPLL回路の出力位相ノイズであり、アナログPLL回路の帯域を電流ノイズINMSで決まる領域まで高めることで低周波領域が抑制される。この位相ノイズを全積分して時間表現したものがJitter(位相ノイズ)であり、横軸はLOG表示であるため低周波領域の寄与は少ない。つまり、アナログPLL回路の位相ノイズとして見た場合、最も低ノイズである図6の構成と同等の位相ノイズ性能が実現できていることが分かる。さらに、上述した実施の形態は、図6の構成に比較してゲインKVCOを小さく、且つ、線形であるために、大面積を占有するALFの容量を削減でき、動作の安定性を増すことができる。Thick line in the figure is the output phase noise of the analog PLL circuit, the low-frequency region is suppressed by increasing to a region determined band of the analog PLL circuit in a current noise IN MS. This phase noise is fully integrated and expressed in time as Jitter (phase noise), and the horizontal axis is LOG display, so there is little contribution in the low frequency region. That is, when viewed as the phase noise of the analog PLL circuit, it can be seen that the phase noise performance equivalent to the configuration of FIG. Furthermore, since the above-described embodiment has a smaller gain K VCO and is more linear than the configuration of FIG. 6, the capacity of the ALF occupying a large area can be reduced, and the operation stability can be increased. Can do.
<第6および第7の実施の形態>
次に、図22および図23は、さらにゲインKVCOの低減と使用周波数レンジの拡大を実現したVCOの構成例(第6および第7の実施の形態)を示している。<Sixth and seventh embodiments>
Next, FIGS. 22 and 23 show configuration examples (sixth and seventh embodiments) of the VCO that further reduce the gain K VCO and expand the use frequency range.
図22に示す第6の実施の形態であるVCO100は、図13に示された第4の実施の形態であるVCO80における合成回路54を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。VCO100は、合成回路54内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路54内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるXは調整コードのビット数を示すものとする。
The
同様に、図23に示す第7の実施の形態であるVCO110は、図14に示された第5の実施の形態であるVCO90における合成回路54を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。さらに合成回路54内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路54内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるXは調整コードのビット数を示すものとする。
Similarly, the
ここで、第4の実施の形態であるVCO80と第5の実施の形態であるVCO90の制御電圧-発振周波数特性と、第6の実施の形態であるVCO100と第7の実施の形態であるVCO110の制御電圧-発振周波数特性とを比較する。
Here, the control voltage-oscillation frequency characteristics of the
図24に、第4の実施の形態であるVCO80と第5の実施の形態であるVCO90の制御電圧-発振周波数特性を示す。図25に、第6の実施の形態であるVCO100と第7の実施の形態であるVCO110の制御電圧-発振周波数特性を示す。
FIG. 24 shows control voltage-oscillation frequency characteristics of the
VCO80やVCO90では、図24から明らかなように、使用周波数レンジを拡大するためのゲインKVCOを十分大きくする必要がある。これに対して、VCO100やVCO110では、図25から明らかなように、合成回路54を構成する複数のユニットを調整コードFCAL[X:0]を用いて切り替えることで使用周波数レンジを拡大できる。また、合成回路54を複数のユニットで構成することにより、ゲインKVCOをCCO51や各種バイアスの電源電圧や温度変動による周波数変化を補償できる最低限の値とすることができる。したがって、第6および第7の実施の形態では、第1乃至第5の実施の形態に比較して、さらにALFの容量を小さくすることができ、低コスト化が可能となる。In the
ただし、ゲインKVCOの低減と使用周波数レンジの拡大を実現したVCO100やVCO110をアナログPLL回路に搭載するに際しては、周波数キャリブレーション機構を実装する必要がある。However, when the VCO 100 or
図26は、第7の実施の形態であるVCO110を搭載し、周波数キャリブレーション機構を実装したアナログPLL回路の構成例を示している。
FIG. 26 shows a configuration example of an analog PLL circuit on which the
このアナログPLL回路120は、一般的なアナログPLL回路の構成(ただし、VCO110が搭載されている)に対して、周波数キャリブレーションロジック回路(FCAL_LOGIC)121とVCTL生成回路122を追加したものである。This
アナログPLL回路120においては、周波数キャリブレーションロジック回路121から出力される制御信号FCAL_CTLによりPFD11を制御してPLLのループをOpen状態にし、VCTL生成回路122により制御電圧VCTLを固定した状態で周波数キャリブレーションを行う。また、周波数キャリブレーションロジック回路121から調整コードFCAL[X:0]をVCO110に与え、リファレンスクロックREFを時間窓としてその時の出力クロックOUTの周波数を計測し、ターゲット周波数に最も近くなる調整コードFCAL[X:0]を探索する。探索が終了した後、制御信号FCAL_CTLを用いてPFD11をイネーブル、VCTL生成回路122をディセーブル状態にし、PLLのループをClose状態にして通常のPLL引き込み動作を実行させる。In the
このような動作により、ゲインKVCOの低減と使用周波数レンジの拡大が実現できる。なお、周波数キャリブレーションロジック回路121は、ロジック回路であるため、ALF13などの大きな面積を占有するパッシブ容量素子に対して十分小さい面積で実装可能である。また、周波数キャリブレーション完了後はその動作を停止することができるので、通常動作時において追加消費電力を発生させることはない。By such an operation, the gain K VCO can be reduced and the operating frequency range can be expanded. Since the frequency
<第8および9の実施の形態>
次に、図27は、図22に示されたDCO100をデジタルPLL回路に用いるDCOに変更した場合の構成例(以下、第8の実施の形態とする)を示している。同様に、図28は、図23に示されたDCO110をデジタルPLL回路に用いるDCOに変更した場合の構成例(以下、第9の実施の形態とする)を示している。<Eighth and ninth embodiments>
Next, FIG. 27 shows a configuration example (hereinafter referred to as an eighth embodiment) when the
図27に示された第8の実施の形態であるVCO130は、図22のDCO100における変換回路53を、変換回路131に置換したものであり、その他の構成はDCO100と共通である。変換回路131は、複数の抵抗RCTLが並列続され、各抵抗とGNDの間にデジタル制御コードDCTLに応じてサーモメータ制御されるスイッチが設けられた可変抵抗132から成る(例えば、図30の示す構成)を有しており、デジタル制御コードDCTLに対応する制御電流ICTLを出力する。このように、図22のDCO100における変換回路53を、変換回路131に置換するだけでVCO130を実現できる。The
同様に、図28に示された第9の実施の形態であるVCO140は、図23のDCO110における変換回路53を、変換回路141に置換したものであり、その他の構成はDCO110と共通である。変換回路141は、図27の変換回路131と同様に構成される。このように、図23のDCO110における変換回路53を、変換回路141に置換するだけで、VCO140を実現できる。
Similarly, the
図29は、DCO130の変換回路131に入力されるデジタル制御コードDCTLの真理値表の一例を示している。Figure 29 shows an example of a truth table of the digital control code D CTL inputted to the converting
例えば、デジタル制御コードDCTL=0では、0番目のスイッチに対応するDCTL_d[0]だけが1、1番目からN番目のスイッチに対応するDCTL_d[1]からDCTL_d[N]が0とされている。また例えば、デジタル制御コードDCTL=1では、0番目および1番目のスイッチに対応するDCTL_d[0]とDCTL_d[1]だけが1、2番目からN番目のスイッチに対応するDCTL_d[2]からDCTL_d[N]が0とされている。For example, when the digital control code D CTL = 0, only D CTL_d [0] corresponding to the 0th switch is 1, and D CTL_d [1] to D CTL_d [N] corresponding to the 1st to Nth switches are 0. It is said that. Further, for example, in the digital control code D CTL = 1, 0-th and 1-th D CTL_d D CTL_d corresponding to the switch [0] and D CTL_d [1] only corresponding to N-th switch from 1, the second [ 2] to D CTL_d [N] is set to 0.
図30は、デジタル制御コードDCTL=0の場合の変換回路131の状態を示す。この場合、0番目のスイッチだけがオンとされ、可変抵抗132の抵抗値が最小となる。図31は、デジタル制御コードDCTL=Nの場合の変換回路131の状態を示す。この場合、全てのスイッチがオンとされ、可変抵抗132の抵抗値が最大となる。FIG. 30 shows the state of the
変換回路131が出力する制御電流ICTLは、次式(15)に示すとおりとなる。
したがって、DCO130におけるデジタル制御コード-発振周波数ゲインKDCOは次式(16)に示すようになる。
式(16)と上述した式(11)を比較して明らかなように、DCO130においても、VCO60等と同様に、変換回路131における抵抗値RCTLによって、デジタル制御コード-発振周波数ゲインKDCOを決定できることがわかる。As is apparent from the comparison between the equation (16) and the above equation (11), also in the
図32は、DCO130におけるデジタル制御コード-発振周波数特性を示している。同図に示されるように、DCO130では、デジタル制御コードを用いて変換回路131における抵抗値RCTLを切り替えることによって、より細かい周波数性制御が可能となる。FIG. 32 shows a digital control code-oscillation frequency characteristic in the
上述したように、DCO130では、従来のDCOのように容量で発振周波数を制御せず、かつ、発振端子での容量切り替えを行わないため無駄な寄生素子が発生しない。つまり、素のCCOを発振させるために必要な電流のみで良く、さらに抵抗で周波数分解能を決定できるため、より細かい周波数制御が可能となる。これにより、消費電力増大とJitter(位相ノイズ)劣化を解決することができる。
As described above, in the
なお、DCO130の電源ノイズ耐性に関しては、合成回路54がMOSトランジスタ55と抵抗56がカスコード接続された構成であるため、単純な抵抗バイアスにより構成している場合に比較して発振回路コアから見たインピーダンスが数倍から10倍程度高い。つまり、電源電圧変動(ノイズ)耐性が高くJitter(位相ノイズ)劣化が小さいといえる。さらに、DCO140では合成回路4に2つのMOSトランジスタ55,56が用いられていることから、DCO130に比較してさらに電源ノイズ耐性を上げることができる。
Regarding the power supply noise resistance of the
<まとめ>
以上説明したように、本開示の発振回路をアナログPLL回路のVCOに適応した場合、アナログPLL回路の中で大きな面積を占有するALPの容量を削減することができる。また、合成回路とバイアス回路の間にノイズフィルタが挿入可能であり、不必要なバイアス電流を必要とせず低消費電力化を実現することができる。さらに、ゲインKVCOついては、変換回路内の抵抗値を変更することで決定でき、線形性に優れるので、アナログPLL回路としてのループ安定を容易に確保することができる。<Summary>
As described above, when the oscillation circuit of the present disclosure is applied to the VCO of the analog PLL circuit, the ALP capacity that occupies a large area in the analog PLL circuit can be reduced. In addition, a noise filter can be inserted between the synthesis circuit and the bias circuit, so that low power consumption can be realized without requiring an unnecessary bias current. Further, the gain K VCO can be determined by changing the resistance value in the conversion circuit, and is excellent in linearity, so that the loop stability as the analog PLL circuit can be easily ensured.
また、本開示の発振回路をアナログPLL回路のDCOに適応する場合、VCOから変換回路を置換するだけで容易にDCO化することができる。また、該DCOの場合、周波数制御を容量で行わないため低消費電力化が可能となる。また、ゲインKDCOついては、変換回路内の抵抗値を変更することで決定できるので、周波数分解能を向上させることができ、これによって低Jitter(低位相ノイズ)化が容易となる。さらに、発振コアのバイアス電流をカスコード構成で生成しているために出力インピーダンスが高く、高い電源電圧変動耐性(電源ノイズ耐性)を確保することができる。Further, when the oscillation circuit of the present disclosure is applied to the DCO of the analog PLL circuit, the DCO can be easily made by simply replacing the conversion circuit from the VCO. Further, in the case of the DCO, the frequency control is not performed by the capacity, so that power consumption can be reduced. Further, since the gain KDCO can be determined by changing the resistance value in the conversion circuit, it is possible to improve the frequency resolution, thereby facilitating low jitter (low phase noise). Furthermore, since the bias current of the oscillation core is generated in a cascode configuration, the output impedance is high, and high power supply voltage fluctuation resistance (power supply noise resistance) can be ensured.
なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiment of the present disclosure is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present disclosure.
本開示は以下のような構成も取ることができる。
(1)
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
発振回路。
(2)
前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
前記(1)に記載の発振回路。
(3)
前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定する
前記(2)に記載の発振回路。
(4)
前記電流生成素子は、抵抗から成る
前記(2)または(3)に記載の発振回路。
(5)
前記電流生成素子は、MOSトランジスタから成る
前記(2)または(3)に記載の発振回路。
(6)
前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備える
前記(1)から(5)のいずれかに記載の発振回路。
(7)
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
前記(1)から(6)のいずれかに記載の発振回路。
(8)
前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とする
前記(7)に記載の発振回路。
(9)
前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給する
前記(1)から(8)のいずれかに記載の発振回路。
(10)
前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
前記(1)から(9)のいずれかに記載の発振回路。
(11)
前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
前記(1)から(9)のいずれかに記載の発振回路。
(12)
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、
前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを
含む発振方法。
(13)
発振回路を搭載したPLL回路において、
前記発振回路は、
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
PLL回路。
(14)
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
前記(13)に記載のPLL回路。
(15)
前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備える
前記(14)に記載のPLL回路。This indication can also take the following composition.
(1)
A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
A conversion circuit for supplying a control current to the synthesis circuit,
The combining circuit generates the combined current based on a bias current generated corresponding to a bias from the bias circuit and the control current.
(2)
The synthesis circuit includes a MOS transistor and a current generation element connected between a source terminal of the MOS transistor and a power supply terminal or a GND terminal.
The bias current generated in the current generating element and the control current are combined at the source terminal of the MOS transistor, and the drain terminal current of the MOS transistor is directly supplied to the current controlled oscillator as the combined current. ) Oscillation circuit.
(3)
The oscillation circuit according to (2), wherein the bias circuit determines a source terminal voltage of the MOS transistor and the bias current of the current generation element with respect to the synthesis circuit.
(4)
The oscillation circuit according to (2) or (3), wherein the current generation element includes a resistor.
(5)
The oscillation circuit according to (2) or (3), wherein the current generation element includes a MOS transistor.
(6)
The oscillation circuit according to any one of (1) to (5), further including a noise filter disposed between the bias circuit and the synthesis circuit.
(7)
The combining circuit is configured by connecting a plurality of units that generate different combined currents when the same control current is input from the conversion circuit, in any one of (1) to (6) The oscillation circuit described.
(8)
The oscillation circuit according to (7), wherein the synthesis circuit enables one of the plurality of units according to an adjustment code.
(9)
The oscillation circuit according to any one of (1) to (8), wherein the conversion circuit supplies the control current corresponding to a control signal input from a previous stage to the synthesis circuit.
(10)
The oscillation circuit according to any one of (1) to (9), wherein the conversion circuit includes a resistor, and supplies the current generated by the resistor corresponding to the voltage of the control signal to the synthesis circuit as the control current. circuit.
(11)
The conversion circuit includes a variable resistor that changes in response to the control signal, and supplies a current generated by the resistor to the synthesis circuit as the control current. Oscillator circuit.
(12)
A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
In an oscillation method of an oscillation circuit including a conversion circuit that supplies a control current to the synthesis circuit,
An oscillation method including a step of generating the combined current based on a bias current generated in response to a bias from the bias circuit and the control current by the combining circuit.
(13)
In a PLL circuit with an oscillation circuit,
The oscillation circuit is
A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
A conversion circuit for supplying a control current to the synthesis circuit,
The composite circuit generates the composite current based on a bias current generated corresponding to a bias from the bias circuit and the control current.
PLL circuit.
(14)
The PLL circuit according to (13), wherein the synthesis circuit is configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
(15)
The PLL circuit according to (14), further including a frequency calibration logic circuit that outputs an adjustment code for validating any one of the plurality of units constituting the synthesis circuit.
50 VCO, 51 CCO, 52 バイアス回路, 53 変換回路, 54 合成回路, 55 MOSトランジスタ, 56 電流生成素子, 57 AMP, 58 抵抗, 59 参照電流源, 60 VCO, 61 MOSトランジスタ, 62 抵抗, 70 VCO, 71 参照電流源, 72 MOSトランジスタ, 73 MOSトランジスタ, 80 VCO, 81 ノイズフィルタ, 90 VCO, 91,92 ノイズフィルタ, 100,110 VCO ,120 アナログPLL回路, 121 周波数キャリブレーションロジック回路, 122 VCTL生成回路, 130 DCO, 131 変換回路, 132 可変抵抗, 140 DCO, 141 変換回路, 142 可変抵抗50 VCO, 51 CCO, 52 Bias circuit, 53 Conversion circuit, 54 Synthesis circuit, 55 MOS transistor, 56 Current generation element, 57 AMP, 58 Resistance, 59 Reference current source, 60 VCO, 61 MOS transistor, 62 Resistance, 70 VCO , 71 reference current source, 72 MOS transistor, 73 MOS transistor, 80 VCO, 81 noise filter, 90 VCO, 91, 92 noise filter, 100, 110 VCO, 120 analog PLL circuit, 121 frequency calibration logic circuit, 122 V CTL Generator circuit, 130 DCO, 131 converter circuit, 132 variable resistor, 140 DCO, 141 converter circuit, 142 variable resistor
Claims (15)
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
発振回路。A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
A conversion circuit for supplying a control current to the synthesis circuit,
The combining circuit generates the combined current based on a bias current generated corresponding to a bias from the bias circuit and the control current.
前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
請求項1に記載の発振回路。The synthesis circuit includes a MOS transistor and a current generation element connected between a source terminal of the MOS transistor and a power supply terminal or a GND terminal.
2. The bias current generated in the current generating element and the control current are combined at the source terminal of the MOS transistor, and the drain terminal current of the MOS transistor is directly supplied to the current controlled oscillator as the combined current. The oscillation circuit described in 1.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, wherein the bias circuit determines a source terminal voltage of the MOS transistor and the bias current of the current generation element with respect to the synthesis circuit.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, wherein the current generation element includes a resistor.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, wherein the current generation element includes a MOS transistor.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, further comprising a noise filter disposed between the bias circuit and the synthesis circuit.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, wherein the synthesis circuit is configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
請求項7に記載の発振回路。The oscillation circuit according to claim 7, wherein the synthesis circuit enables one of the plurality of units according to an adjustment code.
請求項2に記載の発振回路。The oscillation circuit according to claim 2, wherein the conversion circuit supplies the control current corresponding to a control signal input from a previous stage to the synthesis circuit.
請求項9に記載の発振回路。The oscillation circuit according to claim 9, wherein the conversion circuit includes a resistor, and supplies a current generated by the resistor corresponding to a voltage of the control signal as the control current to the synthesis circuit.
請求項9に記載の発振回路。The oscillation circuit according to claim 9, wherein the conversion circuit includes a variable resistor that changes in response to the control signal, and supplies a current generated by the resistor to the synthesis circuit as the control current.
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、
前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを
含む発振方法。A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
In an oscillation method of an oscillation circuit including a conversion circuit that supplies a control current to the synthesis circuit,
An oscillation method including a step of generating the combined current based on a bias current generated in response to a bias from the bias circuit and the control current by the combining circuit.
前記発振回路は、
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
PLL回路。In a PLL circuit with an oscillation circuit,
The oscillation circuit is
A current controlled oscillator;
A combining circuit for supplying a combined current to the current controlled oscillator;
A bias circuit for applying a bias to the composite circuit;
A conversion circuit for supplying a control current to the synthesis circuit,
The composite circuit generates the composite current based on a bias current generated corresponding to a bias from the bias circuit and the control current.
PLL circuit.
請求項13に記載のPLL回路。The PLL circuit according to claim 13, wherein the synthesis circuit is configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
請求項14に記載のPLL回路。The PLL circuit according to claim 14, further comprising a frequency calibration logic circuit that outputs an adjustment code for enabling any one of the plurality of units constituting the synthesis circuit.
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084278A (en) * | 1996-09-10 | 1998-03-31 | Nec Corp | Pll circuit |
JP2000269810A (en) * | 1999-03-16 | 2000-09-29 | Hitachi Ltd | Frequency synthesizer using plural phase locked loops |
JP2006245860A (en) * | 2005-03-02 | 2006-09-14 | Oki Electric Ind Co Ltd | Voltage-controlled oscillator |
JP2007129501A (en) * | 2005-11-04 | 2007-05-24 | Renesas Technology Corp | Semiconductor device |
JP2008283333A (en) * | 2007-05-09 | 2008-11-20 | Seiko Npc Corp | Voltage controlled oscillator, and pll circuit using the same |
JP2010016706A (en) * | 2008-07-04 | 2010-01-21 | Panasonic Corp | Voltage controlled oscillation circuit and voltage conversion circuit |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084278A (en) * | 1996-09-10 | 1998-03-31 | Nec Corp | Pll circuit |
JP2000269810A (en) * | 1999-03-16 | 2000-09-29 | Hitachi Ltd | Frequency synthesizer using plural phase locked loops |
JP2006245860A (en) * | 2005-03-02 | 2006-09-14 | Oki Electric Ind Co Ltd | Voltage-controlled oscillator |
JP2007129501A (en) * | 2005-11-04 | 2007-05-24 | Renesas Technology Corp | Semiconductor device |
JP2008283333A (en) * | 2007-05-09 | 2008-11-20 | Seiko Npc Corp | Voltage controlled oscillator, and pll circuit using the same |
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