JPWO2016181562A1 - ストレージシステム、及び、記憶制御方法 - Google Patents
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Abstract
Description
第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシは、第1のホストインタフェースから前記第2のキャッシュメモリに対するレイテンシよりも小さい。
第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシは、第2のホストインタフェースから前記第1のキャッシュメモリに対するレイテンシよりも小さい。
第1及び第2のキャッシュメモリの各々は、第1のプロセッサと対応付けられており第1のプロセッサにより処理されるI/O要求に関するデータが第1のプロセッサにより一時的に格納される第1の区画と、第2のプロセッサと対応付けられており第2のプロセッサにより処理されるI/O要求に関するデータが第2のプロセッサにより一時的に格納される第2の区画とを有する。
第1及び第2のプロセッサの内の少なくとも1つは、第1のキャッシュメモリの第1の区画のサイズと、第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、第1のキャッシュメモリの第2の区画のサイズと、第2のキャッシュメモリの第2の区画のサイズとを独立に制御する。
(表現1)
第1及び第2のプロセッサと、
第1及び第2のキャッシュメモリと、
ホスト計算機と双方向通信可能な第1及び第2のホストインタフェースと、
記憶ドライブと
を備えるストレージステムであって、
前記第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシが、前記第1のホストインタフェースから前記第2のキャッシュメモリに対するレイテンシよりも小さく、
前記第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシが、前記第2のホストインタフェースから前記第1のキャッシュメモリに対するレイテンシよりも小さく、
前記第1及び第2のキャッシュメモリの各々は、前記第1のプロセッサと対応付けられており前記第1のプロセッサにより処理されるI/O要求に関するデータが前記第1のプロセッサにより一時的に格納される第1の区画と、前記第2のプロセッサと対応付けられており前記第2のプロセッサにより処理されるI/O要求に関するデータが前記第2のプロセッサにより一時的に格納される第2の区画とを有し、
前記第1及び第2のプロセッサの内の少なくとも1つは、前記第1のキャッシュメモリの第1の区画のサイズと、前記第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、前記第1のキャッシュメモリの第2の区画のサイズと、前記第2のキャッシュメモリの第2の区画のサイズとを独立に制御する
ストレージシステム。
(表現2)
前記第1のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れの区画にも存在しない場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第1のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れの区画にも存在しない場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第2のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1のキャッシュメモリの第1の区画に対するデータの格納頻度に応じて、前記第1のキャッシュメモリの第1の区画のサイズを変更し、
前記第2のキャッシュメモリの第2の区画に対するデータの格納頻度に応じて、前記第2のキャッシュメモリの第2の区画のサイズを変更する
表現1に記載のストレージシステム。
(表現3)
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1又は第2のキャッシュメモリ内の第1の区画のサイズを拡大する場合、同一キャッシュメモリ内の第2の区画のサイズを縮小し、
前記第1又は第2のキャッシュメモリ内の第2の区画のサイズを拡大する場合、同一キャッシュメモリ内の第1の区画のサイズを縮小する
表現2に記載のストレージシステム。
(表現4)
前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における前記第1の区画に対するデータの格納頻度と前記第2の区画に対するデータの格納頻度とを比較し、格納頻度の大きい方の区画のサイズを拡大する
表現2又は3に記載のストレージシステム。
(表現5)
前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における第1の区画に対するデータの格納頻度と第2の区画に対するデータの格納頻度とに基づいて、当該キャッシュメモリ内における第1及び第2の区画の目標のサイズを決定し、
当該キャッシュメモリ内における第1及び第2の区画のサイズを、それぞれ、その決定した第1及び第2の区画の目標のサイズに近づくように変更する
表現2乃至4の何れか1つに記載のストレージシステム。
(表現6)
前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における第1の区画に対するデータの格納頻度と第2の区画に対するデータの格納頻度との差分が所定の閾値以上の場合、格納頻度の大きい方の区画のサイズが拡大され、格納頻度の小さい方の区画のサイズが縮小されるように、当該キャッシュメモリ内における第1及び第2の区画の目標のサイズを決定する
表現5に記載のストレージシステム。
(表現7)
各区画には、前記キャッシュメモリのアクセス単位であるセグメントが複数割り当てられており、
各キャッシュメモリは、何れの区画にも割り当てられてないセグメントである共有フリーセグメントを複数有し、
前記キャッシュメモリ内の区画のサイズを拡大することは、同一キャッシュメモリ内の共有フリーセグメントを当該区画に割り当てることであり、
前記キャッシュメモリ内の区画のサイズを縮小することは、当該区画に割り当てられているセグメントの割当を解除し、同一キャッシュメモリ内の共有フリーセグメントに変更することである
表現2乃至6の何れか1つに記載のストレージシステム。
(表現8)
前記第1のホストインタフェースがホスト計算機からライト要求を受領した場合、前記第1及び第2のプロセッサの内の当該ライト要求を処理するライト実行プロセッサは、当該ライト要求に係るデータを、前記第1及び第2のキャッシュメモリの当該ライト実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からライト要求を受領した場合、前記第1及び第2のプロセッサの内の当該ライト要求を処理するライト実行プロセッサは、当該ライト要求に係るデータを、前記第1及び第2のキャッシュメモリの当該ライト実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの少なくとも1つは、
各キャッシュメモリの区画毎に、前記記憶ドライブに未格納なデータを有するダーティセグメントと、前記記憶ドライブに格納済みのデータを有するクリーンセグメントと、新規データを格納可能なフリーセグメントと、を管理し、
キャッシュメモリ毎に、共有フリーセグメントを管理する
表現7に記載のストレージシステム。
(表現9)
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記キャッシュメモリにおける共有フリーセグメントの数が閾値以下の場合、当該キャッシュメモリ内におけるサイズの縮小対象の区画のフリーセグメントを、共有フリーセグメントに変更する
表現8に記載のストレージシステム。
(表現10)
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記キャッシュメモリ内におけるサイズの縮小対象の区画にフリーセグメントが存在しない場合、当該区画のダーティセグメント又はクリーンセグメントを、フリーセグメントに変更する
表現9に記載のストレージシステム。
(表現11)
各区画には、前記キャッシュメモリのアクセス単位であるセグメントが複数割り当てられており、
各キャッシュメモリは、何れの区画にも割り当てられてないセグメントである共有フリーセグメントを複数有し、
前記第1及び第2のプロセッサの少なくとも1つは、
各キャッシュメモリの区画毎に、前記記憶ドライブに未格納なデータを有するダーティセグメントと、前記記憶ドライブに格納済みのデータを有するクリーンセグメントと、新規データを格納可能なフリーセグメントと、を管理し、
キャッシュメモリ毎に、共有フリーセグメントを管理する
前記キャッシュメモリ内の区画のサイズを拡大することは、同一キャッシュメモリ内の共有フリーセグメントを、当該区画にフリーセグメントとして割り当てることであり、
前記キャッシュメモリ内の区画のサイズを縮小することは、当該区画に割り当てられているクリーンセグメント又はフリーセグメントを、同一キャッシュメモリ内の共有フリーセグメントに変更することである
表現1乃至6の何れか1つに記載のストレージシステム。
(表現12)
第1及び第2のプロセッサと、
第1及び第2のキャッシュメモリと、
ホスト計算機と双方向通信可能に接続されている第1及び第2のホストインタフェースと、
記憶ドライブと
を備える計算機における記憶制御方法であって、
前記第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシが、前記第1のホストインタフェースから前記第2のキャッシュメモリに対するレイテンシよりも小さく、
前記第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシが、前記第2のホストインタフェースから前記第1のキャッシュメモリに対するレイテンシよりも小さく、
前記第1及び第2のキャッシュメモリの各々は、前記第1のプロセッサと対応付けられており前記第1のプロセッサにより処理されるI/O要求に関するデータが前記第1のプロセッサにより一時的に格納される第1の区画と、前記第2のプロセッサと対応付けられており前記第2のプロセッサにより処理されるI/O要求に関するデータが前記第2のプロセッサにより一時的に格納される第2の区画とを有し、
前記第1及び第2のプロセッサの内の少なくとも1つは、前記第1のキャッシュメモリの第1の区画のサイズと、前記第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、前記第1のキャッシュメモリの第2の区画のサイズと、前記第2のキャッシュメモリの第2の区画のサイズとを独立に制御する
記憶制御方法。
(表現13)
前記第1のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れかの区画に存在するか否かを判定し、何れの区画にも存在しないと判定した場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第1のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れかの区画に存在するか否かを判定し、何れの区画にも存在しないと判定した場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第2のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1のキャッシュメモリの第1の区画に対するデータの格納頻度に応じて、前記第1のキャッシュメモリの第1の区画のサイズを変更し、
前記第2のキャッシュメモリの第2の区画に対するデータの格納頻度に応じて、前記第2のキャッシュメモリの第2の区画のサイズを変更する
表現12に記載の記憶制御方法。
Claims (13)
- 第1及び第2のプロセッサと、
第1及び第2のキャッシュメモリと、
ホスト計算機と双方向通信可能な第1及び第2のホストインタフェースと、
記憶ドライブと
を備えるストレージステムであって、
前記第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシが、前記第1のホストインタフェースから前記第2のキャッシュメモリに対するレイテンシよりも小さく、
前記第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシが、前記第2のホストインタフェースから前記第1のキャッシュメモリに対するレイテンシよりも小さく、
前記第1及び第2のキャッシュメモリの各々は、前記第1のプロセッサと対応付けられており前記第1のプロセッサにより処理されるI/O要求に関するデータが前記第1のプロセッサにより一時的に格納される第1の区画と、前記第2のプロセッサと対応付けられており前記第2のプロセッサにより処理されるI/O要求に関するデータが前記第2のプロセッサにより一時的に格納される第2の区画とを有し、
前記第1及び第2のプロセッサの内の少なくとも1つは、前記第1のキャッシュメモリの第1の区画のサイズと、前記第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、前記第1のキャッシュメモリの第2の区画のサイズと、前記第2のキャッシュメモリの第2の区画のサイズとを独立に制御する
ストレージシステム。 - 前記第1のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れの区画にも存在しない場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第1のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れの区画にも存在しない場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第2のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1のキャッシュメモリの第1の区画に対するデータの格納頻度に応じて、前記第1のキャッシュメモリの第1の区画のサイズを変更し、
前記第2のキャッシュメモリの第2の区画に対するデータの格納頻度に応じて、前記第2のキャッシュメモリの第2の区画のサイズを変更する
請求項1に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1又は第2のキャッシュメモリ内の第1の区画のサイズを拡大する場合、同一キャッシュメモリ内の第2の区画のサイズを縮小し、
前記第1又は第2のキャッシュメモリ内の第2の区画のサイズを拡大する場合、同一キャッシュメモリ内の第1の区画のサイズを縮小する
請求項2に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における前記第1の区画に対するデータの格納頻度と前記第2の区画に対するデータの格納頻度とを比較し、格納頻度の大きい方の区画のサイズを拡大する
請求項2に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における第1の区画に対するデータの格納頻度と第2の区画に対するデータの格納頻度とに基づいて、当該キャッシュメモリ内における第1及び第2の区画の目標のサイズを決定し、
当該キャッシュメモリ内における第1及び第2の区画のサイズを、それぞれ、その決定した第1及び第2の区画の目標のサイズに近づくように変更する
請求項4に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
同一キャッシュメモリ内における第1の区画に対するデータの格納頻度と第2の区画に対するデータの格納頻度との差分が所定の閾値以上の場合、格納頻度の大きい方の区画のサイズが拡大され、格納頻度の小さい方の区画のサイズが縮小されるように、当該キャッシュメモリ内における第1及び第2の区画の目標のサイズを決定する
請求項5に記載のストレージシステム。 - 各区画には、前記キャッシュメモリのアクセス単位であるセグメントが複数割り当てられており、
各キャッシュメモリは、何れの区画にも割り当てられてないセグメントである共有フリーセグメントを複数有し、
前記キャッシュメモリ内の区画のサイズを拡大することは、同一キャッシュメモリ内の共有フリーセグメントを当該区画に割り当てることであり、
前記キャッシュメモリ内の区画のサイズを縮小することは、当該区画に割り当てられているセグメントの割当を解除し、同一キャッシュメモリ内の共有フリーセグメントに変更することである
請求項2に記載のストレージシステム。 - 前記第1のホストインタフェースがホスト計算機からライト要求を受領した場合、前記第1及び第2のプロセッサの内の当該ライト要求を処理するライト実行プロセッサは、当該ライト要求に係るデータを、前記第1及び第2のキャッシュメモリの当該ライト実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からライト要求を受領した場合、前記第1及び第2のプロセッサの内の当該ライト要求を処理するライト実行プロセッサは、当該ライト要求に係るデータを、前記第1及び第2のキャッシュメモリの当該ライト実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの少なくとも1つは、
各キャッシュメモリの区画毎に、前記記憶ドライブに未格納なデータを有するダーティセグメントと、前記記憶ドライブに格納済みのデータを有するクリーンセグメントと、新規データを格納可能なフリーセグメントと、を管理し、
キャッシュメモリ毎に、共有フリーセグメントを管理する
請求項7に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
前記キャッシュメモリにおける共有フリーセグメントの数が閾値以下の場合、当該キャッシュメモリ内におけるサイズの縮小対象の区画のフリーセグメントを、共有フリーセグメントに変更する
請求項8に記載のストレージシステム。 - 前記第1及び第2のプロセッサの内の少なくとも1つは、
前記キャッシュメモリ内におけるサイズの縮小対象の区画にフリーセグメントが存在しない場合、当該区画のダーティセグメント又はクリーンセグメントを、フリーセグメントに変更する
請求項9に記載のストレージシステム。 - 各区画には、前記キャッシュメモリのアクセス単位であるセグメントが複数割り当てられており、
各キャッシュメモリは、何れの区画にも割り当てられてないセグメントである共有フリーセグメントを複数有し、
前記第1及び第2のプロセッサの少なくとも1つは、
各キャッシュメモリの区画毎に、前記記憶ドライブに未格納なデータを有するダーティセグメントと、前記記憶ドライブに格納済みのデータを有するクリーンセグメントと、新規データを格納可能なフリーセグメントと、を管理し、
キャッシュメモリ毎に、共有フリーセグメントを管理する
前記キャッシュメモリ内の区画のサイズを拡大することは、同一キャッシュメモリ内の共有フリーセグメントを、当該区画にフリーセグメントとして割り当てることであり、
前記キャッシュメモリ内の区画のサイズを縮小することは、当該区画に割り当てられているクリーンセグメント又はフリーセグメントを、同一キャッシュメモリ内の共有フリーセグメントに変更することである
請求項2に記載のストレージシステム。 - 第1及び第2のプロセッサと、
第1及び第2のキャッシュメモリと、
ホスト計算機と双方向通信可能に接続されている第1及び第2のホストインタフェースと、
記憶ドライブと
を備える計算機における記憶制御方法であって、
前記第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシが、前記第1のホストインタフェースから前記第2のキャッシュメモリに対するレイテンシよりも小さく、
前記第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシが、前記第2のホストインタフェースから前記第1のキャッシュメモリに対するレイテンシよりも小さく、
前記第1及び第2のキャッシュメモリの各々は、前記第1のプロセッサと対応付けられており前記第1のプロセッサにより処理されるI/O要求に関するデータが前記第1のプロセッサにより一時的に格納される第1の区画と、前記第2のプロセッサと対応付けられており前記第2のプロセッサにより処理されるI/O要求に関するデータが前記第2のプロセッサにより一時的に格納される第2の区画とを有し、
前記第1及び第2のプロセッサの内の少なくとも1つは、前記第1のキャッシュメモリの第1の区画のサイズと、前記第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、前記第1のキャッシュメモリの第2の区画のサイズと、前記第2のキャッシュメモリの第2の区画のサイズとを独立に制御する
記憶制御方法。 - 前記第1のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れかの区画に存在するか否かを判定し、何れの区画にも存在しないと判定した場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第1のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第2のホストインタフェースがホスト計算機からリード要求を受領した場合、前記第1及び第2のプロセッサの内の当該リード要求を処理するリード実行プロセッサは、当該リード要求に係るデータが、前記第1及び第2のキャッシュメモリの当該リード実行プロセッサと対応付けられている何れかの区画に存在するか否かを判定し、何れの区画にも存在しないと判定した場合、当該リード要求に係るデータを前記記憶ドライブからリードし、そのリードしたデータを前記第2のキャッシュメモリ内の当該リード実行プロセッサと対応付けられている区画に一時的に格納し、
前記第1及び第2のプロセッサの内の少なくとも1つは、
前記第1のキャッシュメモリの第1の区画に対するデータの格納頻度に応じて、前記第1のキャッシュメモリの第1の区画のサイズを変更し、
前記第2のキャッシュメモリの第2の区画に対するデータの格納頻度に応じて、前記第2のキャッシュメモリの第2の区画のサイズを変更する
請求項12に記載の記憶制御方法。
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US11196733B2 (en) * | 2018-02-08 | 2021-12-07 | Dell Products L.P. | System and method for group of groups single sign-on demarcation based on first user login |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09146842A (ja) * | 1995-11-20 | 1997-06-06 | Hitachi Ltd | 記憶サブシステム |
US20040078518A1 (en) * | 2002-10-17 | 2004-04-22 | Nec Corporation | Disk array device managing cache memory by dividing cache memory into a plurality of cache segments |
US20060184565A1 (en) * | 2005-02-14 | 2006-08-17 | Norifumi Nishikawa | Data allocation setting in computer system |
US20110191547A1 (en) * | 2009-11-19 | 2011-08-04 | Hitachi, Ltd. | Computer system and load equalization control method for the same |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3757306A (en) * | 1971-08-31 | 1973-09-04 | Texas Instruments Inc | Computing systems cpu |
US7484043B2 (en) * | 2003-06-25 | 2009-01-27 | International Business Machines Corporation | Multiprocessor system with dynamic cache coherency regions |
US7444541B2 (en) * | 2006-06-30 | 2008-10-28 | Seagate Technology Llc | Failover and failback of write cache data in dual active controllers |
JP2008097527A (ja) * | 2006-10-16 | 2008-04-24 | Hitachi Ltd | ストレージシステム及びその制御方法 |
US8769201B2 (en) * | 2008-12-02 | 2014-07-01 | Intel Corporation | Technique for controlling computing resources |
US8230176B2 (en) * | 2009-06-26 | 2012-07-24 | International Business Machines Corporation | Reconfigurable cache |
US20130282998A1 (en) * | 2012-04-24 | 2013-10-24 | Hitachi, Ltd. | Backup system and backup method |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09146842A (ja) * | 1995-11-20 | 1997-06-06 | Hitachi Ltd | 記憶サブシステム |
US20040078518A1 (en) * | 2002-10-17 | 2004-04-22 | Nec Corporation | Disk array device managing cache memory by dividing cache memory into a plurality of cache segments |
JP2004139349A (ja) * | 2002-10-17 | 2004-05-13 | Nec Corp | ディスクアレイ装置におけるキャッシュメモリ分割管理方式 |
US20060184565A1 (en) * | 2005-02-14 | 2006-08-17 | Norifumi Nishikawa | Data allocation setting in computer system |
JP2006221513A (ja) * | 2005-02-14 | 2006-08-24 | Hitachi Ltd | 計算機システムにおけるデータ配置設定 |
US20110191547A1 (en) * | 2009-11-19 | 2011-08-04 | Hitachi, Ltd. | Computer system and load equalization control method for the same |
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