JPWO2016098593A1 - 電源監視回路、パワーオンリセット回路、および半導体装置 - Google Patents
電源監視回路、パワーオンリセット回路、および半導体装置 Download PDFInfo
- Publication number
- JPWO2016098593A1 JPWO2016098593A1 JP2016564777A JP2016564777A JPWO2016098593A1 JP WO2016098593 A1 JPWO2016098593 A1 JP WO2016098593A1 JP 2016564777 A JP2016564777 A JP 2016564777A JP 2016564777 A JP2016564777 A JP 2016564777A JP WO2016098593 A1 JPWO2016098593 A1 JP WO2016098593A1
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- power
- block
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Description
〈半導体装置の構成例〉
本技術は、前段ブロックから出力された信号のレベルを変換して、後段ブロックへと出力するレベルシフタ回路における貫通電流を低減させるための電源監視回路において、前段ブロックの電源状態および後段ブロックの動作状態に応じて自身の動作を停止させることで、定常電流を低減させるものである。
(電源VDDAが投入され、かつスタンバイ制御信号xSTBがHレベルである場合)
次に、半導体装置11の動作について説明する。
続いて、電源VDDAが投入されていない状態の場合について説明する。
さらに、電源VDDAが投入された状態であり、かつブロック23をスタンバイ状態とするために、Lレベルのスタンバイ制御信号xSTBが供給された場合について説明する。
〈半導体装置の構成例〉
なお、以上においては半導体装置11に1つの電源監視回路24と、1つのレベルシフタ回路22とが設けられている構成を例として説明した。しかし、例えば図2に示すように、デジタル信号を授受するブロック間に1つの電源監視回路24と、複数のレベルシフタ回路とが設けられるようにしてもよい。なお、図2において、図1における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈半導体装置の構成例〉
さらに、半導体装置において、前段のブロックから出力された複数のデジタル信号が、互いに異なる後段のブロックへと供給されるようにしてもよい。
〈半導体装置の構成例〉
なお、第3の実施の形態では、後段のブロック23、ブロック152、およびブロック155が互いに異なる電源系で動作する例について説明したが、例えば図4に示すように、それらのブロック23、ブロック152、およびブロック155が同じ電源系で動作するようにしてもよい。なお、図4において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈半導体装置の構成例〉
また、半導体装置においてレベルシフタ回路の入力側のブロックにパワーゲートスイッチを接続し、入力側のブロックへの電力供給を制御するようにしてもよい。そのような場合、電源監視回路の入力は電源ではなく仮想電源に接続されることになる。
〈半導体装置の構成例〉
なお、第5の実施の形態では、レベルシフタ回路の入力側のブロックにパワーゲートスイッチが接続されている例について説明したが、レベルシフタ回路の出力側のブロックにパワーゲートスイッチが接続されるようにしてもよい。
また、以上においては、電源監視回路24は図1に示した構成とされ、また、電源監視回路153や電源監視回路156も図1に示した電源監視回路24と同様の構成とされると説明した。しかし、これらの電源監視回路は、前段のブロックの電源の状態と後段のブロックへのスタンバイ制御信号とに基づいて、レベルシフタ回路へと供給する制御信号と、後段のブロックへと供給するスタンバイ制御信号とが得られ、定常電流を削減することができるものであれば、どのような構成とされてもよい。
また、電源監視回路24を図8に示す構成としてもよい。なお、図8において図1における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
また、レベルシフタ回路22は、デジタル信号のレベル変換が可能であり、かつ制御信号PS_OUTに応じて動作を停止する回路構成であれば、どのような構成であってもよい。
また、レベルシフタ回路22は、図10に示す構成とされてもよい。なお、図10において図1における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
さらに、レベルシフタ回路22は、図11に示す構成とされてもよい。なお、図11において図1における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈リーク電流について〉
ところで、電子機器等では、電源投入時に電源が安定するまでの間、電子機器等に搭載された半導体チップの各部をリセット状態に保つパワーオンリセット(POR(Power On Reset))が行われる。このようなパワーオンリセットを行うためのリセット信号を生成するのにパワーオンリセット回路が用いられている。
本技術は、パワーオンリセット回路において、リセット状態を維持する時間をカウントするカウンタ、およびそのカウンタにクロック信号を供給する発振回路のそれぞれに対する電力供給をパワーゲートスイッチにより制御することで、リセット信号のパルス幅を十分に確保しつつリーク電流を低減させるものである。
次に、図13を参照して、パワーオンリセット回路511の動作について説明する。
〈パワーオンリセット回路の構成例〉
なお、第7の実施の形態においては、パワーオンリセット回路511の外部のブロックにおいてもクロック信号OSC_CLKを使用することが想定されていた。
〈パワーオンリセット回路の構成例〉
さらに、以上において説明したパワーオンリセット回路511では、パワーゲートスイッチ525およびパワーゲートスイッチ528がPMOSトランジスタからなると説明したが、発振回路524やカウンタ526への電力供給を制御するパワーゲートスイッチをNMOSトランジスタにより構成するようにしてもよい。
また、上述したカウンタ初期化回路521は、電源の電圧VDDに応じてカウンタ526およびフリップフロップ527をリセットさせるリセット信号POR_ENを出力するものであれば、図12に示した構成に限らず、他のどのような構成とされてもよい。
また、パワーオンリセット回路511を構成する発振回路524は、カウンタ526でカウント動作を行うためのクロック信号OSC_CLKを出力することができるものであれば、どのような構成であってもよい。例えば、発振回路524は、図19や図20に示す構成とすることができる。
さらに、パワーオンリセット回路511を構成するカウンタ526は、入力されたクロック信号OSC_CLKに基づいてカウント動作を行い、予め定められた遅延時間を計ることができるものであれば、どのような構成であってもよい。例えば、カウンタ526は、図21や図22に示す構成とすることができる。
第1のブロックに電力を供給する第1の電源の状態と、前記第1の電源とは異なる第2の電源から電力供給を受けるとともに、前記第1のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第2のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作を制御し、
定常電流の経路上に設けられ、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を備える
電源監視回路。
[2]
前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
[1]に記載の電源監視回路。
[3]
前記電流制御部は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
[1]または[2]に記載の電源監視回路。
[4]
前記第1の電源が投入されていない状態である場合、前記第2のブロックをスタンバイ状態とさせる
[1]乃至[3]の何れか一項に記載の電源監視回路。
[5]
所定の電源から電力供給を受けて動作する第1のブロックと、
前記第1のブロックから出力された信号に対してレベル変換を行うレベルシフタと、
前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける第2のブロックと、
前記電源の状態と、前記第2のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作を制御する電源監視回路と
を備え、
前記電源監視回路は、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を有する
半導体装置。
[6]
前記電源監視回路は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
[5]に記載の半導体装置。
[7]
前記電流制御部は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
[5]または[6]に記載の半導体装置。
[8]
前記電源監視回路は、前記電源が投入されていない状態である場合、前記第2のブロックをスタンバイ状態とさせる
[5]乃至[7]の何れか一項に記載の半導体装置。
[9]
前記半導体装置は複数の前記レベルシフタを備え、
前記電源監視回路は、前記複数の前記レベルシフタのそれぞれに同一の制御信号を供給し、それらの前記複数の前記レベルシフタの動作を制御する
[5]乃至[8]の何れか一項に記載の半導体装置。
[10]
前記半導体装置は、複数の前記第2のブロックを備えるとともに、前記第2のブロックごとに、1または複数の前記レベルシフタと前記電源監視回路とを備えている
[5]乃至[9]の何れか一項に記載の半導体装置。
[11]
前記複数の前記第2のブロックは、互いに電源電圧が異なる前記他の電源から電力供給を受けて動作する
[10]に記載の半導体装置。
[12]
前記複数の前記第2のブロックは、同じ前記他の電源から電力供給を受けて動作する
[10]に記載の半導体装置。
[13]
前記電源と前記第1のブロックとの間に設けられた第1のパワーゲートスイッチをさらに備える
[5]乃至[12]の何れか一項に記載の半導体装置。
[14]
前記他の電源と前記第2のブロックとの間に設けられ、前記電源監視回路の制御に応じてオンまたはオフする第2のパワーゲートスイッチをさらに備える
[5]乃至[13]の何れか一項に記載の半導体装置。
[15]
入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御する第1のパワーゲートスイッチと
を備えるパワーオンリセット回路。
[16]
前記クロック信号を出力する発振部と、
前記リセット信号に応じて前記発振部への電力供給を制御する第2のパワーゲートスイッチと
をさらに備える[15]に記載のパワーオンリセット回路。
[17]
前記第2のパワーゲートスイッチは、前記リセット信号による前記外部のブロックのリセットが解除された場合、前記発振部への電力供給を停止させる
[16]に記載のパワーオンリセット回路。
[18]
前記第2のパワーゲートスイッチは、前記発振部の発振動作を制御するための外部制御信号と、前記リセット信号とに応じて前記発振部への電力供給を制御する
[16]に記載のパワーオンリセット回路。
[19]
前記第2のパワーゲートスイッチは、前記外部制御信号が前記発振動作を停止させる旨の信号であり、かつ前記リセット信号による前記外部のブロックのリセットが解除されている場合、前記発振部への電力供給を停止させる
[18]に記載のパワーオンリセット回路。
[20]
前記カウンタおよび前記リセット信号出力部をリセットするとともに、電源が投入された場合、前記カウンタおよび前記リセット信号出力部のリセットを解除する初期化部をさらに備える
[15]乃至[19]の何れか一項に記載のパワーオンリセット回路。
[21]
入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御するパワーゲートスイッチと
を有するパワーオンリセット回路を備える半導体装置。
Claims (21)
- 第1のブロックに電力を供給する第1の電源の状態と、前記第1の電源とは異なる第2の電源から電力供給を受けるとともに、前記第1のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第2のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作を制御し、
定常電流の経路上に設けられ、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を備える
電源監視回路。 - 前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
請求項1に記載の電源監視回路。 - 前記電流制御部は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
請求項1に記載の電源監視回路。 - 前記第1の電源が投入されていない状態である場合、前記第2のブロックをスタンバイ状態とさせる
請求項1に記載の電源監視回路。 - 所定の電源から電力供給を受けて動作する第1のブロックと、
前記第1のブロックから出力された信号に対してレベル変換を行うレベルシフタと、
前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける第2のブロックと、
前記電源の状態と、前記第2のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作を制御する電源監視回路と
を備え、
前記電源監視回路は、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を有する
半導体装置。 - 前記電源監視回路は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
請求項5に記載の半導体装置。 - 前記電流制御部は、前記動作状態制御信号が前記第2のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
請求項5に記載の半導体装置。 - 前記電源監視回路は、前記電源が投入されていない状態である場合、前記第2のブロックをスタンバイ状態とさせる
請求項5に記載の半導体装置。 - 前記半導体装置は複数の前記レベルシフタを備え、
前記電源監視回路は、前記複数の前記レベルシフタのそれぞれに同一の制御信号を供給し、それらの前記複数の前記レベルシフタの動作を制御する
請求項5に記載の半導体装置。 - 前記半導体装置は、複数の前記第2のブロックを備えるとともに、前記第2のブロックごとに、1または複数の前記レベルシフタと前記電源監視回路とを備えている
請求項5に記載の半導体装置。 - 前記複数の前記第2のブロックは、互いに電源電圧が異なる前記他の電源から電力供給を受けて動作する
請求項10に記載の半導体装置。 - 前記複数の前記第2のブロックは、同じ前記他の電源から電力供給を受けて動作する
請求項10に記載の半導体装置。 - 前記電源と前記第1のブロックとの間に設けられた第1のパワーゲートスイッチをさらに備える
請求項5に記載の半導体装置。 - 前記他の電源と前記第2のブロックとの間に設けられ、前記電源監視回路の制御に応じてオンまたはオフする第2のパワーゲートスイッチをさらに備える
請求項5に記載の半導体装置。 - 入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御する第1のパワーゲートスイッチと
を備えるパワーオンリセット回路。 - 前記クロック信号を出力する発振部と、
前記リセット信号に応じて前記発振部への電力供給を制御する第2のパワーゲートスイッチと
をさらに備える請求項15に記載のパワーオンリセット回路。 - 前記第2のパワーゲートスイッチは、前記リセット信号による前記外部のブロックのリセットが解除された場合、前記発振部への電力供給を停止させる
請求項16に記載のパワーオンリセット回路。 - 前記第2のパワーゲートスイッチは、前記発振部の発振動作を制御するための外部制御信号と、前記リセット信号とに応じて前記発振部への電力供給を制御する
請求項16に記載のパワーオンリセット回路。 - 前記第2のパワーゲートスイッチは、前記外部制御信号が前記発振動作を停止させる旨の信号であり、かつ前記リセット信号による前記外部のブロックのリセットが解除されている場合、前記発振部への電力供給を停止させる
請求項18に記載のパワーオンリセット回路。 - 前記カウンタおよび前記リセット信号出力部をリセットするとともに、電源が投入された場合、前記カウンタおよび前記リセット信号出力部のリセットを解除する初期化部をさらに備える
請求項15に記載のパワーオンリセット回路。 - 入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御するパワーゲートスイッチと
を有するパワーオンリセット回路を備える半導体装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014254156 | 2014-12-16 | ||
JP2014254156 | 2014-12-16 | ||
JP2014254157 | 2014-12-16 | ||
JP2014254157 | 2014-12-16 | ||
PCT/JP2015/083897 WO2016098593A1 (ja) | 2014-12-16 | 2015-12-02 | 電源監視回路、パワーオンリセット回路、および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2016098593A1 true JPWO2016098593A1 (ja) | 2017-09-28 |
Family
ID=56126487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016564777A Ceased JPWO2016098593A1 (ja) | 2014-12-16 | 2015-12-02 | 電源監視回路、パワーオンリセット回路、および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10355692B2 (ja) |
JP (1) | JPWO2016098593A1 (ja) |
WO (1) | WO2016098593A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018055666A1 (ja) * | 2016-09-20 | 2018-03-29 | 三菱電機株式会社 | インターフェース回路 |
US10256796B2 (en) | 2017-03-03 | 2019-04-09 | Qualcomm Incorporated | Master-slave level shifter array architecture with pre-defined power-up states |
GB2573308B (en) * | 2018-05-02 | 2020-04-29 | Crypto Quantique Ltd | Near-zero leakage switching circuit |
JP7395390B2 (ja) * | 2020-03-10 | 2023-12-11 | 株式会社東芝 | 半導体装置 |
US20240243745A1 (en) * | 2023-01-13 | 2024-07-18 | Nxp Usa, Inc. | Power application circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10294662A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | 出力バッファ回路 |
JP2006261981A (ja) * | 2005-03-16 | 2006-09-28 | Matsushita Electric Ind Co Ltd | レベルシフト回路及びレベルシフト装置 |
JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
WO2014010088A1 (ja) * | 2012-07-13 | 2014-01-16 | 富士通株式会社 | 半導体集積回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5155384A (en) * | 1991-05-10 | 1992-10-13 | Samsung Semiconductor, Inc. | Bias start-up circuit |
JP3023238B2 (ja) | 1992-04-09 | 2000-03-21 | 株式会社東芝 | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 |
JP3245663B2 (ja) | 1994-01-19 | 2002-01-15 | 日本電信電話株式会社 | 論理回路 |
US5469080A (en) * | 1994-07-29 | 1995-11-21 | Sun Microsytems, Inc. | Low-power, logic signal level converter |
US6252452B1 (en) * | 1998-08-25 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP3549186B2 (ja) | 1998-08-25 | 2004-08-04 | 株式会社東芝 | 半導体装置 |
JP2001052476A (ja) | 1999-08-05 | 2001-02-23 | Mitsubishi Electric Corp | 半導体装置 |
AU2319600A (en) * | 2000-01-27 | 2001-08-07 | Hitachi Limited | Semiconductor device |
JP2004260648A (ja) | 2003-02-27 | 2004-09-16 | Nec Corp | パワーオンリセット回路 |
JP3884439B2 (ja) * | 2004-03-02 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
JP4089704B2 (ja) | 2005-06-13 | 2008-05-28 | セイコーエプソン株式会社 | 半導体集積回路 |
JP4985212B2 (ja) | 2006-08-24 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体集積回路装置及びレベルシフト回路 |
JP2008259283A (ja) * | 2007-04-03 | 2008-10-23 | Sanken Electric Co Ltd | ゲート駆動回路 |
JP5481071B2 (ja) | 2009-01-16 | 2014-04-23 | ラピスセミコンダクタ株式会社 | 半導体集積回路 |
US8054120B2 (en) * | 2009-06-30 | 2011-11-08 | Stmicroelectronics Design & Application Gmbh | Integrated circuit operable in a standby mode |
EP3157170B1 (en) * | 2014-06-13 | 2021-09-29 | Hitachi, Ltd. | Switch circuit, ultrasonic contactor using same, and ultrasonic diagnosis apparatus |
-
2015
- 2015-12-02 US US15/531,825 patent/US10355692B2/en active Active
- 2015-12-02 WO PCT/JP2015/083897 patent/WO2016098593A1/ja active Application Filing
- 2015-12-02 JP JP2016564777A patent/JPWO2016098593A1/ja not_active Ceased
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10294662A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | 出力バッファ回路 |
JP2006261981A (ja) * | 2005-03-16 | 2006-09-28 | Matsushita Electric Ind Co Ltd | レベルシフト回路及びレベルシフト装置 |
JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
WO2014010088A1 (ja) * | 2012-07-13 | 2014-01-16 | 富士通株式会社 | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US10355692B2 (en) | 2019-07-16 |
US20180123590A1 (en) | 2018-05-03 |
WO2016098593A1 (ja) | 2016-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2016098593A1 (ja) | 電源監視回路、パワーオンリセット回路、および半導体装置 | |
US20080238514A1 (en) | Level-converted and clock-gated latch and sequential logic circuit having the same | |
US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
KR101826456B1 (ko) | 전압 비교기 | |
JP2006033825A (ja) | レベルシフタ及びレベルシフティング方法 | |
JPWO2007060868A1 (ja) | 論理ブロック制御システム及び論理ブロック制御方法 | |
JP5203791B2 (ja) | レベルシフト回路 | |
JP2010004424A (ja) | レベルアップ変換回路 | |
JP2009225169A (ja) | フリップフロップ回路 | |
US9755622B2 (en) | Semiconductor integrated circuit, latch circuit, and flip-flop circuit | |
JP2006279203A (ja) | レベル変換回路 | |
KR100446303B1 (ko) | Mtcmos용 클럭드 스캔 플립플롭 | |
JP5458825B2 (ja) | 電圧レギュレータ回路 | |
JP2008017101A (ja) | パワーオンリセット回路 | |
US11621705B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
JP2019050550A (ja) | レベルシフト回路 | |
JP2013021498A (ja) | Cmos論理集積回路 | |
JP5507332B2 (ja) | 半導体集積回路及びそれを備えた電圧制御装置 | |
US10418998B1 (en) | Level shifter circuit and method thereof | |
JP2004304475A (ja) | トレラント入力回路 | |
JP2007208483A (ja) | 出力回路 | |
Parakundil et al. | Low power pulse triggered D-flip flops using MTCMOS and Self-controllable voltage level circuit | |
JP5809550B2 (ja) | Cr発振回路及び半導体集積装置 | |
CN113904661A (zh) | 一种控制电路、控制方法、时钟触发器件和相关设备 | |
JP2010166405A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200128 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200609 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20201027 |