JPWO2016098593A1 - 電源監視回路、パワーオンリセット回路、および半導体装置 - Google Patents

電源監視回路、パワーオンリセット回路、および半導体装置 Download PDF

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Abstract

本技術は、定常電流を低減させることができるようにする電源監視回路、パワーオンリセット回路、および半導体装置に関する。半導体装置には、所定のブロックから出力されたデジタル信号をレベル変換し、そのブロックの電源とは異なる電源で動作する他のブロックへと出力するレベルシフタ回路と、そのレベルシフタ回路の動作を制御する電源監視回路とが設けられている。電源監視回路は、所定のブロックへと電力を供給する電源の状態と、他のブロックの動作状態を制御するためのスタンバイ制御信号とに基づいて、レベルシフタ回路の動作を停止させる。また、電源監視回路には、定常電流の経路上にトランジスタが設けられており、スタンバイ制御信号に応じて、定常電流が流れないようにされる。本技術は半導体装置に適用することができる。

Description

本技術は電源監視回路、パワーオンリセット回路、および半導体装置に関し、特に、定常電流を低減させることができるようにした電源監視回路、パワーオンリセット回路、および半導体装置に関する。
従来、所定電源で動作するブロックから、その電源とは異なる他の電源で動作するブロックへとクロック信号や制御信号などの各種のデジタル信号を伝達させる場合に、デジタル信号の信号レベルを変換するレベルシフタ回路が用いられている。
例えば前段ブロックからレベルシフタ回路を介して後段ブロックへとデジタル信号を伝達させる場合、前段ブロックの電源が投入されていないとき、一般的なレベルシフタ回路では貫通電流が流れてしまい、消費電流が多くなってしまう。
そこで、電源を常時監視することで貫通電流が流れてしまうことを防止する技術が提案されている（例えば、特許文献１および特許文献２参照）。
この技術では、電源監視回路が前段ブロックの電源状態を監視し、前段ブロックへと電力を供給する電源が投入されていない状態では、レベルシフタ回路の論理を確定させ、レベルシフタ回路に貫通電流が流れることを防止している。
特開２０１０−１６６４０５号公報 特開２００６−３５２１９５号公報
ところが上述した技術では、電源が投入されている状態では、電源監視回路に定常電流が流れてしまい、消費電流が多くなってしまう。
特に後段ブロックの電源電圧が、前段ブロックの電源電圧よりも大きい場合、例えば後段ブロックの電源電圧が2.5Vで前段ブロックの電源電圧が1.2Vであるなど、電源電圧に電位差がある場合には、電源監視回路に大きな定常電流が流れてしまう。
本技術は、このような状況に鑑みてなされたものであり、定常電流を低減させることができるようにするものである。
本技術の第１の側面の電源監視回路は、第１のブロックに電力を供給する第１の電源の状態と、前記第１の電源とは異なる第２の電源から電力供給を受けるとともに、前記第１のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作を制御し、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を備える。
電源監視回路には、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させることができる。
前記電流制御部を、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタとすることができる。
電源監視回路には、前記第１の電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせることができる。
本技術の第１の側面においては、第１のブロックに電力を供給する第１の電源の状態と、前記第１の電源とは異なる第２の電源から電力供給を受けるとともに、前記第１のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作が制御され、前記動作状態制御信号に応じて定常電流が流れない状態とされる。
本技術の第２の側面の半導体装置は、所定の電源から電力供給を受けて動作する第１のブロックと、前記第１のブロックから出力された信号に対してレベル変換を行うレベルシフタと、前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける第２のブロックと、前記電源の状態と、前記第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作を制御する電源監視回路とを備え、前記電源監視回路は、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を有する。
前記電源監視回路には、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させることができる。
前記電流制御部を、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタとすることができる。
前記電源監視回路には、前記電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせることができる。
前記半導体装置には複数の前記レベルシフタを設け、前記電源監視回路には、前記複数の前記レベルシフタのそれぞれに同一の制御信号を供給させ、それらの前記複数の前記レベルシフタの動作を制御させることができる。
前記半導体装置には、複数の前記第２のブロックを設けるとともに、前記第２のブロックごとに、１または複数の前記レベルシフタと前記電源監視回路とを設けることができる。
前記複数の前記第２のブロックは、互いに電源電圧が異なる前記他の電源から電力供給を受けて動作するようにすることができる。
前記複数の前記第２のブロックは、同じ前記他の電源から電力供給を受けて動作するようにすることができる。
半導体装置には、前記電源と前記第１のブロックとの間に設けられた第１のパワーゲートスイッチをさらに設けることができる。
半導体装置には、前記他の電源と前記第２のブロックとの間に設けられ、前記電源監視回路の制御に応じてオンまたはオフする第２のパワーゲートスイッチをさらに設けることができる。
本技術の第２の側面においては、第１のブロックが所定の電源から電力供給を受けて動作し、レベルシフタにより、前記第１のブロックから出力された信号に対してレベル変換が行われ、第２のブロックが前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける。そして、電源監視回路により、前記電源の状態と、前記第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作が制御される。また、前記電源監視回路には、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部が設けられている。
本技術の第３の側面のパワーオンリセット回路は、入力されたクロック信号に基づいてカウント動作を行うカウンタと、前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、前記リセット信号に応じて前記カウンタへの電力供給を制御する第１のパワーゲートスイッチとを備える。
パワーオンリセット回路には、前記クロック信号を出力する発振部と、前記リセット信号に応じて前記発振部への電力供給を制御する第２のパワーゲートスイッチとをさらに設けることができる。
前記第２のパワーゲートスイッチには、前記リセット信号による前記外部のブロックのリセットが解除された場合、前記発振部への電力供給を停止させるようにすることができる。
前記第２のパワーゲートスイッチには、前記発振部の発振動作を制御するための外部制御信号と、前記リセット信号とに応じて前記発振部への電力供給を制御させるようにすることができる。
前記第２のパワーゲートスイッチには、前記外部制御信号が前記発振動作を停止させる旨の信号であり、かつ前記リセット信号による前記外部のブロックのリセットが解除されている場合、前記発振部への電力供給を停止させるようにすることができる。
パワーオンリセット回路には、前記カウンタおよび前記リセット信号出力部をリセットするとともに、電源が投入された場合、前記カウンタおよび前記リセット信号出力部のリセットを解除する初期化部をさらに設けることができる。
本技術の第３の側面においては、入力されたクロック信号に基づいてカウンタによりカウント動作が行われ、前記カウンタによるカウント結果に基づいて、リセット信号出力部により外部のブロックをリセットするためのリセット信号が出力され、第１のパワーゲートスイッチによって、前記リセット信号に応じて前記カウンタへの電力供給が制御される。
本技術の第４の側面の半導体装置は、入力されたクロック信号に基づいてカウント動作を行うカウンタと、前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、前記リセット信号に応じて前記カウンタへの電力供給を制御するパワーゲートスイッチとを有するパワーオンリセット回路を備える。
本技術の第４の側面においては、入力されたクロック信号に基づいてカウンタによりカウント動作が行われ、前記カウンタによるカウント結果に基づいて、リセット信号出力部により外部のブロックをリセットするためのリセット信号が出力され、パワーゲートスイッチによって、前記リセット信号に応じて前記カウンタへの電力供給が制御される。
本技術の第１の側面および第２の側面によれば、定常電流を低減させることができる。また、本技術の第３の側面および第４の側面によれば、リーク電流を低減させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
本技術を適用した半導体装置の構成例を示す図である。 半導体装置の他の構成例を示す図である。 半導体装置の他の構成例を示す図である。 半導体装置の他の構成例を示す図である。 半導体装置の他の構成例を示す図である。 半導体装置の他の構成例を示す図である。 電源監視回路の他の構成例を示す図である。 電源監視回路の他の構成例を示す図である。 レベルシフタ回路の他の構成例を示す図である。 レベルシフタ回路の他の構成例を示す図である。 レベルシフタ回路の他の構成例を示す図である。 本技術を適用したパワーオンリセット回路の構成例を示す図である。 パワーオンリセット回路の動作波形を示す図である。 パワーオンリセット回路の他の構成例を示す図である。 パワーオンリセット回路の他の構成例を示す図である。 カウンタ初期化回路の他の構成例を示す図である。 カウンタ初期化回路の他の構成例を示す図である。 カウンタ初期化回路の他の構成例を示す図である。 発振回路の構成例を示す図である。 発振回路の構成例を示す図である。 カウンタの構成例を示す図である。 カウンタの構成例を示す図である。
以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈第１の実施の形態〉
〈半導体装置の構成例〉
本技術は、前段ブロックから出力された信号のレベルを変換して、後段ブロックへと出力するレベルシフタ回路における貫通電流を低減させるための電源監視回路において、前段ブロックの電源状態および後段ブロックの動作状態に応じて自身の動作を停止させることで、定常電流を低減させるものである。
このような本技術は、センサーネットワーク、モバイルウェラブル、ネットワーク機器、携帯電話等のポータブル機器、撮像装置など各種の電子機器や、それらの電子機器を構成する半導体装置に適用することが可能である。
図１は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。
図１に示す半導体装置１１は、ブロック２１、レベルシフタ回路２２、ブロック２３、および電源監視回路２４を有している。
ブロック２１は、電源VDDAから電力供給を受けて動作する半導体回路であり、所定のデジタル信号LS_INをレベルシフタ回路２２に出力する。ここで、デジタル信号LS_INは、クロック信号や制御信号、データ信号など、どのような信号であってもよい。また、以下、電源VDDAの電源電圧を適宜、電圧VDDAとも称することとする。
レベルシフタ回路２２は、電源VDDAとは電源電圧が異なる電源VDDBから電力供給を受けて動作する。具体的には、レベルシフタ回路２２は、前段のブロック２１から供給されたデジタル信号LS_INに対してレベル変換を行い、その結果得られたデジタル信号LS_OUTを後段のブロック２３に出力する。
また、レベルシフタ回路２２は、電源監視回路２４から供給された制御信号PS_OUTに応じて動作を停止する。この例では、制御信号PS_OUTがHレベル（Highレベル）である場合、レベルシフタ回路２２は通常動作を行い、制御信号PS_OUTがLレベル（Lowレベル）である場合、レベルシフタ回路２２は動作を停止する。
ブロック２３は、電源VDDBから電力供給を受けて動作する半導体回路であり、レベルシフタ回路２２から供給されたデジタル信号LS_OUTに応じた動作を行う。なお、以下、電源VDDBの電源電圧を電圧VDDBとも称する。
また、ブロック２３は、電源監視回路２４から供給されたスタンバイ制御信号xSTB_OUTに応じてスタンバイ状態となり、一時的に動作を停止する。例えば、ブロック２３への電力供給が一時的に停止された状態となり、これによりブロック２３は動作を停止する。
この例では、スタンバイ制御信号xSTB_OUTがHレベルである場合、ブロック２３は通常動作を行い、スタンバイ制御信号xSTB_OUTがLレベルである場合、ブロック２３はスタンバイ状態となる。
電源監視回路２４は、電源VDDBから電力供給を受けて動作し、電源VDDAの状態、およびブロック２３の動作状態を指定（制御）するスタンバイ制御信号xSTBに応じて、制御信号PS_OUTおよびスタンバイ制御信号xSTB_OUTを生成し、出力する。
ここで、スタンバイ制御信号xSTBは電源監視回路２４の外部から供給された信号であり、ブロック２３の動作状態をスタンバイ状態とするか、または通常動作状態とするかを示す信号である。具体的には、スタンバイ制御信号xSTBがLレベルである場合、ブロック２３をスタンバイ状態とすることを示しており、スタンバイ制御信号xSTBがHレベルである場合、ブロック２３を通常動作状態とすることを示している。
また、電源監視回路２４は、外部から供給されたスタンバイ制御信号xSTBに応じて、自分自身の動作を停止させ、電源監視回路２４に定常電流が流れないようにする。
さらに、レベルシフタ回路２２は、トランジスタ４１乃至トランジスタ５１から構成されている。ここで、トランジスタ４１、トランジスタ４３、トランジスタ４５乃至トランジスタ４７、トランジスタ５０、およびトランジスタ５１はPMOS（P type Metal Oxide Semiconductor）トランジスタとなっており、トランジスタ４２、トランジスタ４４、トランジスタ４８、およびトランジスタ４９はNMOS（N type Metal Oxide Semiconductor）トランジスタとなっている。
レベルシフタ回路２２では、トランジスタ４１とトランジスタ４２からインバータ回路が構成されており、これらのトランジスタ４１とトランジスタ４２のゲートには、ブロック２１から出力されたデジタル信号LS_INが供給される。また、トランジスタ４１のソースは電源VDDAに接続され、トランジスタ４２のソースは電位VSSAのグランドに接続され、トランジスタ４１とトランジスタ４２のドレインが互いに接続されている。そして、トランジスタ４１とトランジスタ４２のドレインの電位が出力信号xLS_INとして、トランジスタ４７およびトランジスタ４８のそれぞれのゲートに供給される。
また、トランジスタ４３のゲートには、ブロック２１から出力されたデジタル信号LS_INが供給され、トランジスタ４３のソースはトランジスタ４５のドレインに接続され、トランジスタ４３のドレインには、トランジスタ４４のドレインに接続されている。
トランジスタ４４のゲートには、ブロック２１から出力されたデジタル信号LS_INが供給され、トランジスタ４４のソースはトランジスタ４９のドレインおよびトランジスタ４８のソースに接続されている。
トランジスタ４５のソースは電源VDDBに接続され、トランジスタ４５のゲートはトランジスタ４７およびトランジスタ４８のドレインに接続されている。また、トランジスタ４６のソースは電源VDDBに接続され、トランジスタ４６のゲートは、トランジスタ４３およびトランジスタ４４のドレインに接続されている。
トランジスタ４７のソースはトランジスタ４６のドレインに接続され、トランジスタ４７のドレインにはトランジスタ４８のドレインが接続されている。これらのトランジスタ４７およびトランジスタ４８のドレインの電位がデジタル信号LS_OUTとしてブロック２３に出力される。
また、レベルシフタ回路２２では、電源監視回路２４から出力された制御信号PS_OUTが、トランジスタ４９、トランジスタ５０、およびトランジスタ５１のそれぞれのゲートに供給される。
トランジスタ４９のソースは電位VSSBのグランドに接続されている。また、トランジスタ５０のソースは電源VDDBに接続されており、トランジスタ５０のドレインは、トランジスタ４３およびトランジスタ４４のドレインに接続されている。さらに、トランジスタ５１のソースは電源VDDBに接続されており、トランジスタ５１のドレインは、トランジスタ４７およびトランジスタ４８のドレインに接続されている。
電源監視回路２４は、トランジスタ７１乃至トランジスタ７３、抵抗７４、およびトランジスタ７５乃至トランジスタ７７から構成される。
ここで、トランジスタ７１、トランジスタ７５、およびトランジスタ７６はPMOSトランジスタとなっており、トランジスタ７２、トランジスタ７３、およびトランジスタ７７はNMOSトランジスタとなっている。
トランジスタ７１およびトランジスタ７２のゲートには、外部からスタンバイ制御信号xSTBが供給される。また、トランジスタ７１のソースは、抵抗７４を介して電源VDDBに接続されており、トランジスタ７１のドレインはトランジスタ７２およびトランジスタ７５のドレインと、トランジスタ７６およびトランジスタ７７のゲートに接続されている。
トランジスタ７２のソースは、トランジスタ７３を介して電位VSSBのグランドに接続されている。また、トランジスタ７２のドレインは、トランジスタ７１および抵抗７４を介して電源VDDBに接続されている。すなわち、トランジスタ７２は電源VDDBと電位VSSBのグランドとの間に配置されている。
トランジスタ７３のゲートには、電源VDDAが接続されており、トランジスタ７３のソースは電位VSSBのグランドに接続されており、トランジスタ７３のドレインはトランジスタ７２のソースが接続されている。
トランジスタ７５のゲートは電源VDDAに接続されており、トランジスタ７５のソースは抵抗７４を介して電源VDDBに接続されている。
また、トランジスタ７５のドレインはトランジスタ７６およびトランジスタ７７のゲートに接続されている。この例では、トランジスタ７５のドレインの電位が出力信号xPS_OUTとなる。換言すれば、トランジスタ７１、トランジスタ７５、またはトランジスタ７３から出力信号xPS_OUTが出力される。
トランジスタ７６のソースは電源VDDBに接続されており、トランジスタ７６のドレインはトランジスタ７７のドレインに接続されている。また、トランジスタ７７のソースは電位VSSBのグランドに接続されている。
これらのトランジスタ７６とトランジスタ７７からインバータ回路が構成されており、その出力、すなわちトランジスタ７６とトランジスタ７７のドレインの電位が制御信号PS_OUTおよびスタンバイ制御信号xSTB_OUTとして出力される。ここで、制御信号PS_OUTは、レベルシフタ回路２２のトランジスタ４９、トランジスタ５０、およびトランジスタ５１のゲートに供給され、スタンバイ制御信号xSTB_OUTはブロック２３に供給される。
このように、電源監視回路２４では、電源VDDAの状態、すなわち電源VDDAが投入されているかを監視するトランジスタ７３およびトランジスタ７５のオン、オフの状態と、ブロック２３の動作状態を制御するためのスタンバイ制御信号xSTBを監視するトランジスタ７１およびトランジスタ７２のオン、オフの状態との組み合わせに応じて、制御信号PS_OUTの論理が定まる。
〈半導体装置の動作の説明〉
（電源VDDAが投入され、かつスタンバイ制御信号xSTBがHレベルである場合）
次に、半導体装置１１の動作について説明する。
まず、電源VDDAが投入され、かつブロック２３を通常動作させるために、外部からHレベルであるスタンバイ制御信号xSTBが供給された場合について説明する。
この場合、電源監視回路２４からレベルシフタ回路２２へと供給される制御信号PS_OUTはHレベルとなり、レベルシフタ回路２２は通常動作を行う。すなわち、レベルシフタ回路２２は、ブロック２１から供給されたデジタル信号LS_INをレベル変換し、その結果得られたデジタル信号LS_OUTを後段のブロック２３に出力する。
具体的には、電源VDDAが投入されると、電源監視回路２４ではトランジスタ７３がオンされ、つまり導通状態とされ、またスタンバイ制御信号xSTBがHレベルあるので、トランジスタ７２もオンされる。
これにより、トランジスタ７３から出力される出力信号xPS_OUTはLレベル（電位VSSB）となる。その結果、トランジスタ７６がオンされ、トランジスタ７６からHレベル（電圧VDDB）の信号が制御信号PS_OUTとしてレベルシフタ回路２２におけるトランジスタ４９、トランジスタ５０、およびトランジスタ５１のゲートに供給されることになる。
また、このときトランジスタ７６から出力されるHレベル（電圧VDDB）の信号が制御信号PS_OUTとしてだけでなく、スタンバイ制御信号xSTB_OUTとしてもブロック２３に供給される。この場合、ブロック２３に供給されるスタンバイ制御信号xSTB_OUTはHレベルであるので、ブロック２３は通常動作を行う。
さらに、電源監視回路２４からHレベルである制御信号PS_OUTの供給を受けたレベルシフタ回路２２は通常動作を行い、デジタル信号LS_INに対するレベル変換を行う。
例えばデジタル信号LS_INがHレベル（電圧VDDA）である場合、トランジスタ４２がオンされるので出力信号xLS_INはLレベルとなる。これにより、トランジスタ４７がオンされることになる。
また、デジタル信号LS_INがHレベルであるのでトランジスタ４４がオンされ、さらに制御信号PS_OUTがHレベルであるので、トランジスタ４９がオンされる。これにより、トランジスタ４６のゲートは、トランジスタ４４およびトランジスタ４９を介して電位VSSBのグランドに接続される。つまり、トランジスタ４６のゲートに印加される電圧レベルはLレベルとなる。
その結果、トランジスタ４６がオンされ、トランジスタ４６からブロック２３には、トランジスタ４７を介してHレベル（電圧VDDB）のデジタル信号LS_OUTが出力される。これにより、入力された電圧VDDAのデジタル信号LS_INが、電圧VDDBのデジタル信号LS_OUTへと変換されたことになる。
一方、デジタル信号LS_INがLレベルである場合、トランジスタ４１がオンされるので出力信号xLS_INはHレベルとなる。これにより、トランジスタ４８がオンされることになる。
また、制御信号PS_OUTがHレベルであるのでトランジスタ４９がオンされ、トランジスタ４８が、トランジスタ４９を介して電位VSSBのグランドに接続される。その結果、トランジスタ４８からブロック２３には、Lレベル（電位VSSB）のデジタル信号LS_OUTが出力される。これにより、電源VDDAに対するグランドの電位VSSAのレベルのデジタル信号LS_INが、電源VDDBに対するグランドの電位VSSBのレベルのデジタル信号LS_OUTに変換されたことになる。
（電源VDDAが投入されていない状態である場合）
続いて、電源VDDAが投入されていない状態の場合について説明する。
この場合、スタンバイ制御信号xSTBによらず、デジタル信号LS_INと出力信号xLS_INの状態が不定となり、デジタル信号LS_OUTの論理はHレベルに固定される。
すなわち、電源VDDAが投入されていない状態では、電源監視回路２４においてトランジスタ７５がオンされるので、トランジスタ７５からHレベルの出力信号xPS_OUTが出力される。すると、出力信号xPS_OUTの供給を受けたトランジスタ７７がオンされる。これにより、トランジスタ７７から出力されたLレベル（電位VSSB）の信号が、制御信号PS_OUTとしてレベルシフタ回路２２に供給されるとともに、スタンバイ制御信号xSTB_OUTとしてブロック２３に供給される。
この場合、ブロック２３に供給されるスタンバイ制御信号xSTB_OUTはLレベルであるので、ブロック２３はスタンバイ制御信号xSTBによらず、スタンバイ状態となる。
さらに、電源監視回路２４からLレベルである制御信号PS_OUTの供給を受けたレベルシフタ回路２２は動作を停止する。すなわち、トランジスタ５１のゲートには、Lレベルの制御信号PS_OUTが供給されるので、トランジスタ５１はオンされ、その結果、ブロック２３へと出力されるデジタル信号LS_OUTはHレベル（電圧VDDB）に固定される。
このように、制御信号PS_OUTがLレベルである場合には、レベルシフタ回路２２は動作せず、その出力であるデジタル信号LS_OUTはHレベルに論理固定される。
なお、ブロック２３がスタンバイ状態であるときには、デジタル信号LS_OUTはブロック２３で使用されることはないため、Hレベルに固定されていても特に不都合は生じない。
また、電源監視回路２４から出力された制御信号PS_OUTは、トランジスタ４９にも供給されるが、制御信号PS_OUTはLレベルであるので、トランジスタ４９はオフされた状態（非導通状態）となる。したがってトランジスタ４９がオフされた状態では、レベルシフタ回路２２は電位VSSBのグランドから切り離されることから、レベルシフタ回路２２自体に貫通電流が流れなくなる。
このようにレベルシフタ回路２２の貫通電流の経路上に、制御信号PS_OUTに応じてオンまたはオフするトランジスタ４９を配置することで、電源VDDAが投入されていない状態であるときに、レベルシフタ回路２２に貫通電流が流れてしまうことを防止することができる。これにより、半導体装置１１の消費電流を削減することができる。
（電源VDDAが投入され、かつスタンバイ制御信号xSTBがLレベルである場合）
さらに、電源VDDAが投入された状態であり、かつブロック２３をスタンバイ状態とするために、Lレベルのスタンバイ制御信号xSTBが供給された場合について説明する。
この場合、電源監視回路２４は動作を停止した状態となり、電源監視回路２４からレベルシフタ回路２２へと供給される制御信号PS_OUTはLレベルとなる。また、スタンバイ制御信号xSTB_OUTもLレベルとなるので、ブロック２３はスタンバイ状態となる。
外部から供給されるスタンバイ制御信号xSTBがLレベルである場合、トランジスタ７２はオフされるので、電源監視回路２４内のトランジスタ７３に電源VDDBに起因する定常電流が流れない状態となる。
特に電圧VDDAと電圧VDDBの差が大きい場合、トランジスタ７３には大きな定常電流が流れる。そこで、電源監視回路２４では、定常電流の経路上にスタンバイ制御信号xSTBに応じてオン、オフするトランジスタ７２を配置することで、ブロック２３をスタンバイ状態とする旨のスタンバイ制御信号xSTBが供給されたときに定常電流が流れないようにしている。このように、スタンバイ制御信号xSTBに応じて電源監視回路２４に定常電流が流れないようにすることで、電源監視回路２４の消費電流を削減することができる。
また、ブロック２３をスタンバイ状態とするためのスタンバイ制御信号xSTBが供給された場合、つまりスタンバイ制御信号xSTBがLレベルである場合、トランジスタ７１がオンされるので、出力信号xPS_OUTはHレベルとなる。そうすると、トランジスタ７７がオンされるので、制御信号PS_OUTはLレベルとなる。
このようにトランジスタ７１は、スタンバイ制御信号xSTBがLレベルであるときに、制御信号PS_OUTの論理をLレベルに固定するために設けられている。したがって、スタンバイ制御信号xSTBがLレベルであるときには、電源監視回路２４の動作が停止され、すなわち電源VDDAの状態の監視が行われず、常にLレベルの制御信号PS_OUTが出力されることになる。
このようにしてLレベルの制御信号PS_OUTが出力されると、レベルシフタ回路２２の動作状態は、上述した電源VDDAが投入されていない場合と同様の動作状態となり、レベルシフタ回路２２からブロック２３へは、Hレベルのデジタル信号LS_OUTが出力される。なお、この場合においてもブロック２３がスタンバイ状態となるので、デジタル信号LS_OUTはブロック２３で使用されることはなく、Hレベルに固定されていても特に不都合は生じない。
以上のようにして、半導体装置１１によれば、レベルシフタ回路２２の出力側のブロック２３がスタンバイ状態である場合において、電源監視回路２４の定常電流を大きく削減し、消費電流を低減させることができる。
例えば、低消費電流の半導体チップにおいては多数の電源系が存在し、それぞれの電源系ごとに電源監視回路が搭載されることもある。そのような場合、これらの電源監視回路の定常電流を無視することができない。
そのため、ブロック２１やブロック２３等の各ブロックがスタンバイ状態であるときに電源監視回路２４の定常電流を削減できる本技術は、定常電流を低減させる手法として有効である。特に、センサーネットワークやモバイルウェラブルなどのアプリケーションにおいて、半導体チップの消費電流を極限まで削減することが求められており、本技術による消費電流削減手法は有効な解決方法となる。
〈第２の実施の形態〉
〈半導体装置の構成例〉
なお、以上においては半導体装置１１に１つの電源監視回路２４と、１つのレベルシフタ回路２２とが設けられている構成を例として説明した。しかし、例えば図２に示すように、デジタル信号を授受するブロック間に１つの電源監視回路２４と、複数のレベルシフタ回路とが設けられるようにしてもよい。なお、図２において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図２に示す半導体装置１０１は、ブロック２１、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５、ブロック２３、および電源監視回路２４を有している。
この例では、ブロック２１は電源VDDAから電力供給を受けて動作し、複数のデジタル信号のそれぞれを、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５のそれぞれを介してブロック２３に供給する。
レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５は、例えば図１のレベルシフタ回路２２と同様の構成となっており、ブロック２１から供給されたデジタル信号に対してレベル変換を行い、その結果得られたデジタル信号をブロック２３に出力する。したがって、これらのレベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５は、上述したレベルシフタ回路２２と同様の動作を行う。
なお、以下、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５を特に区別する必要のない場合、単にレベルシフタ回路１１１とも称する。
また、各レベルシフタ回路１１１は、電源監視回路２４から供給された制御信号PS_OUTに応じて動作を停止する。
ブロック２１から各レベルシフタ回路１１１に供給されるデジタル信号は、図１において説明したデジタル信号LS_INに相当し、各レベルシフタ回路１１１からブロック２３に出力されるデジタル信号は、図１において説明したデジタル信号LS_OUTに相当する。したがって、この場合においてもレベルシフタ回路１１１によりレベル変換されるデジタル信号は、クロック信号やデータ信号など、どのような信号であってもよい。
ブロック２３は、電源VDDBから電力供給を受けて動作し、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５を介してブロック２１から供給されたデジタル信号に応じた動作を行う。
電源監視回路２４は、電源VDDBから電力供給を受けて動作し、電源VDDAの状態、およびブロック２３の動作状態を指定するスタンバイ制御信号xSTBに応じて、制御信号PS_OUTおよびスタンバイ制御信号xSTB_OUTを生成し、出力する。すなわち、電源監視回路２４は、同一の制御信号PS_OUTを各レベルシフタ回路１１１に供給して、それらのレベルシフタ回路１１１の動作を制御するとともに、スタンバイ制御信号xSTB_OUTをブロック２３に供給し、必要に応じてブロック２３をスタンバイ状態とさせる。
このように、半導体装置１０１に複数のレベルシフタ回路１１１を設け、それらのレベルシフタ回路１１１を電源監視回路２４から出力された１つの制御信号PS_OUTにより制御することでも、電源監視回路２４の定常電流を大きく削減することができる。また、これにより、消費電流を低減させることができる。
〈第３の実施の形態〉
〈半導体装置の構成例〉
さらに、半導体装置において、前段のブロックから出力された複数のデジタル信号が、互いに異なる後段のブロックへと供給されるようにしてもよい。
そのような場合、半導体装置は、例えば図３に示すように構成される。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図３に示す半導体装置１４１は、ブロック２１、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５、ブロック２３、電源監視回路２４、レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５、ブロック１５２、電源監視回路１５３、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５、ブロック１５５、および電源監視回路１５６を有している。
この例では、ブロック２１はデジタル信号をレベルシフタ回路１１１を介してブロック２３にも供給するが、他の複数のデジタル信号をレベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５のそれぞれを介してブロック１５２にも供給する。また、ブロック２１はさらに他の複数のデジタル信号を、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５のそれぞれを介してブロック１５５にも供給する。
すなわち、半導体装置１４１では、ブロック２１からのデジタル信号の出力先となるブロックごとに、レベルシフタ回路と電源監視回路が設けられている。
なお、以下、レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５のそれぞれを特に区別する必要のない場合、単にレベルシフタ回路１５１とも称し、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５のそれぞれを特に区別する必要のない場合、単にレベルシフタ回路１５４とも称する。
また、図３では、電源監視回路２４に供給されるスタンバイ制御信号xSTBが、他のブロックのスタンバイ制御信号と区別するためにスタンバイ制御信号xSTBBと記されている。同様に、電源監視回路２４から出力される制御信号PS_OUTが、他の電源監視回路から出力される制御信号と区別するために制御信号PS_OUTBと記されている。
レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５は、電源VDDAおよび電源VDDBとは電源電圧が異なる電源VDDCから電力供給を受けて動作する。
具体的には、レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５は、ブロック２１から供給されたデジタル信号に対してレベル変換を行い、その結果得られたデジタル信号をブロック１５２に供給する。また、各レベルシフタ回路１５１は、電源監視回路１５３から供給された制御信号PS_OUTCに応じて動作を停止する。
なお、各レベルシフタ回路１５１の構成は、図１に示したレベルシフタ回路２２の構成と同様の構成となっており、レベルシフタ回路１５１は、レベルシフタ回路２２と同様の動作を行う。
ブロック１５２は、電源VDDCから電力供給を受けて動作し、レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５を介してブロック２１から供給されたデジタル信号に応じた動作を行う。
電源監視回路１５３は、電源VDDCから電力供給を受けて動作し、電源VDDAの状態、およびブロック１５２の動作状態を指定するスタンバイ制御信号xSTBCに応じて、制御信号PS_OUTCおよびスタンバイ制御信号xSTB_OUTCを生成し、出力する。
すなわち、電源監視回路１５３は、同一の制御信号PS_OUTCを各レベルシフタ回路１５１に供給して、それらのレベルシフタ回路１５１の動作を制御するとともに、スタンバイ制御信号xSTB_OUTCをブロック１５２に供給し、必要に応じてブロック１５２をスタンバイ状態とさせる。ここで、各レベルシフタ回路１５１には、同じ制御信号PS_OUTCが供給される。また、電源監視回路１５３の構成および動作は、電源監視回路２４の構成および動作と同様である。
レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５は、電源VDDA乃至電源VDDCとは電源電圧が異なる電源VDDDから電力供給を受けて動作する。
具体的には、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５は、ブロック２１から供給されたデジタル信号に対してレベル変換を行い、その結果得られたデジタル信号をブロック１５５に供給する。また、各レベルシフタ回路１５４は、電源監視回路１５６から供給された制御信号PS_OUTDに応じて動作を停止する。
なお、各レベルシフタ回路１５４の構成は、図１に示したレベルシフタ回路２２の構成と同様の構成となっており、レベルシフタ回路１５４は、レベルシフタ回路２２と同様の動作を行う。
ブロック１５５は、電源VDDDから電力供給を受けて動作し、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５を介してブロック２１から供給されたデジタル信号に応じた動作を行う。
電源監視回路１５６は、電源VDDDから電力供給を受けて動作し、電源VDDAの状態、およびブロック１５５の動作状態を指定するスタンバイ制御信号xSTBDに応じて、制御信号PS_OUTDおよびスタンバイ制御信号xSTB_OUTDを生成し、出力する。
すなわち、電源監視回路１５６は、同一の制御信号PS_OUTDを各レベルシフタ回路１５４に供給して、それらのレベルシフタ回路１５４の動作を制御するとともに、スタンバイ制御信号xSTB_OUTDをブロック１５５に供給し、必要に応じてブロック１５５をスタンバイ状態とさせる。ここで、各レベルシフタ回路１５４には、同じ制御信号PS_OUTDが供給される。また、電源監視回路１５６の構成および動作は、電源監視回路２４の構成および動作と同様である。
以上のように、半導体装置１４１では、各レベルシフタ回路の出力側に設けられたブロック２３、ブロック１５２、およびブロック１５５が、それぞれ異なるスタンバイ制御信号により制御される。つまり、半導体装置１４１は、ブロック２３、ブロック１５２、およびブロック１５５を独立に制御し、スタンバイ状態とすることができる。
また、半導体装置１４１では、各ブロックに１つずつ電源監視回路が接続されている。すなわち、ブロック２３、ブロック１５２、およびブロック１５５のそれぞれに対して、電源監視回路２４、電源監視回路１５３、および電源監視回路１５６のそれぞれが接続されている。さらに、この半導体装置１４１では、ブロック２３、ブロック１５２、およびブロック１５５が、それぞれ異なる電源VDDB、電源VDDC、および電源VDDDに接続され、それらの電源（電源系）から電力供給を受けて動作する。
〈第４の実施の形態〉
〈半導体装置の構成例〉
なお、第３の実施の形態では、後段のブロック２３、ブロック１５２、およびブロック１５５が互いに異なる電源系で動作する例について説明したが、例えば図４に示すように、それらのブロック２３、ブロック１５２、およびブロック１５５が同じ電源系で動作するようにしてもよい。なお、図４において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図４に示す半導体装置１４１は、ブロック２１、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５、ブロック２３、電源監視回路２４、レベルシフタ回路１５１−１乃至レベルシフタ回路１５１−５、ブロック１５２、電源監視回路１５３、レベルシフタ回路１５４−１乃至レベルシフタ回路１５４−５、ブロック１５５、および電源監視回路１５６を有している。
すなわち、図４に示す半導体装置１４１は、図３に示した半導体装置１４１と同様の構成とされている。但し、図４の例では、ブロック２３、ブロック１５２、およびブロック１５５は同じ電源VDDBから電力供給を受けて動作する。
したがって、各レベルシフタ回路１１１、レベルシフタ回路１５１、およびレベルシフタ回路１５４も電源VDDBから電力供給を受けて動作する。
また、電源監視回路２４は、電源VDDBから電力供給を受けて動作する。すなわち、電源監視回路２４は電源VDDAの状態、およびブロック２３の動作状態を指定するスタンバイ制御信号xSTB1に応じて、制御信号PS_OUT1を各レベルシフタ回路１１１に供給するとともに、スタンバイ制御信号xSTB_OUT1を生成し、ブロック２３に供給する。したがって、レベルシフタ回路１１１は制御信号PS_OUT1に応じて動作を停止し、ブロック２３はスタンバイ制御信号xSTB_OUT1に応じてスタンバイ状態となる。
同様に、電源監視回路１５３は、電源VDDBから電力供給を受けて動作する。すなわち、電源監視回路１５３は電源VDDAの状態、およびブロック１５２の動作状態を指定するスタンバイ制御信号xSTB2に応じて、制御信号PS_OUT2を各レベルシフタ回路１５１に供給するとともに、スタンバイ制御信号xSTB_OUT2を生成し、ブロック１５２に供給する。したがって、レベルシフタ回路１５１は制御信号PS_OUT2に応じて動作を停止し、ブロック１５２はスタンバイ制御信号xSTB_OUT2に応じてスタンバイ状態となる。
さらに、電源監視回路１５６は、電源VDDBから電力供給を受けて動作する。すなわち、電源監視回路１５６は電源VDDAの状態、およびブロック１５５の動作状態を指定するスタンバイ制御信号xSTB3に応じて、制御信号PS_OUT3を各レベルシフタ回路１５４に供給するとともに、スタンバイ制御信号xSTB_OUT3を生成し、ブロック１５５に供給する。したがって、レベルシフタ回路１５４は制御信号PS_OUT3に応じて動作を停止し、ブロック１５５はスタンバイ制御信号xSTB_OUT3に応じてスタンバイ状態となる。
なお、図３および図４に示した例では、ブロック２１から出力され、レベル変換されたデジタル信号の供給を受ける各ブロックと、ブロック２１との間に複数のレベルシフタ回路が設けられる例について説明したが、レベルシフタ回路が１つだけ設けられるようにしてもよい。また、図４においては、ブロック２３、ブロック１５２、およびブロック１５５が同じ電源VDDBから電力供給を受ける場合を例として説明したが、それらのブロックが電源電圧が同じ電圧VDDBである互いに異なる電源から電力供給を受けるようにしてもよい。
〈第５の実施の形態〉
〈半導体装置の構成例〉
また、半導体装置においてレベルシフタ回路の入力側のブロックにパワーゲートスイッチを接続し、入力側のブロックへの電力供給を制御するようにしてもよい。そのような場合、電源監視回路の入力は電源ではなく仮想電源に接続されることになる。
このように入力側のブロックにパワーゲートスイッチを接続する場合、半導体装置は、例えば図５に示すように構成される。なお、図５において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図５に示す半導体装置１０１は、ブロック２１、パワーゲートスイッチ１８１、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５、ブロック２３、および電源監視回路２４を有している。
図５に示す半導体装置１０１の構成は、パワーゲートスイッチ１８１が新たに設けられている点で図２の半導体装置１０１の構成と異なり、その他の点では図２の半導体装置１０１と同様の構成となっている。
この例では、半導体装置１０１では、ブロック２１にパワーゲートスイッチ１８１が接続されている。すなわち、ブロック２１はパワーゲートスイッチ１８１を介して電源VDDAに接続されており、パワーゲートスイッチ１８１が電源VDDAからブロック２１へと電力供給する際の電源供給制御部として機能する。
パワーゲートスイッチ１８１は、例えばPMOSトランジスタからなり、半導体装置１０１からパワーゲートスイッチ１８１のゲートに供給されたパワーゲート制御信号に応じてオン、オフする。すなわち、パワーゲートスイッチ１８１はパワーゲート制御信号に応じて導通状態、または非導通状態となる。
具体的には、パワーゲート制御信号がLレベルである場合にはパワーゲートスイッチ１８１はオンされ、電源VDDAからブロック２１へと電力が供給される。これに対して、パワーゲート制御信号がHレベルである場合にはパワーゲートスイッチ１８１はオフされ、電源VDDAとブロック２１が切り離される。
したがって、ブロック２１は、パワーゲートスイッチ１８１との間にある仮想電源に接続されているということができる。電源監視回路２４は、この仮想電源の状態、およびブロック２３の動作状態を指定するスタンバイ制御信号xSTBに応じて、制御信号PS_OUTおよびスタンバイ制御信号xSTB_OUTを生成し、出力する。
例えばパワーゲート制御信号がLレベルの信号であり、パワーゲートスイッチ１８１を介してブロック２１と電源VDDAが接続されている状態では、仮想電源が投入されている状態となる。逆に、パワーゲート制御信号がHレベルの信号であり、パワーゲートスイッチ１８１によりブロック２１と電源VDDAが切り離されている状態では、仮想電源は投入されていない状態となる。
〈第６の実施の形態〉
〈半導体装置の構成例〉
なお、第５の実施の形態では、レベルシフタ回路の入力側のブロックにパワーゲートスイッチが接続されている例について説明したが、レベルシフタ回路の出力側のブロックにパワーゲートスイッチが接続されるようにしてもよい。
そのような場合、半導体装置は例えば図６に示すように構成される。なお、図６において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図６に示す半導体装置１０１は、ブロック２１、レベルシフタ回路１１１−１乃至レベルシフタ回路１１１−５、ブロック２３、パワーゲートスイッチ２１１、インバータ２１２、および電源監視回路２４を有している。
図６に示す半導体装置１０１の構成は、パワーゲートスイッチ２１１およびインバータ２１２が新たに設けられている点で図２の半導体装置１０１の構成と異なり、その他の点では図２の半導体装置１０１と同様の構成となっている。
この例では、半導体装置１０１では、ブロック２３にパワーゲートスイッチ２１１が接続されている。すなわち、ブロック２３はパワーゲートスイッチ２１１を介して電源VDDBに接続されており、パワーゲートスイッチ２１１が電源VDDBからブロック２３へと電力供給する際の電力供給制御部として機能する。
パワーゲートスイッチ２１１は、例えばPMOSトランジスタからなり、インバータ２１２から、パワーゲートスイッチ２１１のゲートに供給されたパワーゲート制御信号に応じてオン、オフする。すなわち、パワーゲートスイッチ２１１はパワーゲート制御信号に応じて導通状態、または非導通状態となる。
したがって、ブロック２３は、パワーゲートスイッチ２１１との間にある仮想電源に接続されているということができる。ブロック２３は、この仮想電源の状態に応じてスタンバイ状態とされることになる。
具体的には、半導体装置１０１では、電源監視回路２４から出力されたスタンバイ制御信号xSTB_OUTがインバータ２１２に供給される。インバータ２１２は、電源監視回路２４から供給されたスタンバイ制御信号xSTB_OUTを反転させてパワーゲート制御信号とし、パワーゲートスイッチ２１１のゲートに供給する。
例えばスタンバイ制御信号xSTB_OUTが、ブロック２３をスタンバイ状態とするLレベルである場合、パワーゲート制御信号はHレベルとなるのでパワーゲートスイッチ２１１はオフし、ブロック２３と電源VDDBは切り離された状態となる。つまり、仮想電源は投入されていない状態となる。この場合、電源VDDBからブロック２３への電力供給は行われないので、ブロック２３はスタンバイ状態となる。
一方、スタンバイ制御信号xSTB_OUTが、ブロック２３を通常動作させるHレベルである場合、パワーゲート制御信号はLレベルとなるのでパワーゲートスイッチ２１１はオンし、ブロック２３と電源VDDBが接続された状態となる。つまり、仮想電源が投入されている状態となる。この場合、電源VDDBからブロック２３へと電力供給が行われるので、ブロック２３は通常動作を行う。
以上のように、図６に示す半導体装置１０１では、電源監視回路２４から出力されるスタンバイ制御信号xSTB_OUTが、パワーゲートスイッチ２１１の開閉制御に用いられ、ブロック２３への電力供給が制御される。
なお、図６では、ブロック２３にパワーゲートスイッチ２１１が設けられる構成について説明した。しかし、ブロック２３にパワーゲートスイッチ２１１が設けられ、かつブロック２１に図５に示したパワーゲートスイッチ１８１が設けられる構成とされてもよい。
〈電源監視回路の他の構成例１〉
また、以上においては、電源監視回路２４は図１に示した構成とされ、また、電源監視回路１５３や電源監視回路１５６も図１に示した電源監視回路２４と同様の構成とされると説明した。しかし、これらの電源監視回路は、前段のブロックの電源の状態と後段のブロックへのスタンバイ制御信号とに基づいて、レベルシフタ回路へと供給する制御信号と、後段のブロックへと供給するスタンバイ制御信号とが得られ、定常電流を削減することができるものであれば、どのような構成とされてもよい。
具体的には、電源監視回路２４が例えば図７に示す構成とされてもよい。なお、図７において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図７に示す電源監視回路２４は、トランジスタ７１乃至トランジスタ７３、およびトランジスタ７５乃至トランジスタ７７から構成される。図７に示す電源監視回路２４の構成と、図１に示した電源監視回路２４の構成とは、図７の電源監視回路２４には抵抗７４が設けられていない点で異なり、その他の点では同じ構成となっている。
例えば電源VDDAの電源電圧（電圧VDDA）に対して、電源VDDBの電源電圧（電圧VDDB）が大きい場合、電源監視回路２４のトランジスタ７１におけるゲート‐ソース間の電圧が大きくなって、スタンバイ制御信号xSTBがHレベルであるときでもトランジスタ７１に電流が流れてしまう。そこで、図１に示した電源監視回路２４では、トランジスタ７１の入力閾値レベルを調整するために抵抗７４が設けられていた。
しかし、電圧VDDAと電圧VDDBの電圧差がそれほど大きくない場合には、スタンバイ制御信号xSTBがHレベルであるときにトランジスタ７１に電流が流れてしまうことはないので、図７に示すように抵抗７４を設けない構成とすることが可能である。
〈電源監視回路の他の構成例２〉
また、電源監視回路２４を図８に示す構成としてもよい。なお、図８において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図８に示す電源監視回路２４は、トランジスタ７１乃至トランジスタ７３、トランジスタ７５乃至トランジスタ７７、トランジスタ２７１、およびトランジスタ２７２から構成される。図８に示す電源監視回路２４の構成と、図１に示した電源監視回路２４の構成とは、図８の電源監視回路２４には抵抗７４が設けられておらず、新たにトランジスタ２７１およびトランジスタ２７２が設けられている点で異なり、その他の点では同じ構成となっている。
図８の例では、トランジスタ７１と電源VDDBとの間にさらにトランジスタ２７１が設けられており、このトランジスタ２７１のゲートには、スタンバイ制御信号xSTBが供給される。トランジスタ２７１は、PMOSトランジスタとされている。
このようにトランジスタ７２と電源VDDBとの間に、トランジスタ７１とトランジスタ２７１を並べて配置することで、抵抗７４が設けられていなくてもトランジスタ７１に電流が流れにくくすることができる。このようにトランジスタ７１とトランジスタ２７１からカスコード回路を構成することで、トランジスタ７１の入力閾値レベルが調整される。
同様に、図８に示す電源監視回路２４では、トランジスタ７５と電源VDDBとの間にさらにトランジスタ２７２が設けられており、このトランジスタ２７２のゲートは、電源VDDAに接続されている。トランジスタ２７２は、PMOSトランジスタとされている。
このようにトランジスタ７２と電源VDDBとの間に、トランジスタ７５とトランジスタ２７２を並べて配置することで、抵抗７４が設けられていなくてもトランジスタ７５に電流が流れにくくすることができる。このようにトランジスタ７５とトランジスタ２７２からカスコード回路を構成することで、トランジスタ７５の入力閾値レベルが調整される。
なお、ここではトランジスタ７１の部分とトランジスタ７５の部分について、PMOSトランジスタの２段のカスコード接続を例として説明したが、調整したい入力閾値レベルの大きさに応じてトランジスタが２段以上、カスコード接続されるようにしてもよい。
また、電源監視回路２４だけでなく、電源監視回路１５３や電源監視回路１５６も図７や図８に示した構成とされてもよい。
〈レベルシフタ回路の他の構成例１〉
また、レベルシフタ回路２２は、デジタル信号のレベル変換が可能であり、かつ制御信号PS_OUTに応じて動作を停止する回路構成であれば、どのような構成であってもよい。
例えばレベルシフタ回路２２は、図９に示す構成とされてもよい。なお、図９において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図９に示すレベルシフタ回路２２は、トランジスタ４１乃至トランジスタ５０、インバータ３０１、およびトランジスタ３０２から構成されている。
図９に示すレベルシフタ回路２２の構成は、図１のレベルシフタ回路２２の構成におけるトランジスタ５１に代えて、インバータ３０１およびトランジスタ３０２が設けられている点で図１のレベルシフタ回路２２と異なり、その他の点では同じ構成となっている。
この例では、インバータ３０１には、電源監視回路２４から出力された制御信号PS_OUTが供給される。インバータ３０１は、電源監視回路２４から供給された制御信号PS_OUTを反転させ、トランジスタ３０２のゲートに供給する。
また、トランジスタ３０２は、NMOSトランジスタからなり、トランジスタ３０２のソースは電位VSSBのグランドに接続され、トランジスタ３０２のドレインはトランジスタ４７およびトランジスタ４８のドレインに接続されている。
したがって、例えば制御信号PS_OUTがLレベルであるときには、トランジスタ３０２がオンされ、その結果、ブロック２３へと出力されるデジタル信号LS_OUTはLレベル（電位VSSB）に固定される。
逆に、制御信号PS_OUTがHレベルであるときには、トランジスタ３０２がオフされ、トランジスタ４７またはトランジスタ４８から、デジタル信号LS_INのレベルに応じたデジタル信号LS_OUTが出力される。
上述したように図１に示した構成は、制御信号PS_OUTがLレベルである場合に、デジタル信号LS_OUTがHレベルとなる構成であったが、図９に示す構成では、制御信号PS_OUTがLレベルである場合に、デジタル信号LS_OUTがLレベルとなる構成となっている。
レベルシフタ回路２２の出力側のブロック２３の構成によって、ブロック２３がスタンバイ状態である場合に、デジタル信号LS_OUTをLレベルまたはHレベルの何れとするのが好ましいかが異なることがある。したがって、ブロック２３の構成に応じてレベルシフタ回路２２の構成を定めるとよい。
〈レベルシフタ回路の他の構成例２〉
また、レベルシフタ回路２２は、図１０に示す構成とされてもよい。なお、図１０において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１０に示すレベルシフタ回路２２は、トランジスタ４１、トランジスタ４２、トランジスタ４４乃至トランジスタ４６、およびトランジスタ４８乃至トランジスタ５１から構成されている。
図１０に示すレベルシフタ回路２２の構成は、トランジスタ４３およびトランジスタ４７が設けられていない点で図１のレベルシフタ回路２２と異なり、その他の点では同じ構成となっている。
図１０に示すレベルシフタ回路２２は、トランジスタ４３およびトランジスタ４７が設けられていないだけで、図１に示したレベルシフタ回路２２と同様の動作を行う。
〈レベルシフタ回路の他の構成例３〉
さらに、レベルシフタ回路２２は、図１１に示す構成とされてもよい。なお、図１１において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１１に示すレベルシフタ回路２２は、トランジスタ４１乃至トランジスタ４８、トランジスタ５０、およびトランジスタ５１から構成されている。
図１１に示すレベルシフタ回路２２の構成は、トランジスタ４９が設けられていない点で図１のレベルシフタ回路２２の構成と異なり、その他の点では同じ構成となっている。
図１や図１１に示した例では、制御信号PS_OUTがLレベルであるときには、トランジスタ５１によってデジタル信号LS_OUTがHレベルに論理固定され、トランジスタ５０によってトランジスタ４４のドレインがHレベル（電圧VDDB）に論理固定される。
そのため、もともとトランジスタ４４およびトランジスタ４８と、電位VSSBのグランドとの接続を制御するトランジスタ４９を設けなくてもレベルシフタ回路２２、つまりトランジスタ４４およびトランジスタ４８に貫通電流が流れることはない。このような理由から、図１１に示すレベルシフタ回路２２は、トランジスタ４９が設けられていない構成となっている。
なお、レベルシフタ回路１１１や、レベルシフタ回路１５１、レベルシフタ回路１５４もレベルシフタ回路２２と同様に、図９や、図１０、図１１に示す構成とされるようにしてもよい。
以上のようにして、本技術によれば、前段ブロックから出力された信号のレベルを変換して、後段ブロックへと出力するレベルシフタ回路における貫通電流を低減させるための電源監視回路において、前段ブロックの電源状態および後段ブロックの動作状態に応じて自身の動作を停止させることで、定常電流を低減させることができる。
〈第７の実施の形態〉
〈リーク電流について〉
ところで、電子機器等では、電源投入時に電源が安定するまでの間、電子機器等に搭載された半導体チップの各部をリセット状態に保つパワーオンリセット（POR(Power On Reset)）が行われる。このようなパワーオンリセットを行うためのリセット信号を生成するのにパワーオンリセット回路が用いられている。
例えば、パワーオンリセット回路において、安定したリセットを実行するためにカウンタ回路による遅延を用いて、十分なパルス幅のリセット信号が得られるようにする技術が提案されている（例えば、特開平５−２９１９１５号公報、特開平１０−３１３２４０号公報、特開平１１−１６３７０２号公報、および特開２００４−２６０６４８号公報参照）。
しかしながら、上述した技術ではリセット信号のパルス幅を十分に確保しようとするとカウンタ回路の回路規模が大きくなり、その結果、カウンタ回路のリーク電流が大きくなってしまう。
カウンタ回路はスタンダードセルが用いられて設計されることが多く、スタンダードセルで用いられるMOS(Metal Oxide Semiconductor)トランジスタのL長（ゲート長）は一般的には短いことが多い。そのため、スタンダードセルを用いて設計を行うと、カウンタ回路のリーク電流が大きくなってしまうことが多い。
また、リーク電流を低減させるために、L長が長いMOSトランジスタを用いてカスタムでカウンタ回路を設計したとしても、カウンタ回路のレイアウト面積が非常に大きくなってしまう。
そこで、本技術では、このような状況に鑑みて、リーク電流を低減させることができるようにした。
このような本技術によれば、リーク電流を低減させることができる。
以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈パワーオンリセット回路の構成例〉
本技術は、パワーオンリセット回路において、リセット状態を維持する時間をカウントするカウンタ、およびそのカウンタにクロック信号を供給する発振回路のそれぞれに対する電力供給をパワーゲートスイッチにより制御することで、リセット信号のパルス幅を十分に確保しつつリーク電流を低減させるものである。
このような本技術はパワーオンリセット回路だけでなく、パワーオンリセット回路が搭載された半導体装置や、その半導体装置を有するネットワーク機器、センサーネットワーク、モバイルウェラブル、携帯電話等のポータブル機器、撮像装置などの各種の電子機器に適用することが可能である。
図１２は、本技術を適用したパワーオンリセット回路の一実施の形態の構成例を示す図である。
図１２に示すパワーオンリセット回路５１１は所定の電子機器に搭載されており、その電子機器内の各ブロックへと、それらのブロックのリセットを行うためのリセット信号XRSTを出力する。
パワーオンリセット回路５１１は、カウンタ初期化回路５２１、ANDゲート５２２、インバータ５２３、発振回路５２４、パワーゲートスイッチ５２５、カウンタ５２６、フリップフロップ５２７、パワーゲートスイッチ５２８、インバータ５２９、およびORゲート５３０を有している。
カウンタ初期化回路５２１は、電子機器に設けられた所定の電源に接続され、その電源の電圧VDDに応じてカウンタ５２６およびフリップフロップ５２７をリセット（初期化）するためのリセット信号POR_ENをANDゲート５２２、カウンタ５２６、およびフリップフロップ５２７に出力する。
例えば電子機器の電源が投入されていない状態では、カウンタ５２６およびフリップフロップ５２７のリセット状態が維持され、電源が投入されるとカウンタ５２６およびフリップフロップ５２７のリセット状態が解除される。ここでは、リセット信号POR_ENがLレベル（Lowレベル）である場合に、カウンタ５２６およびフリップフロップ５２７がリセットされている状態とされる。
なお、以下、上述した電圧VDDの電源を、電源VDDとも称することとする。
カウンタ初期化回路５２１はトランジスタ５４１、抵抗５４２、およびインバータ５４３を有している。
トランジスタ５４１はNMOSトランジスタからなり、トランジスタ５４１のソースはグランドに接続されており、トランジスタ５４１のドレインは抵抗５４２、およびインバータ５４３の入力端子に接続されている。また、トランジスタ５４１のゲートは電源VDDに接続されている。
さらに抵抗５４２の一方の端には電源VDDが接続されており、抵抗５４２の他方の端にはトランジスタ５４１およびインバータ５４３が接続されている。インバータ５４３の出力側の端子は、ANDゲート５２２、カウンタ５２６、およびフリップフロップ５２７に接続されている。
ANDゲート５２２は、インバータ５４３からのリセット信号POR_ENと、ORゲート５３０からの出力信号とを入力とし、それらの入力に応じて発振回路５２４への電力供給を制御する、すなわち発振回路５２４の発振動作を制御する制御信号OSC_ENをインバータ５２３に供給する。
インバータ５２３は、ANDゲート５２２から供給された制御信号OSC_ENを反転させてパワーゲートスイッチ５２５のゲートに供給する。発振回路５２４は、パワーゲートスイッチ５２５を介して接続されている電源から電力供給を受けて動作し、クロック信号OSC_CLKを出力する。
このクロック信号OSC_CLKは、パワーオンリセット回路５１１の外部のブロック、およびカウンタ５２６のクロック入力端子に供給される。ここで、発振回路５２４からのクロック信号OSC_CLKの供給を受ける外部のブロックは、パワーオンリセット回路５１１の外部にあり、かつパワーオンリセット回路５１１が搭載された電子機器に設けられたブロックであり、供給されたクロック信号OSC_CLKに基づいて動作を行う。
パワーゲートスイッチ５２５はPMOSトランジスタからなり、パワーゲートスイッチ５２５のソースは電源に接続されており、パワーゲートスイッチ５２５のドレインは発振回路５２４に接続されている。また、パワーゲートスイッチ５２５は、インバータ５２３から供給された信号に基づいてオン、オフし、発振回路５２４への電力供給を行う。すなわち、パワーゲートスイッチ５２５は、発振回路５２４への電力供給を制御することで発振回路５２４の動作状態を切り替える電力供給制御部として機能する。
カウンタ５２６は、パワーゲートスイッチ５２８を介して接続されている電源から電力供給を受けて動作する。すなわち、カウンタ５２６は、発振回路５２４から供給されたクロック信号OSC_CLKに基づいて、外部のブロックのリセット状態を解除するまでの遅延時間（待機時間）として、予め定められた時間をカウントし、そのカウント結果をフリップフロップ５２７に出力する。なお、ここでいう外部のブロックとは、リセット信号XRSTによりリセットされるブロックである。
フリップフロップ５２７のデータの入力端子（D端子）は、所定の電源に接続され、入力が常にHレベル（Highレベル）となるようにされている。このフリップフロップ５２７は、外部のブロックをリセットするためのリセット信号XRSTを生成して出力するリセット信号出力部として機能する。
すなわち、フリップフロップ５２７は、カウンタ５２６から供給されるカウント結果を入力クロックとしてリセット信号XRSTを生成し、それらの外部のブロックおよびパワーゲートスイッチ５２８のゲートに供給する。また、フリップフロップ５２７は、リセット信号XRSTを反転させた信号をORゲート５３０に供給する。
例えばリセット信号XRSTがLレベルである場合、リセット信号XRSTの供給を受ける外部のブロックはリセット状態とされる。つまりリセットがかけられた状態が維持される。これに対して、リセット信号XRSTがHレベルである場合、外部のブロックのリセット状態が解除される。
パワーゲートスイッチ５２８はPMOSトランジスタからなり、パワーゲートスイッチ５２８のソースは電源に接続されており、パワーゲートスイッチ５２８のドレインはカウンタ５２６に接続されている。また、パワーゲートスイッチ５２８は、フリップフロップ５２７から供給されたリセット信号XRSTに基づいてオン、オフし、カウンタ５２６への電力供給を行う。すなわち、パワーゲートスイッチ５２８は、カウンタ５２６への電力供給を制御することでカウンタ５２６の動作状態を切り替える電力供給制御部として機能する。
インバータ５２９は、外部から供給された外部制御信号OSC_STOPを反転させてORゲート５３０に供給する。ここで、外部制御信号OSC_STOPは、発振回路５２４の発振動作を制御するための信号、つまりクロック信号OSC_CLKの出力を停止させるための信号であり、外部制御信号OSC_STOPがHレベルとされると、発振動作が停止される。
ORゲート５３０は、フリップフロップ５２７から供給された信号と、インバータ５２９から供給された信号とに基づいて出力信号をANDゲート５２２に供給する。
〈パワーオンリセット回路の動作について〉
次に、図１３を参照して、パワーオンリセット回路５１１の動作について説明する。
図１３は、パワーオンリセット回路５１１の動作波形を示している。すなわち、図１３において、折れ線L11乃至折れ線L16は電圧VDD、リセット信号POR_EN、制御信号OSC_EN、クロック信号OSC_CLK、外部制御信号OSC_STOP、およびリセット信号XRSTを示している。また、図１３において横方向は時間を示しており、縦方向は各信号や電圧のレベルを示している。
まず、電子機器の電源VDDが投入されていない初期状態では、リセット信号POR_ENはLレベルとなっており、カウンタ５２６およびフリップフロップ５２７がリセットされている状態が維持される。このような初期状態で、期間T0において電子機器の電源VDDが投入されると、電源VDDの電圧が徐々に上昇する。
カウンタ初期化回路５２１内にあるトランジスタ５４１の閾値電圧Vthよりも電圧VDDが低い状態では、インバータ５４３の入力が抵抗５４２によりプルアップされており、インバータ５４３から出力されるリセット信号POR_ENはLレベルとなっている。この状態が期間T1の状態である。
このとき、リセット信号POR_ENがLレベルであるから、インバータ５４３からリセット信号POR_ENの供給を受けたカウンタ５２６およびフリップフロップ５２７は、リセット（初期化）されている状態が維持される。
そのため、フリップフロップ５２７から出力されるリセット信号XRSTもLレベルとされ、これにより、リセット信号XRSTの供給を受ける外部のブロックもリセット状態のままとされている。また、リセット信号XRSTがLレベルであるので、パワーゲートスイッチ５２８がオンし、カウンタ５２６へと電力が供給される。このとき、カウンタ５２６ではリセット状態が維持されているので、カウンタ５２６から出力される信号はLレベルとなる。
さらに、この状態では、ORゲート５３０にはリセット信号XRSTの反転信号であるHレベルの信号が入力されるので、外部制御信号OSC_STOPの信号レベルによらず、ORゲート５３０からは、Hレベルの出力信号が出力され、ANDゲート５２２へと供給される。
この場合、ANDゲート５２２への入力は、ORゲート５３０から出力されたHレベルの信号と、インバータ５４３から出力されたLレベルのリセット信号POR_ENであるので、ANDゲート５２２から出力される制御信号OSC_ENはLレベルとなっている。そのため、パワーゲートスイッチ５２５はオフされたままの状態となっており、発振回路５２４には電力が供給されない。
その後、さらに電源の電圧VDDが上昇し、期間T2となって電圧VDDがトランジスタ５４１の閾値電圧Vthを超えてくると、トランジスタ５４１のオン抵抗が次第に小さくなり、インバータ５４３の入力（入力電圧）がグランドレベルに近づく。
そして、さらに入力電圧が下がり、インバータ５４３の入力が論理閾値を超えると、インバータ５４３から出力されるリセット信号POR_ENがLレベルからHレベルへと遷移する。これにより、ANDゲート５２２から出力される制御信号OSC_ENもLレベルからHレベルへと遷移し、その結果、インバータ５２３からパワーゲートスイッチ５２５のゲートに供給される信号はLレベルとなって、パワーゲートスイッチ５２５がオンする。
すると、パワーゲートスイッチ５２５を介して電源から発振回路５２４へと電力が供給され、発振回路５２４は発振動作を開始する。すなわち、発振回路５２４は発振動作を行って、クロック信号OSC_CLKを外部のブロックおよびカウンタ５２６に供給する。
同時に、リセット信号POR_ENがLレベルからHレベルへと遷移すると、カウンタ５２６およびフリップフロップ５２７のリセット（初期化）が解除される。カウンタ５２６は、発振回路５２４からクロック信号OSC_CLKが供給されると、そのクロック信号OSC_CLKに基づくカウント動作を開始する。そして、カウンタ５２６は、そのカウント結果を示す信号をフリップフロップ５２７のクロック入力端子へと供給する。
例えばカウンタ５２６は、カウント動作を開始してから、予め定められた所定回数だけクロック信号OSC_CLKが立ち上がるまでの時間を、外部のブロックのリセット状態を解除するまでの遅延時間としてカウント（計測）する。
ここで、カウンタ５２６からフリップフロップ５２７のクロック入力端子へと供給されるカウント結果を示す信号は、カウンタ５２６によるカウント動作が完了するまでの間はLレベルの信号とされる。そのため、フリップフロップ５２７から出力されるリセット信号XRSTはLレベルのままとされている。
カウント動作が開始されてから予め定められた遅延時間が経過し、カウンタ５２６によるカウント動作が完了すると、期間T3においてカウンタ５２６は、カウント結果を示す信号としてHレベルの信号をフリップフロップ５２７に供給する。すなわち、カウント動作が完了すると、カウンタ５２６から出力されるカウント結果を示す信号が、LレベルからHレベルへと遷移する。
これにより、フリップフロップ５２７から出力されるリセット信号XRSTもLレベルからHレベルへと遷移し、リセット信号XRSTの供給を受ける外部のブロックにおけるリセットが解除され、それらのブロックは動作を開始する。そして、その後はリセット信号XRSTはHレベルのままの状態とされる。
このように、カウンタ５２６およびフリップフロップ５２７を用いてリセット信号XRSTを生成することで、外部のブロックを確実にリセットすることができる。すなわち、カウンタ５２６によるカウント動作によって、リセット信号XRSTが反転するまでの時間を所望の時間だけ遅延させることで、十分なパルス幅のリセット信号XRSTを得ることができ、外部のブロックを確実にリセットすることができるようになる。
また、カウント動作が完了し、リセット信号XRSTがHレベルとなると、パワーゲートスイッチ５２８がオフし、カウンタ５２６が電源から切り離される。すなわち、カウンタ５２６への電力供給が停止され、これによりカウンタ５２６は動作を停止する。
このようにリセット信号XRSTによるリセットを解除した後、パワーゲートスイッチ５２８をオフしてカウンタ５２６への電力供給を停止することで、カウンタ５２６のリーク電流を大幅に低減させることができ、パワーオンリセット回路５１１の消費電流を削減することができる。
また、リセット信号XRSTによるリセットを解除した後、発振回路５２４から出力されるクロック信号OSC_CLKがシステムとして不要となった場合には、外部から供給される外部制御信号OSC_STOPとして、Hレベルの信号が供給される。つまり、外部制御信号OSC_STOPが、発振動作を停止させることを示すHレベルに設定される。
そのような場合、ORゲート５３０には、フリップフロップ５２７から出力された、Hレベルであるリセット信号XRSTを反転させて得られたLレベルの信号と、インバータ５２９から出力された、Hレベルである外部制御信号OSC_STOPを反転させて得られたLレベルの信号が供給される。
したがって、ORゲート５３０からANDゲート５２２にはLレベルの信号が供給されるので、ANDゲート５２２から出力される制御信号OSC_ENはLレベルへと反転する。これにより、インバータ５２３からパワーゲートスイッチ５２５のゲートには、制御信号OSC_ENを反転させて得られたHレベルの信号が供給されてパワーゲートスイッチ５２５がオフし、発振回路５２４が電源から切り離される。すなわち、発振回路５２４への電力供給が停止され、発振回路５２４による発振動作が停止する。
このような状態が期間T4の状態である。このようにして発振回路５２４への電力供給を停止させることで、カウンタ５２６における場合と同様に、発振回路５２４のリーク電流を大幅に低減させることができ、パワーオンリセット回路５１１の消費電流を削減することができる。
なお、この実施の形態では、発振回路５２４から出力されるクロック信号OSC_CLKは、カウンタ５２６だけでなく、パワーオンリセット回路５１１の外部のブロックへも供給される。したがって、その外部のブロックが動作している間は、発振回路５２４から外部のブロックへとクロック信号OSC_CLKの供給が必要となるので、そのような場合には、クロック信号OSC_CLKの供給が不要となるまで外部制御信号OSC_STOPをLレベルに設定したままとすればよい。
このように、パワーゲートスイッチ５２５は、リセット信号XRST、外部制御信号OSC_STOP、およびリセット信号POR_ENの各信号の状態（レベル）に応じて、発振回路５２４への電力供給を適宜、停止し、これにより発振回路５２４の動作を停止させる。
以上のようにして、パワーオンリセット回路５１１は、カウンタ５２６によるカウント動作に基づいてリセット信号XRSTを生成するとともに、リセット信号XRSTによるリセットを解除すると、パワーゲートスイッチ５２８をオフさせ、カウンタ５２６への電力供給を停止させる。また、パワーオンリセット回路５１１は、リセット信号XRSTによるリセットを解除すると、外部制御信号OSC_STOPに応じてパワーゲートスイッチ５２５をオフさせ、発振回路５２４への電力供給を停止させる。
このようにリセット信号XRSTによる外部のブロックのリセットを解除した後、カウンタ５２６や発振回路５２４への電力供給を停止させることでリーク電流を大幅に低減させ、これにより消費電流を削減することができる。
リセット信号XRSTによるリセットを解除した後は、パワーオンリセット回路５１１はそれ自体が不要なもの、つまりそれ以降動作しないものである。そのため、理想的にはリセットを解除した後は、パワーオンリセット回路５１１のリーク電流をゼロとしたい。
そこで、本技術を適用したパワーオンリセット回路５１１では、パワーゲートスイッチ５２５やパワーゲートスイッチ５２８を設け、発振回路５２４やカウンタ５２６への電力供給を制御できるようにした。これにより、パワーゲートスイッチを設けるという簡単かつ小規模な構成で、カウント動作による遅延を利用してリセット信号XRSTのパルス幅を十分確保しつつ、リーク電流を極限まで削減することが可能となった。
特に、パワーオンリセット回路５１１では、カウンタ５２６のリーク電流を大幅に低減させることができる。また、パワーオンリセット回路５１１ではパワーゲートスイッチを設けるだけでリーク電流を低減させることができるので、パワーオンリセット回路５１１の回路規模が大きくなってしまうこともない。
さらに、パワーオンリセット回路５１１では、外部から供給する外部制御信号OSC_STOPによって、必要に応じて発振回路５２４を動作させたままとさせたり、発振動作を停止させたりすることができる。
このような発振回路５２４の制御により、外部のブロックにおいてクロック信号OSC_CLKが不要なときには発振動作を停止させ、不要な消費電流を大幅に削減することができる。例えばセンサーネットワークやモバイルウェラブルなどのアプリケーションでは、半導体チップの消費電流を極限まで削減することが求められており、本技術による消費電流削減手法は有効な解決方法となる。
〈第８の実施の形態〉
〈パワーオンリセット回路の構成例〉
なお、第７の実施の形態においては、パワーオンリセット回路５１１の外部のブロックにおいてもクロック信号OSC_CLKを使用することが想定されていた。
そのため、図１２に示したパワーオンリセット回路５１１では、外部のブロックでのクロック信号OSC_CLKの要否に応じて外部制御信号OSC_STOPが設定され、発振回路５２４の発振動作を停止できるようにされていた。
これに対して、クロック信号OSC_CLKをパワーオンリセット回路５１１内部のみで使用し、外部のブロックで使用しない場合には、リセット信号XRSTによるリセットが解除された後は、発振回路５２４の発振動作が停止されるようにしてもよい。
そのような場合、パワーオンリセット回路５１１は、例えば図１４に示すように構成される。なお、図１４において、図１２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１４に示すパワーオンリセット回路５１１の構成は、インバータ５２９およびORゲート５３０が設けられていない点で図１２に示したパワーオンリセット回路５１１の構成と異なり、その他の点では図１２のパワーオンリセット回路５１１と同じ構成となっている。
図１４のパワーオンリセット回路５１１では、外部から外部制御信号OSC_STOPが供給されず、またフリップフロップ５２７から出力される、リセット信号XRSTを反転させた信号は、ANDゲート５２２へと入力される。
したがって、電子機器の電源VDDを投入した直後においては、リセット信号XRSTはLレベルとなっているので、フリップフロップ５２７からANDゲート５２２へは、そのリセット信号XRSTを反転させたHレベルの信号が供給される。また、電源VDDを投入した直後においては、上述したようにLレベルであるリセット信号POR_ENがANDゲート５２２へと供給される。
このような状態では、ANDゲート５２２から出力される制御信号OSC_ENは、Lレベルとなるから、パワーゲートスイッチ５２５はオフされたままである。その後、電源の電圧VDDが上昇し、リセット信号POR_ENがHレベルに反転すると、制御信号OSC_ENもHレベルに反転し、パワーゲートスイッチ５２５がオンされる。これにより、発振回路５２４による発振動作が開始される。
一方、発振動作が開始された後、カウンタ５２６によるカウント動作が完了してリセット信号XRSTがHレベルとなり、外部のブロックのリセットが解除されると、フリップフロップ５２７からANDゲート５２２にはLレベルの信号が供給されるようになる。
そうすると制御信号OSC_ENはHレベルからLレベルへと反転し、パワーゲートスイッチ５２５がオフされる。これにより、発振回路５２４への電力供給が停止され、発振動作も停止する。
このように、クロック信号OSC_CLKをパワーオンリセット回路５１１内部のみで使用する場合には、リセット信号XRSTによるリセットが解除された状態となると、その後、直ちにパワーゲートスイッチ５２５をオフし、発振回路５２４への電力供給を停止させることで、発振回路５２４のリーク電流を低減させることができる。
〈第９の実施の形態〉
〈パワーオンリセット回路の構成例〉
さらに、以上において説明したパワーオンリセット回路５１１では、パワーゲートスイッチ５２５およびパワーゲートスイッチ５２８がPMOSトランジスタからなると説明したが、発振回路５２４やカウンタ５２６への電力供給を制御するパワーゲートスイッチをNMOSトランジスタにより構成するようにしてもよい。
そのような場合、パワーオンリセット回路５１１は、例えば図１５に示すように構成される。なお、図１５において図１２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１５に示すパワーオンリセット回路５１１の構成は、インバータ５２３およびパワーゲートスイッチ５２５に代えてパワーゲートスイッチ５７１が設けられており、パワーゲートスイッチ５２８に代えてインバータ５７２およびパワーゲートスイッチ５７３が設けられている点で、図１２のパワーオンリセット回路５１１の構成と異なる。
図１５に示すパワーオンリセット回路５１１では、パワーゲートスイッチ５７１が発振回路５２４への電力供給を制御する。
パワーゲートスイッチ５７１はNMOSトランジスタからなり、パワーゲートスイッチ５７１のドレインは電源に接続されており、パワーゲートスイッチ５７１のソースは発振回路５２４に接続されている。また、パワーゲートスイッチ５７１は、ANDゲート５２２からパワーゲートスイッチ５７１のゲートに供給された制御信号OSC_ENに基づいてオン、オフし、発振回路５２４への電力供給を行う。
具体的には、パワーゲートスイッチ５７１は制御信号OSC_ENがHレベルである場合にオンし、発振回路５２４へと電源からの電力を供給する。これに対して、パワーゲートスイッチ５７１は制御信号OSC_ENがLレベルである場合にオフし、発振回路５２４への電力供給を停止させる。
また、図１５のパワーオンリセット回路５１１では、フリップフロップ５２７から出力されるリセット信号XRSTは、インバータ５７２にも供給される。インバータ５７２は、フリップフロップ５２７から供給されたリセット信号XRSTを反転させ、パワーゲートスイッチ５７３のゲートに供給する。
パワーゲートスイッチ５７３はNMOSトランジスタからなり、パワーゲートスイッチ５７３のドレインは電源に接続されており、パワーゲートスイッチ５７３のソースはカウンタ５２６に接続されている。また、パワーゲートスイッチ５７３は、インバータ５７２から供給された、リセット信号XRSTを反転させて得られた信号に基づいてオン、オフし、カウンタ５２６への電力供給を行う。
具体的には、パワーゲートスイッチ５７３はリセット信号XRSTがLレベルである場合にオンし、カウンタ５２６へと電源からの電力を供給する。これに対して、パワーゲートスイッチ５７３はリセット信号XRSTがHレベルである場合にオフし、カウンタ５２６への電力供給を停止させる。
このように、図１５に示すパワーオンリセット回路５１１は、図１２に示したパワーオンリセット回路５１１とパワーゲートスイッチがPMOSトランジスタとされるか、NMOSトランジスタとされるかのみが異なる。
発振回路５２４やカウンタ５２６への電力供給を入り切りするパワーゲートスイッチは、オフしたときのリーク電流が小さいという特性と、オン抵抗が小さいという特性が必要である。したがって、これらの２つの特性を考慮し、パワーゲートスイッチをPMOSトランジスタで構成するか、NMOSトランジスタで構成するかを選択することが望まれる。
これはMOSトランジスタのサイズ、つまりL長（ゲート長）およびW長（ゲート幅）や、MOSトランジスタの閾値電圧についても同様のことがいえる。
すなわち、リーク電流を小さくするにはL長が長く、W長が短いMOSトランジスタで設計するとよいが、オン抵抗を小さくするにはL長が短く、W長が短いMOSトランジスタで設計するのがよい。このようにMOSトランジスタのサイズについても、上述した２つの特性を考慮して最適なサイズを選択するとよい。
また、MOSトランジスタの閾値電圧についても、リーク電流を小さくするには閾値電圧が高いMOSトランジスタを用いるのがよいが、オン抵抗を小さくするには閾値電圧が低いMOSトランジスタを用いるとよい。したがって、MOSトランジスタの閾値電圧についても、上述した２つの特性を考慮して最適な閾値電圧のMOSトランジスタを選択するとよい。
〈カウンタ初期化回路の他の構成例〉
また、上述したカウンタ初期化回路５２１は、電源の電圧VDDに応じてカウンタ５２６およびフリップフロップ５２７をリセットさせるリセット信号POR_ENを出力するものであれば、図１２に示した構成に限らず、他のどのような構成とされてもよい。
例えば、カウンタ初期化回路５２１は図１６乃至図１８のそれぞれに示す構成とすることができる。
図１６に示すカウンタ初期化回路５２１は、PMOSトランジスタ、抵抗、および２つのインバータから構成されている。すなわち、PMOSトランジスタのソースに電圧VDDの電源が接続されており、PMOSトランジスタのドレインには抵抗を介してグランドが接続されているとともに、直列接続された２つのインバータも接続されている。
この例では、電圧VDDが低い状態ではインバータの入力は抵抗によりプルダウンされており、インバータから出力されるリセット信号POR_ENはLレベルとなっている。その後、電圧VDDが上昇してゲート‐ソース間の電圧が高くなっていき、ゲート‐ソース間の電圧が閾値電圧を超えるとPMOSトランジスタに電流が流れてインバータの入力の電圧が大きくなり、リセット信号POR_ENはHレベルへと反転する。
図１２に示したカウンタ初期化回路５２１は、リセット信号POR_ENがLレベルからHレベルへと遷移する電圧が、NMOSトランジスタであるトランジスタ５４１の閾値電圧に大きく依存する回路構成となっている。これに対し、図１６に示すカウンタ初期化回路５２１は、リセット信号POR_ENがLレベルからHレベルへと遷移する電圧が、PMOSトランジスタの閾値電圧に大きく依存する回路構成となっている。
また、図１７に示すカウンタ初期化回路５２１は、図１２に示したトランジスタ５４１、抵抗５４２、およびインバータ５４３からなる回路と、図１６に示したPMOSトランジスタおよび抵抗からなる回路、およびそれらの２つの回路の出力を入力とし、リセット信号POR_ENを出力するANDゲートにより構成されている。
この例では、リセット信号POR_ENがLレベルからHレベルへと遷移する電圧が、NMOSトランジスタであるトランジスタ５４１の閾値電圧と、PMOSトランジスタの閾値電圧の両方に依存する回路構成となっている。そのため、それらのトランジスタの製造ばらつきによらず安定した動作を実現することができる。
さらに、図１８に示すカウンタ初期化回路５２１は、抵抗、容量、およびバッファから構成されている。すなわち、抵抗の一方の端には電源VDDが接続され、抵抗の他方の端には容量を介してグランドが接続されているとともに、バッファも接続されている。
この例では、抵抗と容量の時定数によりリセット信号POR_ENが生成される。すなわち、電源の電圧VDDが上昇し、容量が充電されてくるとバッファの入力の電圧が上昇し、これによりリセット信号POR_ENがLレベルからHレベルへと遷移する。
〈発振回路の構成例〉
また、パワーオンリセット回路５１１を構成する発振回路５２４は、カウンタ５２６でカウント動作を行うためのクロック信号OSC_CLKを出力することができるものであれば、どのような構成であってもよい。例えば、発振回路５２４は、図１９や図２０に示す構成とすることができる。
図１９に示す発振回路５２４は、水晶振動子、負荷容量、およびピアス発振回路を有する構成とされており、ピアス発振回路に接続されているバッファからクロック信号OSC_CLKとしての発振クロックが出力される構成となっている。
この例では、水晶振動子に電圧を印加すると水晶振動子が振動し、その振動に応じた電圧信号が出力される。そして、この電圧信号の振幅がピアス発振回路によって増幅され、クロック信号OSC_CLKとして出力される。
さらに、図２０に示す発振回路５２４は、抵抗と容量のサイズにより遅延量が決まる遅延段から構成されている３段のリング発振回路である。このリング発振回路の最後段にあるバッファからクロック信号OSC_CLKが出力されるようになっている。
〈カウンタの構成例〉
さらに、パワーオンリセット回路５１１を構成するカウンタ５２６は、入力されたクロック信号OSC_CLKに基づいてカウント動作を行い、予め定められた遅延時間を計ることができるものであれば、どのような構成であってもよい。例えば、カウンタ５２６は、図２１や図２２に示す構成とすることができる。
図２１に示すカウンタ５２６は、フリップフロップで構成された２分周回路が縦続接続された構成のカウンタ回路となっている。
この例では、フリップフロップのクロック入力に、前段のフリップフロップの出力を反転させて出力する端子（QX端子）が接続され、またフリップフロップの自身のQX端子が、そのフリップフロップの入力端子（D端子）に接続されて２分周回路とされている。
このような２分周回路を縦続接続すると、初段のフリップフロップのクロック入力端子に入力されたクロック信号OSC_CLKが各２分周回路で２分周されていき、カウント結果としてフリップフロップ５２７へと出力される。そのため、所定数のクロックがカウントされると、出力されるカウント結果を示す信号は、LレベルからHレベルへと遷移する。この場合、２分周回路の数によりカウント値、すなわちカウント結果を示す信号が反転するまでの時間（遅延時間）を調整することができる。
また、図２２に示すカウンタ５２６は、複数のフリップフロップがシフトレジスタと同様に接続された構成のカウンタ回路となっている。
この例では、最初のフリップフロップで取り込まれたHレベルの信号値が、フリップフロップのクロック入力端子に供給されるクロック信号OSC_CLKが立ち上がるタイミングで、後段のフリップフロップへと順番に取り込まれていく。したがって、所定数のクロックがカウントされると、最後段にあるフリップフロップから出力されるカウント結果を示す信号は、LレベルからHレベルへと遷移する。この例では、フリップフロップの個数によりカウント値、すなわちカウント結果を示す信号が反転するまでの時間（遅延時間）を調整することができる。
以上のように、発振回路５２４やカウンタ５２６といったリーク電流が発生する回路と電源との間にパワーゲートスイッチを設け、外部のブロックのリセットが解除された後、必要に応じてそれらのパワーゲートスイッチをオフすることで、リセット信号のパルス幅を十分確保しつつ、リーク電流を低減させることができる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
さらに、本技術は、以下の構成とすることも可能である。
［１］
第１のブロックに電力を供給する第１の電源の状態と、前記第１の電源とは異なる第２の電源から電力供給を受けるとともに、前記第１のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作を制御し、
定常電流の経路上に設けられ、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を備える
電源監視回路。
［２］
前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
［１］に記載の電源監視回路。
［３］
前記電流制御部は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
［１］または［２］に記載の電源監視回路。
［４］
前記第１の電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせる
［１］乃至［３］の何れか一項に記載の電源監視回路。
［５］
所定の電源から電力供給を受けて動作する第１のブロックと、
前記第１のブロックから出力された信号に対してレベル変換を行うレベルシフタと、
前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける第２のブロックと、
前記電源の状態と、前記第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作を制御する電源監視回路と
を備え、
前記電源監視回路は、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を有する
半導体装置。
［６］
前記電源監視回路は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
［５］に記載の半導体装置。
［７］
前記電流制御部は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
［５］または［６］に記載の半導体装置。
［８］
前記電源監視回路は、前記電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせる
［５］乃至［７］の何れか一項に記載の半導体装置。
［９］
前記半導体装置は複数の前記レベルシフタを備え、
前記電源監視回路は、前記複数の前記レベルシフタのそれぞれに同一の制御信号を供給し、それらの前記複数の前記レベルシフタの動作を制御する
［５］乃至［８］の何れか一項に記載の半導体装置。
［１０］
前記半導体装置は、複数の前記第２のブロックを備えるとともに、前記第２のブロックごとに、１または複数の前記レベルシフタと前記電源監視回路とを備えている
［５］乃至［９］の何れか一項に記載の半導体装置。
［１１］
前記複数の前記第２のブロックは、互いに電源電圧が異なる前記他の電源から電力供給を受けて動作する
［１０］に記載の半導体装置。
［１２］
前記複数の前記第２のブロックは、同じ前記他の電源から電力供給を受けて動作する
［１０］に記載の半導体装置。
［１３］
前記電源と前記第１のブロックとの間に設けられた第１のパワーゲートスイッチをさらに備える
［５］乃至［１２］の何れか一項に記載の半導体装置。
［１４］
前記他の電源と前記第２のブロックとの間に設けられ、前記電源監視回路の制御に応じてオンまたはオフする第２のパワーゲートスイッチをさらに備える
［５］乃至［１３］の何れか一項に記載の半導体装置。
［１５］
入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御する第１のパワーゲートスイッチと
を備えるパワーオンリセット回路。
［１６］
前記クロック信号を出力する発振部と、
前記リセット信号に応じて前記発振部への電力供給を制御する第２のパワーゲートスイッチと
をさらに備える［１５］に記載のパワーオンリセット回路。
［１７］
前記第２のパワーゲートスイッチは、前記リセット信号による前記外部のブロックのリセットが解除された場合、前記発振部への電力供給を停止させる
［１６］に記載のパワーオンリセット回路。
［１８］
前記第２のパワーゲートスイッチは、前記発振部の発振動作を制御するための外部制御信号と、前記リセット信号とに応じて前記発振部への電力供給を制御する
［１６］に記載のパワーオンリセット回路。
［１９］
前記第２のパワーゲートスイッチは、前記外部制御信号が前記発振動作を停止させる旨の信号であり、かつ前記リセット信号による前記外部のブロックのリセットが解除されている場合、前記発振部への電力供給を停止させる
［１８］に記載のパワーオンリセット回路。
［２０］
前記カウンタおよび前記リセット信号出力部をリセットするとともに、電源が投入された場合、前記カウンタおよび前記リセット信号出力部のリセットを解除する初期化部をさらに備える
［１５］乃至［１９］の何れか一項に記載のパワーオンリセット回路。
［２１］
入力されたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
前記リセット信号に応じて前記カウンタへの電力供給を制御するパワーゲートスイッチと
を有するパワーオンリセット回路を備える半導体装置。
１１ 半導体装置， ２１ ブロック， ２２ レベルシフタ回路， ２３ ブロック， ２４ 電源監視回路， ７２ トランジスタ， １１１−１乃至１１１−５，１１１ レベルシフタ回路， １５１−１乃至１５１−５，１５１ レベルシフタ回路， １５２ ブロック， １５３ 電源監視回路， １５４−１乃至１５４−５，１５４ レベルシフタ回路， １５５ ブロック， １５６ 電源監視回路， ５１１ パワーオンリセット回路， ５２１ カウンタ初期化回路， ５２４ 発振回路， ５２５ パワーゲートスイッチ， ５２６ カウンタ， ５２７ フリップフロップ， ５２８ パワーゲートスイッチ

Claims (21)

  1. 第１のブロックに電力を供給する第１の電源の状態と、前記第１の電源とは異なる第２の電源から電力供給を受けるとともに、前記第１のブロックから出力され、レベルシフタによりレベル変換された信号の供給を受ける第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて、前記レベルシフタの動作を制御し、
    定常電流の経路上に設けられ、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を備える
    電源監視回路。
  2. 前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
    請求項１に記載の電源監視回路。
  3. 前記電流制御部は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
    請求項１に記載の電源監視回路。
  4. 前記第１の電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせる
    請求項１に記載の電源監視回路。
  5. 所定の電源から電力供給を受けて動作する第１のブロックと、
    前記第１のブロックから出力された信号に対してレベル変換を行うレベルシフタと、
    前記電源とは異なる他の電源から電力供給を受けて動作し、前記レベル変換により得られた信号の供給を受ける第２のブロックと、
    前記電源の状態と、前記第２のブロックの動作状態を制御するための動作状態制御信号とに基づいて前記レベルシフタの動作を制御する電源監視回路と
    を備え、
    前記電源監視回路は、定常電流の経路上に設けられた、前記動作状態制御信号に応じて前記定常電流が流れない状態とする電流制御部を有する
    半導体装置。
  6. 前記電源監視回路は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合、前記レベルシフタの動作を停止させる
    請求項５に記載の半導体装置。
  7. 前記電流制御部は、前記動作状態制御信号が前記第２のブロックの動作状態をスタンバイ状態とする旨の信号である場合にオフするトランジスタである
    請求項５に記載の半導体装置。
  8. 前記電源監視回路は、前記電源が投入されていない状態である場合、前記第２のブロックをスタンバイ状態とさせる
    請求項５に記載の半導体装置。
  9. 前記半導体装置は複数の前記レベルシフタを備え、
    前記電源監視回路は、前記複数の前記レベルシフタのそれぞれに同一の制御信号を供給し、それらの前記複数の前記レベルシフタの動作を制御する
    請求項５に記載の半導体装置。
  10. 前記半導体装置は、複数の前記第２のブロックを備えるとともに、前記第２のブロックごとに、１または複数の前記レベルシフタと前記電源監視回路とを備えている
    請求項５に記載の半導体装置。
  11. 前記複数の前記第２のブロックは、互いに電源電圧が異なる前記他の電源から電力供給を受けて動作する
    請求項１０に記載の半導体装置。
  12. 前記複数の前記第２のブロックは、同じ前記他の電源から電力供給を受けて動作する
    請求項１０に記載の半導体装置。
  13. 前記電源と前記第１のブロックとの間に設けられた第１のパワーゲートスイッチをさらに備える
    請求項５に記載の半導体装置。
  14. 前記他の電源と前記第２のブロックとの間に設けられ、前記電源監視回路の制御に応じてオンまたはオフする第２のパワーゲートスイッチをさらに備える
    請求項５に記載の半導体装置。
  15. 入力されたクロック信号に基づいてカウント動作を行うカウンタと、
    前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
    前記リセット信号に応じて前記カウンタへの電力供給を制御する第１のパワーゲートスイッチと
    を備えるパワーオンリセット回路。
  16. 前記クロック信号を出力する発振部と、
    前記リセット信号に応じて前記発振部への電力供給を制御する第２のパワーゲートスイッチと
    をさらに備える請求項１５に記載のパワーオンリセット回路。
  17. 前記第２のパワーゲートスイッチは、前記リセット信号による前記外部のブロックのリセットが解除された場合、前記発振部への電力供給を停止させる
    請求項１６に記載のパワーオンリセット回路。
  18. 前記第２のパワーゲートスイッチは、前記発振部の発振動作を制御するための外部制御信号と、前記リセット信号とに応じて前記発振部への電力供給を制御する
    請求項１６に記載のパワーオンリセット回路。
  19. 前記第２のパワーゲートスイッチは、前記外部制御信号が前記発振動作を停止させる旨の信号であり、かつ前記リセット信号による前記外部のブロックのリセットが解除されている場合、前記発振部への電力供給を停止させる
    請求項１８に記載のパワーオンリセット回路。
  20. 前記カウンタおよび前記リセット信号出力部をリセットするとともに、電源が投入された場合、前記カウンタおよび前記リセット信号出力部のリセットを解除する初期化部をさらに備える
    請求項１５に記載のパワーオンリセット回路。
  21. 入力されたクロック信号に基づいてカウント動作を行うカウンタと、
    前記カウンタによるカウント結果に基づいて、外部のブロックをリセットするためのリセット信号を出力するリセット信号出力部と、
    前記リセット信号に応じて前記カウンタへの電力供給を制御するパワーゲートスイッチと
    を有するパワーオンリセット回路を備える半導体装置。
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