JPWO2015133323A1 - 撮像素子、制御方法、並びに、撮像装置 - Google Patents
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Abstract
Description
1.第1の実施の形態(CMOSイメージセンサ)
2.第2の実施の形態(CMOSイメージセンサ)
3.第3の実施の形態(CMOSイメージセンサ)
4.第4の実施の形態(CMOSイメージセンサ)
5.第5の実施の形態(CMOSイメージセンサ)
6.第6の実施の形態(撮像装置)
<CMOSイメージセンサ>
図1は、本技術を適用した撮像素子の一実施の形態であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサの一部の構成例を示すブロック図である。図1に示されるCMOSイメージセンサ100は、被写体を撮像し、撮像画像のデジタルデータを得る撮像素子である。なお、本明細書においては、CMOSイメージセンサを例に説明するが、本技術は、例えば、CCD(Charge Coupled Device)イメージセンサ等の、CMOSイメージセンサ以外の撮像素子にも適用することができる。
カラム画素部121の主な構成の例を図2に示す。上述したように、カラム画素部121には、複数(例えばN本(Nは2以上の自然数))の垂直信号線が割り当てられている。カラム画素部121の各単位画素(すなわち画素アレイの当該カラムの各単位画素)は、この複数の垂直信号線のいずれかに接続される。また、カラム画素部121が有する単位画素の数は任意である。
単位画素151の主な構成の例を図3に示す。図3に示されるように、単位画素151は、フォトダイオード161、読み出しトランジスタ162、リセットトランジスタ163、増幅トランジスタ164、およびセレクトトランジスタ165を有する。
単位画素151の構成は任意であり、図3の例に限定されない。例えば、読み出しトランジスタ162が省略されていてもよい。また、1単位画素当たりの画素数は任意であり、図3の例のように1画素であってもよいし、複数画素であってもよい。
図5は、選択部122の主な構成の例を示す図である。図5のAに選択部122Aの構成例を示す。図5のBに選択部122Bの構成例を示す。選択部122は、カラム画素部121毎に設けられ、カラム画素部121のN本の垂直信号線とカラムA/D変換部123のM系統のA/D変換部(M本の垂直信号線)との接続を制御する。図5のAの例の場合、選択部122Aは、自身が対応するカラム画素部121の4本の垂直信号線(VSL0乃至VSL3)の中のいずれか2本を選択し、カラムA/D変換部123Aの2本の垂直信号線(VSLA0、VSLA1)に接続する。
カラムA/D変換部123Bの主な構成の例を図6に示す。カラムA/D変換部123は、上述したようにM系統のA/D変換部を有する。図6の例の場合、2系統(VSLB0, VSLB1)のA/D変換部を有する。そして、カラムA/D変換部123Bは、垂直信号線VSLB0の系統のA/D変換部として、電流源181−0、比較器182−0、およびカウンタ183−0を有する。電流源181−0は、垂直信号線VSLB0に接続される周辺回路の負荷を表している。電流源181−0は、垂直信号線VSLB0とグランドとに接続される。
図7にアドレスデコーダ141の主な構成の例を示す。アドレスデコーダ141は、画素アレイの各ラインに対して、図7に示されるような構成の論理回路を有する。そして、アドレスデコーダ141には、画素を選択するためのアドレス(ADD_X)、読み出しラッチリセット(RLRST)、読みだしラッチセット(RLSET_X)、電子シャッタラッチリセット(SLRST)、および電子シャッタラッチセット(SLSET_X)等の、アドレスを指定する制御信号が、センサコントローラ131から入力される。アドレスデコーダ141は、センサコントローラ131により指定されるラインの論理回路において、これら入力信号を基に、読み出しラッチ(RLQ)または電子シャッタラッチ(SLQ)として値”H(ハイ)”を画素駆動部142に出力する。NOT_読み出しラッチ(XRLQ)やNOT_電子シャッタラッチ(XSLQ)はそれらの制御信号を負論理にしたパルスである。
画素駆動部142の主な構成例を図8に示す。画素駆動部142は、画素アレイの各ラインに対して、図8に示されるような構成の論理回路を有する。
図9に、このようなCMOSイメージセンサ100を駆動するための各種制御信号のタイミングチャートの例を示す。センサコントローラ131は、図9に示されるように、画素を選択するためのアドレス(ADD)、アドレスデコーダ141の読み出しラッチリセット(RLRST)、読み出しラッチセット(RLSET)、電子シャッタラッチリセット(SLRST)、および電子シャッタラッチセット(RLSET)等の制御信号をアドレスデコーダ141に入力することにより、任意のアドレスを駆動させることができる。
以上のようなCMOSイメージセンサ100の場合、各カラムの複数の垂直信号線や複数のA/D変換部を用いて、多様な読み出し方法(読み出しモード)で画素信号を読み出すことができる。例えば、2系統のデータの同時出力を実現する2ストリーム読み出しや、より高速に読み出すために縦列カラムを全数使用する並列読み出し、またダイナミックレンジ向上を実現するためのマルチサンプリング等の読出しモードを実現することができる。
以下に、以上のようなCMOSイメージセンサ100により実現可能な読み出しモードの例を説明する。
読み出しモードの併用は、カラムA/D変換部123のA/D変換部の系統数によって行うようにしてもよいが、図22に示される例のように、時分割により実現するようにしてもよい。
<高速読み出しモードにおける画素信号の転送>
一般的なCMOSイメージセンサの場合、1カラム当たり1つのA/D変換部が搭載されている。ライン単位で順次画素を走査しながらA/D変換が行われる。これをローリングシャッタ方式と称する。この走査方式のためにラインごとにA/D変換されるタイミングがずれる。そのため動体などを撮像した際に歪が発生してしまう。これをローリングシャッタ歪と称する。A/D変換速度はD/A変換部のセトリング時間に依存するため極端な高速化は難しい。そのためローリングシャッタ歪を低減することが困難であった。
図29は、本技術を適用した撮像素子の一実施の形態であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサの一部の構成例を示すブロック図である。図29に示されるCMOSイメージセンサ200は、CMOSイメージセンサ100と同様に、被写体を撮像し、撮像画像のデジタルデータを得る撮像素子である。なお、以下においては、CMOSイメージセンサを例に説明するが、本実施の形態の場合も、第1の実施の形態の場合と同様に、本技術は、例えば、CCD(Charge Coupled Device)イメージセンサ等の、CMOSイメージセンサ以外の撮像素子にも適用することができる。
図30は、このCMOSイメージセンサ200のデータ出力の様子を説明するタイミングチャートである。図30の区間231のように画素信号の読み出しを行う場合、単位時間当たり、1系統で1ラインの画素信号を出力することができる。これに対して、図29の例のように各系統の画素信号を圧縮して出力することにより、区間232のように、単位時間当たり、1系統で2ライン分の画素信号を出力することができる。したがって、CMOSイメージセンサ200は、出力インターフェイスの帯域を超えずにフォーカルプレーン歪の小さい画像を出力することができる。
図31は、水平処理部221Aおよび水平処理部221Bの主な構成の例を示す図である。
なお、圧縮部222による画素信号の圧縮方法は任意である。ただし、圧縮処理の処理時間の増大を抑制するために、圧縮方法や制御方法が簡易的な方法であるのが望ましい。例えば、固定ビットレート(CBR)の圧縮方式を採用するようにしてもよい。図32は、その場合の圧縮部222の主な構成の例を示す図である。もちろん、圧縮部222の構成は任意であり、図32の例に限定されない。
<データラッチ>
画素アレイの1カラムにつき1つのSingleSlope型A/D変換部が割り当てられるイメージセンサの場合、その1つのA/D変換部に対して、そのA/D変換部がカウントしたカウント値(A/D変換後の画素信号(デジタルデータ))を格納するデータラッチが1つ設けられていた。カウント値をデータラッチに格納することで、次の行の読み出しとA/D変換を行いつつ、カウント値をロジック部に転送することが可能になる。
図33は、その場合のCMOSイメージセンサの主な構成の例を示す図である。図33に示されるCMOSイメージセンサ300は、CMOSイメージセンサ100やCMOSイメージセンサ200と同様に、被写体を撮像し、撮像画像のデジタルデータを得る撮像素子である。なお、本明細書においては、CMOSイメージセンサを例に説明するが、本技術は、例えば、CCDイメージセンサ等の、CMOSイメージセンサ以外の撮像素子にも適用することができる。
図34は、A/D変換部312の主な構成の例を示す図である。上述したように、A/D変換部312は、カラム毎にカラムA/D変換部を有する。図34に示されるように、A/D変換部312は、各カラムA/D変換部に対してランプ信号を供給するD/A変換部351を有する。
図35のフローチャートを参照して、読み出し処理の流れの例を説明する。読み出し処理を開始すると、制御部331は、ステップS301において、垂直走査部332を介して画素アレイ部311の各単位画素321を制御し、処理対象であるカレント行(カレントライン)の単位画素321から画素信号を読み出させる。
CMOSイメージセンサ300は、例えば、図36に示されるように、画素信号の読み出しを行うことができる。図36の例では前後の行を加算したデータを出力することができる。各カラムについて、各処理部を図36のAの例のように構成し、図36のBの例のタイミングチャートのように画素信号の読み出し、ラッチ、転送を行うようにすればよい。例えば、N行目のデータをデータラッチ355Aとデータラッチ355Bの両方に格納し、次のN+1行のデータをデータラッチ355Bのみに格納する。この時データラッチ355AではN行のデータを格納したままになる。この2つのデータを演算部315で加算することによって、加算データを出力することが可能になる。
<マルチサンプリングによるノイズ低減>
以上の各実施の形態において説明したように各カラムに対して複数系統のA/D変換を行う場合、その互いに独立した複数系統を利用して、出力データのノイズを低減させるようにしてもよい。
なお、撮像装置においては、光電変換部(フォトダイオード)に非常に強い光が入射した場合、黒化現象が発生する可能性がある。この黒化現象を補正する方法として、P相読み出し期間に比較部の出力が反転しない場合、A/D変換結果として固定値を出力させる方式がある。この方式の場合、ランプ信号のオフセットを小さくし過ぎると、P相読み出し期間に比較部の出力が反転してしまうので、上述したような固定値を出力する制御方法が有効に機能せず、黒化現象の発生を抑制することが困難になる可能性が考えられる。
図42のフローチャートを参照して、上述したようなランプ信号のオフセット量の制御を行うためのランプ信号制御処理の流れの例を説明する。
<CMOSイメージセンサ>
なお、本技術を適用する撮像素子が、互いに重畳される複数の半導体基板を有するようにしてもよい。
<撮像装置>
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置(電子機器等)に本技術を適用するようにしてもよい。図44は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図44に示される撮像装置600は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
(1) 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイと、
前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記信号線を介して伝送させるように制御する制御部と
を備える撮像素子。
(2) 前記制御部は、前記画素からの画素信号の読み出しを、前記画素に対応する前記モードのフレームレートで行うように制御する
(1)、(3)乃至(13)のいずれかに記載の撮像素子。
(3) 前記制御部は、さらに、各カラムのメインシャッタ動作およびプリシャッタ動作を前記モードのフレームレートで行うように制御する
(1)、(2)、(4)乃至(13)のいずれかに記載の撮像素子。
(4) 各カラムにおいて、各信号線に割り当てられる画素数が互いに異なる
(1)乃至(3)、(5)乃至(13)のいずれかに記載の撮像素子。
(5) 各カラムにおいて、画素信号の読み出しのモードに対応する信号線を、前記複数の信号線の中から選択する選択部をさらに備え、
前記制御部は、各カラムについて、前記選択部にいずれかの前記信号線を選択させ、前記選択部により選択された信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記選択部により選択された信号線を介して伝送させるように制御する
(1)乃至(4)、(6)乃至(13)のいずれかに記載の撮像素子。
(6) 前記制御部は、前記選択部に、選択する信号線を順次切り替えさせ、複数モードの画素信号の読み出しを時分割で行うように制御する
(1)乃至(5)、(7)乃至(13)のいずれかに記載の撮像素子。
(7) 前記画素アレイの各カラムの複数の前記信号線のそれぞれに、前記信号線に対応する前記モードに対応するダミー画素がさらに接続され、
前記制御部は、前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続されるダミー画素から画素信号を前記モードで読み出すように制御する
(1)乃至(6)、(8)乃至(13)のいずれかに記載の撮像素子。
(8) 前記制御部は、さらに、前記ダミー画素のシャッタ動作を前記モードで行うように制御する
(1)乃至(7)、(9)乃至(13)のいずれかに記載の撮像素子。
(9) 前記画素アレイの各カラムにおいて、前記信号線を介して伝送される前記画素信号をA/D変換するA/D変換部をさらに備える
(1)乃至(8)、(10)乃至(13)のいずれかに記載の撮像素子。
(10) 前記画素アレイの各カラムにおいて、画素信号の読み出しのモードに対応する信号線を、前記複数の信号線の中から選択する選択部をさらに備え、
前記A/D変換部は、前記選択部により選択された前記信号線に接続される画素から読み出された前記画素信号をA/D変換する
(1)乃至(9)、(11)乃至(13)のいずれかに記載の撮像素子。
(11) 前記画素アレイの各カラムに対して、前記A/D変換部が複数備えられ、
前記選択部は、画素信号のA/D変換に用いる前記A/D変換部をさらに選択する
(1)乃至(10)、(12)、(13)のいずれかに記載の撮像素子。
(12) 前記制御部は、前記画素アレイの各カラムについて、前記選択部に複数の信号線と複数のA/D変換部を選択させ、
前記画素アレイの各カラムについて、前記選択部により選択された各信号線に接続される画素からの前記モードでの画素信号の読み出しを、前記信号線間で互いに並列に行うように制御する
(1)乃至(11)、(13)のいずれかに記載の撮像素子。
(13) 各画素の露光時間は、前記画素が接続される信号線に対応するモード毎に設定される
(1)乃至(12)のいずれかに記載の撮像素子。
(14) 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出させ、
読み出させた前記画素信号を前記信号線を介して伝送させる
制御方法。
(15) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイと、
前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記信号線を介して伝送させるように制御する制御部と
を備える撮像装置。
(16) 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイと、
前記画素アレイの各カラムの互いに異なる信号線を介して伝送される画素信号をA/D変換する複数のA/D変換部と、
互いに異なる前記A/D変換部によりA/D変換された前記画素信号を圧縮する複数の圧縮部と
前記画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出し、前記複数ラインの画素から読み出された複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送し、前記複数の信号線を用いて伝送された前記複数ラインの画素信号を前記複数のA/D変換部を用いて並列にA/D変換し、互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号を前記複数の圧縮部を用いて並列に圧縮するように制御する制御部と
を備える撮像素子。
(17) 前記複数の圧縮部は、前記複数ラインの画素信号の圧縮後のデータサイズが1単位期間内に伝送可能なサイズ以下になるように、各ラインの画素信号を圧縮する
(16)、(18)乃至(20)のいずれかに記載の撮像素子。
(18) 前記制御部は、2ラインずつ画像信号を読み出させ、
前記複数の圧縮部は、各ラインの画素信号を、データサイズが半分になるように圧縮する
(16)、(17)、(19)、(20)のいずれかに記載の撮像素子。
(19) 前記圧縮部は、前記画素信号を、所定のビットレートで圧縮する
(16)乃至(18)、(20)のいずれかに記載の撮像素子。
(20) 互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号に対して、所定の信号処理を並列に行う複数の信号処理部をさらに備え、
前記複数の圧縮部は、互いに異なる前記信号処理部により前記信号処理が行われた互いに異なるラインの画素信号を並列に圧縮する
(16)乃至(19)のいずれかに記載の撮像素子。
(21) 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出させ、
前記複数ラインの画素から読み出させた前記複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送させ、
前記複数の信号線を用いて伝送させた前記複数ラインの画素信号を並列にA/D変換させ、
A/D変換させた互いに異なるラインの画素信号を並列に圧縮させる
制御方法。
(22) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイと、
前記画素アレイの各カラムの互いに異なる信号線を介して伝送される画素信号をA/D変換する複数のA/D変換部と、
互いに異なる前記A/D変換部によりA/D変換された前記画素信号を圧縮する複数の圧縮部と、
前記画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出し、前記複数ラインの画素から読み出された複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送し、前記複数の信号線を用いて伝送された前記複数ラインの画素信号を前記複数のA/D変換部を用いて並列にA/D変換し、互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号を前記複数の圧縮部を用いて並列に圧縮するように制御する制御部と
を備える撮像装置。
(23) 画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部に対して複数個ずつ割り当てられ、それぞれが前記A/D変換部によりA/D変換された前記画素信号を記憶する複数のラッチと、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記A/D変換部を用いてA/D変換し、前記A/D変換部によりA/D変換された前記画素信号を、前記画素信号の読み出しのモードに応じて、前記A/D変換部に対応する複数のラッチのうちのいずれか若しくは全部に記憶し、前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶されている前記画素信号を読み出すように制御する制御部と
を備える撮像素子。
(24) 前記複数のラッチから読み出された前記画素信号同士を加算若しくは減算する演算部をさらに備え、
前記制御部は、前記モードに応じて、前記複数のラッチから読み出された前記画素信号同士を、前記演算部を用いて加算若しくは減算するように制御する
(23)に記載の撮像素子。
(25) 画素アレイの各カラムについて、前記カラムの処理対象のラインの画素から画素信号を読み出させ、
前記画素から読み出させた前記画素信号をA/D変換させ、
A/D変換させた前記画素信号を、前記画素信号の読み出しのモードに応じて、複数のラッチのうちのいずれか若しくは全部に記憶させ、
前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶させている前記画素信号を読み出させる
制御方法。
(26) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部に対して複数個ずつ割り当てられ、それぞれが前記A/D変換部によりA/D変換された前記画素信号を記憶する複数のラッチと、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記A/D変換部を用いてA/D変換し、前記A/D変換部によりA/D変換された前記画素信号を、前記画素信号の読み出しのモードに応じて、前記A/D変換部に対応する複数のラッチのうちのいずれか若しくは全部に記憶し、前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶されている前記画素信号を読み出すように制御する制御部と
を備える撮像装置。
(27) 画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部のランプ信号のオフセットを互いに異なる値に設定し、前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部を用いてA/D変換するように制御する制御部と
を備える撮像素子。
(28) 前記制御部は、前記ランプ信号の傾きの大きさに応じて、各A/D変換部のランプ信号のオフセットを設定する
(27)または(29)に記載の撮像素子。
(29) 前記制御部は、前記ランプ信号の傾きが大きい場合、各A/D変換部のランプ信号のオフセットの差が小さくなるように設定し、前記ランプ信号の傾きが小さい場合、各A/D変換部のランプ信号のオフセットの差が大きくなるように設定する
(27)または(28)に記載の撮像素子。
(30) 画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部のそれぞれのランプ信号のオフセットを互いに異なる値に設定し、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出させ、
前記画素から読み出させた前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部にA/D変換させる
制御方法。
(31) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部のランプ信号のオフセットを互いに異なる値に設定し、前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部を用いてA/D変換するように制御する制御部と
を備える撮像装置。
Claims (31)
- 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイと、
前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記信号線を介して伝送させるように制御する制御部と
を備える撮像素子。 - 前記制御部は、前記画素からの画素信号の読み出しを、前記画素に対応する前記モードのフレームレートで行うように制御する
請求項1に記載の撮像素子。 - 前記制御部は、さらに、各カラムのメインシャッタ動作およびプリシャッタ動作を前記モードのフレームレートで行うように制御する
請求項2に記載の撮像素子。 - 各カラムにおいて、各信号線に割り当てられる画素数が互いに異なる
請求項1に記載の撮像素子。 - 各カラムにおいて、画素信号の読み出しのモードに対応する信号線を、前記複数の信号線の中から選択する選択部をさらに備え、
前記制御部は、各カラムについて、前記選択部にいずれかの前記信号線を選択させ、前記選択部により選択された信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記選択部により選択された信号線を介して伝送させるように制御する
請求項1に記載の撮像素子。 - 前記制御部は、前記選択部に、選択する信号線を順次切り替えさせ、複数モードの画素信号の読み出しを時分割で行うように制御する
請求項5に記載の撮像素子。 - 前記画素アレイの各カラムの複数の前記信号線のそれぞれに、前記信号線に対応する前記モードに対応するダミー画素がさらに接続され、
前記制御部は、前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続されるダミー画素から画素信号を前記モードで読み出すように制御する
請求項1に記載の撮像素子。 - 前記制御部は、さらに、前記ダミー画素のシャッタ動作を前記モードで行うように制御する
請求項7に記載の撮像素子。 - 前記画素アレイの各カラムにおいて、前記信号線を介して伝送される前記画素信号をA/D変換するA/D変換部をさらに備える
請求項1に記載の撮像素子。 - 前記画素アレイの各カラムにおいて、画素信号の読み出しのモードに対応する信号線を、前記複数の信号線の中から選択する選択部をさらに備え、
前記A/D変換部は、前記選択部により選択された前記信号線に接続される画素から読み出された前記画素信号をA/D変換する
請求項9に記載の撮像素子。 - 前記画素アレイの各カラムに対して、前記A/D変換部が複数備えられ、
前記選択部は、画素信号のA/D変換に用いる前記A/D変換部をさらに選択する
請求項10に記載の撮像素子。 - 前記制御部は、前記画素アレイの各カラムについて、前記選択部に複数の信号線と複数のA/D変換部を選択させ、
前記画素アレイの各カラムについて、前記選択部により選択された各信号線に接続される画素からの前記モードでの画素信号の読み出しを、前記信号線間で互いに並列に行うように制御する
請求項11に記載の撮像素子。 - 各画素の露光時間は、前記画素が接続される信号線に対応するモード毎に設定される
請求項1に記載の撮像素子。 - 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出させ、
読み出させた前記画素信号を前記信号線を介して伝送させる
制御方法。 - 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの複数の前記信号線のそれぞれに、前記画素信号の読み出しの互いに異なるモードが割り当てられ、前記モードに対応する画素が接続される画素アレイと、
前記画素アレイの各カラムについて、画素信号の読み出しのモードに対応する前記信号線に接続される画素から画素信号を前記モードで読み出し、読み出した前記画素信号を前記信号線を介して伝送させるように制御する制御部と
を備える撮像装置。 - 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイと、
前記画素アレイの各カラムの互いに異なる信号線を介して伝送される画素信号をA/D変換する複数のA/D変換部と、
互いに異なる前記A/D変換部によりA/D変換された前記画素信号を圧縮する複数の圧縮部と
前記画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出し、前記複数ラインの画素から読み出された複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送し、前記複数の信号線を用いて伝送された前記複数ラインの画素信号を前記複数のA/D変換部を用いて並列にA/D変換し、互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号を前記複数の圧縮部を用いて並列に圧縮するように制御する制御部と
を備える撮像素子。 - 前記複数の圧縮部は、前記複数ラインの画素信号の圧縮後のデータサイズが1単位期間内に伝送可能なサイズ以下になるように、各ラインの画素信号を圧縮する
請求項16に記載の撮像素子。 - 前記制御部は、2ラインずつ画像信号を読み出させ、
前記複数の圧縮部は、各ラインの画素信号を、データサイズが半分になるように圧縮する
請求項17に記載の撮像素子。 - 前記圧縮部は、前記画素信号を、所定のビットレートで圧縮する
請求項16に記載の撮像素子。 - 互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号に対して、所定の信号処理を並列に行う複数の信号処理部をさらに備え、
前記複数の圧縮部は、互いに異なる前記信号処理部により前記信号処理が行われた互いに異なるラインの画素信号を並列に圧縮する
請求項16に記載の撮像素子。 - 画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出させ、
前記複数ラインの画素から読み出させた前記複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送させ、
前記複数の信号線を用いて伝送させた前記複数ラインの画素信号を並列にA/D変換させ、
A/D変換させた互いに異なるラインの画素信号を並列に圧縮させる
制御方法。 - 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素から読み出される画素信号を伝送する信号線が各カラムに対して複数割り当てられ、各カラムの画素が、前記カラムに割り当てられた複数の前記信号線のいずれかに接続される画素アレイと、
前記画素アレイの各カラムの互いに異なる信号線を介して伝送される画素信号をA/D変換する複数のA/D変換部と、
互いに異なる前記A/D変換部によりA/D変換された前記画素信号を圧縮する複数の圧縮部と、
前記画素アレイの各カラムの、互いに異なる前記信号線に割り当てられた複数ラインの画素から画素信号を並列に読み出し、前記複数ラインの画素から読み出された複数ラインの画素信号を、それぞれ、前記画素に対応する前記信号線を用いて並列に伝送し、前記複数の信号線を用いて伝送された前記複数ラインの画素信号を前記複数のA/D変換部を用いて並列にA/D変換し、互いに異なる前記A/D変換部によりA/D変換された互いに異なるラインの画素信号を前記複数の圧縮部を用いて並列に圧縮するように制御する制御部と
を備える撮像装置。 - 画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部に対して複数個ずつ割り当てられ、それぞれが前記A/D変換部によりA/D変換された前記画素信号を記憶する複数のラッチと、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記A/D変換部を用いてA/D変換し、前記A/D変換部によりA/D変換された前記画素信号を、前記画素信号の読み出しのモードに応じて、前記A/D変換部に対応する複数のラッチのうちのいずれか若しくは全部に記憶し、前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶されている前記画素信号を読み出すように制御する制御部と
を備える撮像素子。 - 前記複数のラッチから読み出された前記画素信号同士を加算若しくは減算する演算部をさらに備え、
前記制御部は、前記モードに応じて、前記複数のラッチから読み出された前記画素信号同士を、前記演算部を用いて加算若しくは減算するように制御する
請求項23に記載の撮像素子。 - 画素アレイの各カラムについて、前記カラムの処理対象のラインの画素から画素信号を読み出させ、
前記画素から読み出させた前記画素信号をA/D変換させ、
A/D変換させた前記画素信号を、前記画素信号の読み出しのモードに応じて、複数のラッチのうちのいずれか若しくは全部に記憶させ、
前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶させている前記画素信号を読み出させる
制御方法。 - 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部に対して複数個ずつ割り当てられ、それぞれが前記A/D変換部によりA/D変換された前記画素信号を記憶する複数のラッチと、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記A/D変換部を用いてA/D変換し、前記A/D変換部によりA/D変換された前記画素信号を、前記画素信号の読み出しのモードに応じて、前記A/D変換部に対応する複数のラッチのうちのいずれか若しくは全部に記憶し、前記モードに応じて、前記複数のラッチのうちのいずれか若しくは全部に記憶されている前記画素信号を読み出すように制御する制御部と
を備える撮像装置。 - 画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部のランプ信号のオフセットを互いに異なる値に設定し、前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部を用いてA/D変換するように制御する制御部と
を備える撮像素子。 - 前記制御部は、前記ランプ信号の傾きの大きさに応じて、各A/D変換部のランプ信号のオフセットを設定する
請求項27に記載の撮像素子。 - 前記制御部は、前記ランプ信号の傾きが大きい場合、各A/D変換部のランプ信号のオフセットの差が小さくなるように設定し、前記ランプ信号の傾きが小さい場合、各A/D変換部のランプ信号のオフセットの差が大きくなるように設定する
請求項28に記載の撮像素子。 - 画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部のそれぞれのランプ信号のオフセットを互いに異なる値に設定し、
前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出させ、
前記画素から読み出させた前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部にA/D変換させる
制御方法。 - 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
画素アレイと、
前記画素アレイの各カラムに対して割り当てられ、それぞれが、互いに異なるランプ信号を用いて、前記カラムの画素から読み出された画素信号をA/D変換する複数のA/D変換部と、
各A/D変換部のランプ信号のオフセットを互いに異なる値に設定し、前記画素アレイの各カラムにおいて、処理対象のラインの画素から画素信号を読み出し、前記画素から読み出された前記画素信号を、前記カラムに割り当てられた前記複数のA/D変換部を用いてA/D変換するように制御する制御部と
を備える撮像装置。
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