JPWO2015011870A1 - Semiconductor device - Google Patents
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Abstract
ＦＥＴである半導体装置について、ソース電極構造を制御することにより、ｇｍ−Ｖｇｓ特性を平坦化する。本発明の半導体装置は、半導体積層体の上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。ソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス領域と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間に配置され、２次元電子ガス領域との間を導通する表面電極とを有する。表面電極とリセス電極にソース電位が与えられ、表面電極のゲート・ソース間方向の幅が表面電極のゲート側端とゲート電極のソース側端との間隔の０．４倍以上である。For a semiconductor device that is an FET, the gm-Vgs characteristic is flattened by controlling the source electrode structure. In the semiconductor device of the present invention, the source electrode portion and the drain electrode are formed on the semiconductor stacked body at a distance from each other, and the source electrode portion and the drain electrode are spaced apart from each other. And a gate electrode formed. The source electrode portion is disposed between the first recess electrode in direct contact with the two-dimensional electron gas region generated in the first nitride semiconductor layer, and between the gate electrode and the first recess electrode. And a surface electrode that conducts between the gas region. A source potential is applied to the surface electrode and the recess electrode, and the width of the surface electrode in the direction between the gate and the source is not less than 0.4 times the distance between the gate side end of the surface electrode and the source side end of the gate electrode.
Description
本発明は、電界効果トランジスタ、特に高周波増幅器に用いられる電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor, and more particularly to a field effect transistor used in a high frequency amplifier.
例えばＧａＮやＡｌＧａＮで表される窒化物半導体は、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）の構成材料として知られている。この窒化物半導体を用いた電界効果トランジスタは、マイクロ波帯での電力増幅器に広く用いられている。 For example, a nitride semiconductor represented by GaN or AlGaN is known as a constituent material of a field effect transistor (FET). Field effect transistors using nitride semiconductors are widely used for power amplifiers in the microwave band.
高利得かつ高出力電力特性を有する電力増幅器を得るためには、電界効果トランジスタの線形性を高めることが重要である。 In order to obtain a power amplifier having high gain and high output power characteristics, it is important to improve the linearity of the field effect transistor.
電界効果トランジスタの線形性を高める技術としては、例えば特許文献１に示すように、異なったゲートリセス深さを含むトランジスタを少なくとも２つ有するものが知られている。
As a technique for increasing the linearity of a field effect transistor, for example, as shown in
電界効果トランジスタの線形性を高めるためには、ｇｍ(相互コンダクタンス)−Ｖｇｓ(ゲート−ソース間電圧)特性曲線が平坦であることが重要である。 In order to improve the linearity of the field effect transistor, it is important that the gm (transconductance) -Vgs (gate-source voltage) characteristic curve is flat.
一方、前記従来のゲートリセス構造を有する半導体装置においては、ｇｍ−Ｖｇｓ特性曲線の平坦化をゲートリセス深さの異なる複数個のトランジスタを合成することによって実現している。しかしながら個々のトランジスタについてゲートリセス深さは設計意図に反してばらついた状態で出来上がってしまう。なぜならば、ゲートリセスを形成するエッチング工程のエッチング量制御が難しく、ゲートリセスをばらつきなく、また再現性よく形成するのが困難であるためである。 On the other hand, in the conventional semiconductor device having the gate recess structure, the gm-Vgs characteristic curve is flattened by synthesizing a plurality of transistors having different gate recess depths. However, the gate recess depth of each transistor is completed in a state where it varies against the design intention. This is because it is difficult to control the etching amount in the etching process for forming the gate recess, and it is difficult to form the gate recess without variation and with good reproducibility.
ここで、ＧａＮをキャリア走行層、ＡｌＧａＮをバリア層とし、バリア層に直接ゲート電極を形成した電界効果トランジスタについて、ＡｌＧａＮの誘電率をεs、ゲート電極直下のバリア層の層厚をｄ、ゲート電極とバリア層との電位障壁の高さをφＢｎ、ＡｌＧａＮとＧａＮとの界面における伝導帯の不連続量をΔＥｃ、NDをキャリア濃度（ただしND（ｘ）は位置ｘでのキャリア濃度）、素電荷をｑとしたとき、しきい値電圧Ｖｔｈとバリア層の層厚ｄとの関係は、（数１）、（数２）で示すことができる。Here, for a field effect transistor in which GaN is a carrier traveling layer, AlGaN is a barrier layer, and a gate electrode is directly formed on the barrier layer, the dielectric constant of AlGaN is εs, the thickness of the barrier layer immediately below the gate electrode is d, and the gate electrode Is the height of the potential barrier between the barrier layer and φ Bn , the conduction band discontinuity at the interface between AlGaN and GaN is ΔEc, and N D is the carrier concentration (where N D (x) is the carrier concentration at position x) When the elementary charge is q, the relationship between the threshold voltage Vth and the layer thickness d of the barrier layer can be expressed by (Equation 1) and (Equation 2).
（数１）、（数２）から明らかなように、しきい値電圧Ｖｔｈはゲート電極直下のバリア層の層厚ｄの２乗に比例して変化する。また、しきい値電圧Ｖｔｈはｇｍ−Ｖｇｓ特性曲線の立ち上がり位置なので、しきい値電圧Ｖｔｈの変化はｇｍ−Ｖｇｓ特性曲線のＶｇｓ軸に対する左右位置の変化となる。ここでのバリア層の層厚ｄはゲートリセス形成によって残ったバリア層の層厚なので、ゲートリセス深さがばらつくとそのトランジスタのｇｍ−Ｖｇｓ特性曲線のＶｇｓ軸に対する左右位置がばらつく。 As is clear from (Equation 1) and (Equation 2), the threshold voltage Vth changes in proportion to the square of the thickness d of the barrier layer immediately below the gate electrode. Further, since the threshold voltage Vth is the rising position of the gm-Vgs characteristic curve, the change in the threshold voltage Vth is a change in the left-right position with respect to the Vgs axis of the gm-Vgs characteristic curve. Since the barrier layer thickness d here is the thickness of the barrier layer remaining after the gate recess formation, if the gate recess depth varies, the left and right positions of the gm-Vgs characteristic curve of the transistor vary with respect to the Vgs axis.
これらのことから、ゲートリセス深さの異なる複数個のトランジスタ合成による、合成トランジスタのｇｍ−Ｖｇｓ特性曲線は、ゲートリセス深さの出来上がりばらつきによって、設計したとおりにｇｍ−Ｖｇｓ特性曲線の合成が成されず、目論んだ平坦性は得られず、電界効果トランジスタの線形性を得ることができない。 For these reasons, the gm-Vgs characteristic curve of the combined transistor obtained by synthesizing a plurality of transistors having different gate recess depths cannot be synthesized as designed due to variations in the finished gate recess depth. The intended flatness cannot be obtained, and the linearity of the field effect transistor cannot be obtained.
また、ゲートリセス深さを多段に形成しようとするとエッチング深さ方向に対する制御がさらに複雑になり、歩留が低下するという問題がある。 Further, when the gate recess depth is formed in multiple stages, there is a problem that the control in the etching depth direction is further complicated and the yield is lowered.
すなわち、前記従来のゲートリセス構造を有する半導体装置においては、平坦なｇｍ−Ｖｇｓ特性が容易に得られない。 That is, in the semiconductor device having the conventional gate recess structure, a flat gm-Vgs characteristic cannot be easily obtained.
一方、ｇｍは（数３）に示すようにゲート−ソース間のチャネルに沿った方向のインピーダンス成分Ｒｓにも依存する。そこで本発明は、ゲートリセスの深さを一定としてＶｔｈを変動させずに、Ｒｓを変動させることでｇｍ−Ｖｇｓ特性を平坦化し、線形性の優れた電界効果トランジスタを容易に得ることを目的とする。 On the other hand, gm also depends on the impedance component Rs in the direction along the channel between the gate and the source as shown in (Expression 3). Accordingly, an object of the present invention is to flatten the gm-Vgs characteristic by changing Rs without changing Vth while keeping the depth of the gate recess constant, and easily obtain a field effect transistor having excellent linearity. .
なお、（数３）においてＲｓはソース抵抗、ｇｍ０は真性の相互コンダクタンス、ｇｍは相互コンダクタンスである。
In
上記の課題を解決するために、本発明の半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され且つ第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体とを有する。さらに半導体積層体の下面より上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。さらにソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス層と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間に配置され、２次元電子ガス層との間を第２の窒化物半導体層を介して導通する表面電極とを有する。さらに表面電極と第１のリセス電極が実質的にソース電位と同電位であり、表面電極のゲート・ソース間方向の幅が表面電極のゲート側端とゲート電極のソース側端との間隔の０．４倍以上であるものである。 In order to solve the above problems, a semiconductor device of the present invention includes a substrate, a first nitride semiconductor layer formed on the substrate, a first nitride semiconductor layer, and a first nitride semiconductor layer. A semiconductor stacked body having a second nitride semiconductor layer having a larger band gap than that of the nitride semiconductor layer. Furthermore, the source electrode portion and the drain electrode formed at a distance from each other above the lower surface of the semiconductor stacked body, and the source electrode portion and the drain electrode are formed at a distance from each other. A gate electrode. Further, the source electrode portion is disposed between the first recess electrode that is in direct contact with the two-dimensional electron gas layer generated in the first nitride semiconductor layer, and between the gate electrode and the first recess electrode. And a surface electrode that is electrically connected to the electron gas layer through the second nitride semiconductor layer. Further, the surface electrode and the first recess electrode are substantially at the same potential as the source potential, and the width of the surface electrode in the gate-source direction is 0 of the distance between the gate side end of the surface electrode and the source side end of the gate electrode. .4 times or more.
この構成により、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化を緩やかにすることができる。 With this configuration, the change in mutual conductance can be moderated as the gate-source voltage increases.
本発明の半導体装置は、さらにソース電極部は、第１のリセス電極と表面電極の間に位置する第２のリセス電極とを有し、第２のリセス電極の深さは、第２の窒化物半導体層の厚さより小さいことが好ましい。この好ましい構成によれば、第２のリセス電極直下の第２の窒化物半導体層を残しつつその厚さを薄くすることができるので、第２のリセス電極と２次元電子ガス層との間の抵抗を小さくすることができ、２次元電子ガス層から第２のリセス電極へ流れる電流を大きくすることができることになる。そのためゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, the source electrode portion further includes a second recess electrode positioned between the first recess electrode and the surface electrode, and the depth of the second recess electrode is the second nitridation. The thickness is preferably smaller than the thickness of the physical semiconductor layer. According to this preferable configuration, the thickness of the second nitride semiconductor layer can be reduced while leaving the second nitride semiconductor layer immediately below the second recess electrode, so that the gap between the second recess electrode and the two-dimensional electron gas layer can be reduced. The resistance can be reduced, and the current flowing from the two-dimensional electron gas layer to the second recess electrode can be increased. Therefore, the change in mutual conductance can be further moderated with an increase in the gate-source voltage.
本発明の半導体装置は、さらに表面電極下方の第２の窒化物半導体層の少なくとも一部は、第２の窒化物半導体層と比べてバンドギャップが大きい第３の窒化物半導体層で形成されていることが好ましい。この好ましい構成によれば、表面電極下方において第３の窒化物半導体層のバンドギャップが第２の窒化物半導体層より大きいことにより２次元電子ガス層のキャリア濃度が高くなるので、ゲート・ソース間抵抗を低減することができる。そのため、相互コンダクタンスの値を増加させることができてゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, at least a part of the second nitride semiconductor layer below the surface electrode is formed of a third nitride semiconductor layer having a band gap larger than that of the second nitride semiconductor layer. Preferably it is. According to this preferred configuration, since the band gap of the third nitride semiconductor layer is larger than the second nitride semiconductor layer below the surface electrode, the carrier concentration of the two-dimensional electron gas layer is increased. Resistance can be reduced. Therefore, the value of the mutual conductance can be increased, and the change of the mutual conductance can be further moderated with respect to the increase of the gate-source voltage.
本発明の半導体装置は、さらに表面電極下方の第２の窒化物半導体層は、第１の厚みからなる第１の部分と、第１の厚みより大きい第２の厚みからなる第２の部分とを有することが好ましい。この好ましい構成によれば、第２の窒化物半導体層の第１の部分の厚みと第２の部分の厚みとが異なることで、相互コンダクタンスに対する第１の部分の寄与分と第２の部分の寄与分とを異ならしめることができ、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, the second nitride semiconductor layer below the surface electrode further includes a first portion having a first thickness and a second portion having a second thickness larger than the first thickness. It is preferable to have. According to this preferable configuration, the thickness of the first portion of the second nitride semiconductor layer is different from the thickness of the second portion, whereby the contribution of the first portion to the mutual conductance and the second portion The contribution can be made different, and the change in transconductance can be made more gradual as the gate-source voltage increases.
本発明の半導体装置は、さらに表面電極のゲート・ソース間方向の幅が異なる複数の半導体装置が並列接続されていることが好ましい。この好ましい構成によれば、表面電極のゲート・ソース間方向の幅が異なることで半導体装置の相互コンダクタンスの値を複数有するようにでき、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, it is preferable that a plurality of semiconductor devices having different widths of the surface electrode in the gate-source direction are connected in parallel. According to this preferred configuration, the width of the surface electrode in the direction between the gate and the source can be made different so that the semiconductor device has a plurality of mutual conductance values, and the change in the mutual conductance is further increased with an increase in the gate-source voltage. It can be relaxed.
本発明の半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され且つ第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体とを有する。さらに半導体積層体の上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。さらにソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス層と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間に配置され、２次元電子ガス層との間を導通する表面電極とを有し、表面電極とリセス電極にソース電位が与えられ、表面電極のゲート・ソース間方向の幅が異なる複数の半導体装置が並列接続されているものである。 The semiconductor device of the present invention includes a substrate, a first nitride semiconductor layer formed on the substrate, and a band formed on the first nitride semiconductor layer and compared to the first nitride semiconductor layer. And a semiconductor stacked body having a second nitride semiconductor layer having a large gap. Further, a source electrode portion and a drain electrode formed on the semiconductor stacked body at a distance from each other, and a gate electrode formed at a distance from the source electrode portion and the drain electrode between the source electrode portion and the drain electrode. And have. Further, the source electrode portion is disposed between the first recess electrode that is in direct contact with the two-dimensional electron gas layer generated in the first nitride semiconductor layer, and between the gate electrode and the first recess electrode. A plurality of semiconductor devices having a surface electrode conducting between the electron gas layer, a source potential applied to the surface electrode and the recess electrode, and different widths of the surface electrode in the direction between the gate and the source are connected in parallel Is.
この構成により、表面電極のゲート・ソース間方向の幅が異なることにより、ｇｍの最大値近傍でのゲート・ソース間電圧の増加に対し相互コンダクタンスの変化を緩やかにすることができる。 With this configuration, since the width of the surface electrode in the gate-source direction is different, the change in the transconductance can be moderated with respect to the increase in the gate-source voltage near the maximum value of gm.
本発明によれば、ゲート・ソース間電圧の変化に対する相互コンダクタンスの変化を緩やかにすることができ、もって線形性の優れた高出力動作の高周波増幅装置を得ることができる。 According to the present invention, a change in mutual conductance with respect to a change in gate-source voltage can be moderated, and thus a high-frequency operation high-frequency amplifier having excellent linearity can be obtained.
以下、本発明を実施するための形態について、図面を用いて説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の断面図を図１に示し、この半導体装置のソース電極部近傍の拡大断面図を図２に示す。(First embodiment)
FIG. 1 shows a cross-sectional view of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 shows an enlarged cross-sectional view of the vicinity of the source electrode portion of this semiconductor device.
図１に示すように、本発明の半導体装置は、Ｓｉよりなる基板１０１と、基板１０１の上に形成されたアンドープＧａＮ（以下、ｉ−ＧａＮという）よりなる層厚１μｍの第１の窒化物半導体層１０２と、第１の窒化物半導体層１０２の上に形成されかつアンドープＡｌＧａＮ（以下、ｉ−ＡｌＧａＮという）よりなる層厚３０ｎｍの第２の窒化物半導体層１０３が形成されている。第１の窒化物半導体層１０２と第２の窒化物半導体層１０３との界面近傍で、かつ第１の窒化物半導体層１０２側において２次元電子ガス層１０４（２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ、２ＤＥＧ）が形成されている。第２の窒化物半導体層１０３の上にはＳｉＮよりなる厚さ１００ｎｍのパッシベーション膜１０５が形成されている。パッシベーション膜１０５には開口部１０７が設けられ、この開口部１０７の位置にゲート電極１１０が形成されている。また、第１の窒化物半導体層１０２および第２の窒化物半導体層１０３には２箇所リセスが形成され、当該リセスにはそれぞれソース電極部１０６及びドレイン電極１０８が形成されている。また、ソース電極部１０６近傍においてパッシベーション膜１０５が除去された領域１０９が形成されている。ソース電極部１０６は、２次元電子ガス層１０４と直接接触するリセス電極１１２と、表面電極１１４とを有する。表面電極１１４は、ゲート電極１１０とリセス電極１１２との間に配置され、領域１０９上に形成されかつ第２の窒化物半導体層１０３に接する。この図１に示す半導体装置は、金属−半導体電界効果トランジスタ（ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ、ＭＥＳＦＥＴ）である。
As shown in FIG. 1, the semiconductor device of the present invention includes a
また、ソース電極部１０６を構成する電極金属はＴｉとＡｌとの多層構造（例えば、Ｔｉ／Ａｌ／Ｔｉの積層構造で第２の窒化物半導体層１０３にはＴｉが接する）よりなり、ドレイン電極１０８を構成する電極金属はＴｉとＡｕとの多層構造（例えば、Ｔｉ／Ａｕ／Ｔｉの積層構造で第２の窒化物半導体層１０３にはＴｉが接する）よりなる。また、ゲート電極１１０を構成する電極金属はＮｉとＡｕとの多層構造（例えば、Ｎｉ／Ａｕの積層構造で第２の窒化物半導体層１０３にはＮｉが接する）よりなる。
The electrode metal constituting the
また、ゲート電極１１０については、ゲート長Ｌｇ（ゲート電極１１０の、第２の窒化物半導体層１０３に接する部分の幅）は０．７μｍであり、パッシベーション膜１０５の上面に接する部分（いわゆる庇）は開口部１０７の両側に設けられ、その幅（いわゆる庇の幅）は２つの庇とも０．３５μｍである。
The
また、ソース電極部１０６とゲート電極１１０の間隔Ｌｓｇは１．７μｍであり、ゲート電極１１０とドレイン電極１０８との間隔Ｌｇｄ（第２の窒化物半導体層１０３に接する部分の間隔）は５μｍである。
The distance Lsg between the
この図１にかかる半導体装置について、表面電極１１４のゲート・ソース間方向の幅Ｌｆをパラメータとし、表面電極１１４とリセス電極１１２にソース電位を与え、ゲート・ソース間電圧Ｖｇｓの変化によるドレイン・ソース間電流Ｉｄｓの変化を測定した。
With respect to the semiconductor device according to FIG. 1, the source electrode potential is applied to the
なお、開口部１０７がある場合とない場合との両方について検討した。検討したサンプルＡ〜Ｅについて、表１に示す。
Note that both the case with and without the
ゲート・ソース間電圧Ｖｇｓの変化によるドレイン・ソース間電流Ｉｄｓの変化の測定結果について以下に説明する。 The measurement result of the change in the drain-source current Ids due to the change in the gate-source voltage Vgs will be described below.
まず、開口部１０７を設けたサンプル（サンプルＣおよびサンプルＥ）について、Ｌｆが０．７５μｍ（サンプルＣ）および１．８μｍ（サンプルＥ）の時のｇｍ−Ｖｇｓ特性およびＩｄｓ−Ｖｇｓ特性を表すグラフを図３（ａ）および図３（ｂ）に示す。図３（ｂ）は図３（ａ）におけるｇｍ−Ｖｇｓ曲線のピーク位置近傍での拡大図を示す。
First, graphs showing gm-Vgs characteristics and Ids-Vgs characteristics when Lf is 0.75 μm (sample C) and 1.8 μm (sample E) for the samples (sample C and sample E) provided with the
図３（ａ）より、立ち上がり電圧ＶｔｈはＶｔｈ＝−２．５Ｖであり、サンプルＣとサンプルＥとで変化がなかった。このことからＶｔｈについてはＬｆに依存しないことがわかった。 From FIG. 3A, the rising voltage Vth is Vth = −2.5 V, and there is no change between Sample C and Sample E. This indicates that Vth does not depend on Lf.
図３（ｂ）においてＬｆ＝０．７５μｍ(グラフＣ)の時のＶｇｓ＝０Ｖ付近の変曲点をＡとする。また、Ｌｆ＝１．８μｍ(グラフＥ)の時の変曲点をＢとする。 In FIG. 3B, an inflection point in the vicinity of Vgs = 0 V when Lf = 0.75 μm (graph C) is A. Further, an inflection point when Lf = 1.8 μm (graph E) is B.
一般に、２次元電子ガス層１０４よりリセス電極１１２のみを介して電流が流れる場合、ｇｍはあるＶｇｓのときに最大値ｇｍｍａｘとなるが、Ｖｇｓがより大きくなるとｇｍは急減し、変曲点を生じることはない。In general, when a current flows from the two-dimensional
本発明の場合、図３（ｂ）にて変曲点Ａ、変曲点Ｂが生じているが、これは２次元電子ガス層１０４より第２の窒化物半導体層１０３を介して表面電極１１４に電流が流れたことによるものと考えられ、この現象はトンネル効果による電流と考えられる。すなわち、この電流に起因する相互コンダクタンスがトランジスタのｇｍに寄与することにより、変曲点Ａ、変曲点Ｂが生じていると考えられる。 In the present invention, an inflection point A and an inflection point B are generated in FIG. 3 (b). This phenomenon is thought to be due to the current flowing in the tunnel, and this phenomenon is thought to be due to the tunnel effect. That is, it is considered that the inflection point A and the inflection point B are caused by the mutual conductance caused by this current contributing to the gm of the transistor.
また、図３（ｂ）において変曲点Ｂが変曲点Ａと比べてｇｍのピーク位置（ｇｍ−Ｖｇｓ曲線においてｇｍｍａｘとなる位置）に近いが、これは変曲点ＢのときのＬｆが変曲点ＡのときのＬｆよりも大きいことによると考えられる。すなわち、表面電極１１４のゲート・ソース間方向の幅Ｌｆが大きいほど２次元電子ガス層１０４より表面電極１１４へ流れる電流が大きくなり、それによる相互コンダクタンスが大きくなり、よりｇｍに寄与するためであると考えられる。In FIG. 3B, the inflection point B is closer to the peak position of gm than the inflection point A (the position at which it becomes gm max in the gm-Vgs curve). This is the Lf at the inflection point B. Is considered to be larger than Lf at the inflection point A. That is, the larger the width Lf in the gate-source direction of the
また、Ｌｆ値を増加させると、ゲート電極１１０とリセス電極１１２との間の距離が長くなり、ゲート・ソース間抵抗Ｒｓが増加する。トランジスタのｇｍ特性は一般的に（数３）で表されるので、Ｌｆ値を増加させるとｇｍ値は減少する。よって、ｇｍｍａｘが減少する。Further, when the Lf value is increased, the distance between the
このように、本発明の電界効果トランジスタによれば、Ｌｆを広げることで、Ｖｔｈを変動させることなくｇｍ−Ｖｇｓ曲線に平坦領域を生じさせることができる。なお、図３（ｂ）より、Ｌｆが大きいほどｇｍ−Ｖｇｓ曲線の平坦領域が大きいことがわかる。 Thus, according to the field effect transistor of the present invention, it is possible to generate a flat region in the gm-Vgs curve without changing Vth by widening Lf. 3B that the flat region of the gm-Vgs curve is larger as Lf is larger.
次に、ゲートリセスがないサンプル（サンプルＡ、サンプルＢおよびサンプルＤ）について、Ｌｆが０．４５μｍ（サンプルＡ）、０．７５μｍ（サンプルＢ）および０．９５μｍ（サンプルＤ）の時のｇｍ−Ｖｇｓ特性およびＩｄｓ−Ｖｇｓ特性を表すグラフを図４に示す。 Next, for samples without gate recesses (sample A, sample B, and sample D), gm−Vgs when Lf is 0.45 μm (sample A), 0.75 μm (sample B), and 0.95 μm (sample D). FIG. 4 shows a graph representing the characteristics and the Ids-Vgs characteristics.
まず、図４より、Ｉｄｓ−Ｖｇｓ曲線については、サンプルＡ、サンプルＢおよびサンプルＤとの間で大きな差異は見られなかった。 First, as shown in FIG. 4, there was no significant difference between Sample A, Sample B, and Sample D for the Ids-Vgs curve.
図４において、サンプルＡにかかるｇｍ−Ｖｇｓ曲線については上記図３で説明した変曲点は存在せず、Ｖｇｓが増大するにつれてｇｍが単調に減少するのみであり、ｇｍ−Ｖｇｓ曲線において平坦領域は存在しなかった。一方、サンプルＢおよびサンプルＤにかかるｇｍ−Ｖｇｓ曲線については上記図３で説明した変曲点が存在し、ｇｍがほぼ一定となる領域（平坦領域）が存在することがわかった。 In FIG. 4, the inflection point described in FIG. 3 does not exist for the gm-Vgs curve relating to sample A, and gm only monotonously decreases as Vgs increases, and a flat region in the gm-Vgs curve. Did not exist. On the other hand, regarding the gm-Vgs curves relating to the sample B and the sample D, it was found that the inflection point described with reference to FIG. 3 exists and there exists a region (flat region) in which gm is substantially constant.
このことについては以下のように説明できる。 This can be explained as follows.
サンプルＡにおいて、表面電極１１４の面積は小さく２次元電子ガス層１０４より第２の窒化物半導体層１０３を介して表面電極１１４に流れる電流が小さくなる。そのため表面電極１１４へ２次元電子ガス層１０４より流れる電流による相互コンダクタンスがあまりｇｍに寄与せず、変曲点が生じないと考えられる。
In sample A, the area of the
一方、サンプルＢ、Ｅにおいては、表面電極１１４へ２次元電子ガス層１０４より流れる電流が大きくなり、その電流による相互コンダクタンスがｇｍに寄与するようになり、変曲点が生じると考えられる。
On the other hand, in Samples B and E, the current flowing from the two-dimensional
以上の結果をふまえ、本発明におけるＬｆとＬｓｇとの間隔との関係を表２に示す。なお、Ｌｓｇは、図２に示すように表面電極１１４のゲート側端とゲート電極１１０のソース側端との間隔である。
Based on the above results, the relationship between the interval between Lf and Lsg in the present invention is shown in Table 2. Note that Lsg is the distance between the gate-side end of the
本発明においては、ＬｆがＬｓｇの０．４倍以上であるように電界効果トランジスタを設計すれば平坦領域を有するｇｍ−Ｖｇｓ曲線を得ることができる。このｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の高周波電力増幅器を作製することができる。 In the present invention, a gm-Vgs curve having a flat region can be obtained by designing the field effect transistor so that Lf is 0.4 times or more of Lsg. By selecting a voltage in the vicinity of Vgs that gives the maximum value of gm as an operating point, a high-power operation high-frequency power amplifier with excellent linearity can be manufactured.
なお、表面電極１１４とリセス電極１１２は離れていても平坦領域を有するｇｍ−Ｖｇｓ曲線が得られるので、高出力用件および線形領域を鑑みた上で、適宜設計すればよい。
In addition, since the gm-Vgs curve which has a flat area | region is obtained even if the
以上の説明から、表面電極１１４とリセス電極１１２にソース電位が与えられ、表面電極１１４のゲート・ソース間方向の幅を表面電極１１４のゲート側端とゲート電極１１０のソース側端との間隔Ｌｓｇの０．４倍以上にすることでｇｍ−Ｖｇｓ特性を平坦化できることがわかる。
From the above description, a source potential is applied to the
このように、本発明によれば、平坦領域を有するｇｍ−Ｖｇｓ曲線が得られるので、ｇｍｍａｘを与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。As described above, according to the present invention, a gm-Vgs curve having a flat region can be obtained. Therefore, by selecting a voltage in the vicinity of Vgs that gives gm max as an operating point, a semiconductor with high output operation having excellent linearity. A device can be made.
（第２の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。(Second Embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第２の実施形態に係る半導体装置の断面図を図５に示す。図５は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。なお、この半導体装置は、ＦＥＴである。 FIG. 5 shows a cross-sectional view of a semiconductor device according to the second embodiment of the present invention. FIG. 5 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. This semiconductor device is an FET.
第１の実施形態に係る半導体装置との違いは、ソース電極部１０６において、前記第１のリセス電極と前記表面電極の間に第２リセス電極１１６を有し、第２リセス電極１１６の深さ（厚さ）は、第２の窒化物半導体層１０３の厚さより薄いことを特徴とする。
The difference from the semiconductor device according to the first embodiment is that, in the
ここで、表面電極１１４のゲート・ソース間方向の幅をＬｆ１、第２リセス電極１１６のゲート・ソース間方向の幅をＬｆ２とする。Ｌｆ１は図２のＬｆと同じ大きさである。ここで、Ｌｆ２について着目し、ｇｍ−Ｖｇｓ曲線にかかる変曲点について説明する。
Here, the width of the
図５に示す半導体装置の、Ｌｆ２の領域においては第２の窒化物半導体層１０３が薄くなることにより第２リセス電極１１６と２次元電子ガス層１０４との間の抵抗が小さくなる。そのため、２次元電子ガス層１０４より第２の窒化物半導体層１０３および第２リセス電極１１６を介して表面電極１１４へ流れる電流は、図２に示す半導体装置と比較して増加することになる。その増加した電流による相互コンダクタンスｇｍへの寄与が、図２に示す半導体装置と比較してより大きくなる。このことから図５に示す半導体装置のＬｆ２の領域により、図２に示す半導体装置と比較して、変曲点がよりｇｍのピーク位置に近づくことになる。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、ｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
In the Lf2 region of the semiconductor device shown in FIG. 5, the resistance between the
なお、第２リセス電極１１６の深さ方向と距離、及び表面電極１１４のゲート・ソース間方向の幅Ｌｆ１、Ｌｆ２は出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
The depth direction and distance of the
（第３の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。(Third embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第３の実施形態に係る半導体装置の断面図を図６に示す。図６は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。なお、この半導体装置は、ＦＥＴである。 FIG. 6 shows a cross-sectional view of a semiconductor device according to the third embodiment of the present invention. FIG. 6 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. This semiconductor device is an FET.
表面電極１１４の下方の第２の窒化物半導体層１０３の少なくとも一部は、第２の窒化物半導体層１０３と比べてバンドギャップが大きい第３の窒化物半導体層１１８で形成されていることを特徴とする。
At least a part of the second
第２の窒化物半導体層１０３と接する表面電極１１４のゲート・ソース間方向の幅をＬｆ３とし、バンドギャップが大きい第３の窒化物半導体層１１８と接する表面電極１１４のゲート・ソース間方向の幅をＬｆ４とする。Ｌｆ３は図２のＬｆと同じ大きさである。
The width in the gate-source direction of the
ここで、Ｌｆ４について着目し、変曲点Ａの左右位置について説明する。この構成においてＬｆ４の領域においては、第３の窒化物半導体層１１８のバンドギャップが第２の窒化物半導体層１０３より大きいためΔＥｃが大きくなり、２次元電子ガス層１０４のキャリア濃度が高くなるので、ゲート・ソース間抵抗Ｒｓを低減することができる。つまり、ｇｍ値は（数３）の関係から増加する。以上の説明から、図６に示す半導体装置は、図２に示す半導体装置と比較して、変曲点Ａより右側の領域は増加する。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、このｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の高周波電力増幅器を作製することができる。なお、第３の窒化物半導体層１１８の組成比とＬｆ３とＬｆ４の組み合わせは、出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
Here, focusing on Lf4, the left and right positions of the inflection point A will be described. In this configuration, in the region of Lf4, since the band gap of the third
（第４の実施形態）
本実施形態では、実施形態１と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。(Fourth embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第４の実施形態に係る半導体装置の断面図を図７に示す。なお、この半導体装置は、ＦＥＴである。 FIG. 7 shows a cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention. This semiconductor device is an FET.
表面電極１１４下方の第２の窒化物半導体層１０３は、第１の厚みからなる第１の部分１１９と、基板１０１の表面に向かって第１の厚みより大きい第２の厚みからなる第２の部分１２０とを有することを特徴とする。
The second
ここで、表面電極１１４のゲート・ソース間方向の幅をＬｆ５とし、第２の部分１２０のゲート・ソース間方向の幅をＬｆ６とする。Ｌｆ５は図２のＬｆと同じ大きさである。ここで、Ｌｆ６について着目し、変曲点Ａの左右位置について説明する。この構成においてＬｆ６の領域では、Ｌｆ５の領域より第２の窒化物半導体層１０３の膜厚が厚いため、ピエゾ効果による分極が大きくなり、２次元電子ガス層１０４のキャリア濃度が高くなるので、ゲート・ソース間抵抗Ｒｓを低減することができる。つまり、ｇｍ値は（数３）の関係から増加する。以上の説明から、図７に示す半導体装置は、図２に示す半導体装置と比較して、変曲点Ａより右側の領域が増加する。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、ｇｍの最大値近傍を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
Here, the width of the
なお、第２の部分１２０の膜厚とＬｆ５とＬｆ６の組み合わせは、出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。また、第２の部分１２０は、表面電極１１４の下方、かつゲート電極１１０とリセス電極１１２との間であればいずれの場所に形成してもよい。
Note that the thickness of the
（第５の実施形態）
本実施形態では、実施形態１と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。(Fifth embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第５の実施形態に係る半導体装置の断面図を図８に示す。図８は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。図８（ａ）および図８（ｃ）は半導体装置の上面図を表し、図８（ｂ）は図８（ａ）におけるＡ−Ａ’断面図、図８（ｄ）は図８（ｃ）におけるＢ−Ｂ’断面図である。なお、図８（ａ）と図８（ｃ）とは同じ半導体装置の上面を示す。なお、この半導体装置は、ＦＥＴである。 FIG. 8 shows a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. FIG. 8 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. 8A and 8C are top views of the semiconductor device, FIG. 8B is a cross-sectional view taken along line AA ′ in FIG. 8A, and FIG. 8D is FIG. 8C. It is BB 'sectional drawing in. 8A and 8C show the top surface of the same semiconductor device. This semiconductor device is an FET.
この半導体装置は、ソース電極部１０６のゲート・ソース間方向の幅が異なる複数の半導体装置が並列接続されていることを特徴とする。
This semiconductor device is characterized in that a plurality of semiconductor devices having different widths in the gate-source direction of the
Ａ−Ａ'に示す部位の表面電極１２２の間隔は、Ｂ−Ｂ'に示す部位の表面電極１２４の間隔より短い。
The distance between the
Ａ−Ａ'に示す部位の表面電極１２２の間隔をＬｆ７、Ｂ−Ｂ'に示す部位の表面電極１２４の間隔をＬｆ８とする。Ｌｆ８は図２のＬｆと同じ大きさであり、Ｌｆ８＞Ｌｆ７とする。ここで、ｇｍ−Ｖｇｓ曲線における変曲点の位置について説明する。第１の実施形態のところで説明したように、Ｌｆが大きいほど変曲点がｇｍのピーク位置に近づくので、表面電極１２４を有するトランジスタは、表面電極１２２を有するトランジスタと比べて変曲点がｇｍのピーク位置に近づくことになる。これらＬｆ７とＬｆ８を有する表面電極がトランジスタの平面方向に混在することで、ｇｍのピーク位置からみて近い変曲点と遠い変曲点とを同じｇｍ−Ｖｇｓ曲線にもたらすことができ、ｇｍ−Ｖｇｓ曲線をさらに平坦化することができる。よって、ｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
The interval between the
なお、表面電極１２２の間隔Ｌｆ７、及び表面電極１２４の間隔Ｌｆ８は出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
The distance Lf7 between the
なお、以上の実施形態は適宜組み合わせて実施してもよい。また、以上の実施形態における説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。 In addition, you may implement combining the above embodiment suitably. The descriptions in the above embodiments are all examples embodying the present invention, and the present invention is not limited to these examples. Various techniques that can be easily configured by those skilled in the art using the technology of the present invention. It can be expanded to examples.
本発明は、線形性の優れた高出力動作の高周波増幅装置に適用することができ、産業上大変有用なものである。 INDUSTRIAL APPLICABILITY The present invention can be applied to a high-output operation high-frequency amplifier having excellent linearity, and is very useful in industry.
１０１ 基板
１０２ 第１の窒化物半導体層
１０３ 第２の窒化物半導体層
１０４ ２次元電子ガス層
１０６ ソース電極部
１０７ 開口部
１０８ ドレイン電極
１１０ ゲート電極
１１２ リセス電極
１１４，１２２，１２４ 表面電極
１１６ 第２リセス電極
１１８ 第３の窒化物半導体層
１１９ 第１の部分
１２０ 第２の部分DESCRIPTION OF
本発明は、電界効果トランジスタ、特に高周波増幅器に用いられる電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor, and more particularly to a field effect transistor used in a high frequency amplifier.
例えばＧａＮやＡｌＧａＮで表される窒化物半導体は、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）の構成材料として知られている。この窒化物半導体を用いた電界効果トランジスタは、マイクロ波帯での電力増幅器に広く用いられている。 For example, a nitride semiconductor represented by GaN or AlGaN is known as a constituent material of a field effect transistor (FET). Field effect transistors using nitride semiconductors are widely used for power amplifiers in the microwave band.
高利得かつ高出力電力特性を有する電力増幅器を得るためには、電界効果トランジスタの線形性を高めることが重要である。 In order to obtain a power amplifier having high gain and high output power characteristics, it is important to improve the linearity of the field effect transistor.
電界効果トランジスタの線形性を高める技術としては、例えば特許文献１に示すように、異なったゲートリセス深さを含むトランジスタを少なくとも２つ有するものが知られている。
As a technique for increasing the linearity of a field effect transistor, for example, as shown in
電界効果トランジスタの線形性を高めるためには、ｇｍ(相互コンダクタンス)−Ｖｇｓ(ゲート−ソース間電圧)特性曲線が平坦であることが重要である。 In order to improve the linearity of the field effect transistor, it is important that the gm (transconductance) -Vgs (gate-source voltage) characteristic curve is flat.
一方、前記従来のゲートリセス構造を有する半導体装置においては、ｇｍ−Ｖｇｓ特性曲線の平坦化をゲートリセス深さの異なる複数個のトランジスタを合成することによって実現している。しかしながら個々のトランジスタについてゲートリセス深さは設計意図に反してばらついた状態で出来上がってしまう。なぜならば、ゲートリセスを形成するエッチング工程のエッチング量制御が難しく、ゲートリセスをばらつきなく、また再現性よく形成するのが困難であるためである。 On the other hand, in the conventional semiconductor device having the gate recess structure, the gm-Vgs characteristic curve is flattened by synthesizing a plurality of transistors having different gate recess depths. However, the gate recess depth of each transistor is completed in a state where it varies against the design intention. This is because it is difficult to control the etching amount in the etching process for forming the gate recess, and it is difficult to form the gate recess without variation and with good reproducibility.
ここで、ＧａＮをキャリア走行層、ＡｌＧａＮをバリア層とし、バリア層に直接ゲート電極を形成した電界効果トランジスタについて、ＡｌＧａＮの誘電率をεs、ゲート電極直下のバリア層の層厚をｄ、ゲート電極とバリア層との電位障壁の高さをφＢｎ、ＡｌＧａＮとＧａＮとの界面における伝導帯の不連続量をΔＥｃ、NDをキャリア濃度（ただしND（ｘ）は位置ｘでのキャリア濃度）、素電荷をｑとしたとき、しきい値電圧Ｖｔｈとバリア層の層厚ｄとの関係は、（数１）、（数２）で示すことができる。 Here, for a field effect transistor in which GaN is a carrier traveling layer, AlGaN is a barrier layer, and a gate electrode is directly formed on the barrier layer, the dielectric constant of AlGaN is εs, the thickness of the barrier layer immediately below the gate electrode is d, and the gate electrode Is the height of the potential barrier between the barrier layer and φBn, the discontinuity of the conduction band at the interface between AlGaN and GaN is ΔEc, ND is the carrier concentration (where ND (x) is the carrier concentration at position x), elementary charge When q is q, the relationship between the threshold voltage Vth and the layer thickness d of the barrier layer can be expressed by (Equation 1) and (Equation 2).
（数１）、（数２）から明らかなように、しきい値電圧Ｖｔｈはゲート電極直下のバリア層の層厚ｄの２乗に比例して変化する。また、しきい値電圧Ｖｔｈはｇｍ−Ｖｇｓ特性曲線の立ち上がり位置なので、しきい値電圧Ｖｔｈの変化はｇｍ−Ｖｇｓ特性曲線のＶｇｓ軸に対する左右位置の変化となる。ここでのバリア層の層厚ｄはゲートリセス形成によって残ったバリア層の層厚なので、ゲートリセス深さがばらつくとそのトランジスタのｇｍ−Ｖｇｓ特性曲線のＶｇｓ軸に対する左右位置がばらつく。 As is clear from (Equation 1) and (Equation 2), the threshold voltage Vth changes in proportion to the square of the thickness d of the barrier layer immediately below the gate electrode. Further, since the threshold voltage Vth is the rising position of the gm-Vgs characteristic curve, the change in the threshold voltage Vth is a change in the left-right position with respect to the Vgs axis of the gm-Vgs characteristic curve. Since the barrier layer thickness d here is the thickness of the barrier layer remaining after the gate recess formation, if the gate recess depth varies, the left and right positions of the gm-Vgs characteristic curve of the transistor vary with respect to the Vgs axis.
これらのことから、ゲートリセス深さの異なる複数個のトランジスタ合成による、合成トランジスタのｇｍ−Ｖｇｓ特性曲線は、ゲートリセス深さの出来上がりばらつきによって、設計したとおりにｇｍ−Ｖｇｓ特性曲線の合成が成されず、目論んだ平坦性は得られず、電界効果トランジスタの線形性を得ることができない。 For these reasons, the gm-Vgs characteristic curve of the combined transistor obtained by synthesizing a plurality of transistors having different gate recess depths cannot be synthesized as designed due to variations in the finished gate recess depth. The intended flatness cannot be obtained, and the linearity of the field effect transistor cannot be obtained.
また、ゲートリセス深さを多段に形成しようとするとエッチング深さ方向に対する制御がさらに複雑になり、歩留が低下するという問題がある。 Further, when the gate recess depth is formed in multiple stages, there is a problem that the control in the etching depth direction is further complicated and the yield is lowered.
すなわち、前記従来のゲートリセス構造を有する半導体装置においては、平坦なｇｍ−Ｖｇｓ特性が容易に得られない。 That is, in the semiconductor device having the conventional gate recess structure, a flat gm-Vgs characteristic cannot be easily obtained.
一方、ｇｍは（数３）に示すようにゲート−ソース間のチャネルに沿った方向のインピーダンス成分Ｒｓにも依存する。そこで本発明は、ゲートリセスの深さを一定としてＶｔｈを変動させずに、Ｒｓを変動させることでｇｍ−Ｖｇｓ特性を平坦化し、線形性の優れた電界効果トランジスタを容易に得ることを目的とする。 On the other hand, gm also depends on the impedance component Rs in the direction along the channel between the gate and the source as shown in (Expression 3). Accordingly, an object of the present invention is to flatten the gm-Vgs characteristic by changing Rs without changing Vth while keeping the depth of the gate recess constant, and easily obtain a field effect transistor having excellent linearity. .
なお、（数３）においてＲｓはソース抵抗、ｇｍ０は真性の相互コンダクタンス、ｇｍは相互コンダクタンスである。
In
上記の課題を解決するために、本発明の半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され且つ第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体とを有する。さらに半導体積層体の下面より上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。さらにソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス層と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間の第２の窒化物半導体層の上面に直接接触するように形成され、２次元電子ガス層との間を第２の窒化物半導体層を介して導通する表面電極とを有する。さらに表面電極と第１のリセス電極が実質的にソース電位と同電位であり、表面電極のゲート・ソース間方向の幅が表面電極のゲート側端とゲート電極のソース側端との間隔の０．４倍以上であるものである。 In order to solve the above problems, a semiconductor device of the present invention includes a substrate, a first nitride semiconductor layer formed on the substrate, a first nitride semiconductor layer, and a first nitride semiconductor layer. A semiconductor stacked body having a second nitride semiconductor layer having a larger band gap than that of the nitride semiconductor layer. Furthermore, the source electrode portion and the drain electrode formed at a distance from each other above the lower surface of the semiconductor stacked body, and the source electrode portion and the drain electrode are formed at a distance from each other. A gate electrode. Furthermore, the source electrode portion includes a first recess electrode that is in direct contact with the two-dimensional electron gas layer generated in the first nitride semiconductor layer, and a second nitride between the gate electrode and the first recess electrode . A surface electrode is formed so as to be in direct contact with the upper surface of the semiconductor layer and is electrically connected to the two-dimensional electron gas layer through the second nitride semiconductor layer. Further, the surface electrode and the first recess electrode are substantially at the same potential as the source potential, and the width of the surface electrode in the gate-source direction is 0 of the distance between the gate side end of the surface electrode and the source side end of the gate electrode. .4 times or more.
この構成により、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化を緩やかにすることができる。 With this configuration, the change in mutual conductance can be moderated as the gate-source voltage increases.
本発明の半導体装置は、さらにソース電極部は、第１のリセス電極と表面電極のゲート側端との間に位置する第２のリセス電極とを有し、第２のリセス電極の底面位置が、第２の窒化物半導体層の底面位置より上方であることが好ましい。この好ましい構成によれば、第２のリセス電極直下の第２の窒化物半導体層を残しつつその厚さを薄くすることができるので、第２のリセス電極と２次元電子ガス層との間の抵抗を小さくすることができ、２次元電子ガス層から第２のリセス電極へ流れる電流を大きくすることができることになる。そのためゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, the source electrode portion further includes a second recess electrode positioned between the first recess electrode and the gate-side end of the surface electrode, and the bottom surface position of the second recess electrode is It is preferable to be above the position of the bottom surface of the second nitride semiconductor layer. According to this preferable configuration, the thickness of the second nitride semiconductor layer can be reduced while leaving the second nitride semiconductor layer immediately below the second recess electrode, so that the gap between the second recess electrode and the two-dimensional electron gas layer can be reduced. The resistance can be reduced, and the current flowing from the two-dimensional electron gas layer to the second recess electrode can be increased. Therefore, the change in mutual conductance can be further moderated with an increase in the gate-source voltage.
本発明の半導体装置は、さらに表面電極下方の第２の窒化物半導体層の少なくとも一部は、第２の窒化物半導体層と比べてバンドギャップが大きい第３の窒化物半導体層で形成されていることが好ましい。この好ましい構成によれば、表面電極下方において第３の窒化物半導体層のバンドギャップが第２の窒化物半導体層より大きいことにより２次元電子ガス層のキャリア濃度が高くなるので、ゲート・ソース間抵抗を低減することができる。そのため、相互コンダクタンスの値を増加させることができてゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, at least a part of the second nitride semiconductor layer below the surface electrode is formed of a third nitride semiconductor layer having a band gap larger than that of the second nitride semiconductor layer. Preferably it is. According to this preferred configuration, since the band gap of the third nitride semiconductor layer is larger than the second nitride semiconductor layer below the surface electrode, the carrier concentration of the two-dimensional electron gas layer is increased. Resistance can be reduced. Therefore, the value of the mutual conductance can be increased, and the change of the mutual conductance can be further moderated with respect to the increase of the gate-source voltage.
本発明の半導体装置は、さらに表面電極下方の第２の窒化物半導体層は、第１の厚みからなる第１の部分と、第１の厚みより大きい第２の厚みからなる第２の部分とを有することが好ましい。この好ましい構成によれば、第２の窒化物半導体層の第１の部分の厚みと第２の部分の厚みとが異なることで、相互コンダクタンスに対する第１の部分の寄与分と第２の部分の寄与分とを異ならしめることができ、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, the second nitride semiconductor layer below the surface electrode further includes a first portion having a first thickness and a second portion having a second thickness larger than the first thickness. It is preferable to have. According to this preferable configuration, the thickness of the first portion of the second nitride semiconductor layer is different from the thickness of the second portion, whereby the contribution of the first portion to the mutual conductance and the second portion The contribution can be made different, and the change in transconductance can be made more gradual as the gate-source voltage increases.
本発明の半導体装置は、さらに表面電極のゲート・ソース間方向の幅が異なる複数の半導体装置が並列接続されていることが好ましい。この好ましい構成によれば、表面電極のゲート・ソース間方向の幅が異なることで半導体装置の相互コンダクタンスの値を複数有するようにでき、ゲート・ソース間電圧の増加に対し相互コンダクタンスの変化をさらに緩やかにすることができる。 In the semiconductor device of the present invention, it is preferable that a plurality of semiconductor devices having different widths of the surface electrode in the gate-source direction are connected in parallel. According to this preferred configuration, the width of the surface electrode in the direction between the gate and the source can be made different so that the semiconductor device has a plurality of mutual conductance values, and the change in the mutual conductance is further increased with an increase in the gate-source voltage. It can be relaxed.
本発明の半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され且つ第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体とを有する。さらに半導体積層体の上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、ソース電極部とドレイン電極との間に、ソース電極部及びドレイン電極と間隔をおいて形成されたゲート電極とを有する。さらにソース電極部は、第１の窒化物半導体層に生成される２次元電子ガス層と直接接触する第１のリセス電極と、ゲート電極と第１のリセス電極との間に配置され、２次元電子ガス層との間を導通する表面電極とを有し、表面電極とリセス電極にソース電位が与えられ、表面電極のゲート・ソース間方向の幅が異なる複数の半導体装置が並列接続されているものである。 The semiconductor device of the present invention includes a substrate, a first nitride semiconductor layer formed on the substrate, and a band formed on the first nitride semiconductor layer and compared to the first nitride semiconductor layer. And a semiconductor stacked body having a second nitride semiconductor layer having a large gap. Further, a source electrode portion and a drain electrode formed on the semiconductor stacked body at a distance from each other, and a gate electrode formed at a distance from the source electrode portion and the drain electrode between the source electrode portion and the drain electrode. And have. Further, the source electrode portion is disposed between the first recess electrode that is in direct contact with the two-dimensional electron gas layer generated in the first nitride semiconductor layer, and between the gate electrode and the first recess electrode. A plurality of semiconductor devices having a surface electrode conducting between the electron gas layer, a source potential applied to the surface electrode and the recess electrode, and different widths of the surface electrode in the direction between the gate and the source are connected in parallel Is.
この構成により、表面電極のゲート・ソース間方向の幅が異なることにより、ｇｍの最大値近傍でのゲート・ソース間電圧の増加に対し相互コンダクタンスの変化を緩やかにすることができる。 With this configuration, since the width of the surface electrode in the gate-source direction is different, the change in the transconductance can be moderated with respect to the increase in the gate-source voltage near the maximum value of gm.
本発明によれば、ゲート・ソース間電圧の変化に対する相互コンダクタンスの変化を緩やかにすることができ、もって線形性の優れた高出力動作の高周波増幅装置を得ることができる。 According to the present invention, a change in mutual conductance with respect to a change in gate-source voltage can be moderated, and thus a high-frequency operation high-frequency amplifier having excellent linearity can be obtained.
以下、本発明を実施するための形態について、図面を用いて説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の断面図を図１に示し、この半導体装置のソース電極部近傍の拡大断面図を図２に示す。
(First embodiment)
FIG. 1 shows a cross-sectional view of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 shows an enlarged cross-sectional view of the vicinity of the source electrode portion of this semiconductor device.
図１に示すように、本発明の半導体装置は、Ｓｉよりなる基板１０１と、基板１０１の上に形成されたアンドープＧａＮ（以下、ｉ−ＧａＮという）よりなる層厚１μｍの第１の窒化物半導体層１０２と、第１の窒化物半導体層１０２の上に形成されかつアンドープＡｌＧａＮ（以下、ｉ−ＡｌＧａＮという）よりなる層厚３０ｎｍの第２の窒化物半導体層１０３が形成されている。第１の窒化物半導体層１０２と第２の窒化物半導体層１０３との界面近傍の第１の窒化物半導体層１０２内に２次元電子ガス層１０４（２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ、２ＤＥＧ）が形成されている。第２の窒化物半導体層１０３の上にはＳｉＮよりなる厚さ１００ｎｍのパッシベーション膜１０５が形成されている。パッシベーション膜１０５には開口部１０７が設けられ、この開口部１０７の位置にゲート電極１１０が形成されている。また、第１の窒化物半導体層１０２および第２の窒化物半導体層１０３には２箇所リセスが形成され、当該リセス内にはそれぞれソース電極部１０６及びドレイン電極１０８が形成されている。また、ソース電極部１０６近傍においてパッシベーション膜１０５が除去された領域１０９が形成されている。ソース電極部１０６は、２次元電子ガス層１０４と直接接触するリセス電極１１２と、表面電極１１４とを有する。表面電極１１４は、ゲート電極１１０とリセス電極１１２との間に配置され、領域１０９上に形成されかつ第２の窒化物半導体層１０３に接する。この図１に示す半導体装置は、金属−半導体電界効果トランジスタ（ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ、ＭＥＳＦＥＴ）である。
As shown in FIG. 1, the semiconductor device of the present invention includes a
また、ソース電極部１０６を構成する電極は、金属のＴｉとＡｌとの多層構造（例えば、Ｔｉ／Ａｌ／Ｔｉの積層構造で第２の窒化物半導体層１０３にはＴｉが接する）よりなり、ドレイン電極１０８を構成する電極は、金属のＴｉとＡｕとの多層構造（例えば、Ｔｉ／Ａｕ／Ｔｉの積層構造で第２の窒化物半導体層１０３にはＴｉが接する）よりなる。また、ゲート電極１１０を構成する電極は、金属のＮｉとＡｕとの多層構造（例えば、Ｎｉ／Ａｕの積層構造で第２の窒化物半導体層１０３にはＮｉが接する）よりなる。
Further, electrodes constituting the
また、ゲート電極１１０については、ゲート長Ｌｇ（ゲート電極１１０の、第２の窒化物半導体層１０３に接する部分の幅）は０．７μｍであり、パッシベーション膜１０５の上面に接する部分（いわゆる庇）は開口部１０７の両側に設けられ、その幅（いわゆる庇の幅）は２つの庇とも０．３５μｍである。
The
また、ソース電極部１０６のゲート側端（表面電極１１４のゲート側端）とゲート電極１１０のソース側端との間隔Ｌｓｇは１．７μｍである。ここで、「ソース電極部１０６のゲート側端」とは、ソース電極部１０６の第２の窒化物半導体層１０３に接する面の端の内、ゲート電極１１０に近い側の端を示し、「ゲート電極１１０のソース側端」とは、ゲート電極１１０の第２の窒化物半導体層１０３に接する面の端の内、ソース電極部１０６に近い側の端を示す。また、ゲート電極１１０のドレイン側端とドレイン電極１０８のゲート側端との間隔Ｌｇｄは５μｍである。ここで、「ドレイン電極１０８のゲート側端」とは、ドレイン電極１０８の第２の窒化物半導体層１０３に接する面の端の内、ゲート電極１１０に近い側の端を示し、「ゲート電極１１０のドレイン側端」とは、ゲート電極１１０の第２の窒化物半導体層１０３に接する面の端の内、ドレイン電極１０８に近い側の端を示す。
The distance Lsg the gate side terminal of the source electrode 106 (gate side end of the surface electrode 114) and the source side edge of the
この図１にかかる半導体装置について、表面電極１１４のゲート・ソース間方向（ゲート電極１１０からソース電極部１０６へ向かう方向と平行な方向）の幅Ｌｆをパラメータとし、表面電極１１４とリセス電極１１２にソース電位を与え、ゲート・ソース間電圧Ｖｇｓの変化によるドレイン・ソース間電流Ｉｄｓの変化を測定した。
In the semiconductor device according to FIG. 1, the width Lf of the
なお、開口部１０７がある場合とない場合との両方について検討した。検討したサンプルＡ〜Ｅについて、表１に示す。
Note that both the case with and without the
ゲート・ソース間電圧Ｖｇｓの変化によるドレイン・ソース間電流Ｉｄｓの変化の測定結果について以下に説明する。 The measurement result of the change in the drain-source current Ids due to the change in the gate-source voltage Vgs will be described below.
まず、開口部１０７を設けたサンプル（サンプルＣおよびサンプルＥ）について、Ｌｆが０．７５μｍ（サンプルＣ）および１．８μｍ（サンプルＥ）の時のｇｍ−Ｖｇｓ特性およびＩｄｓ−Ｖｇｓ特性を表すグラフを図３（ａ）および図３（ｂ）に示す。図３（ｂ）は図３（ａ）におけるｇｍ−Ｖｇｓ曲線のピーク位置近傍での拡大図を示す。
First, graphs showing gm-Vgs characteristics and Ids-Vgs characteristics when Lf is 0.75 μm (sample C) and 1.8 μm (sample E) for the samples (sample C and sample E) provided with the
図３（ａ）より、立ち上がり電圧ＶｔｈはＶｔｈ＝−２．５Ｖであり、サンプルＣとサンプルＥとで変化がなかった。このことからＶｔｈについてはＬｆに依存しないことがわかった。 From FIG. 3A, the rising voltage Vth is Vth = −2.5 V, and there is no change between Sample C and Sample E. This indicates that Vth does not depend on Lf.
図３（ｂ）においてＬｆ＝０．７５μｍ(グラフＣ)の時のＶｇｓ＝０Ｖ付近の変曲点をＡとする。また、Ｌｆ＝１．８μｍ(グラフＥ)の時の変曲点をＢとする。 In FIG. 3B, an inflection point in the vicinity of Vgs = 0 V when Lf = 0.75 μm (graph C) is A. Further, an inflection point when Lf = 1.8 μm (graph E) is B.
一般に、２次元電子ガス層１０４よりリセス電極１１２のみを介して電流が流れる場合、ｇｍはあるＶｇｓのときに最大値ｇｍｍａｘとなるが、Ｖｇｓがより大きくなるとｇｍは急減し、変曲点を生じることはない。
In general, when a current flows from the two-dimensional
本発明の場合、図３（ｂ）にて変曲点Ａ、変曲点Ｂが生じているが、これは２次元電子ガス層１０４より第２の窒化物半導体層１０３を介して表面電極１１４に電流が流れたことによるものと考えられ、この現象はトンネル効果による電流と考えられる。すなわち、この電流に起因する相互コンダクタンスがトランジスタのｇｍに寄与することにより、変曲点Ａ、変曲点Ｂが生じていると考えられる。
In the present invention, an inflection point A and an inflection point B are generated in FIG. 3B, and this is caused by the
また、図３（ｂ）において変曲点Ｂが変曲点Ａと比べてｇｍのピーク位置（ｇｍ−Ｖｇｓ曲線においてｇｍｍａｘとなる位置）に近いが、これは変曲点ＢのときのＬｆが変曲点ＡのときのＬｆよりも大きいことによると考えられる。すなわち、表面電極１１４のゲート・ソース間方向の幅Ｌｆが大きいほど２次元電子ガス層１０４より表面電極１１４へ流れる電流が大きくなり、それによる相互コンダクタンスが大きくなり、よりｇｍに寄与するためであると考えられる。
In FIG. 3B, the inflection point B is closer to the peak position of gm than the inflection point A (the position at which it becomes gm max in the gm-Vgs curve). This is the Lf at the inflection point B. Is considered to be larger than Lf at the inflection point A. That is, the larger the width Lf in the gate-source direction of the
また、Ｌｆ値を増加させると、ゲート電極１１０とリセス電極１１２との間の距離が長くなり、ゲート・ソース間抵抗Ｒｓが増加する。トランジスタのｇｍ特性は一般的に（数３）で表されるので、Ｌｆ値を増加させるとｇｍ値は減少する。よって、ｇｍｍａｘが減少する。
Further, when the Lf value is increased, the distance between the
このように、本発明の電界効果トランジスタによれば、Ｌｆを広げることで、Ｖｔｈを変動させることなくｇｍ−Ｖｇｓ曲線に平坦領域を生じさせることができる。なお、図３（ｂ）より、Ｌｆが大きいほどｇｍ−Ｖｇｓ曲線の平坦領域が大きいことがわかる。 Thus, according to the field effect transistor of the present invention, it is possible to generate a flat region in the gm-Vgs curve without changing Vth by widening Lf. 3B that the flat region of the gm-Vgs curve is larger as Lf is larger.
次に、ゲートリセスがないサンプル（サンプルＡ、サンプルＢおよびサンプルＤ）について、Ｌｆが０．４５μｍ（サンプルＡ）、０．７５μｍ（サンプルＢ）および０．９５μｍ（サンプルＤ）の時のｇｍ−Ｖｇｓ特性およびＩｄｓ−Ｖｇｓ特性を表すグラフを図４に示す。 Next, for samples without gate recesses (sample A, sample B, and sample D), gm−Vgs when Lf is 0.45 μm (sample A), 0.75 μm (sample B), and 0.95 μm (sample D). FIG. 4 shows a graph representing the characteristics and the Ids-Vgs characteristics.
まず、図４より、Ｉｄｓ−Ｖｇｓ曲線については、サンプルＡ、サンプルＢおよびサンプルＤとの間で大きな差異は見られなかった。 First, as shown in FIG. 4, there was no significant difference between Sample A, Sample B, and Sample D for the Ids-Vgs curve.
図４において、サンプルＡにかかるｇｍ−Ｖｇｓ曲線については上記図３で説明した変曲点は存在せず、Ｖｇｓが増大するにつれてｇｍが単調に減少するのみであり、ｇｍ−Ｖｇｓ曲線において平坦領域は存在しなかった。一方、サンプルＢおよびサンプルＤにかかるｇｍ−Ｖｇｓ曲線については上記図３で説明した変曲点が存在し、ｇｍがほぼ一定となる領域（平坦領域）が存在することがわかった。 In FIG. 4, the inflection point described in FIG. 3 does not exist for the gm-Vgs curve relating to sample A, and gm only monotonously decreases as Vgs increases, and a flat region in the gm-Vgs curve. Did not exist. On the other hand, regarding the gm-Vgs curves relating to the sample B and the sample D, it was found that the inflection point described with reference to FIG. 3 exists and there exists a region (flat region) in which gm is substantially constant.
このことについては以下のように説明できる。 This can be explained as follows.
サンプルＡにおいて、表面電極１１４の面積は小さく２次元電子ガス層１０４より第２の窒化物半導体層１０３を介して表面電極１１４に流れる電流が小さくなる。そのため表面電極１１４へ２次元電子ガス層１０４より流れる電流による相互コンダクタンスがあまりｇｍに寄与せず、変曲点が生じないと考えられる。
In sample A, the area of the
一方、サンプルＢ、Ｅにおいては、表面電極１１４へ２次元電子ガス層１０４より流れる電流が大きくなり、その電流による相互コンダクタンスがｇｍに寄与するようになり、変曲点が生じると考えられる。
On the other hand, in Samples B and E, the current flowing from the two-dimensional
以上の結果をふまえ、本発明におけるＬｆとＬｓｇとの間隔との関係を表２に示す。なお、Ｌｓｇは、図２に示すように表面電極１１４のゲート側端とゲート電極１１０のソース側端との間隔である。
Based on the above results, the relationship between the interval between Lf and Lsg in the present invention is shown in Table 2. Note that Lsg is the distance between the gate-side end of the
本発明においては、ＬｆがＬｓｇの０．４倍以上であるように電界効果トランジスタを設計すれば平坦領域を有するｇｍ−Ｖｇｓ曲線を得ることができる。このｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の高周波電力増幅器を作製することができる。 In the present invention, a gm-Vgs curve having a flat region can be obtained by designing the field effect transistor so that Lf is 0.4 times or more of Lsg. By selecting a voltage in the vicinity of Vgs that gives the maximum value of gm as an operating point, a high-power operation high-frequency power amplifier with excellent linearity can be manufactured.
なお、表面電極１１４とリセス電極１１２は離れていても平坦領域を有するｇｍ−Ｖｇｓ曲線が得られるので、高出力用件および線形領域を鑑みた上で、適宜設計すればよい。
In addition, since the gm-Vgs curve which has a flat area | region is obtained even if the
以上の説明から、表面電極１１４とリセス電極１１２にソース電位が与えられ、表面電極１１４のゲート・ソース間方向の幅を表面電極１１４のゲート側端とゲート電極１１０のソース側端との間隔Ｌｓｇの０．４倍以上にすることでｇｍ−Ｖｇｓ特性を平坦化できることがわかる。
From the above description, a source potential is applied to the
このように、本発明によれば、平坦領域を有するｇｍ−Ｖｇｓ曲線が得られるので、ｇｍｍａｘを与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。 As described above, according to the present invention, a gm-Vgs curve having a flat region can be obtained. Therefore, by selecting a voltage in the vicinity of Vgs that gives gm max as an operating point, a semiconductor with high output operation having excellent linearity. A device can be made.
（第２の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。
(Second Embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第２の実施形態に係る半導体装置の断面図を図５に示す。図５は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。なお、この半導体装置は、ＦＥＴである。 FIG. 5 shows a cross-sectional view of a semiconductor device according to the second embodiment of the present invention. FIG. 5 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. This semiconductor device is an FET.
第１の実施形態に係る半導体装置との違いは、ソース電極部１０６において、第１のリセス電極１１２と表面電極１１４のゲート側端との間に第２リセス電極１１６を有している。また、第２リセス電極１１６が形成される第２の窒化物半導体層１０３のリセスの深さ（第２リセス電極１１６の厚さ）は、第２の窒化物半導体層１０３の厚さより薄い。即ち、第２リセス電極１１６の底面位置が、第２の窒化物半導体層１０３の底面位置より上方である。
The difference between the semiconductor device according to the first embodiment has the
ここで、表面電極１１４のゲート・ソース間方向の幅をＬｆ１、第２リセス電極１１６のゲート・ソース間方向の幅をＬｆ２とする。Ｌｆ１は図２のＬｆと同じ大きさである。ここで、Ｌｆ２について着目し、ｇｍ−Ｖｇｓ曲線にかかる変曲点について説明する。
Here, the width of the
図５に示す半導体装置の、Ｌｆ２の領域においては第２の窒化物半導体層１０３が薄くなることにより第２リセス電極１１６と２次元電子ガス層１０４との間の抵抗が小さくなる。そのため、２次元電子ガス層１０４より第２の窒化物半導体層１０３および第２リセス電極１１６を介して表面電極１１４へ流れる電流は、図２に示す半導体装置と比較して増加することになる。その増加した電流による相互コンダクタンスｇｍへの寄与が、図２に示す半導体装置と比較してより大きくなる。このことから図５に示す半導体装置のＬｆ２の領域により、図２に示す半導体装置と比較して、変曲点がよりｇｍのピーク位置に近づくことになる。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、ｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
In the Lf2 region of the semiconductor device shown in FIG. 5, the resistance between the
なお、第２リセス電極１１６の厚さと幅Ｌｆ２、及び表面電極１１４の幅Ｌｆ１は出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
The
（第３の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。
(Third embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第３の実施形態に係る半導体装置の断面図を図６に示す。図６は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。なお、この半導体装置は、ＦＥＴである。 FIG. 6 shows a cross-sectional view of a semiconductor device according to the third embodiment of the present invention. FIG. 6 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. This semiconductor device is an FET.
表面電極１１４の下方の第２の窒化物半導体層１０３の少なくとも一部は、第２の窒化物半導体層１０３と比べてバンドギャップが大きい第３の窒化物半導体層１１８で形成されていることを特徴とする。
At least a part of the second
第２の窒化物半導体層１０３及び第３の窒化物半導体層１１８と接する表面電極１１４のゲート・ソース間方向の幅をＬｆ３とし、第３の窒化物半導体層１１８と接する表面電極１１４のゲート・ソース間方向の幅をＬｆ４とする。Ｌｆ３は図２のＬｆと同じ大きさである。
The width in the gate-source direction of the
ここで、Ｌｆ４について着目し、変曲点Ａの左右位置について説明する。この構成においてＬｆ４の領域においては、第３の窒化物半導体層１１８のバンドギャップが第２の窒化物半導体層１０３より大きいためΔＥｃが大きくなり、２次元電子ガス層１０４のキャリア濃度が高くなるので、ゲート・ソース間抵抗Ｒｓを低減することができる。つまり、ｇｍ値は（数３）の関係から増加する。以上の説明から、図６に示す半導体装置は、図２に示す半導体装置と比較して、変曲点Ａより右側の領域は増加する。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、このｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の高周波電力増幅器を作製することができる。なお、第３の窒化物半導体層１１８の組成比とＬｆ３とＬｆ４の組み合わせは、出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
Here, focusing on Lf4, the left and right positions of the inflection point A will be described. In this configuration, in the region of Lf4, since the band gap of the third
（第４の実施形態）
本実施形態では、実施形態１と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。
(Fourth embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第４の実施形態に係る半導体装置の断面図を図７に示す。図７は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。なお、この半導体装置は、ＦＥＴである。 FIG. 7 shows a cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention. FIG. 7 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. This semiconductor device is an FET.
表面電極１１４下方の第２の窒化物半導体層１０３は、第１の厚みからなる第１の部分１１９と、基板１０１の表面に向かって第１の厚みより大きい第２の厚みからなる第２の部分１２０とを有することを特徴とする。
The second
ここで、表面電極１１４のゲート・ソース間方向の幅をＬｆ５とし、第２の部分１２０のゲート・ソース間方向の幅をＬｆ６とする。Ｌｆ５は図２のＬｆと同じ大きさである。ここで、Ｌｆ６について着目し、変曲点Ａの左右位置について説明する。この構成においてＬｆ６の領域では、Ｌｆ５の領域より第２の窒化物半導体層１０３の膜厚が厚いため、ピエゾ効果による分極が大きくなり、２次元電子ガス層１０４のキャリア濃度が高くなるので、ゲート・ソース間抵抗Ｒｓを低減することができる。つまり、ｇｍ値は（数３）の関係から増加する。以上の説明から、図７に示す半導体装置は、図２に示す半導体装置と比較して、変曲点Ａより右側の領域が増加する。よって、ｇｍ−Ｖｇｓ曲線の平坦領域がさらに広がるので、ｇｍの最大値近傍を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
Here, the width of the
なお、第２の部分１２０の膜厚とＬｆ５とＬｆ６の組み合わせは、出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。また、第２の部分１２０は、表面電極１１４の下方、かつゲート電極１１０とリセス電極１１２との間であればいずれの場所に形成してもよい。
Note that the thickness of the
（第５の実施形態）
本実施形態では、実施形態１と異なる点を中心に説明する。第１の実施形態に関する半導体装置と同様の構成については説明を省略する。
(Fifth embodiment)
In the present embodiment, a description will be given focusing on differences from the first embodiment. The description of the same configuration as that of the semiconductor device according to the first embodiment is omitted.
本発明の第５の実施形態に係る半導体装置の上面図及び断面図を図８に示す。図８は、半導体装置のソース・ゲート部分を示している。なお、ゲート・ドレイン間は図１と同様であるので省略している。図８（ａ）および図８（ｃ）は半導体装置の上面図を表し、図８（ｂ）は図８（ａ）におけるＡ−Ａ’線での断面図、図８（ｄ）は図８（ｃ）におけるＢ−Ｂ’線での断面図である。なお、図８（ａ）と図８（ｃ）とは同じ半導体装置の上面を示す。なお、この半導体装置は、ＦＥＴである。 FIG. 8 shows a top view and a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. FIG. 8 shows a source / gate portion of the semiconductor device. Note that the space between the gate and the drain is omitted because it is the same as in FIG. 8A and 8C are top views of the semiconductor device, FIG. 8B is a cross-sectional view taken along line AA ′ in FIG. 8A, and FIG. 8D is FIG. It is sectional drawing in the BB ' line | wire in (c). 8A and 8C show the top surface of the same semiconductor device. This semiconductor device is an FET.
この半導体装置は、ソース電極部１０６のゲート・ソース間方向の幅が異なる複数のトランジスタが並列接続されていることを特徴とする。
This semiconductor device is characterized in that a plurality of transistors having different widths in the gate-source direction of the
Ａ−Ａ'線に示す部位でのトランジスタの表面電極１２２の幅は、Ｂ−Ｂ'線に示す部位でのトランジスタの表面電極１２４の幅より短い。
The width of the
Ａ−Ａ'線に示す部位でのトランジスタの表面電極１２２の幅をＬｆ７、Ｂ−Ｂ'線に示す部位でのトランジスタの表面電極１２４の幅をＬｆ８とする。Ｌｆ８は図２のＬｆと同じ大きさであり、Ｌｆ８＞Ｌｆ７とする。ここで、ｇｍ−Ｖｇｓ曲線における変曲点の位置について説明する。第１の実施形態のところで説明したように、Ｌｆが大きいほど変曲点がｇｍのピーク位置に近づくので、幅Ｌｆ８の表面電極１２４を有するトランジスタは、幅Ｌｆ７の表面電極１２２を有するトランジスタと比べて変曲点がｇｍのピーク位置に近づくことになる。これらＬｆ７とＬｆ８を有する表面電極が半導体装置の平面方向に混在することで、ｇｍのピーク位置からみて近い変曲点と遠い変曲点とを同じｇｍ−Ｖｇｓ曲線にもたらすことができ、ｇｍ−Ｖｇｓ曲線をさらに平坦化することができる。よって、ｇｍの最大値を与えるＶｇｓの近傍の電圧を動作点に選ぶことにより、線形性の優れた高出力動作の半導体装置を作製することができる。
The width of the
なお、表面電極１２２の幅Ｌｆ７及び表面電極１２４の幅Ｌｆ８は出力動作条件、使用する線形領域を鑑みた上で、適宜設計すればよい。
The width Lf8 width Lf 7及
なお、以上の実施形態は適宜組み合わせて実施してもよい。また、以上の実施形態における説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。 In addition, you may implement combining the above embodiment suitably. The descriptions in the above embodiments are all examples embodying the present invention, and the present invention is not limited to these examples. Various techniques that can be easily configured by those skilled in the art using the technology of the present invention. It can be expanded to examples.
本発明は、線形性の優れた高出力動作の高周波増幅装置に適用することができ、産業上大変有用なものである。 INDUSTRIAL APPLICABILITY The present invention can be applied to a high-output operation high-frequency amplifier having excellent linearity, and is very useful in industry.
１０１ 基板
１０２ 第１の窒化物半導体層
１０３ 第２の窒化物半導体層
１０４ ２次元電子ガス層
１０６ ソース電極部
１０７ 開口部
１０８ ドレイン電極
１１０ ゲート電極
１１２ リセス電極
１１４，１２２，１２４ 表面電極
１１６ 第２リセス電極
１１８ 第３の窒化物半導体層
１１９ 第１の部分
１２０ 第２の部分
DESCRIPTION OF
Claims (5)
前記基板の上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の下面より上に互いに間隔をおいて形成されたソース電極部及びドレイン電極と、
前記ソース電極部と前記ドレイン電極との間に、前記ソース電極部及び前記ドレイン電極と間隔をおいて形成されたゲート電極とを有し、
前記ソース電極部は、
前記第１の窒化物半導体層に生成される２次元電子ガス層と直接接触するように形成された第１のリセス電極と、
前記ゲート電極と前記第１のリセス電極との間に形成され、かつ前記２次元電子ガス層との間を前記第２の窒化物半導体層を介して導通するように形成された表面電極とを有し、
前記表面電極と前記第１のリセス電極が実質的にソース電位と同電位であり、
前記表面電極のゲート・ソース間方向の幅が前記表面電極のゲート側端と前記ゲート電極のソース側端との間隔の０．４倍以上であることを特徴とする半導体装置。A substrate,
A first nitride semiconductor layer formed on the substrate;
A semiconductor laminate having a second nitride semiconductor layer formed on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer;
A source electrode portion and a drain electrode formed at a distance from each other above the lower surface of the semiconductor stacked body;
A gate electrode formed between the source electrode part and the drain electrode, spaced apart from the source electrode part and the drain electrode;
The source electrode portion is
A first recess electrode formed in direct contact with a two-dimensional electron gas layer generated in the first nitride semiconductor layer;
A surface electrode formed between the gate electrode and the first recess electrode and formed to be electrically connected to the two-dimensional electron gas layer through the second nitride semiconductor layer. Have
The surface electrode and the first recess electrode are substantially at the same potential as the source potential;
The width of the surface electrode in the gate-source direction is 0.4 or more times the distance between the gate-side end of the surface electrode and the source-side end of the gate electrode.
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