JPWO2014061574A1 - Display device and driving method thereof - Google Patents
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Abstract
IGZO−GDMであるゲートドライバ(24)とレベルシフタ回路(13)とは第1〜第5配線(OL1〜OL5)を介して互いに接続される。各配線(OL)には放電部(190)が接続される。パネル内の残留電荷を除去するための電源オフシーケンスにおいて、レベルシフタ回路(13)内の第1〜第5出力回路(OC1〜OC5)の電源が動作下限値を下回ると、第1〜第5出力回路(OC1〜OC5)の出力がハイインピーダンス状態になる。このとき、各配線(OL)の電位は、放電部(190)によってグラウンド電位に引き込まれる。よって電源が遮断されたときにパネル内の残留電荷が速やかに且つ安定的に除去される。The gate driver (24), which is an IGZO-GDM, and the level shifter circuit (13) are connected to each other via first to fifth wirings (OL1 to OL5). A discharge part (190) is connected to each wiring (OL). In the power-off sequence for removing the residual charge in the panel, when the power of the first to fifth output circuits (OC1 to OC5) in the level shifter circuit (13) falls below the operation lower limit value, the first to fifth outputs The outputs of the circuits (OC1 to OC5) are in a high impedance state. At this time, the potential of each wiring (OL) is drawn to the ground potential by the discharge part (190). Therefore, the residual charge in the panel is quickly and stably removed when the power is turned off.
Description
本発明は、表示装置およびその駆動方法に関する。 The present invention relates to a display device and a driving method thereof.
一般に、アクティブマトリクス型の液晶表示装置は、液晶層と、その液晶層を挟持する2枚の基板により構成される液晶パネルを含んでいる。それらの2枚の基板のうちの一方には、複数本の走査線および複数本のデータ線が設けられ、それらの複数本の走査線と複数本のデータ線との交差点に対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過する走査線にゲート端子が接続され、その交差点を通過するデータ線にソース端子が接続された薄膜トランジスタ(TFT)、およびデータ線によって伝達されるデータ信号を書き込むための画素容量などを含んでいる。また、上記2枚の基板のうちの他方には、上記複数の画素形成部に共通の共通電極が設けられる場合がある。アクティブマトリクス型の液晶表示装置は、さらに、上記複数本の走査線を駆動するゲートドライバ(走査線駆動回路)および上記複数本のデータ線を駆動するソースドライバ(データ線駆動回路)を含んでいる。 In general, an active matrix liquid crystal display device includes a liquid crystal panel including a liquid crystal layer and two substrates sandwiching the liquid crystal layer. One of the two substrates is provided with a plurality of scanning lines and a plurality of data lines, and is arranged in a matrix corresponding to the intersections of the plurality of scanning lines and the plurality of data lines. Are provided with a plurality of pixel forming portions. Each pixel forming portion includes a thin film transistor (TFT) having a gate terminal connected to a scanning line passing through a corresponding intersection, a source terminal connected to a data line passing through the intersection, and a data signal transmitted by the data line. It includes the pixel capacity for writing. Further, a common electrode common to the plurality of pixel formation portions may be provided on the other of the two substrates. The active matrix type liquid crystal display device further includes a gate driver (scanning line driving circuit) for driving the plurality of scanning lines and a source driver (data line driving circuit) for driving the plurality of data lines. .
上述のように、データ信号はデータ線によって伝達されるが、各データ線は複数行分のデータ信号を一時(同時)に伝達することができない。このため、画素形成部内の画素容量へのデータ信号の書き込みは、例えば1行ずつ順次に行われる。そこで、複数本の走査線が所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタにより構成されている。 As described above, the data signal is transmitted through the data line, but each data line cannot transmit data signals for a plurality of rows at a time (simultaneously). For this reason, the writing of the data signal to the pixel capacitor in the pixel formation unit is sequentially performed, for example, one row at a time. Therefore, the gate driver is configured by a shift register having a plurality of stages so that a plurality of scanning lines are sequentially selected for a predetermined period.
このような液晶表示装置において、利用者によって電源が遮断されたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカの発生など表示品位の低下が生じる。そこで、電源オフの際に、例えば、全ての走査線を選択状態にしてデータ線に黒電圧を印加することによって、パネル上の電荷を放電させる手法が知られている。 In such a liquid crystal display device, the display may not be immediately cleared and an image such as an afterimage may remain even though the power is turned off by the user. This is because when the power of the device is turned off, the discharge path of the charge held in the pixel capacitor is cut off, and the residual charge is accumulated in the pixel formation portion. Further, when the power supply of the device is turned on in a state where residual charges are accumulated in the pixel formation portion, display quality is deteriorated such as generation of flicker due to impurity bias based on the residual charges. Therefore, a method is known in which, when the power is turned off, for example, a charge on the panel is discharged by applying a black voltage to the data lines with all the scanning lines selected.
従来、ゲートドライバは液晶パネルを構成する基板の周辺部に集積回路(IC)チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。また、モノリシックゲートドライバを含んだパネルは「ゲートドライバモノリシックパネル」と呼ばれている。 Conventionally, the gate driver is often mounted as an integrated circuit (IC) chip on the peripheral portion of the substrate constituting the liquid crystal panel, but in recent years, the gate driver is gradually formed directly on the substrate. ing. Such a gate driver is called a “monolithic gate driver”. A panel including a monolithic gate driver is called a “gate driver monolithic panel”.
ゲートドライバモノリシックパネルにおいては、パネル上の電荷の放電に関し、上述した手法を採用することができない。そこで、国際公開第2011/055584号パンフレットには、次のような液晶表示装置が開示されている。ゲートドライバ内のシフトレジスタを構成する双安定回路において、シフトレジスタを動作させるクロック信号がゲート端子に与えられ、基準電位を伝達する基準電位配線にソース端子が接続され、走査線にドレイン端子が接続されたTFTが設けられる。このような構成において、外部からの電源の供給が遮断されると、クロック信号をハイレベルにして上記TFTをオン状態にするとともに、基準電位がゲートオフ電位からゲートオン電位にまで高められる。これにより、各走査線の電位がゲートオン電位にまで高められ、全ての画素形成部内の残留電荷が放電される。また、国際公開第2010/050262号パンフレットには、ゲートドライバモノリシックパネルに関する発明として、TFTでのリークに起因する誤動作を防止する技術が開示されている。 In the gate driver monolithic panel, the above-described method cannot be adopted for discharging the charges on the panel. Therefore, the following liquid crystal display device is disclosed in International Publication No. 2011/055584 pamphlet. In a bistable circuit that constitutes a shift register in a gate driver, a clock signal for operating the shift register is supplied to a gate terminal, a source terminal is connected to a reference potential wiring that transmits a reference potential, and a drain terminal is connected to a scanning line. TFTs are provided. In such a configuration, when the supply of power from the outside is interrupted, the clock signal is set to a high level to turn on the TFT, and the reference potential is raised from the gate-off potential to the gate-on potential. As a result, the potential of each scanning line is raised to the gate-on potential, and the residual charges in all the pixel formation portions are discharged. In addition, International Publication No. 2010/050262 pamphlet discloses a technique for preventing malfunction caused by leakage in a TFT as an invention related to a gate driver monolithic panel.
ところで、近年、酸化物半導体の一種である酸化インジウムガリウム亜鉛によりチャネル層が形成されたTFT(以下「IGZO−TFT」という。)を使用した液晶パネルの開発が進んでいる。以下では、IGZO−TFTを使用した液晶パネルのことをIGZO−TFT液晶パネルという。IGZO−TFT液晶パネルにおいても、モノリシック化されたゲートドライバの開発が進められている。以下では、IGZO−TFT液晶パネルに設けられているモノリシックゲートドライバのことを「IGZO−GDM」という。 By the way, in recent years, development of a liquid crystal panel using a TFT in which a channel layer is formed of indium gallium zinc oxide which is a kind of oxide semiconductor (hereinafter referred to as “IGZO-TFT”) is progressing. Hereinafter, a liquid crystal panel using the IGZO-TFT is referred to as an IGZO-TFT liquid crystal panel. In the IGZO-TFT liquid crystal panel as well, monolithic gate drivers are being developed. Hereinafter, the monolithic gate driver provided in the IGZO-TFT liquid crystal panel is referred to as “IGZO-GDM”.
従来から液晶パネルに使用されている、アモルファスシリコンによりチャネル層が形成されたTFT(以下「a−SiTFT」という。)はオフ特性が良好ではないため、a−SiTFTを使用した液晶パネル(以下「a−SiTFT液晶パネル」という。)では、画素形成部以外の部分の浮遊ノード上の電荷(以下「浮遊電荷」という場合がある。)については数秒で放電される。従って、a−SiTFT液晶パネルにおいては、画素形成部以外の部分の浮遊電荷については特に問題とはならない。ところが、IGZO−TFTは、オン特性のみならずオフ特性も優れている。特にゲートへのバイアス電圧が0V(バイアスなし)のときのオフ特性がa−SiTFTと比較して顕著に優れているため、TFTと接続されているノードの浮遊電荷がゲートオフ時に当該TFTを介して放電することがない。その結果、回路内に電荷が長時間残ることとなる。ある試算によると、後述の図10に示すような構成を採用するIGZO−GDMにおいて、netA上の浮遊電荷の放電に要する時間は数時間(数千秒〜数万秒)となっている。また、IGZO−GDMのバイアス温度ストレス試験によれば、IGZO−TFTの閾値シフトの大きさは1時間で数Vとなっている。このことから、IGZO−GDMにおいては残留電荷の存在がIGZO−TFTの閾値シフトの大きな要因となることが把握される。以上より、IGZO−GDMのシフトレジスタにおいてシフト動作が途中で停止すると、ある1つの段においてのみTFTの閾値シフトが生じるおそれがある。その結果、シフトレジスタが正常に動作しなくなり、画面への画像表示が行われなくなる。 A TFT having a channel layer formed of amorphous silicon (hereinafter referred to as “a-Si TFT”), which has been conventionally used in a liquid crystal panel, does not have good off characteristics, and therefore a liquid crystal panel using an a-Si TFT (hereinafter referred to as “a-Si TFT”). In the “a-Si TFT liquid crystal panel”), the charge on the floating node other than the pixel formation portion (hereinafter sometimes referred to as “floating charge”) is discharged in a few seconds. Therefore, in the a-Si TFT liquid crystal panel, there is no particular problem with the floating charges other than the pixel formation portion. However, the IGZO-TFT has excellent off characteristics as well as on characteristics. In particular, the off characteristics when the bias voltage to the gate is 0 V (no bias) is remarkably superior as compared with the a-Si TFT, and therefore, the floating charge of the node connected to the TFT passes through the TFT when the gate is off. There is no discharge. As a result, electric charge remains in the circuit for a long time. According to a certain calculation, in the IGZO-GDM employing the configuration shown in FIG. 10 described later, the time required for discharging the floating charges on the netA is several hours (thousands of seconds to tens of thousands of seconds). Further, according to the bias temperature stress test of the IGZO-GDM, the magnitude of the threshold shift of the IGZO-TFT is several volts per hour. From this, it can be understood that in IGZO-GDM, the presence of residual charge is a major factor in the threshold shift of IGZO-TFT. As described above, if the shift operation is stopped halfway in the IGZO-GDM shift register, there is a possibility that the threshold shift of the TFT occurs only in one stage. As a result, the shift register does not operate normally and image display on the screen is not performed.
また、ゲートドライバがICチップである場合には、パネル内のTFTは画素形成部内のTFTだけである。従って、電源オフの際には画素形成部内の電荷および走査線上の電荷を放電すれば足りる。しかしながら、モノリシックゲートドライバの場合には、パネル内のTFTとしてゲートドライバ内にもTFTが存在している。そして、例えば図10に示す構成においては、符号netAおよび符号netBで示す2つの浮遊ノード(以下、それぞれ「第1ノード」および「第2ノード」という。)が存在する。従って、IGZO−GDMにおいては、電源オフの際、画素形成部内の電荷、走査線上の電荷、第1ノードnetA上の電荷、および第2ノードnetB上の電荷を放電する必要がある。さらに、これらの電荷の放電は、安定的に行われることが望ましい。 When the gate driver is an IC chip, the TFT in the panel is only the TFT in the pixel formation portion. Therefore, when the power is turned off, it is sufficient to discharge the charges in the pixel formation portion and the charges on the scanning line. However, in the case of a monolithic gate driver, there are TFTs in the gate driver as TFTs in the panel. For example, in the configuration shown in FIG. 10, there are two floating nodes (hereinafter referred to as “first node” and “second node”, respectively) indicated by reference numerals netA and netB. Therefore, in the IGZO-GDM, when the power is turned off, it is necessary to discharge the charge in the pixel formation portion, the charge on the scanning line, the charge on the first node netA, and the charge on the second node netB. Furthermore, it is desirable that the discharge of these charges be performed stably.
そこで、本発明は、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することのできる、例えばチャネル層が酸化物半導体により形成されたTFTを有するモノリシックゲートドライバを採用する場合に好適な液晶表示装置およびその駆動方法を適用することを目的とする。 Therefore, the present invention employs a monolithic gate driver having a TFT in which the channel layer is formed of an oxide semiconductor, for example, which can quickly and stably remove the residual charge in the panel when the power is turned off. An object of the present invention is to apply a liquid crystal display device and a driving method thereof suitable for the case.
本発明の第1の局面は、表示装置であって、
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第2走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電処理と、前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子とを含むことを特徴とする。A first aspect of the present invention is a display device,
A plurality of data lines for transmitting data signals, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and the plurality of scanning lines are selectively selected A display panel including a scanning line driving circuit for driving;
A drive control unit for controlling the scanning line drive circuit;
Based on an external power supply, a scanning line selection potential that is a potential for bringing the scanning line into a selected state and a scanning line non-selection potential that is a potential for bringing the scanning line into a non-selected state are generated. A power supply circuit to be supplied to the drive control unit;
A plurality of wirings for connecting the scanning line driving circuit and the drive control unit to each other;
A discharge part having one end connected to the wiring and the other end grounded;
A power supply state detection unit that provides a predetermined power supply off signal to the drive control unit when detecting the power supply off state;
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a second scanning line selection potential whose level change is slower than the first scanning line selection potential when the power supply is turned off. Produces
The drive control unit
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. To the line drive circuit,
When the power-off signal is received, a first discharge process for setting the potential of the clock signal and the reference potential to the first scanning line selection potential, and a potential of the clear signal are set to the second scanning line selection potential. Sequentially performing the second discharge treatment,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A switching element for controlling a first node, wherein the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal. And
本発明の第2の局面は、本発明の第1の局面において、
前記放電部は、放電抵抗を含むことを特徴とする。According to a second aspect of the present invention, in the first aspect of the present invention,
The discharge part includes a discharge resistor.
本発明の第3の局面は、本発明の第2の局面において、
前記放電部は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする。According to a third aspect of the present invention, in the second aspect of the present invention,
The discharge unit may further include a control switch that is provided in series with the discharge resistor and is closed when the power source is in an off state.
本発明の第4の局面は、本発明の第2の局面において、
前記放電部は、前記放電抵抗と直列に設けられ、前記第2走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする。According to a fourth aspect of the present invention, in the second aspect of the present invention,
The discharge unit may further include a control switch that is provided in series with the discharge resistor and that closes when the second scanning line selection potential falls below a predetermined value.
本発明の第5の局面は、本発明の第1の局面において、
前記駆動制御部は、前記第2走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする。According to a fifth aspect of the present invention, in the first aspect of the present invention,
The drive control unit includes a plurality of output circuits that operate using the second scanning line selection potential as a power source and output the clock signal, the clear signal, and the reference potential, respectively.
本発明の第6の局面は、本発明の第1の局面において、
前記双安定回路は、
前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2の第1ノード制御用スイッチング素子と、
前記第2の第1ノード制御用スイッチング素子の制御端子に接続された第2ノードと、
前記クリア信号が制御端子に与えられ、前記第2ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2ノード制御用スイッチング素子とをさらに含むことを特徴とする。According to a sixth aspect of the present invention, in the first aspect of the present invention,
The bistable circuit is
A first first node control switching element, wherein a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal;
A second node connected to a control terminal of the second first-node control switching element;
And a second node control switching element, wherein the clear signal is supplied to a control terminal, a first conduction terminal is connected to the second node, and the reference potential is supplied to a second conduction terminal. .
本発明の第7の局面は、本発明の第1の局面において、
前記双安定回路は、前記クロック信号が制御端子に与えられ、前記出力ノードが第1導通端子に接続され、前記基準電位が第2導通端子に与えられる出力ノード制御用スイッチング素子をさらに含むことを特徴とする。According to a seventh aspect of the present invention, in the first aspect of the present invention,
The bistable circuit further includes an output node control switching element in which the clock signal is supplied to a control terminal, the output node is connected to a first conduction terminal, and the reference potential is supplied to a second conduction terminal. Features.
本発明の第8の局面は、本発明の第1の局面において、
前記電源回路は、前記電源がオフ状態になると、前記第1走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする。According to an eighth aspect of the present invention, in the first aspect of the present invention,
When the power supply is turned off, the power supply circuit changes the first scanning line selection potential from a level at the time when the power supply is turned off to a ground level over a predetermined time.
本発明の第9の局面は、本発明の第8の局面において、
前記電源回路は、
少なくとも第1容量および第1抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第1走査線選択電位を生成するための第1走査線選択電位生成線と、
少なくとも第2容量および第2抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第2走査線選択電位を生成するための第2走査線選択電位生成線とを含み、
前記第2容量および前記第2抵抗によって定まる時定数は、前記第1容量および前記第1抵抗によって定まる時定数よりも大きいことを特徴とする。A ninth aspect of the present invention is the eighth aspect of the present invention,
The power supply circuit is
A first scanning line selection potential generation line connected to at least a first capacitor and a first resistor and configured to generate the first scanning line selection potential based on a predetermined potential obtained from the power source;
A second scanning line selection potential generation line connected to at least a second capacitor and a second resistor and configured to generate the second scanning line selection potential based on a predetermined potential obtained from the power source;
The time constant determined by the second capacitor and the second resistor is larger than the time constant determined by the first capacitor and the first resistor.
本発明の第10の局面は、本発明の第1の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第1放電処理の前に、前記クリア信号の電位を前記第2走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする。According to a tenth aspect of the present invention, in the first aspect of the present invention,
Upon receiving the power-off signal, the drive control unit sets the potential of the clear signal to the second scanning line selection potential and sets the reference potential to the scanning line non-selection potential before the first discharge process. It is characterized in that an initialization process is set.
本発明の第11の局面は、本発明の第10の局面において、
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする。An eleventh aspect of the present invention is the tenth aspect of the present invention,
The drive control unit sets the potential of the clock signal to the scanning line non-selection potential during the initialization process.
本発明の第12の局面は、本発明の第1の局面において、
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする。According to a twelfth aspect of the present invention, in the first aspect of the present invention,
The switching element included in the bistable circuit is a thin film transistor in which a channel layer is formed of an oxide semiconductor.
本発明の第13の局面は、本発明の第12の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。A thirteenth aspect of the present invention is the twelfth aspect of the present invention,
The oxide semiconductor is indium gallium zinc oxide.
本発明の第14の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線とを備える表示装置の駆動方法であって、
前記電源のオン/オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第2走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電ステップと、
前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子とを含むことを特徴とする。A fourteenth aspect of the present invention includes a plurality of data lines for transmitting a data signal, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and Based on a display panel including a scanning line driving circuit that selectively drives the plurality of scanning lines, a drive control unit that controls the scanning line driving circuit, and an external power supply, the scanning line is set to a selected state. A power supply circuit that generates a scanning line selection potential that is a potential for switching and a scanning line non-selection potential that is a potential for bringing the scanning line into a non-selected state, and supplies the scanning line selection potential to the drive control unit; A drive method of a display device comprising a plurality of wirings for connecting the drive control unit to each other,
A power supply state detection step for detecting an on / off state of the power supply;
An in-panel discharge step for discharging electric charges in the display panel, which is executed when an off state is detected in the power state detection step;
A wiring discharge step for discharging charges accumulated in the wiring in at least a part of a period in which the power source is in an off state,
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a second scanning line selection potential whose level change is slower than the first scanning line selection potential when the power supply is turned off. Produces
The in-panel discharge step includes:
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. An output step for the line drive circuit;
A first discharging step of setting the potential of the clock signal and the reference potential to the first scanning line selection potential;
A second discharge process for setting the potential of the clear signal to the second scanning line selection potential,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A switching element for controlling a first node, wherein the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal. And
本発明の第1の局面によれば、液晶表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための2つの処理(第1放電処理および第2放電処理)が順次に行われる。第1放電処理では、クロック信号の電位および基準電位が第1走査線選択電位に設定されることにより、第1走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第1走査線選択電位は、電源がオフ状態になったときのレベル変化が第2走査線選択電位よりも速いので、第1放電処理時に走査線上の電荷も放電される。第2放電処理では、クリア信号の電位が第2走査線選択電位に設定される。第2走査線選択電位は、電源がオフ状態になったときのレベル変化が第1走査線選択電位よりも遅いので、第2放電処理の開始時点では、第2走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第2放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電部が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子(上記配線が接続された端子)がハイインピーダンス状態になったとしても、配線はフローティング状態にならない(グラウンド電位に引き込まれる)。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。 According to the first aspect of the present invention, when the supply of power is cut off in the liquid crystal display device, two processes (first discharge process and second discharge process) for discharging the charges in the display panel are sequentially performed. To be done. In the first discharge process, the potential of the clock signal and the reference potential are set to the first scanning line selection potential, so that the potential of the clock signal that has become the first scanning line selection potential is output via the output control switching element. Since it is given to the node, each scanning line is selected. At this time, by setting the potential of the data signal to the ground potential, the charge in each pixel formation portion is discharged. Further, since the first scanning line selection potential changes in level when the power source is turned off faster than the second scanning line selection potential, the charge on the scanning line is also discharged during the first discharge process. In the second discharge process, the potential of the clear signal is set to the second scanning line selection potential. Since the level change of the second scanning line selection potential when the power supply is turned off is slower than that of the first scanning line selection potential, the second scanning line selection potential is bistable at the start of the second discharge process. The switching element included in the circuit is maintained at a level that turns on the switching element. For this reason, the electric charge on the floating node in each bistable circuit is discharged by the second discharge process. In addition, the discharge unit is connected to the wiring for connecting the scanning line driving circuit and the drive control unit to each other. Therefore, the scanning line selection potential applied to the drive control unit is lower than the value necessary for operating the drive control unit, and each output terminal (terminal to which the wiring is connected) of the drive control unit is in a high impedance state. However, the wiring does not enter a floating state (is pulled to the ground potential). As described above, the residual charge in the panel can be quickly and stably removed when the power is turned off.
本発明の第2の局面によれば、放電抵抗を使用して、本発明の第1の局面と同様の効果を奏することができる。 According to the second aspect of the present invention, the same effect as that of the first aspect of the present invention can be achieved using the discharge resistance.
本発明の第3の局面によれば、電源遮断時以外(以下「通常動作時」という場合がある。)では制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。 According to the third aspect of the present invention, since the control switch is open except when the power is shut off (hereinafter sometimes referred to as “normal operation”), no current flows through the discharge resistor. For this reason, an increase in power consumption during normal operation due to the discharge resistance can be suppressed.
本発明の第4の局面によれば、本発明の第3の局面と同様に、通常動作時は制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第2走査線選択電位が所定値(駆動制御部を動作させるために必要な値)を下回るまで制御スイッチが開いているので、放電抵抗を通じて電流が流れない。これにより、第2走査線選択電位が所定値を下回るまでの駆動制御部からの出力波形が安定するので、電源が遮断されたときにパネル内の残留電荷をさらに安定的に除去することができる。また、本発明の第3の局面よりも、放電抵抗による電源遮断時の消費電力の増加を抑制することができる。 According to the fourth aspect of the present invention, as in the third aspect of the present invention, since the control switch is open during normal operation, no current flows through the discharge resistor. For this reason, an increase in power consumption during normal operation due to the discharge resistance can be suppressed. Further, even when the power is shut off, the control switch is open until the second scanning line selection potential falls below a predetermined value (a value necessary for operating the drive control unit), so that no current flows through the discharge resistor. As a result, the output waveform from the drive control unit until the second scanning line selection potential falls below a predetermined value is stabilized, so that residual charges in the panel can be more stably removed when the power is shut off. . In addition, an increase in power consumption at the time of power interruption due to a discharge resistor can be suppressed as compared with the third aspect of the present invention.
本発明の第5の局面によれば、第2走査線選択電位が出力回路の動作下限値を下回って当該出力回路の出力がハイインピーダンス状態になったとしても、配線はフローティング状態にならない(グラウンド電位に引き込まれる)。このようにして、本発明の第1の局面と同様の効果を奏することができる。 According to the fifth aspect of the present invention, even if the second scanning line selection potential falls below the operation lower limit value of the output circuit and the output of the output circuit enters a high impedance state, the wiring does not enter a floating state (ground Pulled into the potential). In this way, the same effects as those of the first aspect of the present invention can be achieved.
本発明の第6の局面によれば、通常動作時に第1ノードの電位を随時基準電位に引き込むことが可能となるので、動作不良の発生を抑制することができる。 According to the sixth aspect of the present invention, it is possible to draw the potential of the first node to the reference potential at any time during normal operation, so that occurrence of malfunction can be suppressed.
本発明の第7の局面によれば、第1放電処理時に、基準電位が第1走査線選択電位になると出力ノード制御用スイッチング素子がオン状態になる。このため、第1放電処理時に、各走査線を確実に選択状態にして各画素形成部内の電荷を放電させることができる。 According to the seventh aspect of the present invention, when the reference potential becomes the first scanning line selection potential during the first discharge process, the output node control switching element is turned on. For this reason, at the time of the first discharge process, each scanning line can be surely selected to discharge the charges in each pixel formation portion.
本発明の第8の局面によれば、第1放電処理時に出力ノードの電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。 According to the eighth aspect of the present invention, the potential of the output node gradually decreases during the first discharge process. For this reason, the influence on the display resulting from the kickback voltage can be reduced for each pixel.
本発明の第9の局面によれば、電源の供給が遮断されたときのレベル変化状態が互いに異なる2種類の走査線選択電位を比較的容易な構成で生成することができる。 According to the ninth aspect of the present invention, two types of scanning line selection potentials having different level change states when the supply of power is interrupted can be generated with a relatively easy configuration.
本発明の第10の局面によれば、第1放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源の供給が遮断されたときに、表示パネル内の残留電荷がより確実に除去され、表示パネル内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。 According to the tenth aspect of the present invention, each bistable circuit in the shift register is initialized before the first discharge process is performed. For this reason, when the supply of power is interrupted, the residual charge in the display panel is more reliably removed, and the occurrence of malfunction due to the residual charge in the display panel can be effectively suppressed.
本発明の第11の局面によれば、初期化処理時に、シフトレジスタ内の各双安定回路がより確実に初期化される。 According to the eleventh aspect of the present invention, each bistable circuit in the shift register is more reliably initialized during the initialization process.
本発明の第12の局面によれば、酸化物半導体によりチャネル層が形成されたTFT(以下「酸化物TFT」という。)を使用した走査線駆動回路を備えた液晶表示装置において、本発明の第1の局面と同様の効果が得られる。従来、酸化物TFTを使用した走査線駆動回路を備えた液晶表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第12の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。 According to a twelfth aspect of the present invention, in a liquid crystal display device including a scanning line driving circuit using a TFT in which a channel layer is formed of an oxide semiconductor (hereinafter referred to as “oxide TFT”), The same effect as the first aspect can be obtained. Conventionally, in a liquid crystal display device provided with a scanning line driving circuit using an oxide TFT, an operation failure due to a residual charge in the display panel is likely to occur. Therefore, according to the twelfth aspect of the present invention, the display panel The effect of suppressing the occurrence of malfunction due to the residual charges in the inside can be obtained more greatly.
本発明の第13の局面によれば、酸化物半導体として酸化インジウムガリウム亜鉛を使用することにより、本発明の第12の局面と同様の効果を奏することができる。 According to the thirteenth aspect of the present invention, by using indium gallium zinc oxide as the oxide semiconductor, the same effect as in the twelfth aspect of the present invention can be achieved.
本発明の第14の局面によれば、液晶表示装置の駆動方法において、本発明の第1の局面と同様の効果を奏することができる。 According to the fourteenth aspect of the present invention, the same effect as that of the first aspect of the present invention can be achieved in the driving method of the liquid crystal display device.
以下、添付図面を参照しながら、本発明の第1〜第3の実施形態について説明する。各トランジスタは電界効果トランジスタであり、より詳細にはnチャネル型のTFTである。また、nチャネル型のTFTに関する以下の説明では、ゲート端子は制御端子に相当し、ドレイン端子は第1導通端子に相当し、ソース端子は第2導通端子に相当する。また、TFTとしてIGZO−TFTを使用するものとして説明するが、他の酸化物TFTを使用しても良い。酸化インジウムガリウム亜鉛以外の酸化物半導体として、例えばインジウム、ガリウム、亜鉛、銅(Cu)、シリコン(Si)、錫(Sn)、アルミニウム(Al)、カルシウム(Ca)、ゲルマニウム(Ge)、および鉛(Pb)のうち少なくとも1つを含む酸化物半導体によりチャネル層を形成した場合でも同様の効果が得られる。また、m,nは2以上の整数であるとする。 Hereinafter, first to third embodiments of the present invention will be described with reference to the accompanying drawings. Each transistor is a field effect transistor, more specifically an n-channel TFT. In the following description of the n-channel TFT, the gate terminal corresponds to the control terminal, the drain terminal corresponds to the first conduction terminal, and the source terminal corresponds to the second conduction terminal. Moreover, although it demonstrates as what uses IGZO-TFT as TFT, you may use another oxide TFT. Examples of oxide semiconductors other than indium gallium zinc oxide include indium, gallium, zinc, copper (Cu), silicon (Si), tin (Sn), aluminum (Al), calcium (Ca), germanium (Ge), and lead. The same effect can be obtained even when the channel layer is formed using an oxide semiconductor containing at least one of (Pb). M and n are integers of 2 or more.
<1.第1の実施形態>
<1.1 全体構成>
図1は、本実施形態に係るアクティブマトリクス型の液晶表示装置100の全体構成を示すブロック図である。液晶表示装置100は、プリント回路基板(PCB)10と、表示パネルとしての液晶パネル20と、PCB10および液晶パネル20に接続されたテープ自動化接合(TAB)テープ30とを含んでいる。PCB10には、タイミングコントローラ11、レベルシフタ回路13、電源回路15、および電源OFF検出部17が設けられている。なお、PCB10上にはさらに、図示しない後述の放電部が設けられているが、図1を参照した説明では便宜上その説明を省略する。液晶パネル20は、IGZO−TFT液晶パネルである。TABテープ30には、データ線SL1〜SLmを駆動するためのソースドライバ32がICチップの状態で搭載されている。TABテープ30は主に中型用から大型用の液晶パネルで採用されるソースドライバ32の実装形態であり、小型用から中型用の液晶パネルではソースドライバ32の実装形態としてチップオングラス(COG)実装が採用される場合もある。また、昨今では、ソースドライバ32、タイミングコントローラ11、レベルシフタ回路13、電源回路15、および電源OFF検出部17が1チップ化された構成も徐々に採用されてきている。<1. First Embodiment>
<1.1 Overall configuration>
FIG. 1 is a block diagram showing the overall configuration of an active matrix liquid
液晶表示装置100は、外部から電源の供給を受けて動作する。液晶表示装置100には、電源が正常に供給されているとき、例えば+5Vの電位が与えられる。以下では、液晶表示装置100に電源から与えられる電位のことを「入力電源電位」といい、符号VCCで表す。なお、電源の供給が遮断されると、入力電源電位VCCはグラウンド電位(0V)にまで徐々に低下する。
The liquid
液晶パネル20は、液晶層と、その液晶層を挟持する2枚の基板(典型的にはガラス基板であるが、ガラス基板に限定されない。)とを含んでいる。基板上の所定領域には、画像を表示するための表示部22が形成されている。表示部22は、n本の走査線GL1〜GLnと、m本のデータ線SL1〜SLmと、それらのn本の走査線GL1〜GLnおよびm本のデータ線SL1〜SLmの交差点に対応してマトリクス状に配置されたm×n個の画素形成部を含んでいる。
The
図2は、画素形成部の構成を示す回路図である。各画素形成部は、対応する交差点を通過する走査線GLにゲート端子が接続され、その交差点を通過するデータ線SLにソース端子が接続されたトランジスタ220と、トランジスタ220のドレイン端子に接続された画素電極221と、m×n個の画素形成部に共通的に設けられた共通電極222および補助容量電極223と、画素電極221と共通電極222とによって形成される液晶容量224と、画素電極221と補助容量電極223とによって形成される補助容量225とを含んでいる。トランジスタ220としては、上述のようにnチャネル型のIGZO−TFTが採用される。液晶容量224および補助容量225によって画素容量CPが形成されている。トランジスタ220のゲート端子に接続された走査線GLが選択されると、トランジスタ220がオン状態になってデータ線SLによって伝達されるデータ信号が画素容量CPに書き込まれる。
FIG. 2 is a circuit diagram illustrating a configuration of the pixel formation portion. Each pixel formation portion is connected to a
液晶パネル20には、図1に示すように、走査線GL1〜GLnを駆動するためのゲートドライバ24がさらに形成されている。ゲートドライバ24は走査線駆動回路に相当する。ゲートドライバ24はIGZO−GDMであり、液晶パネル20を構成する基板上にモノリシックに形成されている。なお、図1では、ゲートドライバ24は表示部22の片側のみに配置されているが、表示部22の左右両側に配置されても良い。
As shown in FIG. 1, the
以上のように、本実施形態では、m本のデータ線SL1〜SLm、n本の走査線GL1〜GLn、m×n個の画素形成部、およびゲートドライバ24が液晶パネル20を構成する1枚の基板上に形成されている。
As described above, in the present embodiment, m data lines SL1 to SLm, n scanning lines GL1 to GLn, m × n pixel formation portions, and the
液晶表示装置100には、水平同期信号Hsync、垂直同期信号Vsync、およびデータイネーブル信号DEなどのタイミング信号と画像信号DATと入力電源電位VCCとが外部から与えられる。入力電源電位VCCは、タイミングコントローラ11、電源回路15、および電源OFF検出部17に与えられる。通常動作時の入力電源電位VCCは例えば+5Vとされるが、この入力電源電位VCCは+5Vに限定されるものではない。また、入力信号についても上述の内容には限定されない。また、タイミング信号および画像信号DATは、ローボルテージ・ディファレンシャル・シグナリング(LVDS)規格、モバイル・インダストリ・プロセッサ・インタフェース(MIPI)規格、ディスプレイ・ポート(DP)規格、またはエンベデッド・ディスプレイ・ポート(e−DP)規格などの差動インタフェースを利用して転送されることもある。
The liquid
電源回路15は、入力電源電位VCCに基づいて、通常動作時に走査線GLを選択状態にするレベルで維持されるゲートオン電位(走査線選択電位)VGHと、通常動作時に走査線GLを非選択状態にするレベルで維持されるゲートオフ電位(走査線非選択電位)VGLとを生成する。なお、電源回路15で生成されるゲートオン電位VGHおよびゲートオフ電位VGLについては、通常動作時のレベルが一定で維持されるが、外部からの電源の供給が遮断されたときにはレベルが変化する。本実施形態では、電源回路15は、ゲートオン電位VGHとして2種類の電位(第1,第2ゲートオン電位VGH1,VGH2)を生成する。それら2種類のゲートオン電位VGHを生成するための構成の説明は後述する。なお、通常動作時は、ゲートオン電位VGHが例えば+20Vに設定され、ゲートオフ電位VGLが例えば−10Vに設定される。電源回路15は、生成した第1,第2ゲートオン電位VGH1,VGH2およびゲートオフ電位VGLをレベルシフタ回路13に与える。
The
電源OFF検出部17は、電源の供給状態(電源のオン/オフ状態)を示す電源状態信号SHUTを生成してレベルシフタ回路13に与える。電源状態信号SHUTは電源オフ信号に相当する。電源OFF検出部17は電源状態検出部に相当する。
The power
タイミングコントローラ11は、水平同期信号Hsync、垂直同期信号Vsync、およびデータイネーブル信号DEなどのタイミング信号と画像信号DATと入力電源電位VCCを受け取り、デジタル映像信号DV、ソーススタートパルス信号SSP、ソースクロック信号SCK、ゲートスタートパルス信号L_GSP、およびゲートクロック信号L_GCKを生成する。デジタル映像信号DV、ソーススタートパルス信号SSP、およびソースクロック信号SCKはソースドライバ32に与えられ、ゲートスタートパルス信号L_GSPおよびゲートクロック信号L_GCKはレベルシフタ回路13に与えられる。なお、ゲートスタートパルス信号L_GSPおよびゲートクロック信号L_GCKは、ハイレベル側の電位が入力電源電位VCCに設定され、ローレベル側の電位がグラウンド電位GNDに設定される。
The
レベルシフタ回路13は、グラウンド電位GNDと、電源回路15から与えられる第1,第2ゲートオン電位VGH1,VGH2およびゲートオフ電位VGLとを使用して、タイミングコントローラ11から出力されたゲートスタートパルス信号L_GSPをIGZO−GDM駆動に最適化されたタイミング信号に変換した信号のレベル変換後の信号H_GSPの生成と、タイミングコントローラ11から出力されたゲートクロック信号L_GCKに基づく第1,第2ゲートクロック信号H_GCK1,H_GCK2の生成と、内部信号に基づく基準電位H_VSSおよびクリア信号H_CLRの生成とを行う。以下では、第1,第2ゲートオン電位VGH1,VGH2をまとめて「ゲートオン電位VGH」ともいう。レベルシフタ回路13は、生成したゲートスタートパルス信号H_GSP、第1,第2ゲートオン電位VGH1,VGH2、クリア信号H_CLR、および基準電位H_VSSをゲートドライバ24に与える。以下では、レベルシフタ回路13で生成されゲートドライバ24に与えられるこれらの信号のことを便宜上「GDM信号」という。なお、通常動作時には、ゲートスタートパルス信号H_GSP、第1,第2のゲートクロック信号H_GCK1,H_GCK2の電位は第1ゲートオン電位VGH1またはゲートオフ電位VGLに設定され、クリア信号H_CLRの電位は第2ゲートオン電位VGH2またはゲートオフ電位VGLに設定され、基準電位H_VSSはゲートオフ電位VGLに設定される。本実施形態では、タイミングコントローラ11およびレベルシフタ回路13によって駆動制御部が実現されている。
The
ところで、本実施形態では、図3に示すように、レベルシフタ回路13には、タイミング生成ロジック部131およびオシレータ132が含まれ、電源OFF検出部17から出力される電源状態信号SHUTが与えられる。このような構成により、レベルシフタ回路13は、所定のタイミング(後述する図12における時点t1〜t3)に従って上記GDM信号の電位を変化させることが可能となっている。所定のタイミングについては、例えば、レベルシフタ回路13を構成するIC内部の不揮発性メモリ及び不揮発性メモリからデータをロードしたレジスタ値に基づいて生成される。なお、このレベルシフタ回路13についてのさらに詳しい説明は後述する。
By the way, in the present embodiment, as shown in FIG. 3, the
ソースドライバ32は、タイミングコントローラ11から出力されるデジタル映像信号DV、ソーススタートパルス信号SSP、およびソースクロック信号SCKを受け取り、データ線SL1〜SLmにデータ信号を印加する。
The source driver 32 receives the digital video signal DV, the source start pulse signal SSP, and the source clock signal SCK output from the
ゲートドライバ24は、レベルシフタ回路13から出力されるゲートスタートパルス信号H_GSP、第1,第2ゲートクロック信号H_GCK1,H_GCK2、クリア信号H_CLR、および基準電位H_VSSに基づいて、アクティブな走査信号の走査線GL1〜GLnへの印加を1垂直走査期間を周期として繰り返す。なお、このゲートドライバ24についての詳しい説明は後述する。
Based on the gate start pulse signal H_GSP, the first and second gate clock signals H_GCK1 and H_GCK2, the clear signal H_CLR, and the reference potential H_VSS output from the
以上のようにして、データ線SL1〜SLmにデータ信号が印加され、走査線GL1〜GLnに走査信号が印加されることにより、外部から送られた画像信号DATに基づく画像が表示部22に表示される。
As described above, the data signal is applied to the data lines SL1 to SLm, and the scanning signal is applied to the scanning lines GL1 to GLn, whereby an image based on the image signal DAT sent from the outside is displayed on the
<1.2 2種類のゲートオン電位>
図4は、電源回路15の構成のうち、第1,第2ゲートオン電位VGH1,VGH2の生成に関する回路構成の一例を示す回路図である。なお、以下の説明における電圧の値は一例であって、それらの値に限定されるものではない。電源回路15は、2種類のゲートオン電位VGHを生成するための構成要素として、電源管理集積回路(PMIC)150、1個のコイルL1、6個のダイオードD1〜D6、6個のコンデンサ(容量)C1〜C6、および2個の抵抗器R1,R2を含んでいる。なお、ダイオードD1〜D6における順方向電圧降下を「Vf」とする。<1.2 Two types of gate-on potential>
FIG. 4 is a circuit diagram showing an example of a circuit configuration related to generation of the first and second gate-on potentials VGH1 and VGH2 in the configuration of the
電源回路15では、まず、PMIC150を用いて生成された5Vの振幅の信号が節点P1に現れる。節点P2には、ダイオードD1とコンデンサC1とを用いた平滑化により、(5−Vf)Vの電圧が現れる。節点P3には、コンデンサC2によるカップリングおよびダイオードD2での順方向電圧降下によって、(5−2Vf)V〜(10−2Vf)Vの信号が現れる。同様にして、節点P4には(10−3Vf)Vの電圧が現れ、節点P5には(10−4Vf)V〜(15−4Vf)Vの信号が現れる。
In the
節点P5よりも出力側では、図4に示すように、電源線が、第1ゲートオン電位VGH1用の線と第2ゲートオン電位VGH2用の線とに分岐している。第1ゲートオン電位VGH1用の線では、ダイオードD5とコンデンサC5とを用いた平滑化により、(15−5Vf)Vの電圧が生成される。第2ゲートオン電位VGH2用の線では、ダイオードD6とコンデンサC6とを用いた平滑化により、(15−5Vf)Vの電圧が生成される。このようにして、通常動作時には、第1,第2ゲートオン電位VGH1,VGH2は互いに等しいレベルになる。 On the output side from the node P5, as shown in FIG. 4, the power supply line is branched into a line for the first gate-on potential VGH1 and a line for the second gate-on potential VGH2. In the line for the first gate-on potential VGH1, a voltage of (15-5Vf) V is generated by smoothing using the diode D5 and the capacitor C5. In the line for the second gate-on potential VGH2, a voltage of (15-5Vf) V is generated by smoothing using the diode D6 and the capacitor C6. In this way, during normal operation, the first and second gate-on potentials VGH1 and VGH2 are at the same level.
ところで、電源の供給が遮断されると、第1,第2ゲートオン電位VGH1,VGH2のレベルは、第1ゲートオン電位VGH1用の線および第2ゲートオン電位VGH2用の線にそれぞれ接続されたコンデンサおよび抵抗の定数(容量値および抵抗値)に応じて低下する。本実施形態では、第1ゲートオン電位VGH1用の線および第2ゲートオン電位VGH2には、異なる定数のコンデンサおよび抵抗が接続されている。より詳細には、コンデンサC6および抵抗R2によって定まる第2ゲートオン電位VGH2用の線における時定数は、コンデンサC5および抵抗R1によって定まる第1ゲートオン電位VGH1用の線における時定数よりも大きく設定されている。このため、電源の供給が遮断されたとき、図5に示すように、第1ゲートオン電位VGH1よりも第2ゲートオン電位VGH2の方が緩やかにレベルが低下する。本実施形態では、コンデンサC5および抵抗R1がそれぞれ第1容量および第1抵抗に相当し、コンデンサC6および抵抗R2がそれぞれ第2容量および第2抵抗に相当する。 By the way, when the supply of power is cut off, the levels of the first and second gate-on potentials VGH1 and VGH2 are the capacitors and resistors respectively connected to the line for the first gate-on potential VGH1 and the line for the second gate-on potential VGH2. It decreases according to the constants (capacitance value and resistance value). In the present embodiment, different constant capacitors and resistors are connected to the first gate-on potential VGH1 line and the second gate-on potential VGH2. More specifically, the time constant in the line for the second gate-on potential VGH2 determined by the capacitor C6 and the resistor R2 is set larger than the time constant in the line for the first gate-on potential VGH1 determined by the capacitor C5 and the resistor R1. . For this reason, when the supply of power is interrupted, the level of the second gate-on potential VGH2 is gradually lowered than that of the first gate-on potential VGH1, as shown in FIG. In the present embodiment, the capacitor C5 and the resistor R1 correspond to a first capacitor and a first resistor, respectively, and the capacitor C6 and the resistor R2 correspond to a second capacitor and a second resistor, respectively.
<1.3 放電部>
図6は、本実施形態におけるレベルシフタ回路13および放電部190の構成を説明するためのブロック図である。レベルシフタ回路13は、第1〜第5出力回路OC1〜OC5と、第1〜第5出力回路OC1〜OC5にそれぞれ対応する第1〜第5出力端子OT1〜OT5とを含んでいる。第1出力回路OC1および第1出力端子OT1はそれぞれ、ゲートスタートパルス信号H_GSPを出力するための回路および端子である。第2出力回路OC2および第2出力端子OT2はそれぞれ、第1ゲートクロック信号H_GCK1を出力するための回路および端子である。第3出力回路OC3および第3出力端子OT3はそれぞれ、第2ゲートクロック信号H_GCK2を出力するための回路および端子である。第4出力回路OC4および第4出力端子OT4はそれぞれ、クリア信号H_CLRを出力するための回路および端子である。第5出力回路OC5および第5出力端子OT5はそれぞれ、基準電位H_VSSを出力するための回路および端子である。各出力回路OCは対応する出力端子OTに接続されている。なお、出力回路OCに接続された出力端子OTは、出力回路OCの出力端子ともいえるが、ここでは出力回路OCと出力端子OTとを便宜上別の構成要素として説明する。各出力回路OCは、第1,第2ゲートオン電位VGH1,VGH2のうち、電源の供給が遮断されたときにより緩やかにレベルが低下する第2ゲートオン電位VGH2を電源として動作する。このため、各出力回路OCは、第2ゲートオン電位VGH2が動作下限値(所定値)以上であるときには所望の電位を出力し、第2ゲートオン電位VGH2が動作下限値を下回っているときには出力がハイインピーダンス状態になる(「出力端子OTがハイインピーダンス状態になる」ともいう。)。<1.3 Discharge part>
FIG. 6 is a block diagram for explaining the configuration of the
ゲートドライバ24は、第1〜第5入力端子IT1〜IT5を含んでいる。第1入力端子IT1は、ゲートスタートパルス信号H_GSPを入力するための端子である。第2入力端子IT2は、第1ゲートクロック信号H_GCK1を入力するための端子である。第3入力端子IT3は、第2ゲートクロック信号H_GCK2を入力するための端子である。第4入力端子IT4は、クリア信号H_CLRを入力するための端子である。第5入力端子IT5は、基準電位H_VSSを入力するための端子である。
The
レベルシフタ回路13およびゲートドライバ24は、第1〜第5配線OL1〜OL5を介して互いに接続されている。より詳細には、レベルシフタ回路13およびゲートドライバ24は次のような接続関係にある。第1出力端子OT1と第1入力端子IT1とは第1配線OL1を介して互いに接続されている。第2出力端子OT2と第2入力端子IT2とは第2配線OL2を介して互いに接続されている。第3出力端子OT3と第3入力端子IT3とは第3配線OL3を介して互いに接続されている。第4出力端子OT4と第4入力端子IT4とは第4配線OL4を介して互いに接続されている。第5出力端子OT5と第5入力端子IT5とは第5配線OL5を介して互いに接続されている。
The
各配線OLには放電部190が接続されている。放電部190は、一端が配線OLに接続され、他端が接地されている。より詳細には、本実施形態における放電部190は、一端が配線OLに接続され、他端が接地された放電抵抗191により構成されている。放電抵抗191の抵抗値は、比較的大きな値(例えば3kΩ以上)に設定されるが、このような値に限定されるものではない。また、上述のように、本実施形態では放電部190がPCB10に設けられるが、本発明はこれに限定されるものではない。放電部190は、液晶パネル20に設けられていても良い。
A
<1.4 ゲートドライバ>
図7は、図1に示すゲートドライバ24の構成を説明するためのブロック図である。なお、ここでは第1〜第5入力端子IT1〜IT5の図示を便宜上省略している。ゲートドライバ24は複数段からなるシフトレジスタ240を含んでいる。表示部22は、n行m列の画素マトリクスが形成されているので、それら画素マトリクスの各行と1対1で対応するように1〜n段目SR1〜SRnが設けられている。ただし、シフトレジスタ240には、画素マトリクスの各行に対応しないダミー段が設けられていても良い。シフトレジスタ240の各段SRは、各時点において2つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号(以下「状態信号」という。)を出力する双安定回路となっている。シフトレジスタ240の各段SRから出力される状態信号は、対応する走査線GLに走査信号として与えられる。以下では、シフトレジスタ240における「段」と「双安定回路」とを同義として扱い、双安定回路についても符号SRで表すことがある。<1.4 Gate driver>
FIG. 7 is a block diagram for explaining the configuration of the
図8は、図7に示すシフトレジスタ240の構成を示すブロック図である。各双安定回路SRは、第1,第2クロックCKA,CKB、クリア信号CLR、基準電位VSS、セット信号S、およびリセット信号Rを受け取るための入力端子と、状態信号Qを出力するための出力端子とを含んでいる。各双安定回路SRには、レベルシフタ回路13から出力された基準電位H_VSSが基準電位VSSとして与えられ、レベルシフタ回路13から出力されたクリア信号H_CLRがクリア信号CLRとして与えられる。また、各双安定回路SRには、レベルシフタ回路13から出力された第1,第2ゲートクロック信号H_GCK1,H_GCK2の一方が第1クロックCKAとして与えられ、それらの他方が第2クロックCKBとして与えられる。また、各双安定回路SRには、前段から出力された状態信号Qがセット信号Sとして与えられ、次段から出力された状態信号Qがリセット信号Rとして与えられる。すなわち、i段目SRiに着目すると、i−1行目の走査線GLi−1に与えられる走査信号GOUTi−1がセット信号Sとして与えられ、i+1行目の走査線GLi+1に与えられる走査信号GOUTi+1がリセット信号Rとして与えられる。なお、レベルシフタ回路13から出力されたゲートスタートパルス信号H_GSPは、シフトレジスタ240の1段目SR1にセット信号Sとして与えられる。また、レベルシフタ回路13から出力されたクリア信号H_CLRは、シフトレジスタ240のn段目SRnにリセット信号Rとしても与えられる。
FIG. 8 is a block diagram showing a configuration of
以上のような構成において、シフトレジスタ240の1段目SR1にセット信号Sとしてのゲートスタートパルス信号H_GSPのパルスが与えられると、オンデューティが50%程度の値にされた第1,第2ゲートクロック信号H_GCK1,H_GCK2(図9を参照)に基づいて、ゲートスタートパルス信号H_GSPに含まれるパルス(このパルスは各段から出力される状態信号Qに含まれる)が1段目SR1からn段目SRnへと順次に転送される。そして、このパルスの転送に応じて、1〜n段目SR1〜SRnから出力される状態信号Qが順次にハイレベルとなる。1〜n段目SR1〜SRnから出力される状態信号Qは、走査信号GOUT1〜GOUTnとしてそれぞれ走査線GL1〜GLnに与えられる。これにより、図9に示すように、所定期間ずつ順次にハイレベルとなる走査信号GOUT1〜GOUTnが、表示部22内の走査線GL1〜GLnに与えられる。
In the above configuration, when the gate start pulse signal H_GSP as the set signal S is given to the first stage SR1 of the
なお、本実施形態では、画素マトリクスの各行と1対1で対応するようにシフトレジスタ240の各段SRが設けられているが、本発明はこれに限定されるものではない。例えば「ダブルゲート駆動」と呼ばれる駆動方式が採用される場合など、複数本の走査線GLを同時に駆動する場合には、1つのパルスが複数本の走査線GLで共用されることがある。このような場合には、画素マトリクスの複数行と対応するようにシフトレジスタ240の各段SRが設けられる。すなわち、シフトレジスタ240の段数と走査線GLの本数との比は、1対1であっても1対複数であっても良い。
In this embodiment, each stage SR of the
<1.5 双安定回路>
図10は、図8に示す双安定回路SRの構成を示す回路図である。双安定回路SRは、第1〜第10トランジスタ(スイッチング素子)T1〜T10およびコンデンサ(容量)CAP1を備えている。第1〜第10トランジスタT1〜T10は上述のようにnチャネル型のIGZO−TFTである。図10では、第1クロックCKAを入力するための入力端子には符号41を付し、第2クロックCKBを入力するための入力端子には符号42を付し、セット信号Sを入力するための入力端子には符号43を付し、リセット信号Rを入力するための入力端子には符号44を付し、クリア信号CLRを入力するための入力端子には符号45を付し、状態信号Qを出力するための出力端子には符号49を付している。<1.5 Bistable circuit>
FIG. 10 is a circuit diagram showing a configuration of bistable circuit SR shown in FIG. The bistable circuit SR includes first to tenth transistors (switching elements) T1 to T10 and a capacitor (capacitance) CAP1. The first to tenth transistors T1 to T10 are n-channel IGZO-TFTs as described above. In FIG. 10, the input terminal for inputting the first clock CKA is denoted by reference numeral 41, the input terminal for inputting the second clock CKB is denoted by
本実施形態では、第1トランジスタT1のソース端子と第2トランジスタT2のドレイン端子と第5トランジスタT5のドレイン端子と第8トランジスタT8のドレイン端子と第10トランジスタT10のゲート端子とコンデンサCAP1の一端との接続点のことを「第1ノード」といい、符号netAで表す。また、第3トランジスタT3のソース端子と第4トランジスタT4のドレイン端子と第5トランジスタT5のゲート端子と第6トランジスタT6のドレイン端子との接続点のことを「第2ノード」といい、符号netBで表す。 In the present embodiment, the source terminal of the first transistor T1, the drain terminal of the second transistor T2, the drain terminal of the fifth transistor T5, the drain terminal of the eighth transistor T8, the gate terminal of the tenth transistor T10, and one end of the capacitor CAP1 The connection point is referred to as a “first node” and is represented by the symbol netA. A connection point between the source terminal of the third transistor T3, the drain terminal of the fourth transistor T4, the gate terminal of the fifth transistor T5, and the drain terminal of the sixth transistor T6 is referred to as a “second node”, and is denoted by the symbol netB. Represented by
第1トランジスタT1は、入力端子43にゲート端子およびドレイン端子が接続され(すなわち、ダイオード接続になっている。)、第1ノードnetAにソース端子が接続されている。第2トランジスタT2は、入力端子45にゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線(以下、基準電位と同じく符号VSSで表す。)にソース端子が接続されている。第3トランジスタT3は、入力端子42にゲート端子およびドレイン端子が接続され(すなわち、ダイオード接続になっている。)、第2ノードnetBにソース端子が接続されている。第4トランジスタT4は、第1ノードnetAにゲート端子が接続され、第2ノードnetBにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第5トランジスタT5は、第2ノードnetBにゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線VSSにドレイン端子が接続されている。第6トランジスタT6は、入力端子45にゲート端子が接続され、第2ノードnetBにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第7トランジスタT7は、入力端子42にゲート端子が接続され、出力端子49にドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第8トランジスタT8は、入力端子44にゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第9トランジスタT9は、入力端子44にゲート端子が接続され、出力端子49にドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第10トランジスタT10は、第1ノードnetAにゲート端子が接続され、入力端子41にドレイン端子が接続され、出力端子49にソース端子が接続されている。コンデンサCAPは、第1ノードnetAに一端が接続され、出力端子49に他端が接続されている。
The first transistor T1 has a gate terminal and a drain terminal connected to the input terminal 43 (that is, a diode connection), and a source terminal connected to the first node netA. In the second transistor T2, a gate terminal is connected to the
本実施形態では、出力端子49が出力ノードに相当する。また、第7トランジスタT7は出力ノード制御用スイッチング素子に相当し、第10トランジスタT10は出力制御用スイッチング素子に相当し、第2トランジスタT2は第1の第1ノード制御用スイッチング素子に相当し、第5トランジスタT5は第2の第1ノード制御用スイッチング素子に相当し、第6トランジスタT6は第2ノード制御用スイッチング素子に相当する。
In the present embodiment, the
図11は、図8に示す双安定回路SRの動作を説明するためのタイミングチャートである。液晶表示装置100が動作している期間中、双安定回路SRには、オンデューティが50%程度の値に設定された第1,第2クロックCKA,CKBが与えられる。第1,第2クロックCKA,CKBは、ハイレベル側の電位が第1ゲートオン電位VGH1に設定され、ローレベル側の電位がゲートオフ電位VGLに設定されている。なお、クリア信号CLRは、図11に示す期間中ローレベルで維持されるので、図11では省略している。
FIG. 11 is a timing chart for explaining the operation of the bistable circuit SR shown in FIG. During the period in which the liquid
時点t10になると、第2クロックCKBがローレベルからハイレベルに変化する。第3トランジスタT3は、図10に示すようにダイオード接続になっているので、ターンオンする。このとき、第1ノードnetAの電位およびクリア信号CLRがローレベルになっているので、第4,第6トランジスタT4,T6はオフ状態になっている。このため、時点t10では、第2ノードnetBの電位がローレベルからハイレベルに変化する。その結果、第5トランジスタT5がターンオンし、第1ノードnetAの電位が基準電位VSSへと引き込まれる。また、時点t10では、第7トランジスタT7もターンオンする。これにより、状態信号Q(出力端子49の電位)が基準電位VSSへと引き込まれる。 At time t10, the second clock CKB changes from the low level to the high level. Since the third transistor T3 is diode-connected as shown in FIG. 10, it is turned on. At this time, since the potential of the first node netA and the clear signal CLR are at a low level, the fourth and sixth transistors T4 and T6 are in an off state. For this reason, at time t10, the potential of the second node netB changes from the low level to the high level. As a result, the fifth transistor T5 is turned on, and the potential of the first node netA is pulled to the reference potential VSS. At time t10, the seventh transistor T7 is also turned on. As a result, the status signal Q (the potential of the output terminal 49) is pulled to the reference potential VSS.
時点t11になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、第1ノードnetAの電位がローレベルになっていて第10トランジスタT10がオフ状態になっているので、状態信号Qはローレベルのまま維持される。また、時点t11では、第2クロックCKBがハイレベルからローレベルに変化することに伴い、第2ノードnetBの電位がハイレベルからローレベルに変化する。 At time t11, the first clock CKA changes from the low level to the high level. At this time, since the potential of the first node netA is at the low level and the tenth transistor T10 is in the off state, the state signal Q is maintained at the low level. Further, at time t11, as the second clock CKB changes from the high level to the low level, the potential of the second node netB changes from the high level to the low level.
時点t12になると、セット信号Sがローレベルからハイレベルに変化する。第1トランジスタT1は、図10に示すようにダイオード接続になっているので、ターンオンする。このため、コンデンサCAPが充電されて、第1ノードnetAの電位はローレベルからハイレベルに変化する。これにより、第10トランジスタT10がターンオンする。ここで、時点t12〜t13の期間中、第1クロックCKAはローレベルになっている。このため、この期間中、状態信号Qはローレベルで維持される。また、この期間中、リセット信号Rがローレベルになっているので第8トランジスタT8はオフ状態で維持され、且つ、第2ノードnetBの電位がローレベルになっているので第5トランジスタT5はオフ状態で維持される。したがって、この期間中の第1ノードnetAの電位が低下することはない。 At time t12, the set signal S changes from the low level to the high level. Since the first transistor T1 is diode-connected as shown in FIG. 10, it is turned on. For this reason, the capacitor CAP is charged, and the potential of the first node netA changes from the low level to the high level. As a result, the tenth transistor T10 is turned on. Here, during the period from the time point t12 to t13, the first clock CKA is at the low level. Therefore, the state signal Q is maintained at a low level during this period. Further, during this period, the reset signal R is at the low level, so the eighth transistor T8 is maintained in the off state, and the potential of the second node netB is at the low level, so the fifth transistor T5 is off. Maintained in a state. Therefore, the potential of the first node netA does not decrease during this period.
時点t13になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、第10トランジスタT10がオン状態になるので、入力端子41の電位上昇に伴って出力端子49の電位(状態信号Qの電位)が上昇する。ここで、図10に示すように、第1ノードnetAと出力端子49との間にはコンデンサCAPが設けられているので、出力端子49の電位上昇に伴って第1ノードnetAがブートストラップされる。その結果、第10トランジスタT10のゲート端子には大きな電圧が印加され、状態信号Qの電位は、第1クロックCKAのハイレベル側の電位すなわち第1ゲートオン電位VGH1の電位レベルにまで確実に上昇する(第10トランジスタT10の閾値電圧分のレベル低下が解消される。)。これにより、この双安定回路SRの出力端子49に接続されている走査線GLは選択状態になる。なお、時点t13〜t14の期間中、第2クロックCKBがローレベルになっているので第7トランジスタT7はオフ状態で維持され、且つ、リセット信号Rがローレベルになっているので第9トランジスタT9はオフ状態で維持される。したがって、この期間中に状態信号Qの電位が低下することはない。また、時点t13〜t14の期間中、リセット信号Rがローレベルになっているので第8トランジスタT8はオフ状態で維持され、且つ、第2ノードnetBの電位がローレベルになっているので第5トランジスタT5はオフ状態で維持される。したがって、この期間中に第1ノードnetAの電位が低下することはない。
At time t13, the first clock CKA changes from the low level to the high level. At this time, since the tenth transistor T10 is turned on, the potential of the output terminal 49 (the potential of the state signal Q) increases as the potential of the input terminal 41 increases. Here, as shown in FIG. 10, since the capacitor CAP is provided between the first node netA and the
時点t14になると、第1クロックCKAがハイレベルからローレベルに変化する。このため、入力端子41の電位上昇に伴って出力端子49の電位(状態信号Qの電位)が低下する。これにより、コンデンサCAP1を介して第1ノードnetAの電位も低下する。また、時点t14では、第2クロックCKBがローレベルからハイレベルに変化することによって第3,第7トランジスタT3,T7がターンオンし、リセット信号Rがローレベルからハイレベルに変化することによって第8,第9トランジスタT8,T9がターンオンする。さらに、第3トランジスタT3がターンオンすることにより、第2ノードnetBの電位がローレベルからハイレベルに変化して第5トランジスタT5がターンオンする。以上のようにして、時点t14では、第5,第8トランジスタがターンオンすることによって第1ノードnetAの電位がローレベルになり、第7,第9トランジスタT7,T9がターンオンすることによって状態信号Qがローレベルになる。 At time t14, the first clock CKA changes from the high level to the low level. For this reason, as the potential of the input terminal 41 increases, the potential of the output terminal 49 (the potential of the state signal Q) decreases. As a result, the potential of the first node netA also decreases via the capacitor CAP1. At time t14, the second clock CKB changes from the low level to the high level, so that the third and seventh transistors T3 and T7 are turned on, and the reset signal R changes from the low level to the high level. The ninth transistors T8 and T9 are turned on. Further, when the third transistor T3 is turned on, the potential of the second node netB is changed from the low level to the high level, and the fifth transistor T5 is turned on. As described above, at the time point t14, the fifth and eighth transistors are turned on, so that the potential of the first node netA becomes low level, and the seventh and ninth transistors T7 and T9 are turned on, so that the state signal Q Becomes low level.
以上のような動作がシフトレジスタ240内の各双安定回路SRで行われることにより、図9に示したように所定期間ずつ順次にハイレベルとなる走査信号GOUT1〜GOUTnが表示部22内の走査線GL1〜GLnに与えられる。
As the above operation is performed in each bistable circuit SR in the
<1.6 電源遮断時の動作>
図12は、本実施形態における電源遮断時の動作を説明するためのタイミングチャートである。以下では、外部からの電源の供給が遮断されたときに行われる一連の処理のことを「電源オフシーケンス」という。図12には、入力電源電位VCC、電源状態信号SHUT、第1,第2ゲートオン電位VGH1,VGH2、ゲートオフ電位VGL、ゲートスタートパルス信号H_GSP、ゲートクロック信号H_GCK、クリア信号H_CLR、基準電位H_VSS、およびデータ信号電位(データ線SLの電位)VSの波形が示されている。図13は、本実施形態における通常動作時および電源遮断時の各信号の電位を説明するための図である。第1,第2ゲートクロック信号H_GCK1,H_GCK2は、通常動作中の位相が異なるだけであって、電源オフ後の時点t1以降の波形変化は同じである。したがって、図12では、第1,第2ゲートクロック信号H_GCK1,H_GCK2をゲートクロック信号H_GCKとして1つの波形で示している。<1.6 Operation when power is shut off>
FIG. 12 is a timing chart for explaining the operation at the time of power-off in this embodiment. Hereinafter, a series of processes performed when the supply of power from the outside is interrupted is referred to as a “power-off sequence”. FIG. 12 shows an input power supply potential VCC, a power supply state signal SHUT, first and second gate on potentials VGH1 and VGH2, gate off potential VGL, gate start pulse signal H_GSP, gate clock signal H_GCK, clear signal H_CLR, reference potential H_VSS, and The waveform of the data signal potential (potential of the data line SL) VS is shown. FIG. 13 is a diagram for explaining the potential of each signal during normal operation and when the power is turned off in the present embodiment. The first and second gate clock signals H_GCK1 and H_GCK2 differ only in phase during normal operation, and the waveform changes after time t1 after power off are the same. Accordingly, in FIG. 12, the first and second gate clock signals H_GCK1 and H_GCK2 are shown as one gate clock signal H_GCK.
上述のように、ゲートスタートパルス信号H_GSPはシフトレジスタ240の1段目SR1にセット信号Sとして与えられる。ゲートクロック信号H_GCK(第1,第2ゲートクロック信号H_GCK1,H_GCK2)は各段SRに第1,第2クロックCKA,CKBとして与えられる。クリア信号H_CLRは各段SRにクリア信号CLRとして与えられると共にn段目SRnにリセット信号Rとして与えられる。基準電位H_VSSは各段に基準電位VSSとして与えられる。
As described above, the gate start pulse signal H_GSP is given as the set signal S to the first stage SR1 of the
図12に示すように、電源オフシーケンスは、初期化ステップ、第1放電ステップ、および第2放電ステップを含んでいる。初期化ステップはシフトレジスタ240を構成する全ての双安定回路の状態をリセット(クリア)するためのステップであり、第1の放電ステップは画素形成部内で電荷を放電させるためのステップであり、第2の放電ステップはゲートドライバ24内で電荷を放電させるためのステップである。本説明において、時点t0以前には電源が正常に供給されていて時点t0に電源の供給が遮断されたものと仮定する。なお、放電部190に関する動作および第2ゲートオン電位VGH2が動作下限値を下回ったときの動作の詳細な説明は後述する。
As shown in FIG. 12, the power-off sequence includes an initialization step, a first discharge step, and a second discharge step. The initialization step is a step for resetting (clearing) the states of all the bistable circuits constituting the
電源が正常に供給されている時点t0以前の期間(通常動作時)には、電源状態信号SHUTはローレベルに維持される。通常動作時には、ゲートスタートパルス信号H_GSPの電位およびゲートクロック信号H_GCKの電位は第1ゲートオン電位VGH1またはゲートオフ電位VGLに設定され、クリア信号H_CLRの電位は第2ゲートオン電位VGH2またはゲートオフ電位VGLに設定される。なお、通常動作中、第1,第2ゲートオン電位VGH1,VGH2は同レベル(例えば+20V)になっている。 The power supply state signal SHUT is maintained at a low level during a period before the time t0 when the power is normally supplied (during normal operation). During normal operation, the potential of the gate start pulse signal H_GSP and the potential of the gate clock signal H_GCK are set to the first gate on potential VGH1 or the gate off potential VGL, and the potential of the clear signal H_CLR is set to the second gate on potential VGH2 or the gate off potential VGL. The During normal operation, the first and second gate-on potentials VGH1 and VGH2 are at the same level (for example, + 20V).
時点t0に電源の供給が遮断されると、入力電源電位VCCはグラウンド電位GNDへと徐々に低下する。これにより、時点t0以降には、第1,第2ゲートオン電位VGH1,VGH2はグラウンド電位GNDへと徐々に低下し、ゲートオフ電位VGLはグラウンド電位GNDへと徐々に上昇する。 When the supply of power is cut off at time t0, the input power supply potential VCC gradually decreases to the ground potential GND. Thus, after time t0, the first and second gate-on potentials VGH1 and VGH2 gradually decrease to the ground potential GND, and the gate-off potential VGL gradually increases to the ground potential GND.
時点t0に電源の供給が遮断された後の時点t1に、電源OFF検出部17は電源状態信号SHUTをローレベルからハイレベルに変化させる。レベルシフタ回路13は、電源状態信号SHUTがローレベルからハイレベルに変化すると、GDM信号のうちのクリア信号H_CLRのみをハイレベル側の電位に設定し、クリア信号H_CLR以外の信号をローレベル側の電位に設定する。すなわち、時点t1〜t2の期間には、クリア信号H_CLRの電位は第2ゲートオン電位VGH2に設定され、ゲートスタートパルス信号H_GSPの電位、ゲートクロック信号H_GCKの電位、および基準電位H_VSSはゲートオフ電位VGLに設定される。図10からから把握されるように、クリア信号H_CLRがハイレベルになると、各双安定回路において第2,第6トランジスタT2,T6がターンオンする。これにより、第1ノードnetAの電位および第2ノードnetBの電位がローレベルになる。このようにして、初期化ステップ(時点t1〜t2)では、各双安定回路SRの状態がリセット(クリア)される。なお、データ信号電位VSについては、時点t1以降の期間を通じて、グラウンド電位GNDに設定される。
At time t1 after power supply is cut off at time t0, the power
時点t2になると、レベルシフタ回路13は、GDM信号を構成する全ての信号をハイレベル側の電位に設定する。すなわち、時点t2〜t3の期間には、クリア信号H_CLRの電位は第2ゲートオン電位VGH2に設定され、ゲートスタートパルス信号H_GSPの電位、ゲートクロック信号H_GCKの電位、および基準電位H_VSSは第1ゲートオン電位VGH1に設定される。ところで、時点t2においては、第1ゲートオン電位VGH1は十分には低下していない。したがって、時点t2には、ゲートスタートパルス信号H_GSPの電位、ゲートクロック信号H_GCKの電位、および基準電位H_VSSはハイレベルになる。このとき、各双安定回路SRにおいて、基準電位VSSがハイレベルになった状態で第7トランジスタT7がターンオンするので、状態信号Qがハイレベルになる。これにより、全ての走査線GL1〜GLnが選択状態になる。時点t1以降の期間にはデータ信号電位Vsがグラウンド電位GNDになっているので、全ての走査線GL1〜GLnが選択状態になることによって、各画素形成部内の画素容量CPに蓄積されている電荷が放電される。また、時点t2〜時点t3の期間には、ゲートクロック信号H_GCKの電位および基準電位H_VSSはグラウンド電位GNDへと徐々に低下する。これにより、各双安定回路SRの出力端子49の電位(状態信号Qの電位)が徐々に低下する。すなわち、各走査線GL上の電荷が放電される。また、出力端子49の電位が徐々に低下するため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。以上のようにして、第1放電ステップ(時点t2〜t3)では、表示部22内の全ての画素形成部および全ての走査線GL1〜GLnにおいて電荷の放電が行われる。
At time t2, the
図6に示したように、電源の供給が遮断された後、第2ゲートオン電位VGH2と比較して、第1ゲートオン電位VGH1は速やかにグラウンド電位GNDにまで低下する。このため、時点t3では、第2ゲートオン電位VGH2は充分に低下していないが、第1ゲートオン電位VGH1はグラウンド電位GNDにまで低下している。したがって、時点t2にハイレベル側の電位に設定されたゲートスタートパルス信号H_GSP、ゲートクロック信号H_GCK、および基準電位H_VSSについては、時点t3ではグラウンド電位GNDにまで低下する。 As shown in FIG. 6, after the supply of power is cut off, the first gate-on potential VGH1 quickly decreases to the ground potential GND as compared with the second gate-on potential VGH2. For this reason, at time t3, the second gate-on potential VGH2 is not sufficiently lowered, but the first gate-on potential VGH1 is lowered to the ground potential GND. Therefore, the gate start pulse signal H_GSP, the gate clock signal H_GCK, and the reference potential H_VSS set to the high-level potential at the time point t2 are reduced to the ground potential GND at the time point t3.
時点t3では、クリア信号H_CLR、ゲートスタートパルス信号H_GSP、ゲートクロック信号H_GCK、および基準電位H_VSSについて、時点t2と同様の設定がなされる。上述のように、時点t3では、第2ゲートオン電位VGH2が充分には低下していないので、クリア信号H_CLRはハイレベルになる。これにより、各双安定回路SRにおいて第2,第6トランジスタT2,T6がターンオンするので、第1ノードnetAの電位および第2ノードnetBの電位がローレベルになる。その結果、第2放電ステップ(時点t3〜t4)では、ゲートドライバ24を構成するシフトレジスタ240内の浮遊ノード(各双安定回路内の第1ノードnetAおよび第2ノードnetB)上の電荷の放電が行われる。
At time t3, the clear signal H_CLR, the gate start pulse signal H_GSP, the gate clock signal H_GCK, and the reference potential H_VSS are set in the same manner as at time t2. As described above, at the time point t3, the second gate-on potential VGH2 is not sufficiently lowered, and thus the clear signal H_CLR becomes high level. As a result, in each bistable circuit SR, the second and sixth transistors T2 and T6 are turned on, so that the potential of the first node netA and the potential of the second node netB become low level. As a result, in the second discharge step (time points t3 to t4), discharge of charges on the floating nodes (first node netA and second node netB in each bistable circuit) in the
その後、時点t4には、第2ゲートオン電位VGH2がグラウンド電位GNDにまで低下する。これにより、時点t4には、クリア信号H_CLRについてもグラウンド電位GNDにまで低下する。以上より、電源オフシーケンスは終了する。 Thereafter, at the time t4, the second gate-on potential VGH2 drops to the ground potential GND. As a result, the clear signal H_CLR also decreases to the ground potential GND at time t4. Thus, the power off sequence ends.
ところで、電源オフシーケンスにおいてGDM信号の電位を図12に示すように複数のステップで変化させることができるように、レベルシフタ回路13には図3に示すようにタイミング生成ロジック部131とオシレータ132とが含まれている。このような構成において、電源OFF検出部17からレベルシフタ回路13に与えられる電源状態信号SHUTがローレベルからハイレベルに変化すると、タイミング生成ロジック部131は、オシレータ132によって生成される基本クロックをカウンタでカウントすることによって、各ステップの開始タイミングを取得する。そして、タイミング生成ロジック部131は、そのタイミングに従って、GDM信号の電位を予め定められた電位に変化させる。このようにして、図12に示すような波形のゲートスタートパルス信号H_GSP、ゲートクロック信号H_GCK、クリア信号H_CLR、および基準電位H_VSSが生成される。なお、図3に示すように、レベルシフタ回路13と電源OFF検出部17とが1つのLSI60内に格納されていても良い。
Incidentally, the
次に、第2ゲートオン電位VGH2が動作下限値を下回ったときの動作について説明する。ここで、各配線OLに放電部190が接続されていない場合を考える。電源オフシーケンスにおいて第2ゲートオン電位VGH2が動作下限値を下回ると、上述のように、レベルシフタ回路13の各出力端子OTがハイインピーダンス状態になる。このとき、各配線OLに放電部190が接続されていないと、当該配線OLはフローティング状態になる。このため、各配線OLがノイズの影響を受けやすくなるので、図12に示すようなGDM信号の波形を得られない可能性がある。また、電源オフシーケンス後も、各配線OLがフローティング状態を維持するので、当該配線OLはノイズの影響を受けやすくなる。このように、各配線OLがフローティング状態になることにより、電源オフシーケンス中および電源オフシーケンス後において動作不良を引き起こす可能性がある。
Next, an operation when the second gate-on potential VGH2 falls below the operation lower limit value will be described. Here, a case where the
そこで、本発明は、各配線OLに放電部190を接続することにより、レベルシフタ回路13の各出力端子OTがハイインピーダンス状態になったとしても、各配線OLはフローティング状態にならない。具体的には、レベルシフタ回路13の各出力端子OTがハイインピーダンス状態になったとき、各配線OLの電位は、放電部190(放電抵抗191)を介してグラウンド電位GNDに引き込まれる。これにより、各配線OLへのノイズの影響が低減されるので、電源オフシーケンス中に図12に示すようなGDM信号の波形を得ることができる。また、電源オフシーケンス後も、各配線OLの電位がグラウンド電位GNDに固定されることにより、各配線OLへのノイズの影響が低減される。このようにして、電源オフシーケンス中および電源オフシーケンス後における動作不良を防止することができる。
Therefore, according to the present invention, even if each output terminal OT of the
なお、初期化ステップではクリア信号H_CLRがハイレベルに設定され、第1放電ステップではGDM信号を構成する全ての信号がハイレベルに設定され、第2放電ステップではクリア信号H_CLRがハイレベルに設定されているが、上述のように放電抵抗191の抵抗値が比較的大きな値(例えば3kΩ以上)に設定して放電抵抗191を通じて流れる電流を小さくすることにより、放電抵抗191による各信号のレベル低下を抑制することができる。ただし、放電抵抗191の抵抗値は、時点t3以降にグラウンド電位GNDになるように第1〜第3,第5配線OL1〜OL3,OL5の電位を変化させ、時点t4以降にグラウンド電位GNDになるように第4配線OL4の電位を変化させることができる程度の値である。
In the initialization step, the clear signal H_CLR is set to a high level, in the first discharge step, all signals constituting the GDM signal are set to a high level, and in the second discharge step, the clear signal H_CLR is set to a high level. However, by reducing the current flowing through the
本実施形態では、電源オフシーケンスはパネル内放電ステップに相当し、電源オフシーケンスにおいて放電部190によって各配線OLがグラウンド電位GNDに引き込まれる動作は配線放電ステップに相当する。
In the present embodiment, the power-off sequence corresponds to an in-panel discharge step, and the operation in which each wiring OL is pulled to the ground potential GND by the
<1.7 効果>
本実施形態によれば、IGZO−GDMを含む液晶表示装置100において、電源の供給が遮断されると、電源オフシーケンスが行われる。電源オフシーケンスにおける第1放電ステップでは、GDM信号のうちのクリア信号H_CLRのみがローレベル側の電位に設定される。すなわち、第1放電ステップでは、ゲートスタートパルス信号H_GSP、ゲートクロック信号H_GCK、および基準電位H_VSSがハイレベルになる。これにより、双安定回路SRにおいて、基準電位VSSがハイレベルになった状態で第7トランジスタT7がターンオンするので、状態信号Qがハイレベルになって各走査線GLが選択状態になる。このとき、データ信号電位VSはグラウンド電位GNDになっているので、各画素形成部内の画素容量CPに蓄積されている電荷が放電される。また、第1ゲートオン電位VGH1は、電源の供給が遮断されたときのレベル変化(レベル低下)が第2ゲートオン電位VGH2よりも速いので、第1放電ステップにおいて走査線GL上の電荷も放電される。第2ゲートオン電位VGH2は電源の供給が遮断されたときのレベル変化(レベル低下)が第1ゲートオン電位VGH1よりも遅いので、第2放電ステップの開始時点では、第2ゲートオン電位VGH2が各双安定回路SRに含まれるトランジスタをオン状態にするレベルに維持されている。このため、第2放電ステップでは、各双安定回路SR内の浮遊ノード上の電荷が放電される。また、ゲートドライバ24とレベルシフタ回路13とを互いに接続するための各配線OLに放電部190が接続されている。したがって、第2ゲートオン電位VGH2が動作下限値を下回ってレベルシフタ回路13の各出力端子OTがハイインピーダンス状態になったとしても、各配線OLはフローティング状態にならない。これにより、各配線OLへのノイズの影響が低減される。以上のようにして、本実施形態によれば、電源が遮断されたときに液晶パネル20内の残留電荷を速やかに且つ安定的に除去することができる。なお、IGZO−GDMを含む液晶表示装置100では液晶パネル20内の残留電荷に起因する動作不良が生じやすかったので、本実施形態によれば、液晶パネル20内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。<1.7 Effect>
According to the present embodiment, in the liquid
また、本実施形態によれば、第5,第6トランジスタT5,T6を設けることによって、通常動作時に第1ノードnetAの電位を随時基準電位VSSに引き込むことが可能となるので、動作不良の発生を抑制することができる。 In addition, according to the present embodiment, by providing the fifth and sixth transistors T5 and T6, the potential of the first node netA can be drawn to the reference potential VSS at any time during normal operation. Can be suppressed.
また、本実施形態によれば、第7トランジスタT7を設けることによって、第1放電ステップにおいて、各走査線GLを確実に選択状態にして各画素形成部内の電荷を放電させることができる。 In addition, according to the present embodiment, by providing the seventh transistor T7, in the first discharge step, each scanning line GL can be surely selected and the charge in each pixel formation portion can be discharged.
また、本実施形態によれば、第1放電ステップにおいて、出力端子49の電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。
Further, according to the present embodiment, the potential of the
また、本実施形態によれば、第1ゲートオン電位VGH1用の線および第2ゲートオン電位VGH2用の線を使用することにより、電源の供給が遮断されたときのレベル変化状態が互いに異なる2種類のゲートオン電位VGHを比較的容易な構成で生成することができる。 Further, according to the present embodiment, by using the line for the first gate-on potential VGH1 and the line for the second gate-on potential VGH2, two types of level change states when the supply of power is cut off are different from each other. The gate-on potential VGH can be generated with a relatively easy configuration.
また、本実施形態によれば、電源オフシーケンスにおいて、第1放電ステップの前にシフトレジスタ240内の各双安定回路SRが初期化される。このため、電源の供給が遮断されたときに、液晶パネル20内の残留電荷がより確実に除去され、液晶パネル20内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。
Further, according to the present embodiment, each bistable circuit SR in the
また、本実施形態によれば、初期化ステップにおいてゲートクロック信号H_GCKの電位をゲートオフ電位VGLに設定することにより、初期化ステップにおいて、シフトレジスタ240内の各双安定回路SRがより確実に初期化される。
Further, according to the present embodiment, by setting the potential of the gate clock signal H_GCK to the gate-off potential VGL in the initialization step, each bistable circuit SR in the
<2.第2の実施形態>
<2.1 放電部>
図14は、本発明の第2の実施形態における放電部190の構成を説明するためのブロック図である。本実施形態の構成要素のうち上記第1の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。本実施形態における放電部190は、放電抵抗191に加えて、放電抵抗191と直列に設けられた制御スイッチ192を含んでいる。本実施形態では、制御スイッチ192は、放電抵抗191と接地線との間に設けられるが(図14を参照)、放電抵抗191と配線OLとの間に設けられても良い。制御スイッチ192は、制御信号DISに基づいて制御される。制御信号DISは、例えばレベルシフタ回路13によって生成される。制御スイッチ192は、制御信号DISがハイレベルであるときに開く、すなわち、制御信号DISがハイレベルであるときに放電抵抗191と接地線とを電気的に切り離す。また、制御スイッチ192は、制御信号DISがローレベルであるときに閉じる、すなわち、制御信号DISがローレベルであるときに放電抵抗191と接地線とを電気的に互いに接続させる。<2. Second Embodiment>
<2.1 Discharge section>
FIG. 14 is a block diagram for explaining the configuration of the
<2.2 通常動作および電源遮断時の動作>
図15は、本実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。図15に示すように、制御信号DISは、通常動作時にはハイレベルに、電源遮断時にはローレベルになっている。このため、通常動作時は、各制御スイッチ192が開いているので、配線OLから放電抵抗191を通じて電流が流れない。一方、電源遮断時は、各制御スイッチ192が閉じているので上記第1の実施形態と同様にGDM信号がグラウンド電位GNDに引き込まれる。<2.2 Normal operation and power-off operation>
FIG. 15 is a timing chart for explaining the normal operation and the operation at the time of power-off in this embodiment. As shown in FIG. 15, the control signal DIS is at a high level during normal operation and at a low level when the power is shut off. For this reason, during normal operation, since each
<2.3 効果>
本実施形態によれば、通常動作時に開き、電源遮断時に閉じる制御スイッチ192を設けることにより、放電抵抗191による通常動作時の消費電力の増加を抑制することができる。<2.3 Effects>
According to this embodiment, by providing the
<3.第3の実施形態>
<3.1 通常動作および電源遮断時の動作>
図16は、本実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。本実施形態の構成要素のうち上記第1,第2の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。なお、本実施形態における放電部190の構成は、上記第2の実施形態と同様である。図16に示す時点t3aにおいて、第2ゲートオン電位VGH2が動作下限値を下回るとする。本実施形態における制御信号DISは、第2ゲートオン電位VGH2が動作下限値以上であるときはハイレベルに、第2ゲートオン電位VGH2が動作下限値未満であるときにはローレベルになっている。このため、第2ゲートオン電位VGH2が動作下限値以上であるとき(通常動作時および電源オフシーケンスの例えば前半)は、各制御スイッチ192が開いているので、配線OLから放電抵抗191を通じて電流が流れない。一方、第2ゲートオン電位VGH2が動作下限値未満であるとき(電源オフシーケンスの例えば後半および電源オフシーケンス後)は、各制御スイッチ192が閉じているので上記第1の実施形態と同様にGDM信号がグラウンド電位GNDに引き込まれる。<3. Third Embodiment>
<3.1 Normal operation and power-off operation>
FIG. 16 is a timing chart for explaining the normal operation and the operation at the time of power-off in this embodiment. Among the constituent elements of the present embodiment, the same elements as those in the first and second embodiments are denoted by the same reference numerals and description thereof is omitted. In addition, the structure of the
<3.2 効果>
本実施形態によれば、上記第2の実施形態と同様に通常動作時は制御スイッチ192が開いているので、放電抵抗191を通じて電流が流れない。このため、放電抵抗191による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第2ゲートオン電位VGH2が動作下限値を下回るまで制御スイッチ192が開いているので、放電抵抗191を通じて電流が流れない。これにより、第2ゲートオン電位VGH2が動作下限値を下回るまでのレベルシフタ回路13からの出力波形が安定するので、電源が遮断されたときに液晶パネル20内の残留電荷をさらに安定的に除去することができる。また、上記第2の実施形態よりも、放電抵抗191による電源遮断時(電源オフシーケンスの例えば前半)の消費電力の増加を抑制することができる。<3.2 Effects>
According to the present embodiment, as in the second embodiment, since the
<4.その他>
本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、各実施形態における第1放電ステップでは、クリア信号H_CLRはローレベル(ゲートオフ電位VGL)に設定されても良い。また、出力回路OCが、第2ゲートオン電位VGH2に代えて第1ゲートオン電位VGH1を電源として動作するようにしても良い。この場合、上記第3の実施形態における制御信号DISは、第1ゲートオン電位VGH1が動作下限値以上であるときにはハイレベルに、第1ゲートオン電位VGH1が動作下限値未満であるときにはローレベルになる。また、第1〜第5出力回路OC1〜OC5の一部が第2ゲートオン電位VGH2を電源として動作し、第1〜第5出力回路OC1〜OC5の残りが第1ゲートオン電位VGH1を電源として動作しても良い。また、液晶パネル20において、nチャネル型のTFTに代えてpチャネル型のTFTを使用しても良い。また、本発明は、液晶表示装置に限らず、画素形成部に電荷が保持される他の表示装置にも適用することができる。<4. Other>
The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, in the first discharge step in each embodiment, the clear signal H_CLR may be set to a low level (gate off potential VGL). Further, the output circuit OC may operate using the first gate-on potential VGH1 as a power source instead of the second gate-on potential VGH2. In this case, the control signal DIS in the third embodiment is at a high level when the first gate-on potential VGH1 is equal to or higher than the operation lower limit value, and is at a low level when the first gate-on potential VGH1 is less than the operation lower limit value. A part of the first to fifth output circuits OC1 to OC5 operates using the second gate-on potential VGH2 as a power source, and the rest of the first to fifth output circuits OC1 to OC5 operate using the first gate-on potential VGH1 as a power source. May be. In the
本発明は、アクティブマトリクス型の表示装置に適用されるものであって、特にチャネル層が酸化物半導体により形成されたTFTを有するモノリシックゲートドライバを採用する液晶表示装置などに適している。 The present invention is applied to an active matrix display device, and is particularly suitable for a liquid crystal display device employing a monolithic gate driver having a TFT having a channel layer formed of an oxide semiconductor.
11…タイミングコントローラ
13…レベルシフタ回路
15…電源回路
17…電源OFF検出部
20…液晶パネル
22…表示部
24…ゲートドライバ(走査線駆動回路)
32…ソースドライバ(データ線駆動回路)
100…液晶表示装置(表示装置)
190…放電部
191…放電抵抗
192…制御スイッチ
220…トランジスタ
240…シフトレジスタ
OC…出力回路
OL…配線
OT…出力端子
VCC…入力電源電位
SHUT…電源状態信号
VGH…ゲートオン電位
VGH1…第1ゲートオン電位
VGH2…第2ゲートオン電位
VGL…ゲートオフ電位
L_GCK…ゲートクロック信号
H_GCK1…第1ゲートクロック信号
H_GCK2…第2ゲートクロック信号
L_GSP,H_GSP…ゲートスタートパルス信号
L_CLR,H_CLR,CLR…クリア信号
L_VSS,H_VSS,VSS…基準電位
DIS…制御信号
T1〜T10…トランジスタ
CKA…第1クロック
CKB…第2クロック
S…セット信号
R…リセット信号
Q…状態信号
GOUT…走査信号DESCRIPTION OF
32 ... Source driver (data line drive circuit)
100 ... Liquid crystal display device (display device)
190 ...
そこで、本発明は、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することのできる、例えばチャネル層が酸化物半導体により形成されたTFTを有するモノリシックゲートドライバを採用する場合に好適な表示装置およびその駆動方法を提供することを目的とする。 Therefore, the present invention employs a monolithic gate driver having a TFT in which the channel layer is formed of an oxide semiconductor, for example, which can quickly and stably remove the residual charge in the panel when the power is turned off. An object of the present invention is to provide a display device and a driving method thereof suitable for the case.
本発明の第1の局面によれば、表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための2つの処理(第1放電処理および第2放電処理)が順次に行われる。第1放電処理では、クロック信号の電位および基準電位が第1走査線選択電位に設定されることにより、第1走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第1走査線選択電位は、電源がオフ状態になったときのレベル変化が第2走査線選択電位よりも速いので、第1放電処理時に走査線上の電荷も放電される。第2放電処理では、クリア信号の電位が第2走査線選択電位に設定される。第2走査線選択電位は、電源がオフ状態になったときのレベル変化が第1走査線選択電位よりも遅いので、第2放電処理の開始時点では、第2走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第2放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電部が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子(上記配線が接続された端子)がハイインピーダンス状態になったとしても、配線はフローティング状態にならない(グラウンド電位に引き込まれる)。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。 According to the first aspect of the present invention, when supply of power is interrupted in the display device , two processes (first discharge process and second discharge process) for discharging the charges in the display panel are sequentially performed. Done. In the first discharge process, the potential of the clock signal and the reference potential are set to the first scanning line selection potential, so that the potential of the clock signal that has become the first scanning line selection potential is output via the output control switching element. Since it is given to the node, each scanning line is selected. At this time, by setting the potential of the data signal to the ground potential, the charge in each pixel formation portion is discharged. Further, since the first scanning line selection potential changes in level when the power source is turned off faster than the second scanning line selection potential, the charge on the scanning line is also discharged during the first discharge process. In the second discharge process, the potential of the clear signal is set to the second scanning line selection potential. Since the level change of the second scanning line selection potential when the power supply is turned off is slower than that of the first scanning line selection potential, the second scanning line selection potential is bistable at the start of the second discharge process. The switching element included in the circuit is maintained at a level that turns on the switching element. For this reason, the electric charge on the floating node in each bistable circuit is discharged by the second discharge process. In addition, the discharge unit is connected to the wiring for connecting the scanning line driving circuit and the drive control unit to each other. Therefore, the scanning line selection potential applied to the drive control unit is lower than the value necessary for operating the drive control unit, and each output terminal (terminal to which the wiring is connected) of the drive control unit is in a high impedance state. However, the wiring does not enter a floating state (is pulled to the ground potential). As described above, the residual charge in the panel can be quickly and stably removed when the power is turned off.
本発明の第12の局面によれば、酸化物半導体によりチャネル層が形成されたTFT(以下「酸化物TFT」という。)を使用した走査線駆動回路を備えた表示装置において、本発明の第1の局面と同様の効果が得られる。従来、酸化物TFTを使用した走査線駆動回路を備えた液晶表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第12の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。 According to a twelfth aspect of the present invention, in a display device including a scanning line driving circuit using a TFT in which a channel layer is formed of an oxide semiconductor (hereinafter referred to as “oxide TFT”), The same effect as in the first aspect can be obtained. Conventionally, in a liquid crystal display device provided with a scanning line driving circuit using an oxide TFT, an operation failure due to a residual charge in the display panel is likely to occur. Therefore, according to the twelfth aspect of the present invention, the display panel The effect of suppressing the occurrence of malfunction due to the residual charges in the inside can be obtained more greatly.
本発明の第14の局面によれば、表示装置の駆動方法において、本発明の第1の局面と同様の効果を奏することができる。 According to the fourteenth aspect of the present invention, in the method for driving the display device , the same effect as in the first aspect of the present invention can be achieved.
第1トランジスタT1は、入力端子43にゲート端子およびドレイン端子が接続され(すなわち、ダイオード接続になっている。)、第1ノードnetAにソース端子が接続されている。第2トランジスタT2は、入力端子45にゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線(以下、基準電位と同じく符号VSSで表す。)にソース端子が接続されている。第3トランジスタT3は、入力端子42にゲート端子およびドレイン端子が接続され(すなわち、ダイオード接続になっている。)、第2ノードnetBにソース端子が接続されている。第4トランジスタT4は、第1ノードnetAにゲート端子が接続され、第2ノードnetBにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第5トランジスタT5は、第2ノードnetBにゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線VSSにドレイン端子が接続されている。第6トランジスタT6は、入力端子45にゲート端子が接続され、第2ノードnetBにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第7トランジスタT7は、入力端子42にゲート端子が接続され、出力端子49にドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第8トランジスタT8は、入力端子44にゲート端子が接続され、第1ノードnetAにドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第9トランジスタT9は、入力端子44にゲート端子が接続され、出力端子49にドレイン端子が接続され、基準電位配線VSSにソース端子が接続されている。第10トランジスタT10は、第1ノードnetAにゲート端子が接続され、入力端子41にドレイン端子が接続され、出力端子49にソース端子が接続されている。コンデンサCAP1は、第1ノードnetAに一端が接続され、出力端子49に他端が接続されている。
The first transistor T1 has a gate terminal and a drain terminal connected to the input terminal 43 (that is, a diode connection), and a source terminal connected to the first node netA. In the second transistor T2, a gate terminal is connected to the
時点t12になると、セット信号Sがローレベルからハイレベルに変化する。第1トランジスタT1は、図10に示すようにダイオード接続になっているので、ターンオンする。このため、コンデンサCAP1が充電されて、第1ノードnetAの電位はローレベルからハイレベルに変化する。これにより、第10トランジスタT10がターンオンする。ここで、時点t12〜t13の期間中、第1クロックCKAはローレベルになっている。このため、この期間中、状態信号Qはローレベルで維持される。また、この期間中、リセット信号Rがローレベルになっているので第8トランジスタT8はオフ状態で維持され、且つ、第2ノードnetBの電位がローレベルになっているので第5トランジスタT5はオフ状態で維持される。したがって、この期間中の第1ノードnetAの電位が低下することはない。 At time t12, the set signal S changes from the low level to the high level. Since the first transistor T1 is diode-connected as shown in FIG. 10, it is turned on. For this reason, the capacitor CAP1 is charged, and the potential of the first node netA changes from the low level to the high level. As a result, the tenth transistor T10 is turned on. Here, during the period from the time point t12 to t13, the first clock CKA is at the low level. Therefore, the state signal Q is maintained at a low level during this period. Further, during this period, the reset signal R is at the low level, so the eighth transistor T8 is maintained in the off state, and the potential of the second node netB is at the low level, so the fifth transistor T5 is off. Maintained in a state. Therefore, the potential of the first node netA does not decrease during this period.
時点t13になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、第10トランジスタT10がオン状態になるので、入力端子41の電位上昇に伴って出力端子49の電位(状態信号Qの電位)が上昇する。ここで、図10に示すように、第1ノードnetAと出力端子49との間にはコンデンサCAP1が設けられているので、出力端子49の電位上昇に伴って第1ノードnetAがブートストラップされる。その結果、第10トランジスタT10のゲート端子には大きな電圧が印加され、状態信号Qの電位は、第1クロックCKAのハイレベル側の電位すなわち第1ゲートオン電位VGH1の電位レベルにまで確実に上昇する(第10トランジスタT10の閾値電圧分のレベル低下が解消される。)。これにより、この双安定回路SRの出力端子49に接続されている走査線GLは選択状態になる。なお、時点t13〜t14の期間中、第2クロックCKBがローレベルになっているので第7トランジスタT7はオフ状態で維持され、且つ、リセット信号Rがローレベルになっているので第9トランジスタT9はオフ状態で維持される。したがって、この期間中に状態信号Qの電位が低下することはない。また、時点t13〜t14の期間中、リセット信号Rがローレベルになっているので第8トランジスタT8はオフ状態で維持され、且つ、第2ノードnetBの電位がローレベルになっているので第5トランジスタT5はオフ状態で維持される。したがって、この期間中に第1ノードnetAの電位が低下することはない。
At time t13, the first clock CKA changes from the low level to the high level. At this time, since the tenth transistor T10 is turned on, the potential of the output terminal 49 (the potential of the state signal Q) increases as the potential of the input terminal 41 increases. Here, as shown in FIG. 10, since the capacitor CAP1 is provided between the first node netA and the
時点t14になると、第1クロックCKAがハイレベルからローレベルに変化する。このため、入力端子41の電位低下に伴って出力端子49の電位(状態信号Qの電位)が低下する。これにより、コンデンサCAP1を介して第1ノードnetAの電位も低下する。また、時点t14では、第2クロックCKBがローレベルからハイレベルに変化することによって第3,第7トランジスタT3,T7がターンオンし、リセット信号Rがローレベルからハイレベルに変化することによって第8,第9トランジスタT8,T9がターンオンする。さらに、第3トランジスタT3がターンオンすることにより、第2ノードnetBの電位がローレベルからハイレベルに変化して第5トランジスタT5がターンオンする。以上のようにして、時点t14では、第5,第8トランジスタがターンオンすることによって第1ノードnetAの電位がローレベルになり、第7,第9トランジスタT7,T9がターンオンすることによって状態信号Qがローレベルになる。
At time t14, the first clock CKA changes from the high level to the low level. For this reason, as the potential of the input terminal 41 decreases , the potential of the output terminal 49 (the potential of the state signal Q) decreases. As a result, the potential of the first node netA also decreases via the capacitor CAP1. At time t14, the second clock CKB changes from the low level to the high level, so that the third and seventh transistors T3 and T7 are turned on, and the reset signal R changes from the low level to the high level. The ninth transistors T8 and T9 are turned on. Further, when the third transistor T3 is turned on, the potential of the second node netB is changed from the low level to the high level, and the fifth transistor T5 is turned on. As described above, at the time point t14, the fifth and eighth transistors are turned on, so that the potential of the first node netA becomes low level, and the seventh and ninth transistors T7 and T9 are turned on, so that the state signal Q Becomes low level.
本発明の第1の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電抵抗と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第2走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電処理と、前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第1導通端子に与えられ、前記第1ノードに第2導通端子が接続された第1ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第1導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第1導通端子に接続され、前記基準電位が第2導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1ノードリセット用スイッチング素子と、
前記第1ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする。
According to a first aspect of the present invention, a plurality of data lines for transmitting a data signal, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and A display panel including a scanning line driving circuit for selectively driving the plurality of scanning lines;
A drive control unit for controlling the scanning line drive circuit;
Based on an external power supply, a scanning line selection potential that is a potential for bringing the scanning line into a selected state and a scanning line non-selection potential that is a potential for bringing the scanning line into a non-selected state are generated. A power supply circuit to be supplied to the drive control unit;
A plurality of wirings for connecting the scanning line driving circuit and the drive control unit to each other;
A discharge resistor having one end connected to the wiring and the other end grounded;
A power supply state detection unit that provides a predetermined power supply off signal to the drive control unit when detecting a power off state;
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a change from the scanning line selection potential to the ground level when the power supply is turned off with respect to the first scanning line selection potential. A second scanning line selection potential that is slow,
The drive control unit
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. To the line drive circuit,
When the power-off signal is received, a first discharge process for setting the potential of the clock signal and the reference potential to the first scanning line selection potential, and a potential of the clear signal are set to the second scanning line selection potential. Sequentially performing the second discharge treatment,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A first first-node control switching element in which the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal ;
Switching for a first node set in which a gate start pulse or a pulse output from an output node of a bistable circuit in the previous stage is applied to a control terminal and a first conduction terminal, and a second conduction terminal is connected to the first node Elements,
A clock signal having a phase different from that of the clock signal applied to the first conduction terminal of the output control switching element is provided to the control terminal, the output node is connected to the first conduction terminal, and the reference potential is the second conduction terminal. A switching element for output node control given to
The clear signal or a pulse output from the output node of the next stage bistable circuit is applied to the control terminal, the first conduction terminal is connected to the first node, and the reference potential is applied to the second conduction terminal. A first node reset switching element;
A capacitive element having one end connected to the first node and the other end connected to the output node .
本発明の第2の局面は、本発明の第1の局面において、
前記表示装置は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする。
According to a second aspect of the present invention, in the first aspect of the present invention,
The display device may further include a control switch that is provided in series with the discharge resistor and is closed when the power source is in an off state.
本発明の第3の局面は、本発明の第1の局面において、
前記表示装置は、前記放電抵抗と直列に設けられ、前記第2走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする。
According to a third aspect of the present invention, in the first aspect of the present invention,
The display device may further include a control switch that is provided in series with the discharge resistor and that closes when the second scanning line selection potential falls below a predetermined value.
本発明の第4の局面は、本発明の第1の局面において、
前記駆動制御部は、前記第2走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする。
According to a fourth aspect of the present invention, in the first aspect of the present invention,
The drive control unit includes a plurality of output circuits that operate using the second scanning line selection potential as a power source and output the clock signal, the clear signal, and the reference potential, respectively.
本発明の第5の局面は、本発明の第1の局面において、
前記双安定回路は、
前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2の第1ノード制御用スイッチング素子と、
前記第2の第1ノード制御用スイッチング素子の制御端子に接続された第2ノードと、
前記クリア信号が制御端子に与えられ、前記第2ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2ノード制御用スイッチング素子とをさらに含むことを特徴とする。
According to a fifth aspect of the present invention, in the first aspect of the present invention,
The bistable circuit is
A first first node control switching element, wherein a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal;
A second node connected to a control terminal of the second first-node control switching element;
And a second node control switching element, wherein the clear signal is supplied to a control terminal, a first conduction terminal is connected to the second node, and the reference potential is supplied to a second conduction terminal. .
本発明の第6の局面は、本発明の第1の局面において、
前記電源回路は、前記電源がオフ状態になると、前記第1走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする。
According to a sixth aspect of the present invention, in the first aspect of the present invention,
When the power supply is turned off, the power supply circuit changes the first scanning line selection potential from a level at the time when the power supply is turned off to a ground level over a predetermined time.
本発明の第7の局面は、本発明の第6の局面において、
前記電源回路は、
少なくとも第1容量および第1抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第1走査線選択電位を生成するための第1走査線選択電位生成線と、
少なくとも第2容量および第2抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第2走査線選択電位を生成するための第2走査線選択電位生成線とを含み、
前記第2容量および前記第2抵抗によって定まる時定数は、前記第1容量および前記第1抵抗によって定まる時定数よりも大きいことを特徴とする。
A seventh aspect of the present invention is the sixth aspect of the present invention,
The power supply circuit is
A first scanning line selection potential generation line connected to at least a first capacitor and a first resistor and configured to generate the first scanning line selection potential based on a predetermined potential obtained from the power source;
A second scanning line selection potential generation line connected to at least a second capacitor and a second resistor and configured to generate the second scanning line selection potential based on a predetermined potential obtained from the power source;
The time constant determined by the second capacitor and the second resistor is larger than the time constant determined by the first capacitor and the first resistor.
本発明の第8の局面は、本発明の第1の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第1放電処理の前に、前記クリア信号の電位を前記第2走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする。
According to an eighth aspect of the present invention, in the first aspect of the present invention,
Upon receiving the power-off signal, the drive control unit sets the potential of the clear signal to the second scanning line selection potential and sets the reference potential to the scanning line non-selection potential before the first discharge process. It is characterized in that an initialization process is set.
本発明の第9の局面は、本発明の第8の局面において、
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする。
A ninth aspect of the present invention is the eighth aspect of the present invention,
The drive control unit sets the potential of the clock signal to the scanning line non-selection potential during the initialization process.
本発明の第10の局面は、本発明の第1の局面において、
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする。
According to a tenth aspect of the present invention, in the first aspect of the present invention,
The switching element included in the bistable circuit is a thin film transistor in which a channel layer is formed of an oxide semiconductor.
本発明の第11の局面は、本発明の第10の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
An eleventh aspect of the present invention is the tenth aspect of the present invention,
The oxide semiconductor is indium gallium zinc oxide.
本発明の第12の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、前記配線に一端が接続されて他端が接地された放電抵抗とを備える表示装置の駆動方法であって、
前記電源のオン/オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を前記放電抵抗を介して放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第2走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電ステップと、
前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第1導通端子に与えられ、前記第1ノードに第2導通端子が接続された第1ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第1導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第1導通端子に接続され、前記基準電位が第2導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1ノードリセット用スイッチング素子と、
前記第1ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする。
A twelfth aspect of the present invention includes a plurality of data lines for transmitting a data signal, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and Based on a display panel including a scanning line driving circuit that selectively drives the plurality of scanning lines, a drive control unit that controls the scanning line driving circuit, and an external power supply, the scanning line is set to a selected state. A power supply circuit that generates a scanning line selection potential that is a potential for switching and a scanning line non-selection potential that is a potential for bringing the scanning line into a non-selected state, and supplies the scanning line selection potential to the drive control unit; A display device driving method comprising: a plurality of wirings for connecting the drive control units to each other; and a discharge resistor having one end connected to the wiring and the other end grounded ,
A power supply state detection step for detecting an on / off state of the power supply;
An in-panel discharge step for discharging electric charges in the display panel, which is executed when an off state is detected in the power state detection step;
A wiring discharge step of discharging the charge accumulated in the wiring through the discharge resistor in at least a part of a period in which the power source is in an off state,
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a change from the scanning line selection potential to the ground level when the power supply is turned off with respect to the first scanning line selection potential. A second scanning line selection potential that is slow,
The in-panel discharge step includes:
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. An output step for the line drive circuit;
A first discharging step of setting the potential of the clock signal and the reference potential to the first scanning line selection potential;
A second discharge process for setting the potential of the clear signal to the second scanning line selection potential,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A first first-node control switching element in which the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal ;
Switching for a first node set in which a gate start pulse or a pulse output from an output node of a bistable circuit in the previous stage is applied to a control terminal and a first conduction terminal, and a second conduction terminal is connected to the first node Elements,
A clock signal having a phase different from that of the clock signal applied to the first conduction terminal of the output control switching element is provided to the control terminal, the output node is connected to the first conduction terminal, and the reference potential is the second conduction terminal. A switching element for output node control given to
The clear signal or a pulse output from the output node of the next stage bistable circuit is applied to the control terminal, the first conduction terminal is connected to the first node, and the reference potential is applied to the second conduction terminal. A first node reset switching element;
A capacitive element having one end connected to the first node and the other end connected to the output node .
本発明の第1の局面によれば、表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための2つの処理(第1放電処理および第2放電処理)が順次に行われる。第1放電処理では、クロック信号の電位および基準電位が第1走査線選択電位に設定されることにより、第1走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第1走査線選択電位は、電源がオフ状態になったときのレベル変化が第2走査線選択電位よりも速いので、第1放電処理時に走査線上の電荷も放電される。第2放電処理では、クリア信号の電位が第2走査線選択電位に設定される。第2走査線選択電位は、電源がオフ状態になったときのレベル変化が第1走査線選択電位よりも遅いので、第2放電処理の開始時点では、第2走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第2放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電抵抗が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子(上記配線が接続された端子)がハイインピーダンス状態になったとしても、配線はフローティング状態にならない(グラウンド電位に引き込まれる)。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。 According to a first aspect of the present invention, when the supply of power is cut off in the Viewing apparatus, two processes for discharging the electric charge in the display panel (the first discharge process and the second discharge process) sequentially To be done. In the first discharge process, the potential of the clock signal and the reference potential are set to the first scanning line selection potential, so that the potential of the clock signal that has become the first scanning line selection potential is output via the output control switching element. Since it is given to the node, each scanning line is selected. At this time, by setting the potential of the data signal to the ground potential, the charge in each pixel formation portion is discharged. Further, since the first scanning line selection potential changes in level when the power source is turned off faster than the second scanning line selection potential, the charge on the scanning line is also discharged during the first discharge process. In the second discharge process, the potential of the clear signal is set to the second scanning line selection potential. Since the level change of the second scanning line selection potential when the power supply is turned off is slower than that of the first scanning line selection potential, the second scanning line selection potential is bistable at the start of the second discharge process. The switching element included in the circuit is maintained at a level that turns on the switching element. For this reason, the electric charge on the floating node in each bistable circuit is discharged by the second discharge process. In addition, a discharge resistor is connected to a wiring for connecting the scanning line driving circuit and the drive control unit to each other. Therefore, the scanning line selection potential applied to the drive control unit is lower than the value necessary for operating the drive control unit, and each output terminal (terminal to which the wiring is connected) of the drive control unit is in a high impedance state. However, the wiring does not enter a floating state (is pulled to the ground potential). As described above, the residual charge in the panel can be quickly and stably removed when the power is turned off.
本発明の第2の局面によれば、電源遮断時以外(以下「通常動作時」という場合がある。)では制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。 According to the second aspect of the present invention, since the control switch is open except when the power is turned off (hereinafter sometimes referred to as “normal operation”), no current flows through the discharge resistor. For this reason, an increase in power consumption during normal operation due to the discharge resistance can be suppressed.
本発明の第3の局面によれば、本発明の第2の局面と同様に、通常動作時は制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第2走査線選択電位が所定値(駆動制御部を動作させるために必要な値)を下回るまで制御スイッチが開いているので、放電抵抗を通じて電流が流れない。これにより、第2走査線選択電位が所定値を下回るまでの駆動制御部からの出力波形が安定するので、電源が遮断されたときにパネル内の残留電荷をさらに安定的に除去することができる。また、本発明の第2の局面よりも、放電抵抗による電源遮断時の消費電力の増加を抑制することができる。 According to the third aspect of the present invention, as in the second aspect of the present invention, since the control switch is open during normal operation, no current flows through the discharge resistor. For this reason, an increase in power consumption during normal operation due to the discharge resistance can be suppressed. Further, even when the power is shut off, the control switch is open until the second scanning line selection potential falls below a predetermined value (a value necessary for operating the drive control unit), so that no current flows through the discharge resistor. As a result, the output waveform from the drive control unit until the second scanning line selection potential falls below a predetermined value is stabilized, so that residual charges in the panel can be more stably removed when the power is shut off. . In addition, an increase in power consumption at the time of power interruption due to a discharge resistor can be suppressed as compared with the second aspect of the present invention.
本発明の第4の局面によれば、第2走査線選択電位が出力回路の動作下限値を下回って当該出力回路の出力がハイインピーダンス状態になったとしても、配線はフローティング状態にならない(グラウンド電位に引き込まれる)。このようにして、本発明の第1の局面と同様の効果を奏することができる。 According to the fourth aspect of the present invention, even if the second scanning line selection potential falls below the operation lower limit value of the output circuit and the output of the output circuit enters a high impedance state, the wiring does not enter a floating state (ground Pulled into the potential). In this way, the same effects as those of the first aspect of the present invention can be achieved.
本発明の第5の局面によれば、通常動作時に第1ノードの電位を随時基準電位に引き込むことが可能となるので、動作不良の発生を抑制することができる。 According to the fifth aspect of the present invention, it is possible to draw the potential of the first node to the reference potential at any time during normal operation, so that the occurrence of malfunction can be suppressed.
本発明の第6の局面によれば、第1放電処理時に出力ノードの電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。 According to the sixth aspect of the present invention, the potential of the output node gradually decreases during the first discharge process. For this reason, the influence on the display resulting from the kickback voltage can be reduced for each pixel.
本発明の第7の局面によれば、電源の供給が遮断されたときのレベル変化状態が互いに異なる2種類の走査線選択電位を比較的容易な構成で生成することができる。 According to the seventh aspect of the present invention, two types of scanning line selection potentials having different level change states when the supply of power is shut off can be generated with a relatively easy configuration.
本発明の第8の局面によれば、第1放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源の供給が遮断されたときに、表示パネル内の残留電荷がより確実に除去され、表示パネル内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。 According to the eighth aspect of the present invention, each bistable circuit in the shift register is initialized before the first discharge process is performed. For this reason, when the supply of power is interrupted, the residual charge in the display panel is more reliably removed, and the occurrence of malfunction due to the residual charge in the display panel can be effectively suppressed.
本発明の第9の局面によれば、初期化処理時に、シフトレジスタ内の各双安定回路がより確実に初期化される。 According to the ninth aspect of the present invention, each bistable circuit in the shift register is more reliably initialized during the initialization process.
本発明の第10の局面によれば、酸化物半導体によりチャネル層が形成されたTFT(以下「酸化物TFT」という。)を使用した走査線駆動回路を備えた表示装置において、本発明の第1の局面と同様の効果が得られる。従来、酸化物TFTを使用した走査線駆動回路を備えた表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第10の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。 According to a tenth aspect of the present invention, in the Viewing apparatus having a scanning line driving circuit using a TFT channel layer are formed of an oxide semiconductor (hereinafter referred to as "oxide TFT".), The present invention The same effect as the first aspect can be obtained. Conventionally, in a Viewing device provided with a scan line driver circuit using an oxide TFT, since malfunction is likely to occur due to the residual charge in the display panel, according to a tenth aspect of the present invention, the display panel The effect of suppressing the occurrence of malfunction due to the residual charges in the inside can be obtained more greatly.
本発明の第11の局面によれば、酸化物半導体として酸化インジウムガリウム亜鉛を使用することにより、本発明の第10の局面と同様の効果を奏することができる。 According to the eleventh aspect of the present invention, by using indium gallium zinc oxide as the oxide semiconductor, the same effect as in the tenth aspect of the present invention can be achieved.
本発明の第12の局面によれば、表示装置の駆動方法において、本発明の第1の局面と同様の効果を奏することができる。
According to the twelfth aspect of the present invention can be in the driving method of the Viewing apparatus, the same effects as the first aspect of the present invention.
Claims (14)
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第2走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電処理と、前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子とを含むことを特徴とする、表示装置。A plurality of data lines for transmitting data signals, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and the plurality of scanning lines are selectively selected A display panel including a scanning line driving circuit for driving;
A drive control unit for controlling the scanning line drive circuit;
Based on an external power supply, a scanning line selection potential that is a potential for bringing the scanning line into a selected state and a scanning line non-selection potential that is a potential for bringing the scanning line into a non-selected state are generated. A power supply circuit to be supplied to the drive control unit;
A plurality of wirings for connecting the scanning line driving circuit and the drive control unit to each other;
A discharge part having one end connected to the wiring and the other end grounded;
A power supply state detection unit that provides a predetermined power supply off signal to the drive control unit when detecting the power supply off state;
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a second scanning line selection potential whose level change is slower than the first scanning line selection potential when the power supply is turned off. Produces
The drive control unit
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. To the line drive circuit,
When the power-off signal is received, a first discharge process for setting the potential of the clock signal and the reference potential to the first scanning line selection potential, and a potential of the clear signal are set to the second scanning line selection potential. Sequentially performing the second discharge treatment,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A switching element for controlling a first node, wherein the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal. A display device.
前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2の第1ノード制御用スイッチング素子と、
前記第2の第1ノード制御用スイッチング素子の制御端子に接続された第2ノードと、
前記クリア信号が制御端子に与えられ、前記第2ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第2ノード制御用スイッチング素子とをさらに含むことを特徴とする、請求項1に記載の液晶表示装置。The bistable circuit is
A first first node control switching element, wherein a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal;
A second node connected to a control terminal of the second first-node control switching element;
And a second node control switching element, wherein the clear signal is supplied to a control terminal, a first conduction terminal is connected to the second node, and the reference potential is supplied to a second conduction terminal. The liquid crystal display device according to claim 1.
少なくとも第1容量および第1抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第1走査線選択電位を生成するための第1走査線選択電位生成線と、
少なくとも第2容量および第2抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第2走査線選択電位を生成するための第2走査線選択電位生成線とを含み、
前記第2容量および前記第2抵抗によって定まる時定数は、前記第1容量および前記第1抵抗によって定まる時定数よりも大きいことを特徴とする、請求項8に記載の液晶表示装置。The power supply circuit is
A first scanning line selection potential generation line connected to at least a first capacitor and a first resistor and configured to generate the first scanning line selection potential based on a predetermined potential obtained from the power source;
A second scanning line selection potential generation line connected to at least a second capacitor and a second resistor and configured to generate the second scanning line selection potential based on a predetermined potential obtained from the power source;
9. The liquid crystal display device according to claim 8, wherein a time constant determined by the second capacitor and the second resistor is larger than a time constant determined by the first capacitor and the first resistor.
前記電源のオン/オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第1走査線選択電位と、前記第1走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第2走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第1走査線選択電位に設定する第1放電ステップと、
前記クリア信号の電位を前記第2走査線選択電位に設定する第2放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第1導通端子に与えられ、前記出力ノードに第2導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第1ノードと、
前記クリア信号が制御端子に与えられ、前記第1ノードに第1導通端子が接続され、前記基準電位が第2導通端子に与えられる第1の第1ノード制御用スイッチング素子とを含むことを特徴とする、駆動方法。A plurality of data lines for transmitting data signals, a plurality of scanning lines, a plurality of pixel forming portions provided corresponding to the plurality of data lines and the plurality of scanning lines, and the plurality of scanning lines are selectively selected A display line including a scanning line driving circuit to be driven, a drive control unit that controls the scanning line driving circuit, and a scanning line selection that is a potential for setting the scanning line to a selected state based on an external power supply A power supply circuit that generates a scanning line non-selection potential that is a potential and a potential for deselecting the scanning line and supplies the same to the drive control unit, and the scanning line drive circuit and the drive control unit are connected to each other A display device comprising a plurality of wirings for driving a display device,
A power supply state detection step for detecting an on / off state of the power supply;
An in-panel discharge step for discharging electric charges in the display panel, which is executed when an off state is detected in the power state detection step;
A wiring discharge step for discharging charges accumulated in the wiring in at least a part of a period in which the power source is in an off state,
The scanning line driving circuit includes a shift register provided corresponding to the plurality of scanning lines and having a plurality of bistable circuits that sequentially output pulses based on a clock signal,
The power supply circuit has a first scanning line selection potential as the scanning line selection potential and a second scanning line selection potential whose level change is slower than the first scanning line selection potential when the power supply is turned off. Produces
The in-panel discharge step includes:
The scan signal, a clear signal for initializing the states of the plurality of bistable circuits, and a reference potential serving as a reference for the operation of the plurality of bistable circuits are respectively scanned through the plurality of wirings. An output step for the line drive circuit;
A first discharging step of setting the potential of the clock signal and the reference potential to the first scanning line selection potential;
A second discharge process for setting the potential of the clear signal to the second scanning line selection potential,
The bistable circuit is
An output node connected to the corresponding scan line;
An output control switching element in which the clock signal is applied to a first conduction terminal and a second conduction terminal is connected to the output node;
A first node connected to a control terminal of the output control switching element;
A switching element for controlling a first node, wherein the clear signal is applied to a control terminal, a first conduction terminal is connected to the first node, and the reference potential is applied to a second conduction terminal. And a driving method.
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