JPWO2011122228A1 - 半導体内蔵基板 - Google Patents

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健太郎 森
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大輔 大島
中島　嘉樹
嘉樹 中島
秀哉 村井
秀哉 村井
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Abstract

本発明は、薄型化できかつ反りの発生を抑制できる半導体内蔵基板を提供することを目的とする。本発明は、基板としての第１の半導体素子と、該第１の半導体素子の回路面側に回路面を同一方向に向けて配置された第２の半導体素子と、該第２の半導体素子を内蔵する絶縁層と、を含み、少なくとも前記第１と半導体素子と前記第２の半導体素子との間に放熱層が配置されており、該放熱層は前記第１の半導体素子上であって前記第２の半導体素子の外側に展開していることを特徴とする半導体内蔵基板である。

Description

本発明は、半導体素子を内蔵する半導体内蔵基板に関する。
半導体装置等の電子機器のさらなる高集積化及び高機能化を目的として、半導体素子を内蔵するパッケージ技術、いわゆる半導体内蔵技術が提案されている。半導体内蔵基板は、該内蔵基板内に半導体素子を内蔵することにより、半導体素子の実装面積を抑えることができる。この半導体内蔵技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続等を実現する高密度実装技術として期待されている。
しかし、半導体内蔵基板では、絶縁層が半導体素子を被覆するように形成されることから、大部分の熱が半導体素子又はその近傍にこもってしまい、半導体素子の温度が高くなってしまう場合がある。
そこで、特許文献１では、支持体となる金属板１００１の上に半導体素子１００２を回路面を上側にして接着層１００３を介して配置し、該半導体素子を絶縁層１００４内に埋め込み、該絶縁層の上に配線層１００５を積層した半導体内蔵基板が開示されている（図１７参照）。この特許文献１によれば、金属板１００１を半導体素子１００２の支持体として用いることにより、半導体素子の反りを抑制できるとともに、放熱特性の優れた半導体内蔵基板を提供することができる。
また、特許文献２では、熱伝導性に優れたシリコンからなる基板の上に半導体素子を配置し、該半導体素子を被覆するように前記シリコン基板の上に絶縁層を形成した半導体内蔵基板が公開されている。シリコン基板の熱伝導性を利用することにより、低熱抵抗型の半導体内蔵基板を作製することができる。また、特許文献２には、シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよいとの記載がある。
特開２００１−１５６５０号公報 特開２００７−３１８０５９号公報
特許文献２に示唆されているように、半導体素子を支持体となる基板として用いることで、半導体内蔵基板のさらなる高集積化及び高機能化を図ることができる。しかし、基板となる第１の半導体素子の上であって回路面側に第２の半導体素子を配置して動作させた場合、第１の半導体素子の電子回路は第２の半導体素子から熱を受けることになる。とくに、第２の半導体素子の裏面に位置する第１の半導体素子の電子回路部分は第２の半導体素子からの熱を多く受けることになる。したがって、とくに第１の半導体素子の電子回路が熱に弱い場合、熱による動作不良が生ずる場合がある。
そこで、本発明は、半導体素子を基板として用いた半導体内蔵基板であって、放熱性に優れた半導体内蔵基板を提供することを目的とする。
そこで、本発明は、
基板としての第１の半導体素子と、
該第１の半導体素子の回路面側に回路面を同一方向に向けて配置された第２の半導体素子と、
該第２の半導体素子を内蔵する絶縁層と、
を含み、
少なくとも前記第１と半導体素子と前記第２の半導体素子との間に放熱層が配置されており、
該放熱層は前記第１の半導体素子上であって前記第２の半導体素子の外側に展開していることを特徴とする半導体内蔵基板である。
本発明は、基板となる第１の半導体素子と内蔵される第２の半導体素子との間に放熱層を配置することにより、放熱性を向上することができ、熱による動作不良を抑制することができる。
本実施形態の半導体内蔵基板の構成例を示し、放熱層が第１の半導体素子の上に展開している状態を示す概略断面図である。 ペリフェラル型に配置された複数の第１の電極端子の内側に放熱層が形成されている状態を示す概略上面図である。 本実施形態の半導体内蔵基板の構成例を示し、放熱層が第１の半導体素子の上に展開し、内蔵基板の側面に露出して形成されている状態を示す概略断面図である。 放熱層が内蔵基板の側面に露出して形成されている状態を示す概略上面図である。 （ａ）放熱層が第１の電極端子と非接触に形成されている状態を示す概略上面図である。（ｂ）放熱層が第１の電極端子と接触して形成されている状態を示す概略上面図である。 本実施形態の半導体内蔵基板の構成例を示し、放熱層が第２の半導体素子が配置される領域と、各機能ブロックの間に形成されている状態を示す概略断面図である。 （ａ）第１の半導体素子における機能ブロックの配置例を示す概略上面図である。（ｂ）放熱層が、第２の半導体素子が配置される領域と、各機能ブロックの間に形成された状態を示す概略上面図である。 （ａ）第１の半導体素子における機能ブロックの配置例を示す概略上面図である。（ｂ）放熱層が、第２の半導体素子が配置される領域と、各機能ブロックに面しない領域とに形成された状態を示す概略上面図である。 本実施形態の半導体内蔵基板の構成例を示し、放熱層に接する放熱用ビアが形成されている状態を示す概略断面図である。 図９の点線Ｙにおける水平断面図であって、放熱用ビアが放熱層の上に形成されている状態を示す概略断面図である。 本実施形態の半導体内蔵基板の構成例を示し、接着層に放熱用通路が形成されている状態を示す概略断面図である。 接着層中に形成される放熱用通路の配置例を示す概略上面図である。 本実施形態の半導体内蔵基板の構成例を示し、第２の半導体素子が内部に第２の放熱用パスを有する状態を示す概略断面図である。 本実施形態の半導体内蔵基板の構成例を示し、第２の放熱用パスと放熱用通路が接するように形成された状態を示す概略断面図である。 （ａ）本実施形態の半導体内蔵基板の構成例を示し、第１の半導体素子が内部に第１の放熱用パスを有する状態を示す概略断面図である。（ｂ）第１の放熱用パスが第１の半導体素子を貫通して放熱層と接する状態を示す概略断面図である。 実施形態１の半導体内蔵基板の製造方法の例を示す断面工程図である。 従来の半導体内蔵基板の構成を説明するための概略断面図である。
本発明は、基板として第１の半導体素子を用いる。この基板となる第１の半導体素子の上に第２の半導体素子を配置し、該第２の半導体素子を絶縁層中に内蔵する。また、第１の半導体素子と第２の半導体素子の回路面は同一方向に向けて配置される。つまり、回路面を上に向けて配置された第１の半導体素子上に第２の半導体素子をフェースアップで配置する。また、第１と半導体素子と第２の半導体素子との間に放熱層が配置されており、該放熱層は第１の半導体素子上であって第２の半導体素子の外側に展開している。
本発明は、半導体素子を支持体となる基板として用いることにより、半導体内蔵基板の高集積化及び高機能化を図ることができる。また、第１の半導体素子と第２の半導体素子の間に放熱層を配置し、放熱層を第１の半導体素子上であって第２の半導体素子の外側に展開させることで、第１の半導体素子と第２の半導体素子の間に蓄積される熱を有効に他の領域に拡散することができる。したがって、本発明は、放熱性に優れる高集積化及び高機能化が可能な半導体内蔵基板を提供することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
（実施形態１）
図１は、本実施形態の半導体内蔵基板について説明するための概略断面図である。
図１において、基板としての第１の半導体素子１０１の上に放熱層１０５が形成されており、放熱層１０５の上に第２の半導体素子１０２が配置されている。図１において、第１の半導体素子１０１と第２の半導体素子１０２はそれらの回路面を両方とも上向きにして配置されており、回路面を同一方向に向けて配置されている。また、第１の半導体素子１０１及び第２の半導体素子１０２は、回路面側にそれぞれ第１の電極端子１０３及び第２の電極端子１０４を有する。放熱層１０５は、基板となる第１の半導体素子１０１と第２の半導体素子の間に配置される。また、放熱層１０５と第２の半導体素子との間には接着剤（不図示）が配置されていてもよい。
また、絶縁層１０６は第１の半導体素子１０１及び放熱層１０５の上に配置され、第２の半導体素子１０２を内蔵している。絶縁層１０６の上には第１の配線層１０９が配置されている。第１の配線層１０９の少なくとも１つの配線は、絶縁層１０６内に形成された素子用ビア１０８を介して第２の電極端子１０４と電気的に接続している。また、第１の配線層１０９の少なくとも１つの配線は、絶縁層１０６内に形成された配線用ビア１０７を介して第１の電極端子１０３と電気的に接続している。
第１の配線層１０９は第１の配線絶縁層１１０に被覆され、第１の配線絶縁層１１０の上には第２の配線層１１２が配置されている。第２の配線層１１２の少なくとも１つの配線は第１の配線絶縁層１１０内に形成された第１のビア１１１を介して第１の配線層１０９の少なくとも１つの配線と電気的に接続している。第２の配線層１１２は第２の配線絶縁層１１３に被覆され、第２の配線絶縁層１１３の上には第３の配線層１１５が配置されている。第３の配線層１１５の少なくとも１つの配線は第２の配線絶縁層１１３内に形成された第２のビア１１４を介して第２の配線層１１２の少なくとも１つの配線と電気的に接続している。配線層は、例えば信号配線、電源配線又はグランド配線等の配線を含む。
また、図示していないが、基板と反対側、つまり配線層側にさらに他の配線層を１層以上設けることができる。また、最外層に外部基板等との接続に用いられる外部接続用端子を設けることができる。外部接続用端子は、例えばＢＧＡボールが配置され、マザーボードなどの外部基板と接続される。また、外部接続用端子は、配線層がソルダーレジストに開口する構成であってもよい。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
また、図１では、素子用ビア１０８を用いて第１の配線層１０９と第２の電極端子１０４とを電気的に接続しているが、特にこれに限定されるものではなく、素子用ビアの代わりに電極端子上に設けた金属ポストを用いることもできる。また、配線用ビア１０３も同様に電極端子の上に設けた金属ポストを代わりに用いることもできる。
ここで、図２は、図１に示す半導体内蔵基板において、基板となる第１の半導体素子１０１の上に放熱層１０５を形成し、放熱層１０５の上に第２の半導体素子１０２を配置した状態を示す概略上面図である。図２において、第１の半導体素子は電極端子が表面の外側周辺に設けられたペリフェラル型である。放熱層１０５は、少なくとも第２の半導体素子の回路面と反対側の面（裏面）全体に亘って配置されており、さらに第１の半導体素子上であって第２の半導体素子の外側に展開している。また、放熱層１０５は複数の第１の電極端子１０３の内側に形成されている。放熱層１０５を、第１の半導体素子１０１と第２の半導体素子１０２の間に配置し、第２の半導体素子１０２の外側へ面方向に展開させることで、半導体同士の間で蓄積される熱を他の領域に放熱することができる。
放熱層に用いる放熱材料としては、熱伝導率が半導体素子より高いものであれば特に制限されずに用いることができる。半導体素子としては、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）等を用いることができる。これらのうち、半導体素子としてはシリコンが最もよく用いられ、この場合は、放熱材料はシリコンの熱伝導率より高いものが用いられる。なお、シリコンの熱伝導率は約１７０Ｗ／ｍ・Ｋであるため、１７０Ｗ／ｍ・Ｋよりも大きい熱伝導率を有する材料を放熱材料として好ましく用いることができる。放熱材料としては、例えば、金属材料、炭素材料又は樹脂材料等が挙げられる。金属材料としては、金属、金属酸化物、金属窒化物、金属炭化物又はこれらの合金を含み、例えば、金、銀、銅、アルミニウム、鉄、白金、チタン、酸化アルミニウム、窒化アルミニウム、チタンカーバイド等を挙げることができる。炭素材料としては、ダイヤモンド、グラファイト、又はガーボンナノチューブ等を挙げることができる。樹脂材料としては、シリコーン系樹脂やエポキシ系樹脂等が挙げられる。また、これらを混合して用いてもよく、例えば、金属粉、金属フレーク、金属ファイバー、金属フィラー等の金属材料と樹脂材料との混合材料を用いることができる。
放熱層は、特に限定されるものではないが、例えば、スパッタリング法、真空蒸着法またはメッキ法等を用いて放熱材料を配置した後、フォトリソグラフィ法により所定の形状に形成することができる。
放熱層は、上述のように、第１と半導体素子と第２の半導体素子との間に配置され、第１の半導体素子上であって第２の半導体素子の外側に展開している。また、放熱層は、少なくとも第２の半導体素子の裏面全体に亘って配置されていることが好ましい。また、放熱層は、図３及び４に示すように、放熱層の一部が外部に露出するように形成することもできる。放熱層の一部を外部に露出させることによって、熱を外部に効率的に放熱することができる。図３及び４において、点線１０２’は第２の半導体素子を配置する位置を示している。なお、第１の半導体素子の電極端子の位置は再配線層によって任意に配置変更をすることができる。
また、放熱層は、第１の電極端子及び配線用ビアと非接触で形成されていることが好ましい。放熱層が絶縁性を有する材料を用いて形成されている場合は、第１の電極端子と放熱層とが接触していても構わない。放熱層として用いることができる絶縁材料としては、例えば窒化アルミニウム、チタンカーバイド又は酸化アルミニウムなどを挙げることができる。絶縁材料を用いて放熱層を形成すれば、第１の電極端子又は配線用ビアと接触しても問題が生じないため、設計誤差の許容度が向上するため好ましい。
例えば、図５（ａ）に示すように、第１の電極端子１０３と放熱層１０５は非接触で形成されることが好ましい。図５（ａ）において、放熱層は、第１の電極端子と非接触で、第１の半導体素子の全面に亘って形成されており、放熱層の端部は内蔵基板の側面に露出している。このような構成とすることにより、第１の半導体素子と第２の半導体素子の間に蓄積される熱をより有効に他の領域へ拡散させ、外部へ放熱することができる。また、上述のように、放熱層の絶縁性が確保されれば、図５（ｂ）に示すように第１の電極端子と放熱層とが接触して形成されても構わない。
半導体素子としては、例えば、トランジスタ、ＩＣ又はＬＳＩ等を挙げることができる。ＬＳＩの基本回路として例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を選択することができる。
第１の半導体素子１０１としては、第２の半導体素子１０２を中央に配置するために、電極端子が表面の外側に設けられるペリフェラル型を用いることが好ましいが、本発明は特にこれに限定されるものではない。例えば、図２において、第１の半導体素子１０１は電極端子が表面の外側に設けられるペリフェラル型が示されているが、本発明は特にこれに限定されるものではなく、第１の電極端子１０３が第２の半導体素子が配置される領域以外の部分に配置されていれば良い。また、第１の半導体素子は回路面側に再配線層を含むことができ、例えばフルグリッド型で第２の半導体素子を配置する領域を確保できない場合は、再配線層を用いて電極端子の位置を変更することができる。再配線層の形成方法は、例えば特開２００６−３２６００号公報又は特開２００９−１９４０２２号公報に開示されている。例えば半導体素子の回路面にフォトリソグラフィ法を用いて複数の層で形成することができる。
第１の半導体素子１０１は基板としても機能する。従来、半導体内蔵基板の基板は銅等の金属板が用いられていたが、本発明では機能を有する半導体素子を基板として用いることにより高集積化及び高機能化を図ることができる。第１の半導体素子の厚さとしては、例えば５０〜１０００μｍとすることができ、２００〜５００μｍであることが好ましい。
第２の半導体素子の厚さとしては、例えば５０〜５００μｍとすることができ、５０〜１００μｍであることが好ましい。
また、本発明において、第１の半導体素子がメモリ、第２の半導体素子がロジックで構成されていることが好ましい。本発明の構成上、下側に配置する第１の半導体素子をパッドピッチが比較的緩くかつパッド数が比較的少ないメモリで構成し、上側に配置する第２の半導体素子をパッドピッチが比較的狭くかつパッド数が比較的多いロジックで構成することが好ましいためである。また、特に、ロジックは発熱量が多く、メモリは熱に弱い傾向があるため、第１の半導体素子をメモリで構成し、第２の半導体素子をロジックで構成した場合、半導体素子同士の間にロジックで発生した熱が蓄積し、その部分のメモリ素子を痛めてしまい易い。そこで、本発明のように、メモリで構成される第１の半導体素子とロジックで構成される第２の半導体素子の間に放熱層を配置させることで、有効に他の領域に拡散することができ、メモリ素子の破壊を防ぐことができる。
また、上述のように、第２の半導体素子１０２と放熱層１０５との間には接着層が設けられていてもよい。接着層に用いる接着剤としては、特に制限されるものではないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。また、接着剤としても、熱伝導性の良いものを用いることが好ましく、例えば銀ペーストを用いることができる。また、熱伝導性の観点から、接着層はなるべく薄いことが好ましい。
絶縁層の材料としては、絶縁性を有する材料であれば特に制限されずに用いることができる。例えば通常の配線基板に用いられる絶縁体を用いることができる。絶縁層の材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、又はポリノルボルネン樹脂等を挙げることができる。また、その他にも、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等を挙げることができる。これらの中でもポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性に優れているため、高い信頼性を得ることができる。絶縁層の材料は、感光性、非感光性のいずれであっても構わない。絶縁層は複数層から形成されていても良いが、この場合は同じ材料を用いることが好ましい。
絶縁層１０６は、上述のように複数層で構成されてもよく、例えば、第２の半導体素子を配置するための開口部を有するコア層と、第２の半導体素子が配置された開口部に充填された充填樹脂とから構成されてもよい。
配線絶縁層としても、上記絶縁層の材料と同様のものを用いることができる。
配線層やビア（配線用ビアや素子用ビア、第１のビア等を含む）に用いられる導体としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、導体としてＣｕが好ましく用いられる。
また、ビアの材料としては、導電性を有するものであれば特に限定されないが、上述以外にも、例えば、ハンダ材料や、熱硬化性樹脂と銅や銀等の導電性金属粉とを含む導電性樹脂ペーストを用いることができる。導電性樹脂ペーストとしては、導電性粒子としてナノ粒子を含むペースト材料であることが好ましい。また、導電性樹脂ペーストとしては、樹脂成分が揮発する材料や、加熱して焼結体に近づける際に樹脂成分が昇華する材料であることがより好ましい。ビアは、更に好ましくは、安定して剛性のある蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とする方法が挙げられる。また、ビア開口径は、ビア膜厚の１倍程度が好適だが、この限りではない。ビア径に対するビア高さのアスペクト比は０．３以上３以下とすることが好ましく、０．５以上１．５以下とすることがより好ましく、１前後であることがさらに好ましい。
第２の半導体素子は、第１の半導体素子の上に１又は２つ以上設けることができる。第２の半導体素子は、図１に示すように、第１の半導体素子の上に１つ設けることが好ましいが、特にこれに制限されるものではない。
また、外部接続用端子は、例えば、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成することができる。外部接続用端子は、例えば厚み３μｍのニッケルおよび０．５μｍの金を順に積層することができる。外部接続用端子において、そのピッチは例えば５０〜１０００μｍであり、より好ましくは５０〜５００μｍである。
（実施形態２）
本実施形態では、放熱層が、第１の半導体素子の上であって、第２の半導体素子が配置される領域と、第１の半導体素子の各機能ブロックに面しない領域と、に配置されている形態について説明する。
ＬＳＩ等の半導体素子は、例えば、インタフェースブロック、駆動ブロック、Ａ／Ｄ変換ブロック、論理回路ブロック、ＣＰＵブロック、メモリブロック又は圧縮回路ブロック等の種々の機能ブロックから構成されることができる。
例えば図７に示すように、半導体素子は点線で示した各機能ブロックＡ〜Ｅによって構成される。各機能ブロックは基本素子で構成されることができる。各機能ブロックは任意の間隔をもって配置され、それらの間の領域の半導体素子中には基本素子が存在しない。したがって、各機能ブロックの間等、機能ブロックに面しない領域に放熱層を形成すれば、基本素子へのダメージを抑えることができる。
つまり、第２の半導体素子が配置される領域と、第１の半導体素子の各機能ブロックに面しない領域と、に放熱層を形成することにより、第１の半導体素子と第２の半導体素子の間に蓄積する熱を、基本素子へのダメージを抑えて他の領域に拡散することができる。また、第２の半導体素子が配置される領域としては、配置誤差を考慮して、第２の半導体素子の裏面側の面積よりも少し大きくすることができる。
図７に示す放熱層の形状をより具体的に説明すると、放熱層は、第２の半導体素子が配置される放熱プレーン１１５ａと、該放熱プレーンから延展する放熱経路１１５ｂと、を含み、該放熱経路は、第１の半導体素子の各機能ブロックの間に配置されている。また、放熱プレーンから延展する放熱経路は内蔵基板の側面に露出している。第２の半導体素子が配置される放熱プレーンの形状は、第２の半導体素子の裏面形状と同形状であることが好ましく、また、配置誤差を考慮して、第２の半導体素子の裏面側の面積よりも少し大きいことが好ましい。例えば、図６は図７（ｂ）の点線Ｘにおける半導体内蔵基板の垂直断面図であるが、図６において、第２の半導体素子１０２の端部から放熱層１０５の端部までの距離ｄを５０〜２００μｍとすることができる。
また、特に制限されるものではないが、機能ブロックは例えば１〜１０μｍの間隔をもって配置される。
また、他の例として、図８に機能ブロック及び放熱層の具体的なレイアウトを示す。図８（ａ）において、２００は第１の半導体素子を示す。２０１はＣＰＵブロックである。２０２はＲＯＭブロックである。２０３は第１の論理回路ブロックである。２０４は第２の論理回路ブロックである。２０５はＲＡＭブロックである。２０６は第３の論理回路ブロックである。２０７は配線である。図８（ｂ）において、１０２’は第２の半導体素子の配置位置を示し、第２の半導体素子は第１の半導体素子の中央に配置されている。放熱層１０５は、第２の半導体素子が配置される領域と、第１の半導体素子の各機能ブロックに面しない領域と、に形成されている。また、放熱層１０５の端部は内蔵基板の側面全てに露出している。このような構成とすることにより、第１の半導体素子と第２の半導体素子の間に蓄積する熱を、基本素子へのダメージを抑えて外部へ有効に放熱することができる。
（実施形態３）
本実施形態では、第１の配線層及び放熱層に接する放熱用ビアを絶縁層中に有する形態について説明する。
図９は本実施形態の概略断面図である。図１０は、図９における点線Ｙにおける水平断面図であり、本実施形態における放熱用ビアの配置例を示す図である。
図９に示すように、放熱層１０５と第１の配線層１０９に上下面が接する放熱用ビア１１６が絶縁層１０６中に形成されている。放熱用ビア１１６は、放熱層１０５の熱を内蔵基板の表面側に放熱させる経路として機能する。放熱用ビア１１６は、第１の電極端子１０３への熱伝導を防ぐため、配線用ビア１０７と配線を介して接続されていないことが好ましい。例えば、具体的には、放熱用ビア１１６に繋がる配線層中の放熱用配線は放熱用ビアと電気的に接続されていないことが好ましい。また、同様に、放熱用ビア１１６は、第２の電極端子１０４への熱伝導を防ぐため、配線用ビア１０７と配線を介して接続されていないことが好ましい。
放熱用ビア１１６に繋がる配線層中の放熱用配線は、最外層の外部接続用端子の少なくとも１つと接続されることができる。外部接続用端子には例えばＢＧＡボールが配置され、ＢＧＡボールを介して効率よく熱をマザーボードに放熱することができる。
放熱用ビアの材料としては、上記の放熱材料やビアに用いられる導体と同じものを用いることができる。放熱用ビア１をビアに用いられる導体と同じものを用いて形成される場合、配線用ビアと同時にめっき法により形成することができる。この場合は、いわゆるフィルドビアと呼ばれる、開口部が金属導体で充填された構造となる。
（実施形態４）
本実施形態では、放熱層と第２の半導体素子の間に配置した接着層中に放熱用通路を形成した形態について説明する。
上述のように、放熱層と第２の半導体素子との間には接着層を設けてもよいが、熱伝導性を向上させるため、図１１及び１２に示すように、該接着層中に放熱用通路を設けることもできる。図１１は本実施形態を説明するための概略断面図であり、図１２は第２の半導体素子１０１の上に放熱層１０５を配置し、放熱層１０５の上に放熱用通路１１８を内部に有する接着層１１７を配置した状態の上面図である。図１１に示すように、放熱用通路１１８は接着層１１７を貫通するように内部に設けられている。放熱用通路１１８は、その上端が第２の半導体素子１０２に接し、その下端が放熱層１０５に接している。このような構成とすることにより、第２の半導体素子１０２で発生した熱を放熱層１０５により効率的に放熱することができる。
放熱用通路は、例えば、接着層に開口を形成し、該開口に上記の放熱材料を充填することにより形成することができる。放熱用通路は、放熱層の上に接着層を形成した後に設けてもよいし、接着層自体に予め設けておいてもよい。
放熱用通路の形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、放熱用通路の径は、特に限定されるものではないが、例えば、５〜３００μｍ程度とすることができる。
放熱用通路は複数形成することができるが、複数の放熱用通路の形状は同一のものに限定されるものではなく、形状が異なる複数の放熱用通路が混在するものであってもよい。
（実施形態５）
本実施形態では、第２の半導体素子中に放熱用パスを有する形態について説明する。
図１３は、本実施形態を説明するための概略断面図であり、第２の半導体素子１０２の内部に第２の放熱用パス１１９が形成されている。第２の放熱用パス１１９は、第２の半導体素子の材料より熱伝導性が高い材料からなる。また、第２の放熱用パス１１９は、下側の末端が第２の半導体素子１０２の回路面と反対側の面に位置している。また、第２の放熱用パス１１９は第２の半導体素子を未貫通に形成される。第２の半導体素子中に第２の放熱用パスを形成することによって、第２の半導体素子の電子回路で発生した熱を有効に放熱層に放熱することができる。
第２の放熱用パスは、特に限定されないが、例えば、Ｄ−ＲＩＥ（Ｄｅｅｐ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法やレーザ法により開口部を形成し、その開口部に上記の放熱材料を配置することにより形成することができる。開口部に放熱材料を配置する方法としては、例えば、金属溶融法、電解めっき法、無電解めっき法、スパッタ法、蒸着法等が挙げられる。
第２の放熱用パスを設ける位置は特に限定されないが、回路面側に位置する末端（図１１における上側末端）が第２の半導体素子において電力消費が集中するホットスポット付近に設けられていることが好ましい。このようなホットスポットとしては、例えば、論理回路ブロック、ＣＰＵブロック等が挙げられる。したがって、第２の放熱用パスにおける回路面側に位置する末端は、第２の半導体素子の論理回路ブロック又はＣＰＵブロックの下側に位置することが好ましい。
また、第２の放熱用パスは、第２の半導体素子の電子回路の配置等を考慮して配置することができる。第２の放熱用パスは、平面視上、例えば点対称又は線対称に第２の半導体素子内に複数形成することができる。
第２の放熱用パスの形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、第２の放熱用パスの径は、特に限定されるものではないが、例えば、５〜５０μｍ程度とすることができる。第２の放熱用パスは、半導体素子の基板に予め形成しておいてもよいし、半導体素子を形成後に形成してもよい。
第２の放熱用パスは第２の半導体素子に複数形成することができるが、複数の第２の放熱用パスの形状は同一のものに限定されるものではなく、形状が異なる複数の第２の放熱用パスが混在するものであってもよい。
また、放熱層と第２の半導体素子の間に上述の放熱用通路を有する接着層を設ける場合、図１４に示すように、放熱用通路１１８と第２の放熱用パス１１９とが接するようにそれぞれを形成することが好ましい。つまり、放熱用通路１１８は、接着層１１７を貫通して形成され、第２の放熱用パス１１９と放熱層１０５とに接するように設けられることが好ましい。
（実施形態６）
本実施形態では、第１の半導体素子中に放熱用パスを有する形態について説明する。
図１５は、本実施形態を説明するための概略断面図であり、第１の半導体素子１０１の内部に第１の放熱用パス１２０が形成されている。第１の放熱用パス１２０は、第１の半導体素子の材料より熱伝導性が高い材料からなる。また、第１の放熱用パス１２０の下側の末端は第１の半導体素子１０１の回路面と反対側の面に位置し、外部に露出している。
第１の放熱用パス１２０は、図１５（ａ）に示すように第１の半導体素子１０１を未貫通に形成されてもよい。また、図１５（ｂ）に示すように、第１の放熱用パス１２０を第１の半導体素子１０１を貫通して形成し、上端を放熱層１０５と接するように形成することもできる。第１の放熱用パス１２０が放熱層１０５と接するように構成することにより、放熱層１０５の熱を外部により効率的に放熱することができる。
第１の放熱用パスは、第２の放熱用パスと同様の手法により形成することができる。
第１の放熱用パスを設ける位置は特に限定されないが、未貫通に形成する場合、回路面側に位置する末端（図１５（ｂ）における上側末端）が第１の半導体素子において電力消費が集中するホットスポット付近に設けられていることが好ましい。このようなホットスポットとしては、例えば、論理回路ブロック、ＣＰＵブロック等が挙げられる。第１の半導体素子を貫通して形成する場合、第１の放熱用パスは第１の半導体素子の機能を破壊しないように位置を考慮して形成される。例えば、第１の半導体素子の機能ブロックが存在しない領域に第１の放熱用パスを設けることができる。
また、第１の放熱用パスは、第１の半導体素子の電子回路の配置等を考慮して配置することができる。第１の放熱用パスは、平面視上、例えば点対称又は線対称に第２の半導体素子内に複数形成することができる。
第１の放熱用パスの形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、第１の放熱用パスの径は、特に限定されるものではないが、例えば、５〜５０μｍ程度とすることができる。第１の放熱用パスは、半導体素子の基板に予め形成しておいてもよいし、半導体素子を形成後に形成してもよい。
第１の放熱用パスは第１の半導体素子に複数形成することができるが、複数の第１の放熱用パスの形状は同一のものに限定されるものではなく、形状が異なる複数の第１の放熱用パスが混在するものであってもよい。
また、第１の半導体素子の裏面にヒートシンクを設け、第１の放熱用パスと該ヒートシンクとが接するように構成することにより、第１の放熱用パスを介して外部により効率的に放熱することができる。
（実施形態７）
図１６（ａ）から（ｅ）は、図１に示した実施形態の半導体内蔵基板の製造方法を説明するための断面工程図である。
先ず、図１６（ａ）に示すように、第１の電極端子１０３を有する第１の半導体素子１０１を用意する。
第１の半導体素子１０１は半導体プロセスにて形成することができ、第１の半導体素子１０１の形態は高歩留まり製造のためウエハ状であることが望ましい。
次に、図１６（ｂ）に示すように、第１の半導体素子１０１の回路面側に放熱材料からなる放熱層１０５を形成する。
放熱層の形成方法は、放熱材料を考慮して選択することができるが、例えば、電解めっき、無電解めっき、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。
次に、図１６（ｃ）に示すように、第２の電極端子１０４を有する第２の半導体素子１０２を放熱層１０５の上に、第２の電極端子１０４を上側にして搭載する。
この際、第２の半導体素子１０２は接着層を用いて放熱層に搭載してもよい。
次に、図１６（ｄ）に示すように、第２の半導体素子１０２を内蔵するように絶縁層１０６を形成する。また、第１の電極端子１０３に接続する配線用ビア１０７と、第２の電極端子１０４に接続する素子用ビア１０８と、を絶縁層１０６内に形成する。
絶縁層１０６の形成方法は、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。
配線用ビア１０７の開口は、例えば、絶縁層１０６が感光性材料からなる場合、フォトリソグラフィー法を用いて形成することができる。また、絶縁層１０６が非感光性の材料又は感光性の材料でパターン解像度が低い材料を用いて構成されている場合は、ビア開口は、レーザ加工法、ドライエッチング法又はブラスト法により形成することができる。ビア開口への導体の充填方法は、例えば、電解めっき、無電解めっき、印刷法、溶融金属吸引法等を用いることができる。
なお、素子用ビア１０８と配線用ビア１０７は、絶縁層１０６の形成前にそれぞれ第１の電極端子１０３及び第２の電極端子１０４の上に金属ポストを設けておき、絶縁層１０６を積層した後に該絶縁層１０６の表面を削ってそれぞれの金属ポストを露出させることにより形成してもよい。研削方法は、例えば、バフ研磨、ＣＭＰ等が挙げられる。
次に、図１６（ｅ）に示すように、第１の配線層１０９、第２の配線層１１２、第３の配線層１１５等の配線層を形成する。
配線層は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により、例えばＣｕ、Ｎｉ、Ｓｎ又はＡｕ等の金属を用いて形成することができる。
サブトラクティブ法は、例えば特開平１０−５１１０５号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。セミアディティブ法は、例えば特開平９−６４４９３号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、ＣＶＤ法等で形成できる。フルアディティブ法は、例えば特開平６−３３４３３４号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。
配線絶縁層の形成方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。
また、図示していないが、最外層に外部接続用端子を設けることもできる。外部接続用端子は、信号配線やグランド配線を兼ねていてもよく、この場合は該信号配線やグランド配線の一部を露出するようにソルダーレジストをエッチングすることで外部接続用端子を形成できる。
この出願は、２０１０年３月３１日に出願された日本出願特願２０１０−０８１４４３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１０１ 第１の半導体素子
１０２ 第２の半導体素子
１０３ 第１の電極端子
１０４ 第２の電極端子
１０５ 放熱層
１１５ａ 放熱プレーン
１１５ｂ 放熱経路
１０６ 絶縁層
１０７ 配線用ビア
１０８ 素子用ビア
１０９ 第１の配線層
１１０ 第１の配線絶縁層
１１１ 第１の配線ビア
１１２ 第２の配線層
１１３ 第２の配線絶縁層
１１４ 第２の配線ビア
１１５ 第３の配線層
１１６ 放熱用ビア
１１７ 接着層
１１８ 放熱用通路
１１９ 第２の放熱用パス
１２０ 第１の放熱用パス

Claims (19)

  1. 基板としての第１の半導体素子と、
    該第１の半導体素子の回路面側に回路面を同一方向に向けて配置された第２の半導体素子と、
    該第２の半導体素子を内蔵する絶縁層と、
    を含み、
    少なくとも前記第１と半導体素子と前記第２の半導体素子との間に放熱層が配置されており、
    該放熱層は前記第１の半導体素子上であって前記第２の半導体素子の外側に展開していることを特徴とする半導体内蔵基板。
  2. 前記放熱層は少なくとも前記第２の半導体素子の回路面と反対側の面全体に亘って配置されている請求項１に記載の半導体内蔵基板。
  3. 前記放熱層の少なくとも一部は外部に露出している請求項１又は２に記載の半導体内蔵基板。
  4. 前記放熱層は、前記第２の半導体素子が配置される領域と、前記第１の半導体素子の各機能ブロックに面しない領域と、に配置されている請求項１乃至３のいずれかに記載の半導体内蔵基板。
  5. 前記放熱層は、前記第２の半導体素子が配置される放熱プレーンと、該放熱プレーンから延展する放熱経路と、を含み、
    該放熱経路は、前記第１の半導体素子の各機能ブロックの間に配置されている請求項１乃至４のいずれかに記載の半導体内蔵基板。
  6. 前記放熱経路の端部は外部に露出している請求項５に記載の半導体内蔵基板。
  7. 放熱層は、前記第１の半導体素子及び前記第２の半導体素子より熱伝導率が高い材料を用いて形成されている請求項１乃至６のいずれかに記載の半導体内蔵基板。
  8. さらに、前記絶縁層を間にして前記第１の半導体素子及び前記第２の半導体素子に対向する第１の配線層を有し、
    前記第１の配線層の少なくとも１つの配線は前記第２の半導体素子の電極端子と電気的に接続されており、
    前記第１の配線層の少なくとも１つの配線は前記第１の半導体素子の電極端子と前記絶縁層中に形成された配線用ビアを介して電気的に接続されている請求項１乃至７のいずれかに記載の半導体内蔵基板。
  9. さらに、前記絶縁層内に前記第１の配線層及び前記放熱層に接する放熱用ビアを有する請求項８に記載の半導体内蔵基板。
  10. 前記放熱用ビアは、前記配線用ビアと配線で繋がっていない請求項９に記載の半導体内蔵基板。
  11. さらに、１層以上の第２の配線層と、最外層の外部接続用端子とを前記第１の配線層側に有し、
    前記放熱用ビアと繋がる前記第１の配線層及び前記第２の配線層中の放熱用配線は、前記外部接続用端子の少なくとも１つと接続されている請求項９又は１０に記載の半導体内蔵基板。
  12. 前記第２の半導体素子は、片方の末端が前記第２の半導体素子の回路面と反対側の面に位置し、かつ前記第２の半導体素子の材料より熱伝導性が高い材料からなる第２の放熱用パスを内部に有する請求項１乃至１１のいずれかに記載の半導体内蔵基板。
  13. 前記第２の放熱用パスにおける前記第２の半導体素子の回路面と反対側の面に位置する末端と反対側の末端は、前記第２の半導体素子における論理回路ブロック又はＣＰＵブロックに位置する請求項１２に記載の半導体内蔵基板。
  14. 前記第２の半導体素子と前記放熱層との間に接着層を有する請求項１乃至１３のいずれかに記載の半導体内蔵基板。
  15. 前記接着層は、前記第２の半導体素子と前記放熱層とに接する放熱用通路を含む請求項１４に記載の半導体内蔵基板。
  16. 前記第２の半導体素子と前記放熱層との間に、放熱用通路を含む接着層を有し、
    前記放熱用通路は、前記接着層を貫通して形成されており、前記第２の放熱用パスと前記放熱層とに接する請求項１２又は１３に記載の半導体内蔵基板。
  17. 前記第１の半導体素子は、片方の末端が前記第１の半導体素子の回路面と反対側の面に位置し、かつ前記第１の半導体素子の材料より熱伝導性が高い材料からなる第１の放熱用パスを内部に有する請求項１乃至１６のいずれかに記載の半導体内蔵基板。
  18. 前記第１の放熱用パスは前記第１の半導体素子を貫通して設けられ、前記第１の半導体素子の回路面と反対側の面に位置する末端と反対側の末端は前記放熱層と接している請求項１７に記載の半導体内蔵基板。
  19. 前記第１の半導体素子の回路面と反対側の面側にヒートシンクが設けられ、前記第１の放熱用パスは前記ヒートシンクに繋がっている請求項１７又は１８に記載の半導体内蔵基板。




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