JPWO2010047059A1 - カードホストｌｓｉ、およびこれを有するセット機器 - Google Patents

Abstract

カードホストＬＳＩ（１０１）は、Ｎビットのカードモジュールに対応可能なＭ個のカードホストＩ／Ｆ（１０２ａ，１０２ｂ）と、Ｍ個のカードバス端子（１１１ａ，１１１ｂ）とを備えている。ブリッジ回路（１０６）は、イネーブル信号（ＥＮ１２）が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュール（１０５ｃ）が接続されたカードバス（１０３）に対応するカードホストＩ／Ｆ（１０２ａ）とそれ以外のカードホストＩ／Ｆ（１０２ｂ）とが協調動作してカードモジュール（１０５ｃ）を制御可能な状態に、信号線接続関係を設定する。

Description

本発明は、ＳＤカード等のリムーバブルカードやこれに対応した組み込みモジュール（以下、カードモジュールという）を制御する機能を有する、カードホストＬＳＩとこれを有するセット機器に関する。

マルチメディアがポータブル機器に普及し始め、携帯電話端末等では、ＳＤカード等のリムーバブルカードが着脱可能な外部記憶媒体として広く利用されている。また、近年、ｅＳＤ（embedded ＳＤ）等の組み込みモジュールが、内部記憶装置の一つとして、携帯電話端末等に組み込まれるようになってきている。

これらカードモジュールを制御するカードホストＬＳＩは、従来、形状および仕様の異なる複数種類のカードモジュールに対応するために、データの入出力を行うための入出力端子数が、最も多いカードモジュールと等しくなっている（例えば、特許文献１参照）。

また、近年、カードモジュール間のコピーや、カードモジュールの容量拡張などのため、複数枚のカードモジュールを制御できる、１個または複数個のカードホストＬＳＩが必要とされている（例えば、特許文献２参照）。

特開２００４−２８０８０８号公報 特開２００８−１３４７０１号公報

図２５および図２６は従来のカードホストＬＳＩを用いたセット機器の構成の一例を示す図である。

図２５に示すセット機器５００は、メインマイコン５０と、カードホストＬＳＩ５０１と、カードバス５０３と、カードスロットＳ５０５ａとを備えている。カードホストＬＳＩ５０１は、ホストＩ／Ｆ５１と、カードホストＩ／Ｆ５０２ａとを有している。なお、カードスロットＳ５０５ａは、４ビット対応のＳＤカード５０５ａおよび８ビット対応のＭＭＣ（Multi Media Card）５１５ａのどちらにも対応したスロットである。一般に、ＳＤカードのデータ線は４ビット幅、ＭＭＣのデータ線は４ビット幅及び８ビット幅である。図２５に示すセット機器５００は、１枚のＳＤカード５０５ａまたは１枚のＭＭＣ５１５ａに対応できる。

図２６に示すセット機器５００Ａは、メインマイコン５０と、カードホストＬＳＩ５０１Ａと、カードバス５０３，５０４と、カードスロットＳ５０５ａ，Ｓ５０５ｂとを備えている。カードホストＬＳＩ５０１Ａは、ホストＩ／Ｆ５１と、カードホストＩ／Ｆ５０２ａ，５０２ｂとを有している。すなわち、図２６の構成は、図２５の構成にカードホストＩ／Ｆ５０２ｂとカードスロットＳ５０５ｂを追加したものである。なお、カードスロットＳ５０５ｂも、４ビット対応のＳＤカード５０５ｂ及び８ビット対応のＭＭＣ５１５ｂのどちらにも対応したスロットである。図２６に示すセット機器５００Ａは、２枚のＳＤカード５０５ａ，５０５ｂ、または２枚のＭＭＣ５１５ａ，５１５ｂに対応できる点で、図２５と異なっている。

また、カードホストＩ／Ｆ５０２ａ，５０２ｂは、それぞれレジスタＲ５０２ａ，Ｒ５０２ｂと、ＦＩＦＯ構成のバッファＢ５０２ａ，Ｂ５０２ｂとを有している。また、カードバス５０３はクロック線５０３ａ、コマンド線５０３ｂ、および複数本（ここでは８本）のデータ線５０３ｃを有し、カードバス５０４はクロック線５０４ａ、コマンド線５０４ｂ、および複数本（ここでは８本）のデータ線５０４ｃを有している。メインマイコン５０は、レジスタＲ５０２ａ，Ｒ５０２ｂにアクセスすることによって、２つのカードホストＩ／Ｆ５０２ａ，５０２ｂを介して、カードモジュールを独立に制御する。

ここで、カードホストＩ／Ｆのデータ線の本数は、対応する複数種類のカードモジュールのうち、データ線の最も多いカードモジュールと等しくなっている。しかしながら、従来の構成では、データ線の最も多いカードモジュール以外のカードモジュールを使用する場合、数本のデータ線が未使用状態となり、データ線が冗長となる。

また、近年、複数枚のカードモジュールを制御可能にすることが主流となってきており、この場合、カードモジュール毎に、最も多いデータ線と等しい本数のデータ線を準備すると、カードモジュールの枚数に比例して、データ線に接続された入出力端子数が増えることになる。このため、実装面積が増加してしまい、コストが高くなるという問題が生じる。

前記の問題に鑑み、本発明は、複数種類のカードモジュールを複数枚制御できるカードホストＬＳＩにおいて、入出力端子数を低減することを目的とする。

本発明の第１態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御されるＭ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続されるＭ個のカードバス端子と、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備え、前記ブリッジ回路は、（Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定するものである。

この第１態様によると、Ｎビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のＮビットのカードモジュールを制御することができる。また、ブリッジ回路は、（Ｍ×Ｎ）ビットモードのとき、当該（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、カードホストＩ／Ｆとカードバス端子との間の信号線接続関係を設定する。これにより、Ｎビット対応のＭ個のカードホストＩ／Ｆを用いて（Ｍ×Ｎ）ビットのカードモジュールを制御することが可能になる。すなわち、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、（Ｍ×Ｎ）ビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆから出力されるクロックおよびコマンドが、前記カードバスに伝達されない状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆから出力されるクロックおよびコマンドが、カードバスに伝達されなくなる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールからのレスポンスが、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールからのレスポンスが、この（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆにも、返される。これにより、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記Ｍ個のカードホストＩ／Ｆは、それぞれ、コマンドに対するレスポンスの正当性を判断するレスポンス判断回路を備えており、（Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、前記レスポンス判断回路の機能を無効にするのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、レスポンスの正当性の判断機能が無効にされる。これにより、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、（Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、送信データに関するエラー割り込みのみが通知可能に設定される。これにより、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとから、同一内容の割込みが二重に出力されることを、回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、この（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆにも、返される。これにより、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとの協調動作を、確実に継続させることができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記ホストＩ／Ｆと前記Ｍ個のカードホストＩ／Ｆとの間に設けられたビット変換回路とを備え、前記ビット変換回路は、前記イネーブル信号を受け、このイネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記ホストＩ／Ｆを介して前記Ｍ個のカードホストＩ／Ｆに書き込まれるデータについて、前記第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して当該（Ｍ×Ｎ）ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換するのが好ましい。

これによると、カードホストＬＳＩ外部に設けたメインマイコンによってデータを並び替えて、カードホストＬＳＩに出力する必要がなくなり、メインマイコンの負荷を低減することができる。すなわち、ビットの並びの変換をハードウェアで実現することになり、高速かつ低消費電力を実現することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記イネーブル信号を保持するイネーブルレジスタを備えているのが好ましい。

さらに、当該カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを備え、前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールが当該カードホストＬＳＩに接続されているか否かを判定し、接続されているとき、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定するのが好ましい。

これによると、カードホストＬＳＩ内部の高速起動シーケンサによって、（Ｍ×Ｎ）ビットモードの設定が実行されるので、カードホストＬＳＩ外部に設けたメインマイコンの起動時の負荷を軽減することができる。また、ハードウェアで制御することになり、高速に起動できるとともに、メインマイコンを先に起動させることが不要となるため、消費電力を低減することができる。

さらに、前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが当該カードホストＬＳＩに接続されているときは、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットのカードモジュールと他のカードモジュールとがカードホストＬＳＩに接続されている場合は、（Ｍ×Ｎ）ビットのカードモジュールをＮビットモードで制御することによって、両方のカードモジュールを使用することが可能になる。

また、前記第１態様に係るカードホストＬＳＩにおいて、例えば、Ｍ＝２である。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記Ｍ個のカードホストＩ／Ｆ、前記Ｍ個のカードバス端子、および前記ブリッジ回路の組み合わせを２つ以上備え、かつ、第２のカードホストＩ／Ｆを備え、（Ｍ×Ｎ）ビットモードのとき、前記第２のカードホストＩ／Ｆが、前記Ｍ個のカードバス端子のうちの未使用となる部分を介して、カードモジュールを制御可能なように構成されているのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、第２のカードホストＩ／Ｆが、カードバス端子のうち未使用となる部分を介して、カードモジュールを制御可能になるため、カードバス端子を新たに増やすことなく、制御可能なカードモジュールを増やすことができる。

また、本発明の第２態様は、前記第１態様に係るカードホストＬＳＩと、前記カードホストＬＳＩを制御するメインマイコンと、前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えたセット機器である。

また、前記第２態様に係るセット機器において、前記メインマイコンは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが前記カードホストＬＳＩに接続されているときは、前記カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しないのが好ましい。

また、本発明の第３態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御されるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続されるＭ個のカードバス端子と、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備え、前記ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定するものである。

この第３態様によると、Ｎｉビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のカードモジュールを制御することができる。また、ブリッジ回路は、Ｌビットモードのとき、当該Ｌビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、カードホストＩ／Ｆとカードバス端子との間の信号線接続関係を設定する。これにより、複数のカードホストＩ／Ｆを用いてＬビットのカードモジュールを制御することが可能になる。すなわち、Ｌビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、Ｌビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

本発明の第４態様では、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、前記ブリッジ回路は、（Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する。

この第４態様によると、Ｎビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のＮビットのカードモジュールを制御することができる。また、ブリッジ回路は、（Ｍ×Ｎ）ビットモードのとき、当該（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。これにより、Ｎビット対応のＭ個のカードホストＩ／Ｆを用いて（Ｍ×Ｎ）ビットのカードモジュールを制御することが可能になる。すなわち、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、（Ｍ×Ｎ）ビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

また、本発明の第５態様は、前記第４態様に係るカードホストＬＳＩと、前記カードホストＬＳＩを制御するメインマイコンと、前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えたセット機器である。

本発明の第６態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、前記ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する。

この第６態様によると、Ｎｉビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のカードモジュールを制御することができる。また、ブリッジ回路は、Ｌビットモードのとき、当該Ｌビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。これにより、複数のカードホストＩ／Ｆを用いてＬビットのカードモジュールを制御することが可能になる。すなわち、Ｌビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、Ｌビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

以上のように本発明によると、複数のカードホストＩ／Ｆが協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、入出力端子数を低減することができるとともに、面積増加を抑制することができ、コストが低減できる。

実施の形態１に係るセット機器の構成図である。 図１の構成において、８ビット対応のＭＭＣが接続された状態を示す図である。 図１におけるブリッジ回路とその周辺の詳細な構成を示す図である。 ８ビット対応のＭＭＣ接続時におけるブロックライト実行時のタイミングチャートである。 ８ビット対応のＭＭＣ接続時におけるビット変換回路のビット並び替えの説明図である。 図３の変形例である。 実施の形態１において、カードホストＬＳＩが組み込みモジュールを制御する構成を示す図である。 実施の形態２に係るセット機器の構成図である。 図８におけるブリッジ回路とその周辺の詳細な構成を示す図である。 実施の形態３に係るセット機器の構成図である。 実施の形態１の変形例に係るセット機器の構成図である。 実施の形態１の変形例に係るセット機器の構成図である。 実施の形態４に係るセット機器の構成図である。 図１３におけるブリッジ回路とその周辺の詳細な構成を示す図である。 カードホストＩ／Ｆが有するレジスタの構成例を示す図である。 カードホストＩ／Ｆが有するレジスタの構成例を示す図である。 図１４における♯Ａアクセス制御回路の詳細な構成を示す図である。 図１７の♯Ａアクセス制御回路の動作を示すタイミングチャートである。 図１４における♯Ｂアクセス制御回路の詳細な構成を示す図である。 図１９の♯Ｂアクセス制御回路の動作を示すタイミングチャートである。 実施の形態５に係るセット機器の構成図である。 図２１におけるタイミング調整回路の動作を示すタイミングチャートである。 実施の形態６に係るセット機器の構成図である。 図２３におけるタイミング調整回路の動作を示すタイミングチャートである。 従来のカードホストＬＳＩを有するセット機器の構成図である。 従来のカードホストＬＳＩを有するセット機器の構成図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は実施の形態１に係るセット機器の構成図である。本実施形態に係るセット機器は、リムーバブルカードの一例としてのＭＭＣ、ＳＤカードや、これらのカードバス仕様に対応する組み込みモジュールを制御する機能を有している。本発明に係るセット機器は、例えば、携帯電話端末である。以降の実施形態についても同様である。

図１に示すように、セット機器１００は、メインマイコン１０、カードホストＬＳＩ１０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ，Ｓ１０５ｂを備えている。カードホストＬＳＩ１０１は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚（図１では２枚）制御する機能を有する。図１では、着脱可能な４ビット対応のＳＤカード１０５ａ，１０５ｂがカードスロットＳ１０５ａ，Ｓ１０５ｂに挿入されている。

カードホストＬＳＩ１０１は、その外部からの制御信号を受けるホストＩ／Ｆ１１と、２個のカードホストＩ／Ｆ１０２ａ（＃Ａ），１０２ｂ（＃Ｂ）と、２個のカードバス端子１１１ａ，１１１ｂを備えている。カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、独立したカードマスターとしての機能を備え、４ビットのカードモジュールに対応可能であり、メインマイコン１０からホストＩ／Ｆ１１を介して制御される。また、カードバス端子１１１ａ，１１１ｂはカードホストＩ／Ｆ１０２ａ，１０２ｂにそれぞれ対応しており、カードバス１０３，１０４とそれぞれ接続される。

カードバス１０３は、クロック線１０３ａとコマンド線１０３ｂと４ビットのデータ線１０３ｃとを有し、カードスロットＳ１０５ａと接続されている。カードバス１０４は、クロック線１０４ａとコマンド線１０４ｂと４ビットのデータ線１０４ｃとを有し、カードスロットＳ１０５ｂと接続されている。クロック線１０３ａ，１０４ａはカードスロットＳ１０５ａ，Ｓ１０５ｂにクロックを送信するための信号線である。コマンド線１０３ｂ，１０４ｂは、カードスロットＳ１０５ａ，Ｓ１０５ｂにコマンドを送信し、カードスロットＳ１０５ａ，Ｓ１０５ｂからレスポンスを受信するための信号線である。データ線１０３ｃ，１０４ｃはデータを送受信するための信号線である。さらに本実施形態では、カードバス１０４のデータ線１０４ｃが、カードスロットＳ１０５ｂだけでなく、カードスロットＳ１０５ａにも接続されている。

また、カードホストＩ／Ｆ１０２ａ，１０２ｂは、レジスタＲ１０２ａ，Ｒ１０２ｂとＦＩＦＯ構成のバッファＢ１０２ａ，Ｂ１０２ｂとをそれぞれ有する。そして、カードスロットＳ１０５ａ，Ｓ１０５ｂからのレスポンスやＣＲＣエラー等を、割込み信号Ｉ１０２ａ，Ｉ１０２ｂによってメインマイコン１０に通知する。

さらに本実施形態では、カードホストＬＳＩ１０１は、８ビットのカードモジュールにも対応可能に構成されている。図２は、図１のセット機器１００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示す図である。すなわち、専用のカードバス端子を設けることなく、８ビットのカードモジュールが制御可能である。

すなわち、カードホストＬＳＩ１０１はさらに、８ビットイネーブルレジスタ１２、ビット変換回路１３、およびブリッジ回路１０６を備えている。８ビットイネーブルレジスタ１２は、８ビットのカードモジュールを制御する８ビットモードか否かを示すイネーブル信号ＥＮ１２を保持している。イネーブル信号ＥＮ１２がアサートされているときは８ビットモードを示し、ネゲートされているときはそうでないことを示す。イネーブル信号ＥＮ１２はビット変換回路１３とブリッジ回路１０６に送られる。なお、８ビットイネーブルレジスタ１２は、ホストＩ／Ｆ１１内部にあってもよい。

ブリッジ回路１０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂとカードバス端子１１１ａ，１１１ｂとの間に設けられており、カードホストＩ／Ｆ１０２ａ，１０２ｂとカードバス端子１１１ａ，１１１ｂとの間の信号線接続関係を設定する。すなわち、イネーブル信号ＥＮ１２がアサートされているとき、８ビットのカードモジュールが接続されたカードバス１０３に対応する第１のカードホストＩ／ＦとしてのカードホストＩ／Ｆ１０２ａと他のカードホストＩ／Ｆ１０２ｂとが協調動作して、この８ビットのカードモジュールを制御可能な状態に、信号線接続関係を設定する。

ビット変換回路１３は、ホストＩ／Ｆ１１とカードホストＩ／Ｆ１０２ａ，１０２ｂとの間に設けられており、イネーブル信号ＥＮ１２がアサートされているとき、ホストＩ／Ｆ１１を介してカードホストＩ／Ｆ１０２ａ，１０２ｂに書き込まれるデータについて、カードホスト１０２ａ，１０２ｂが協調動作して８ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換する。

すなわち、ビット変換回路１３は、イネーブル信号ＥＮ１２がネゲートされているときは、メインマイコン１０からカードホストＩ／Ｆ１０２ａ，１０２ｂに対してコマンドと引数が設定されると、レジスタＲ１０２ａ，Ｒ１０２ｂにそれぞれコマンドと引数を書き込む。また、データを書き込む際も同様に、バッファＢ１０２ａ，Ｂ１０２ｂにそれぞれデータを書き込む。一方、イネーブル信号ＥＮ１２がアサートされているときは、メインマイコン１０からカードホストＩ／Ｆ１０２ａに対してコマンドと引数が設定されると、レジスタＲ１０２ａ，Ｒ１０２ｂの両方に同じコマンドと引数を書き込む。また、データを書き込む際は、後述するビットを並べ替えたデータをバッファＢ１０２ａ，Ｂ１０２ｂに書き込む。データを読み出す際は、バッファＢ１０２ａ，Ｂ１０２ｂそれぞれから、ビットの並びを戻したデータを読み出す。

図３はブリッジ回路１０６とその周辺の詳細な構成を示す図である。図３に示すように、ブリッジ回路１０６は、セレクタ１０７ａ，１０７ｂ，１０７ｃと、ＤＡＴ０切替回路１０８とを備えている。セレクタ１０７ａ，１０７ｂ，１０７ｃおよびＤＡＴ０切替回路１０８は、イネーブル信号ＥＮ１２によって制御される。

セレクタ１０７ａはクロック線１０４ａへの出力を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、カードホストＩ／Ｆ１０２ｂから出力されたクロックを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、固定値“０”を選択する。セレクタ１０７ｂはコマンド線１０４ｂへの出力を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、カードホストＩ／Ｆ１０２ｂから出力されたコマンドを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、固定値“１”を選択する。セレクタ１０７ａ，１０７ｂの動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、カードホストＩ／Ｆ１０２ｂから出力されるクロックおよびコマンドがカードバス１０４に伝達されない状態に、信号線接続関係が設定される。これにより、カードホストＩ／Ｆ１０２ｂから出力されるクロックおよびコマンドがカードバス１０４に伝達されなくなる。

セレクタ１０７ｃはカードホストＩ／Ｆ１０２ｂに返されるレスポンスを切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、コマンド線１０４ｂから入力されたレスポンスを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、８ビットカードモジュールと接続されたコマンド線１０３ｂから入力されたレスポンスを選択する。セレクタ１０７ｃの動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、８ビットカードモジュールからのレスポンスがカードホストＩ／Ｆ１０２ａとともにカードホストＩ／Ｆ１０２ｂにも返される状態に、信号線接続関係が設定される。これにより、カードホストＩ／Ｆ１０２ｂにおいて、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

ＤＡＴ０切替回路１０８は、カードホストＩ／Ｆ１０２ｂに入力されるデータのビット０を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、データ線１０４ｃから入力されたデータのビット０を選択する一方、イネーブル信号ＥＮ１２がアサートされている場合は、コマンドＣＭＤｂ_Ｏがライトコマンドを示したときのみ、データ線１０３ｃから入力されたデータのビット０を選択する。本実施形態では、８ビットカードモジュールのステータスを表すステータス情報としてのＣＲＣ（Cyclic Redundancy Check）状況およびビジー信号が、データ線１０３ｃのデータのビット０として送信される。すなわち、ＤＡＴ０切替回路１０８の動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、８ビットカードモジュールのステータス情報がカードホストＩ／Ｆ１０２ａとともにカードホストＩ／Ｆ１０２ｂにも返される状態に、信号線接続関係が設定される。これにより、カードモジュールホストＩ／Ｆ１０２ａ，１０２ｂの協調動作を、確実に継続させることができる。

また、カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、レスポンス判断回路Ｃ１０２ａ，Ｃ１０２ｂと、ＤＡＴ０判断回路Ｄ１０２ａ，Ｄ１０２ｂとを備えている。レスポンス判断回路Ｃ１０２ａ，Ｃ１０２ｂは、送信したコマンドＣＭＤａ_Ｏ，ＣＭＤｂ_Ｏに対して、応答されたレスポンスＣＭＤａ_Ｉ，ＣＭＤｂ_Ｉの正当性を判断する。ＤＡＴ０判断回路Ｄ１０２ａ，Ｄ１０２ｂは、入力データＤＡＴａ_Ｉ，ＤＡＴｂ_Ｉのビット０に送信されるＣＲＣ状況およびビジー信号を判断する。

なお、８ビットモードのとき、カードホストＩ／Ｆ１０２ｂは、レスポンス判断回路Ｃ１０２ｂとＤＡＴ０判断回路Ｄ１０２ｂを用いず、カードホストＩ／Ｆ１０２ａのレスポンス判断回路Ｃ１０２ａとＤＡＴ０判断回路Ｄ１０２ａの判断結果を用いてもよい。このとき、レスポンス判断回路Ｃ１０２ｂとＤＡＴ０判断回路Ｄ１０２ｂの機能を無効にしてもよい。これによっても、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

以下、上述した本実施形態に係る構成の動作について説明する。まず、図１に示すように、４ビット対応のＳＤカード１０５ａ，１０５ｂがカードスロットＳ１０５ａ，Ｓ１０５ｂに挿入されている場合の動作について説明する。このとき、８ビットイネーブルレジスタ１２には「８ビットイネーブル」は設定されておらず、イネーブル信号ＥＮ１２はネゲートされている。

メインマイコン１０は、起動シーケンスにより、ホストＩ／Ｆ１１およびビット変換回路１３を介して、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに『識別コマンド』を設定する。これを受けて、カードホストＩ／Ｆ１０２ａから、カードバス１０３を介してＳＤカード１０５ａに対して『識別コマンド』が発行される。所定時間内にＳＤカード１０５ａからレスポンスが返ることによって、メインマイコン１０は、ＳＤカード１０５ａが接続されていると判断する。また、メインマイコン１０は、カードホストＩ／Ｆ１０２ｂに対しても同様の処理を実行することによって、ＳＤカード１０５ｂが接続されていると判断する。

その後、メインマイコン１０は、８ビットイネーブルレジスタ１２の「８ビットイネーブル」を解除したまま、従来と同様に、カードホストＩ／Ｆ１０２ａ，１２０ｂを介して、ＳＤカード１０５ａ，１０５ｂを独立に制御する。

このとき、図３の構成において、ＳＤカード１０５ａに関しては、カードホストＩ／Ｆ１０２ａから出力されたクロックＣＬＫａ、コマンドＣＭＤａ_ＯおよびデータＤＡＴａ_Ｏは、ブリッジ回路１０６をスルーして、それぞれ、クロック線１０３ａ、コマンド線１０３ｂおよびデータ線１０３ｃを介して、ＳＤカード１０５ａに入力される。ＳＤカード１０５ａからコマンド線１０３ｂおよびデータ線１０３ｃに出力されたレスポンスおよびデータは、それぞれ、ブリッジ回路１０６をスルーし、カードホストＩ／Ｆ１０２ａにコマンドＣＭＤａ_ＩおよびデータＤＡＴａ_Ｉとして入力される。

ＳＤカード１０５ｂに関しては、イネーブル信号ＥＮ１２はネゲートされているため、カードホストＩ／Ｆ１０２ｂから出力されたクロックＣＬＫｂおよびコマンドＣＭＤｂ_Ｏが、セレクタ１０７ａ，１０７ｂでそれぞれ選択され、またデータＤＡＴｂ_Ｏはブリッジ回路１０６ａをスルーして、それぞれ、クロック線１０４ａ、コマンド線１０４ｂおよびデータ線１０４ｃを介して、ＳＤカード１０５ｂに入力される。セレクタ１０７ｃでは、ＳＤカード１０５ｂからコマンド線１０４ｂに出力されたレスポンスＲＳＰｂ_Ｉが選択され、カードホストＩ／Ｆ１０２ｂにレスポンスＣＭＤｂ_Ｉとして入力される。また、ＤＡＴ０切替回路１０８では、ＳＤカード１０５ｂからデータ線１０４ｃを介して出力されたデータのビット０が選択される。すなわち、データ線１０４ｃから出力された４ビットのデータＤＡＴｂ_Ｉ’が、カードホストＩ／Ｆ１０２ｂにデータＤＡＴｂ_Ｉとして入力される。

次に、図２に示すように、８ビット対応のＭＭＣ１０５ｃがカードスロットＳ１０５ａに挿入されている場合の動作について説明する。この場合、８ビットイネーブルレジスタ１２には「８ビットイネーブル」が設定されて、イネーブル信号ＥＮ１２はアサートされる。

メインマイコン１０は、起動シーケンスにより、ホストＩ／Ｆ１１およびビット変換回路１３を介して、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに『識別コマンド』を設定する。これを受けて、カードホストＩ／Ｆ１０２ａから、カードバス１０３を介して８ビット対応のＭＭＣ１０５ｃに対して『識別コマンド』が発行される。所定時間内に８ビット対応のＭＭＣ１０５ｃからレスポンスが返らない場合、メインマイコン１０は、ＭＭＣが接続されていると判断する。

次に、メインマイコン１０は、ＭＭＣの対応ビットを確認するために、まず、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定する。これにより、イネーブル信号ＥＮ１２がアサートされる。

そして、メインマイコン１０から、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに対して『バス幅確認コマンド』を設定する。この際、イネーブル信号ＥＮ１２がアサートされているため、ビット変換回路１３は、レジスタＲ１０２ａ，Ｒ１０２ｂに対して同じコマンドを書き込む。

続いて、メインマイコン１０は、カードホストＩ／Ｆ１０２ａ内のバッファＢ１０２ａに対して、８ビットのテストパターンを順次設定する。この際も、イネーブル信号ＥＮ１２がアサートされているため、ビット変換回路１３は、バッファＢ１０２ａ，Ｂ１０２ｂに対してビットを並べ替えたテストパターンを書き込む。これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂは、８ビット対応のＭＭＣ１０５ｃに対して８ビットのテストパターンを出力する。カードホストＩ／Ｆ１０２ａ，１０２ｂは、８ビット対応のＭＭＣ１０５ｃから規定の応答パターンが返ってくるか否かにより対応ビット幅を判定し、その結果をメインマイコン１０へ出力する。

対応ビット幅が８ビットと判定されると、８ビットイネーブルレジスタ１２を「８ビットイネーブル」に設定したまま、すなわちイネーブル信号ＥＮ１２がアサートされたまま、メインマイコン１０はカードホストＩ／Ｆ１０２ａ，１０２ｂを用いて８ビット対応のＭＭＣ１０５ｃを制御する。

なお、４ビット対応のＭＭＣが接続されていた場合は、メインマイコン１０は、８ビットイネーブルレジスタ１２に対して「８ビットイネーブル」設定を解除し、以降の処理は、ＳＤカード１０５ａの場合と同様に、カードホストＩ／Ｆ１０２ａのみを用いて４ビット対応のＭＭＣを制御する。

イネーブル信号ＥＮ１２がアサートされているとき、図３の構成において、カードホストＩ／Ｆ１０２ａから出力されたクロックＣＬＫａ、コマンドＣＭＤａ_ＯおよびデータＤＡＴａ_Ｏは、ブリッジ回路１０６ａをスルーして、それぞれ、クロック線１０３ａ、コマンド線１０３ｂおよびデータ線１０３ｃを介して、８ビット対応のＭＭＣ１０５ｃに入力される。さらに、カードホストＩ／Ｆ１０２ｂから出力されたデータＤＡＴｂ_Ｏも、ブリッジ回路１０６ａをスルーして、データ線１０４ｃを介して、８ビット対応のＭＭＣ１０５ｃに入力される。

このとき、イネーブル信号ＥＮ１２がアサートされているため、セレクタ１０７ａは“０”を選択し、セレクタ１０７ｂは“１”を選択する。すなわち、カードホストＩ／Ｆ１０２ｂからのクロックＣＬＫｂおよびコマンドＣＭＤｂ_Ｏはブリッジ回路１０６を通過しない。

８ビット対応のＭＭＣ１０５ｃからコマンド線１０３ｂに出力されたレスポンスは、ブリッジ回路１０６ａをスルーし、カードホストＩ／Ｆ１０２ａにレスポンスＣＭＤａ_Ｉとして入力される。さらに、このレスポンスはセレクタ１０７ｃで選択され、カードホストＩ／Ｆ１０２ｂにレスポンスＣＭＤｂ_Ｉとして入力される。

８ビット対応のＭＭＣ１０５ｃからデータ線１０３ｃに出力されたデータは、ブリッジ回路をスルーし、カードホストＩ／Ｆ１０２ａにデータＤＡＴａ_Ｉとして入力される。

また、ＤＡＴ０切替回路１０８は、カードホストＩ／Ｆ１０２ｂから出力されたコマンドＣＭＤｂ_Ｏに応じて、データＤＡＴａ_Ｉのビット０またはデータＤＡＴｂ_Ｉ’のビット０を選択し、データＤＡＴｂ_Ｉ’のビット［３：１］と合わせて、カードホストＩ／Ｆ１０２ｂにＤＡＴｂ_Ｉとして入力される。

図４は８ビット対応のＭＭＣ１０５ｃ接続時における、ブロックライト実行時のタイミングチャートである。図４（ａ）は８ビット対応のＭＭＣ１０５ｃの入出力信号タイミングチャートであり、図４（ｂ）はカードホストＩ／Ｆ１０２ｂ側の入出力信号タイミングチャートである。

図４（ａ）に示すように、データ転送処理を実行するため、コマンド線１０３ｂからＭＭＣ１０５ｃに対してコマンド“ＣＭＤｘ”を出力する。ＭＭＣ１０５ｃがこれを受信すると、コマンド線１０３ｂからカードホストＩ／Ｆ１０２ａ、１０２ｂに対してレスポンス“Ｒｓｐ”が入力される。そして、書き込みたいデータブロックを、順次、データ線１０３ｃ，１０４ｃからＭＭＣ１０５ｃへ出力し、データブロックの最後にビット線ごとにＣＲＣを付加する。また、この最後のデータブロック送信時に、テータ停止処理を実行するため、コマンド線１０３ｂからＭＭＣ１０５ｃに対してコマンド“ＣＭＤｙ”を出力する。

そして、ＭＭＣ１０５ｃからデータ線のＤＡＴａ［０］に、受信したデータの“ＣＲＣ状況”と処理中を示す“ビジー”が入力され、最後に、ＭＭＣ１０５ｃが先ほど送信したコマンドを受理すると、コマンド線１０３ｂからカードホストＩ／Ｆ１０２ａ，１０２ｂに対してレスポンス“Ｒｓｐ”が入力され、ブロックデータライト処理は終了となる。また、レスポンス“Ｒｓｐ”が入力されたとき、カードホストＩ／Ｆ１０２ａはメインマイコン１０へレスポンスがあったことを示す割込み信号Ｉ１０２ａを出力する。

図４（ｂ）に示すように、カードホストＩ／Ｆ１０２ｂ側の出力データＤＡＴｂ_Ｏ［３：０］は、ブリッジ回路１０６をスルーし、データＤＡＴｂ［３：０］へ出力される。ＣＲＣ出力後に、ＭＭＣ１０５ｃからデータＤＡＴａ［０］にのみ入力される“ＣＲＣ状況”と“ビジー”は、ＤＡＴ０判断回路１０８の切替によって、データＤＡＴｂ_Ｉ［０］にも出力される。

なお、カードホストＩ／Ｆ１０２ｂは、メインマイコン１０へレスポンスに関する割込みをマスクする設定をしておくことで、割込み信号Ｉ１０２ｂは出力しないようにしてもよい。すなわち、８ビットモードのときは、カードホストＩ／Ｆ１０２ｂについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定してもよい。あるいは、セレクタ１０７Ｃを備える代わりに、カードホストＩ／Ｆ１０２ｂのレジスタＲ１０２ｂに“レスポンスなし”の設定をし、レスポンス判断回路Ｃ１０２ｂの機能自体を無効にしてもよい。

図５は８ビット対応のＭＭＣ１０５ｃ接続時における、ビット変換回路１３のビット並び替えの説明図である。

図５（ａ）に示すように、メインマイコン１０から８ビット対応のＭＭＣ１０５ｃに対して１６ビットデータａ１５〜ａ０を書き込む場合、メインマイコン１０はカードホストＩ／Ｆ１０２ａ内のバッファＢ１０２ａのアドレスを指定し、１６ビットデータａ１５〜ａ０をホストＩ／Ｆ１１に対して送信する。

図５（ｂ）に示すように、ホストＩ／Ｆからこれらの情報が送信されると、ビット変換回路１３は、１６ビットデータａ１５〜ａ０のうち、ａ１１〜ａ８、ａ３〜ａ０の８ビットをバッファＢ１０２ａに、ａ１５〜ａ１２、ａ７〜ａ４の８ビットをバッファＢ１０２ｂに書き込む。ブロックライト実行時など続けてデータを書き込む場合は、データの分だけ上記と同様の処理を繰り返す。

なお、ここでは、バッファＢ１０２ａ，１０２ｂに８ビットずつ書き込むバイトアクセスを用いているが、他にも例えば、ホストＩ／Ｆ１１内部などに３２ビットためて、バッファＢ１０２ａ，Ｂ１０２ｂに１６ビットずつ書き込むワードアクセスを用いてもよい。

バッファにデータが書き込まれると、カードホストＩ／Ｆ１０２ａは、書き込まれた８ビットデータａ１１〜ａ８、ａ３〜ａ０のうち、ａ１１〜ａ８をデータＤＡＴａ_Ｏ［３］〜ＤＡＴａ_Ｏ［０］に出力し、次にａ３〜ａ０をデータＤＡＴａ_Ｏ［３］〜ＤＡＴａ_Ｏ［０］に出力する。これをデータの分だけ繰り返し、最後にビット毎のＣＲＣを付加する。カードホストＩ／Ｆ１０２ｂは、書き込まれた８ビットデータａ１５〜ａ１２、ａ７〜ａ３のうち、ａ１５〜ａ１２をデータＤＡＴｂ_Ｏ［３］〜ＤＡＴｂ_Ｏ［０］に出力し、次にａ７〜ａ４をデータＤＡＴｂ_Ｏ［３］〜ＤＡＴｂ_Ｏ［０］に出力する。これをデータの分だけ繰り返し、最後にビット毎のＣＲＣを付加する。

これによって、データ線１０３ｃ，１０４ｃからは、メインマイコン１０が書き込んだデータａ１５〜ａ０の順で、上位から８ビットずつデータが出力される。なお、ここで示したビット並び替えは一例に過ぎず、例えば２ビット単位に分けるなど、他のビット並び替えを用いてもかまわない。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組になって協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、冗長なデータ線を減らすことができ、入出力端子数を低減することができる。また、複数枚のカードモジュールを接続する場合も、面積増加を抑えることができ、コストが低減できる。

なお、上述の構成では、ブリッジ回路１０６はカードホストＩ／Ｆ１０２ａ，１０２ｂとは別個に設けられていたが、この変形例として、図６に示すカードホストＬＳＩ１０１Ａのように、ブリッジ回路１０６’をカードホストＩ／Ｆ１０２ａ’，１０２ｂ’に取り込んだ構成としてもよい。図６の構成も、上述の構成と同様に動作する。

また、図７に示すように、セット機器１００Ａがカードスロットを備えておらず、カードホストＬＳＩ１０１が組み込みモジュール１１５ａ，１１５ｂを制御する構成であってもよい。また、カードスロットと組み込みモジュールの両方を備えたセット機器として構成することも可能である。

また、本実施形態では、データ線１０３ｃ，１０４ｃの計８ビットデータのうち、下位４ビットをカードホストＩ／Ｆ１０２ａが、上位４ビットをカードホストＩ／Ｆ１０２ｂが処理する構成としたが、本発明はこれに限定されるものではない。例えば、上位ビットと下位ビットを入れ替えたり、奇数と偶数４ビットずつに分けたりしてもよい。すなわち、８ビットから任意の４ビットを選択し、組み合わせてよい。

また、本実施形態では、メインマイコンからのデータ幅を１６ビットのリトルエンディアンとしたが、本発明はこれに限定されるものではない。８ビットマイコンの場合は、ホストＩ／Ｆ内部などに１６ビットまたは３２ビットためて、本実施形態と同様に、バッファＢ１０２ａ，１０２ｂにバイトアクセスまたは１６ビットずつワードアクセスしてもよいし、３２ビットマイコンの場合は、１６ビットずつワードアクセスしてもよい。

また、本実施形態では、ビット変換回路１３を用いてビットの並びを変更したが、ビット変換回路１３はなくてもよい。この場合、メインマイコン１０が、ビットを並び替えたデータをホストＩ／Ｆ１１に送信することによって、同様の処理が実現できる。

また、本実施形態では、８ビット対応のＭＭＣ１０５ｃはカードスロットＳ１０５ａに挿入可能である構成としたが、本発明はこれに限定されるものではなく、カードスロットＳ１０５ｂ側に挿入可能な構成としてもよい。この場合は、ブリッジ回路１０６において、カードホストＩ／Ｆ１０２ａ側にセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を設ければよい。

また、本実施形態では、４ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成について説明したが、本発明はこれに限られるものではない。例えば、８ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、１６ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。また、２ビットのカードモジュールに対応可能な４個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。すなわち、Ｎビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆ（Ｎは１以上の整数、Ｍは２以上の整数）によって、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にする構成が、本実施形態と同様に実現可能である。

（実施の形態２）
実施の形態２では、実施の形態１で示した２個のカードホストＩ／Ｆ、２個のカードバス端子およびブリッジ回路の組み合わせを、複数備えているカードホストＬＳＩを有するセット機器について説明する。

図８は実施の形態２に係るセット機器の構成図である。図８において、図１と共通の構成要素については図１と同一の符号を付している。図８に示すように、セット機器２００は、メインマイコン１０、カードホストＬＳＩ２０１、カードバス１０３，１０４，２１３，２１４，２１５，２１６，２１７、およびカードスロットＳ２０５ａ，Ｓ２０５ｂ，Ｓ２０５ｃ，Ｓ２０５ｄ，Ｓ２０５ｅ，Ｓ２０５ｆ，Ｓ２０５ｇを備えている。図８では、カードスロットＳ２０５ａ，Ｓ２０５ｃ，Ｓ２０５ｅに８ビット対応のＭＭＣ１０５ｃ，１０５ｄ，１０５ｅがそれぞれ挿入されており、カードスロットＳ２０５ｇに着脱可能なＳＤカード１０５ｆが挿入されている。

カードホストＬＳＩ２０１は、カードホストＩ／Ｆ２０２ａ（＃Ａ），２０２ｂ（＃Ｂ）とブリッジ回路２０６ａ（＃ＡＢ）、カードホストＩ／Ｆ２０２ｃ（＃Ｃ），２０２ｄ（＃Ｄ）とブリッジ回路２０６ｂ（＃ＣＤ）、および、カードホストＩ／Ｆ２０２ｅ（＃Ｅ），２０２ｆ（＃Ｆ）とブリッジ回路２０６ｃ（＃ＥＦ）を備えており、これらは実施の形態１と同様の構成からなる。また、これらとは別に、第２のカードホストＩ／ＦとしてのカードホストＩ／Ｆ２０２ｇ（＃Ｇ）を備えている。

また、８ビットイネーブルレジスタ２２は、図１の８ビットイネーブルレジスタ１２を１ビットから３ビットに拡張したものであり、ビット変換回路２３はビット変換回路１３をカードホストＩ／Ｆ２０２ａ〜２０２ｆに対応できるように拡張したものである。８ビットイネーブルレジスタ２２から、３ビットに拡張されたイネーブル信号ＥＮ２２がビット変換回路２３に送られる。また、イネーブル信号ＥＮ２２のビット０，１，２がそれぞれ、ブリッジ回路２０６ａ，２０６ｂ，２０６ｃに送られる。

図９はブリッジ回路２０６ａ，２０６ｂ，２０６ｃおよびカードホストＩ／Ｆ２０２ｇとその周辺の詳細な構成を示す図である。なお、図９ではブリッジ回路２０６ａの内部構成のみを示しており、ブリッジ回路２０６ｂ，２０６ｃの内部構成は省略しているが、ブリッジ回路２０６ａと同様の構成である。

ブリッジ回路２０６ａは、図３に示すブリッジ回路１０６と同様の構成からなる。ただし、イネーブル信号ＥＮ２２アサート時のセレクタ１０７ａ，１０７ｂへの入力が、カードホストＩ／Ｆ２０２ｇからの出力になっている。すなわち、セレクタ１０７ａ，１０７ｂは、イネーブル信号ＥＮ２２がネゲートされているときは、カードホストＩ／Ｆ２０２ｂから出力されたクロックＣＬＫｂ、コマンドＣＭＤｂ_Ｏを選択し、イネーブル信号ＥＮ２２がアサートされているときは、カードホストＩ／Ｆ２０２ｇから出力された信号を選択する。

また、カードホストＩ／Ｆ２０２ｇは、入出力信号線として、クロック線２１７ａ’（ＣＬＫｇ）、コマンド線２１７ｂ’（ＣＭＤｇ_ＯとＣＭＤｇ_Ｉ）および４ビットのデータ線２１７ｃ’（ＤＡＴｇ_ＯとＤＡＴｇ_Ｉ）を備えている。また、クロック線１０４ａが、図３では出力専用であったのに対して、双方向信号線になっている。

カードホストＩ／Ｆ２０２ｇの入出力信号線は、ブリッジ回路２０６ａ，２０６ｂ，２０６ｃ等と次のように接続されている。４ビットのデータ線２１７ｃ’の出力側（ＤＡＴｇ_Ｏ）は、ビット３，２がブリッジ回路２０６ａのセレクタ１０７ａ，１０７ｂに接続されており、ビット１，０がブリッジ回路２０６ｂのセレクタ１０７ａ，１０７ｂに接続されている。一方、４ビットのデータ線２１７ｃ’の入力側（ＤＡＴｇ_Ｉ）は、ビット３，２がクロック線１０４ａ（ＣＬＫｂ_Ｉ）、コマンド線１０４ｂ（ＲＳＰｂ_Ｉ）と接続されており、ビット１，０がクロック線２１４ａ（ＣＬＫｄ_Ｉ）、コマンド線２１４ｂ（ＲＳＰｄ_Ｉ）と接続されている。さらに、クロック線２１７ａ’（ＣＬＫｇ）はブリッジ回路２０６ｃ内のセレクタ１０７ａに接続されている。コマンド線２１７ｂ’の出力側（ＣＭＤｇ_Ｏ）はブリッジ回路２０６ｃのセレクタ１０７ｂに接続されており、入力側（ＣＭＤｇ_Ｉ）はコマンド線２１６ｂの入力側（ＲＳＰｆ_Ｉ）と接続されている。

このような構成によって、８ビットモードのとき、カードホストＩ／Ｆ２０２ｇが、カードバス端子のうち未使用となる部分（クロック線１０４ａ，２１４ａ，２１６ａとコマンド線１０４ｂ，２１４ｂ，２１６ｂに接続されたカードバス端子）を介して、カードスロットＳ２０５ｇに挿入されたＳＤカード１０５ｆを制御することが可能になる。すなわち、８ビット対応のＭＭＣ１０５ｃ，１０５ｄ，１０５ｅが接続されているとき、すなわちイネーブル信号ＥＮ２２が３ビットともアサートされているとき、未使用となっているクロック線１０４ａ，２１４ａ，２１６ａおよびコマンド線１０４ｂ，２１４ｂ，２１６ｂを、ＳＤカード１０５ｆを制御するためのクロック線２１７ａ、コマンド線２１７ｂ、４ビットのデータ線２１７ｃに割り当て、新たなカードバス２１７を構築することができる。

なお、クロック線１０４ａ、コマンド線１０４ｂの入出力切替えは、カードバス２１７を使用しないときは、それぞれ、出力固定、カードバスＩ／Ｆ２０２ｂの出力信号ＣＭＯＤＥｂであり、カードバス２１７を使用するときは、ともにカードホストＩ／Ｆ２０２ｇの出力信号ＤＡＴＯＥｇで制御される。クロック線２１４ａ，２１６ａ、コマンド線２１４ｂ，２１６ｂの入出力切替えも同様である。

以上のように本実施形態によると、８ビットモードのとき、カードバス端子のうち未使用となる部分を介して、別のカードモジュールが制御可能になるので、カードホストＬＳＩの入出力端子を増やすことなく、セット機器のカードスロットを増やすことができる。

（実施の形態３）
図１０は実施の形態３に係るセット機器の構成図である。図１０において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図１０に示すように、セット機器３００は、メインマイコン１０、カードホストＬＳＩ３０１、カードバス１０３，１０４、８ビット対応の組み込みＭＭＣ３０５ｃ、およびカードスロットＳ１０５ｂを備えている。すなわち、カードホストＬＳＩ３０１は、カードバス１０３を介して組み込みＭＭＣ３０５ｃを制御する。また、カードホストＬＳＩ３０１は、ホストＩ／Ｆ３１が高速起動シーケンサ１４を有している点と、ブート切替え端子３１０を備えている点で、図１のカードホストＬＳＩ１０１と異なっている。高速起動シーケンサ１４は、ブート切替え端子３１０が有効であるとき、カードホストＬＳＩ３０１の電源起動時に起動する。

また、８ビット対応の組み込みＭＭＣ３０５ｃには、メインマイコン１０のブートプログラムＢＴ３０５が保存されている。セット機器３００起動時に、メインマイコン１０は８ビット対応の組み込みＭＭＣ３０５ｃからブートプログラムＢＴ３０５を読み出して実行する。なお、定常時は実施の形態１と同様に、メインマイコン１０が、ホストＩ／Ｆ３１を介してカードホストＬＳＩ３０１全体を制御する。

以下、高速起動シーケンサ１４に関わる動作について説明する。

セット機器３００起動時すなわちカードホストＬＳＩ３０１の電源起動時に、ブート切替え端子３１０が有効であれば、ホストＩ／Ｆ３１内部の高速起動シーケンサ１４が起動し、メインマイコン１０に代わって動作する。まず、高速起動シーケンサ１４は、コマンドを発行し、以下の判定を行う。
・カードバス１０３に接続されているカード種類の判定
・カードバス１０３に接続されているカードがブート対応しているか否かの判定

カードバス１０３に接続されているカードすなわち８ビット対応の組み込みＭＭＣ３０５ｃがブート対応していると判定したとき、高速起動シーケンサ１４は、カードホストＩ／Ｆ１０２ａのレジスタＲ１０２ａ、バッファＢ１０２ａを制御し、ブートデータをカードホストＩ／Ｆ１０２ａ内部のバッファＢ１０２ａへ格納する。その後、カード初期化コマンドを発行し、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定して、８ビット対応の組み込みＭＭＣ３０５ｃが８ビット対応か否かを判定する。８ビット対応でない場合は、８ビットイネーブルレジスタ１２の「８ビットイネーブル」を解除し、４ビットモードとして動作させる。すなわち、高速起動シーケンサ１４は、８ビットのカードモジュールがカードホストＬＳＩ３０１に接続されているか否かを判定し、接続されているとき、イネーブルレジスタ１２に保持されたイネーブル信号ＥＮ１２を、８ビットモードを示すように設定する。

このように、カードホストＬＳＩ３０１に高速起動シーケンサ１４を内蔵することによって、ブートプログラムＢＴ３０５の自動読み出しだけでなく、カード初期化やデータビット幅の設定をカードホストＬＳＩ３０１だけで処理することができる。このため、メインマイコン１０の負荷を削減し、８ビット対応の組み込みＭＭＣ３０５ｃを高速に起動することが可能になる。

なお、電源起動時にブート切替え端子３１０が無効である場合は、高速起動シーケンサ１４は動作せず、実施の形態１と同様の動作となり、８ビット対応の組み込みＭＭＣ３０５ｃを通常のＭＭＣと同様に扱う。すなわち、メインマイコン１０が、８ビット対応の組み込みＭＭＣ３０５ｃの初期化や、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定するなどの制御を行う。

なお、高速起動シーケンサ１４は、コマンドを発行し、カード種別とブート対応を判定したが、本発明はこれに限定されるものではない。例えば、それらを設定する端子を別に設けておくことによって、コマンド発行による判定が不要となり、さらに高速起動が可能となる。また、ブートデータをバッファＢ１０２ａに格納後、８ビット対応か否かを判定するとしたが、本発明はこれに限定されるものではない。例えば、８ビット対応か否かを設定する端子を設けておくことによって、８ビット対応時はブートデータも８ビットモードで格納することができ、さらに高速起動が可能となる。

以上のように本実施形態によると、ホストＩ／Ｆ３１内部に設けられた高速起動シーケンサ１４によって８ビットイネーブルレジスタ１２を制御することによって、実施の形態１の効果に加えて、メインマイコン１０の負荷を軽減できるという効果が得られる。また、ハードウェアで制御することになり、高速に起動できるとともに、メインマイコン１０を先に起動させることが不要となるため、消費電力を低減することができる。

なお、高速起動シーケンサ１４は、８ビットのカードモジュールがカードホストＬＳＩ３０１に接続されているときであっても、これとともに他のカードモジュールがカードホストＬＳＩ３０１に接続されているときは、イネーブルレジスタ１２に保持されたイネーブル信号ＥＮ１２を、８ビットモードを示さないように設定するのが好ましい。

またこのことは、メインマイコンがカードホストＬＳＩに対して８ビットモードか否かを設定する場合も同様である。すなわち、８ビットのカードモジュールがカードホストＬＳＩに接続されているときであっても、これとともに他のカードモジュールがカードホストＬＳＩに接続されているときは、メインマイコンはカードホストＬＳＩを８ビットモードに設定しないのが好ましい。

なお、上述の各実施形態では、ブリッジ回路に接続された２つのカードバスのいずれか一方のみが、８ビット対応のカードモジュールと接続可能であるものとした。これに対して図１１に示すセット機器１００Ｂのように、カードホストＬＳＩ１０１Ｂのブリッジ回路１０６Ｂに接続された２つのカードバス１０３，１０４の両方が８ビット対応のカードモジュールと接続可能である構成も、容易に実現可能である。

図１１の構成では、４ビットデータ線１０３ｃがカードスロットＳ１０５ｂに接続されており、カードスロットＳ１０５ａ，Ｓ１０５ｂの両方に８ビット対応のＭＭＣ１０５ｃ，１０５ｄが挿入されている。ブリッジ回路１０６Ｂは、図３に示したセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を、カードホストＩ／Ｆ１０２ｂ側だけでなくカードホストＩ／Ｆ１０２ａ側にも備えている。そして、ホストＩ／Ｆ１１は、カードスロットＳ１０５ａ，Ｓ１０５ｂのどちらに８ビット対応のＭＭＣが挿入されたかを示す切替信号ＳＷ１２をブリッジ回路１０６Ｂに与える。

また、図１２は３個のカードホストＩ／Ｆを用いて８ビット対応のカードモジュールを制御する構成を示している。図１２に示すセット機器１００Ｃでは、カードホストＬＳＩ１０１Ｃにおいて、３個のカードホストＩ／Ｆ１０２ｄ，１０２ｅ，１０２ｆと３個のカードバス端子１２１ａ，１２１ｂ，１２１ｃとの間に、ブリッジ回路１０６Ｃが設けられている。カードバス端子１２１ａ，１２１ｂ，１２１ｃは、カードバス１２３，１２４，１２６を介してカードスロットＳ１０５ｄ，Ｓ１０５ｅ，Ｓ１０５ｆとそれぞれ接続されている。またデータ線１２４ｃ，１２６ｃはカードスロットＳ１０５ｄにも接続されている。すなわち、２ビットのデータ線１２３ｃ，１２４ｃと４ビットのデータ線１２６ｃとを合わせた８ビット分のデータ線によって、８ビット対応のＭＭＣ１０５ｃを制御する。ブリッジ回路１０６Ｃは、図３に示したセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を、カードホストＩ／Ｆ１０２ｅ側とカードホストＩ／Ｆ１０２ｆ側に備えている。

なお、上述の各実施形態では、あるカードバスの全てのデータ線を、他のカードモジュールの制御のために用いるものとして説明したが、そのカードバスのデータ線の一部を、他のカードモジュールの制御のために用いるようにしてもよい。例えば、図１の構成において、カードバス１０４のデータ線１０４ｃが計８ビットであり、そのうちの４ビット分をカードスロットＳ１０５ａと接続するようにしてもよい。

以上の説明から分かるように、上述の各実施形態は、次のような構成にまで容易に拡張可能である。すなわち、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、Ｍ個のカードバス端子と、Ｍ個のカードホストＩ／ＦとＭ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備えた構成とする。そして、ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／ＦとＭ個のカードバス端子との間の信号線接続関係を設定する。

（実施の形態４）
図１３は実施の形態４に係るセット機器の構成図である。図１３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図１３に示すように、セット機器６００は、メインマイコン１０、カードホストＬＳＩ６０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ、Ｓ１０５ｂを備えている。カードホストＬＳＩ６０１は、図１のカードホストＬＳＩ１０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ６０１は、８ビットのカードモジュールにも対応可能に構成されている。図１３は、セット機器６００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ６０１は、ブリッジ回路６０６がカードホストＩ／Ｆ１０２ａ，１０２ｂとビット変換回路１３との間に位置している点で、図１のカードホストＬＳＩ１０１と異なっている。ブリッジ回路６０６とビット変換回路１３とはカードホストバス６１０によって、ブリッジ回路６０６とカードホストＩ／Ｆ１０２ａとは＃Ａアクセスバス６１１によって、そしてブリッジ回路６０６とカードホストＩ／Ｆ１０２ｂとは＃Ｂアクセスバス６１２によって、それぞれ接続されている。また、カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、ブリッジ回路６０６に、ビジー解除割込信号ＩＢ１０２ａ，ＩＢ１０２ｂを出力する。ビジー解除割込信号とは、ライトコマンド発行時、ライトデータ転送後に送信されるビジー状況が“ビジー解除”されたときに、アサートされる割り込みである。

図１４はブリッジ回路６０６とその周辺の詳細な構成を示す図である。図１４に示すように、ブリッジ回路６０６は、＃Ａアクセス制御回路６１３と、＃Ｂアクセス制御回路６１４とを備えており、カードホストＬＳＩ６０１外部からホストＩ／Ｆ１１を介して受けた制御信号をカードホストＩ／Ｆ１０２ａ，１０２ｂに与えるとともに、カードホストＩ／Ｆ１０２ａ，１０２ｂの設定を行う。

カードホストバス６１０は、クロック信号ＣＫ_ａ０，ＣＫ_ｂ０、アドレス信号ＡＤ_ａｂ０、チップイネーブルＣＳ_ａ０，ＣＳ_ｂ０、ライトイネーブルＷＥ_ａ０，ＷＥ_ｂ０、ライトデータＷＤ_ａ０，ＷＤ_ｂ０、リードイネーブルＲＥ_ａ０，ＲＥ_ｂ０、リードデータＲＤ_ａ０，ＲＤ_ｂ０を伝送するための信号線を有している。これらの信号は、＃Ａアクセス制御回路６１３または／および＃Ｂアクセス制御回路６１４に入力される。

＃Ａアクセスバス６１１は、＃Ａアクセス制御回路６１３から出力されたクロック信号ＣＫ_ａ１、アドレス信号ＡＤ_ａ１、チップイネーブルＣＳ_ａ１、ライトイネーブルＷＥ_ａ１、ライトデータＷＤ_ａ１およびリードイネーブルＲＥ_ａ１、並びにカードホストＩ／Ｆ１０２ａから出力されたリードデータＲＤ_ａ１を伝送するための信号線を有している。＃Ｂアクセスバス６１２は、＃Ｂアクセス制御回路６１４から出力されたクロック信号ＣＫ_ｂ１、アドレス信号ＡＤ_ｂ１、チップイネーブルＣＳ_ｂ１、ライトイネーブルＷＥ_ｂ１、ライトデータＷＤ_ｂ１およびリードイネーブルＲＥ_ｂ１、並びにカードホストＩ／Ｆ１０２ｂから出力されたリードデータＲＤ_ｂ１を伝送するための信号線を有している。

図１５および図１６はそれぞれ、カードホストＩ／Ｆ１０２ａ，１０２ｂが有するレジスタＲ１０２ａ，Ｒ１０２ｂの構成例を示す図である。図１５および図１６において、（ａ）はレジスタマップであり、その内容はレジスタＲ１０２ａ，Ｒ１０２ｂで同一であり、アドレスのみが異なっている。また、（ｂ）は割込みマスクレジスタのビットアサインを示す。割込みマスクレジスタの役割は、割込み発生時に、割込みがアサートされないように、マスクする割込みを要因毎に設定することである。レジスタＲ１０２ａではアドレス０ｘ００Ａが、レジスタＲ１０２ｂではアドレス０ｘ１０Ａが、割込みマスクレジスタになっている。ビット０はレスポンス割込みマスク、ビット１はビジー解除割込みマスク、ビット２はライト要求割込みマスク、ビット３はリード要求割込みマスク、ビット４はＣＲＣエラー割込みマスクがアサインされている。また、（ｃ）は割込み要因レジスタのビットアサインを示す。割込み要因レジスタの役割は、割込みがアサートされたときに、割込みの要因を表示することである。レジスタＲ１０２ａではアドレス０ｘ００Ｃが、レジスタＲ１０２ｂではアドレス０ｘ１０Ｃが、割込み要因レジスタになっている。ビット０はレスポンス割込み、ビット１はビジー解除割込み、ビット２はライト要求割込み、ビット３はリード要求割込み、ビット４はＣＲＣエラー割込みがアサインされている。

以下、上述した本実施形態に係る構成の動作について説明する。

イネーブル信号ＥＮ１２がネゲートされているときは、＃Ａアクセス制御回路６１３および＃Ｂアクセス制御回路６１４は、各信号をスルーする。すなわち、カードホストバス６１０を介して入力される信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０は＃Ａアクセス制御回路６１３をスルーし、それぞれ信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１としてカードホストＩ／Ｆ１０２ａに出力される。また、カードホストＩ／Ｆ１０２ａから出力された信号ＲＤ_ａ１は＃Ａアクセス制御回路６１３をスルーし、信号ＲＤ_ａ０としてカードホストバス６１０に出力される。同様に、カードホストバス６１０を介して入力される信号ＣＫ_ｂ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０，ＲＥ_ｂ０は＃Ｂアクセス制御回路６１４をスルーし、それぞれ信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１，ＲＥ_ｂ１としてカードホストＩ／Ｆ１０２ｂに出力される。また、カードホスト１０２ｂから出力された信号ＲＤ_ｂ１は＃Ｂアクセス制御回路６１４をスルーし、信号ＲＤ_ｂ０としてカードホストバス６１０に出力される。

また、イネーブル信号ＥＮ１２のネゲートが開始したとき、ブリッジ回路６０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂの割込みマスクレジスタ（レジスタＲ１０２ａのアドレス０ｘ００Ａと、レジスタＲ１０２ｂのアドレス０ｘ１０Ａ）のビット１を“ビジー解除割込みマスク”に設定する。この設定により、イネーブル信号ＥＮ１２がネゲートされている間、カードホストＩ／Ｆ１０２ａ，１０２ｂから出力されるビジー解除割込み信号ＩＢ１０２ａ，ＩＢ１０２ｂはアサートされない。

イネーブル信号ＥＮ１２がアサートされているときは、＃Ｂアクセス制御回路６１４は、クロック信号ＣＫ_ｂ１として、クロック信号ＣＫ_ａ１と同じクロック信号ＣＫ_ａ０を出力する。これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂがともにクロック信号ＣＫ_ａ０に同期して動作することになる。すなわち、カードバス１０３における入出力データＤＡＴａ_Ｉ，ＤＡＴａ_Ｏとカードバス１０４における入出力データＤＡＴｂ_Ｉ，ＤＡＴｂ_Ｏとが、同一のクロック信号ＣＬＫａに同期して入出力される。

また、＃Ａアクセス制御回路６１３が、レジスタＲ１０２ａのアドレス０ｘ０００，０ｘ００２，０ｘ００４にそれぞれコマンド、コマンドアーギュメント１，２を設定する場合、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１００，０ｘ１０２，０ｘ１０４にも同一の内容が設定されるように、各入力信号を変換し、＃Ｂアクセスバス６１２に出力する。

レジスタＲ１０２ａの上記以外のアドレス、または、レジスタＲ１０２ｂにアクセスする場合は、クロック信号ＣＫ_ｂ１を除き、イネーブル信号ＥＮ１２がネゲートされているときと同様に、カードホストバス６１０の各信号およびカードホストＩ／Ｆ１０２ａ，１０２ｂからの信号は、＃Ａアクセス制御回路６１３または＃Ｂアクセス制御回路６１４をスルーする。

また、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１０６に“クロック外部出力停止”を設定する。これにより、カードホストＩ／Ｆ１０２ｂはクロックが出力されない状態に設定され、クロック信号ＣＬＫｂは出力停止となる。また、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１００に“レスポンスなし”を設定する。これにより、カードホストＩ／Ｆ１０２ｂは、レスポンス判断回路Ｃ１０２ｂの機能が無効になり、レスポンスＣＭＤｂ_Ｉが返送されない場合であっても、正常に動作する。なお、このようなレジスタ設定は、＃Ｂアクセス制御回路６１４が設定用信号を生成するようにしてもよいし、メインマイコン１０が設定してもよい。

８ビット対応のＭＭＣ１０５ｃにライトコマンドを発行する場合は、ライトデータ転送後、データＤＡＴａ_Ｉ[０]にのみ送信されるカードのステータス情報としてのビジー状況の制御も必要となる。

イネーブル信号ＥＮ１２のアサートが開始したとき、＃Ａアクセス制御回路６１３は、レジスタＲ１０２ａのアドレス０ｘ００Ａ、ビット１に“ビジー解除割込みマスク解除”を設定する。これにより、カードホストＩ／Ｆ１０２ａからビジー解除割込み信号ＩＢ１０２ａがアサート可能になる。レジスタＲ１０２ａのアドレス０ｘ００８とレジスタＲ１０２ｂのアドレス０ｘ１０８のビジー状況は、デフォルトで“ビジー”に設定されている。

ライトデータ転送後、ステータス情報がデータＤＡＴａ_Ｉ[０]を介してＤＡＴ０判断回路Ｄ１０２ａに入力されると、“ＣＲＣ状況”と“ビジー”が判断され、ビジー解除されたときのみ、“ビジー解除”がレジスタＲ１０２ａのアドレス０ｘ００８に、“ビジー解除割込み”がアドレス０ｘ００Ｃ、ビット１に書き込まれる。それとともに、ブリッジ回路６０６へのビジー解除割込み信号ＩＢ１０２ａがアサートされる。

ビジー解除割込み信号ＩＢ１０２ａがアサートされると、＃Ａアクセス制御回路６１３は、レジスタＲ１０２ａのアドレス０ｘ００Ｃ、ビット１の“ビジー解除割込み”をクリア設定し、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１０８に“ビジー解除”を設定する。

これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂはともに“ビジー解除”かつ“割込み要因なし”となり、レジスタＲ１０２ａのアドレス０ｘ００８、レジスタＲ１０２ｂのアドレス０ｘ１０８のビジー状況を“ビジー”にリセットした後、処理を続行する。

カードホストＩ／Ｆ１０２ｂからの割込みＩ１０２ｂは、すべてを通知可能なように設定してもよいが、カードホストＩ／Ｆ１０２ｂについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能なようにしてもよい。この設定は、＃Ｂアクセス制御回路６１４が設定用信号を生成するようにしてもよいし、メインマイコン１０が設定してもよい。

次に、ブリッジ回路６０６における＃Ａアクセス制御回路６１３と＃Ｂアクセス制御回路６１４の構成例について説明する。

図１７は＃Ａアクセス制御回路６１３の詳細な構成を示す図である。図１７に示すように、＃Ａアクセス制御回路６１３は、＃Ａ信号生成回路６１５と、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇとを備えている。

図１８は＃Ａアクセス制御回路６１３の動作を示すタイミングチャートであり、（ａ）は＃Ａアクセス制御回路６１３への入力信号、（ｂ）は＃Ａアクセス制御回路６１３からの出力信号である。また、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２エッジ検出時、イネーブル信号ＥＮ１２アサートかつビジー解除割込みＩＢ１０２ａネゲート時、イネーブル信号ＥＮ１２アサートかつビジー解除割込みＩＢ１０２ａアサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０，ＲＤ_ａ１をそれぞれ選択し（そのままスルーさせて）、信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１，ＲＤ_ａ０として出力する。

イネーブル信号ＥＮ１２のエッジ検出時（期間Ｔ２）は、＃Ａ信号生成回路６１５は“ビジー解除割込みマスク／マスク解除”設定用信号を生成する。セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆは、＃Ａ信号生成回路６１５によって生成された信号を信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１として出力する。ここで“ビジー解除割込みマスク／マスク解除”設定用信号とは、クロック信号ＣＫ_ａ１の立上りエッジで、アドレスＡＤ_ａ１が“０ｘ００Ａ”、チップイネーブルＣＳ_ａ１がアサート、ライトイネーブルＷＥ_ａ１がアサート、リードイネーブルＲＥ_ａ１がネゲートである。そして、ライトデータＷＤ_ａ１は、イネーブル信号ＥＮ１２が０（ネゲート）から１（アサート）へ変化したとき“ビジー解除割込みマスク解除”、イネーブル信号ＥＮ１２が１（アサート）から０（ネゲート）へ変化したとき“ビジー解除割込みマスク”となる。

イネーブル信号ＥＮ１２がアサートかつビジー解除割込みＩＢ１０２ａネゲート時（期間Ｔ３）は、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０，ＲＤ_ａ１を選択し（そのままスルーさせて）、信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１，ＲＤ_ａ０として出力する。

イネーブル信号ＥＮ１２がアサートかつビジー解除割込みＩＢ１０２ａアサート時（期間Ｔ４）は、＃Ａ信号生成回路６１５は“ビジー解除”設定用信号を生成する。セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆは、＃Ａ信号生成回路６１５によって生成された信号を信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１として出力する。ここで“ビジー解除”設定用信号とは、クロック信号ＣＫ_ａ１の立上りエッジで、アドレスＡＤ_ａ１が“０ｘ００Ｃ”、チップイネーブルＣＳ_ａ１がアサート、ライトイネーブルＷＥ_ａ１がアサート、ライトデータＷＤ_ａ１が“割込みクリア”、リードイネーブルＲＥ_ａ１がネゲートとなることである。

図１９は＃Ｂアクセス制御回路６１４の詳細な構成を示す図である。図１９に示すように、＃Ｂアクセス制御回路６１４は、＃Ｂ信号生成回路６１７と、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅ，６１８ｆ，６１８ｇとを備えている。

図２０は＃Ｂアクセス制御回路６１４の動作を示すタイミングチャートであり、（ａ）は＃Ｂアクセス制御回路６１４への入力信号、（ｂ）は＃Ｂアクセス制御回路６１４からの出力信号である。また、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、レジスタＲ１０２ａへコマンド／コマンドアーギュメント設定時、レジスタＲ１０２ａへコマンド／コマンドアーギュメント設定以外のアクセスまたはレジスタＲ１０２ｂへのアクセス時、ビジー状況ライト時を示す。期間Ｔ２，Ｔ３，Ｔ４はいずれも、イネーブル信号ＥＮがアサートされている。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅ，６１８ｆ，６１８ｇは、入力信号ＣＫ_ｂ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０，ＲＥ_ｂ０，ＲＤ_ｂ１をそれぞれ選択し（そのままスルーさせて）、信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１，ＲＥ_ｂ１，ＲＤ_ｂ０として出力する。

レジスタＲ１０２ａへのコマンド／コマンドアーギュメント設定の場合（期間Ｔ２）は、セレクタ６１８ａ，６１８ｃ，６１８ｄ，６１８ｅは、入力信号ＣＫ_ａ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０をそれぞれ選択し、信号ＣＫ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１として出力する。また、セレクタ６１８ｂは、＃Ｂ信号生成回路６１７によってレジスタＲ１０２ｂのコマンド／コマンドアーギュメント設定アドレス“ＡＤ_ａｂ０＋０ｘ１００”に変換されたアドレスを、ＡＤ_ｂ１として出力する。

レジスタＲ１０２ａへのコマンド／コマンドアーギュメント設定以外のリード／ライトアクセスまたはレジスタＲ１０２ｂへのリードライトアクセスの場合（期間Ｔ３）は、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０をそれぞれ選択し、信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１として出力する。

ビジー解除割込みＩＢ１０２ａがアサートされた場合（期間Ｔ４）は、＃Ｂ信号生成回路６１７はレジスタＲ１０２ｂへビジー状況“ビジー解除”をライトするための信号を生成する。セレクタ６１８ａ、６１８ｂ、６１８ｃ、６１８ｄ、６１８ｅは、＃Ｂ信号生成回路６１７によって生成された信号をカードホストＩ／Ｆ１０２ｂに選択出力する。

ここで、ビジー状況“ビジー解除”をライトするための信号とは、クロック信号ＣＫ_ｂ１の立上りエッジで、アドレスＡＤ_ｂ１が“０ｘ１０８”、チップイネーブルＣＳ_ｂ１がアサート、ライトイネーブルＷＥ_ｂ１がアサート、データＷＤ_ｂ１が“ビジー解除”となることである。なお、クロック信号ＣＫ_ａ０がクロック信号ＣＫ_ｂ１として出力される。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組になって協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、カードバスにおける冗長なデータ線を減らすことができ、入出力端子数を低減することができる。また、複数枚のカードモジュールを接続する場合も、面積増加を抑えることができ、コストが低減できる。

なお、本実施形態では、ビット変換回路１３を用いてビットの並びを変更したが、ビット変換回路１３はなくてもよい。この場合、メインマイコン１０が、ビットを並び替えた
データをホストＩ／Ｆ１１に送信することによって、同様の処理が実現できる。また、ブリッジ回路６０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂとホストＩ／Ｆ１１との間に設けられていればよい。

また、上述の構成では、ブリッジ回路６０６はカードホストＩ／Ｆ１０２ａ，１０２ｂとは別個に設けられていたが、ブリッジ回路をカードホストＩ／Ｆに取り込んだ構成としてもよい。

また、セット機器がカードスロットを備えておらず、カードホストＬＳＩ６０１が組み込みモジュールを制御する構成であってもよい。また、カードスロットと組み込みモジュールの両方を備えたセット機器として構成することも可能である。

また、本実施形態では、８ビット対応のＭＭＣ１０５ｃはカードスロットＳ１０５ａに挿入可能である構成としたが、カードスロットＳ１０５ｂ側に挿入可能な構成とすることも可能である。

また、本実施形態では、４ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成について説明したが、これに限られるものではない。例えば、８ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、１６ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。また、２ビットのカードモジュールに対応可能な４個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。すなわち、Ｎビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆ（Ｎは１以上の整数、Ｍは２以上の整数）によって、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にする構成が、本実施形態と同様に実現可能である。

また、実施の形態２と同様に、本実施形態で示したＭ個のカードホストＩ／Ｆ、Ｍ個のカードバス端子およびブリッジ回路の組み合わせを複数備えているカードホストＬＳＩを構成してもよい。そして、例えば８ビットモードのとき、それ以外の第２のカードホストＩ／Ｆが、カードバス端子のうち未使用となる部分を介して、別のカードモジュールを制御可能なように構成してもよい。

また、実施の形態３と同様に、カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを設けてもよい。そして、この高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールがカードホストＬＳＩに接続されているか否かを判定し、接続されているとき、イネーブルレジスタに保持されたイネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定するようにしてもよい。あるいは、この高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールがカードホストＬＳＩに接続されているときは、イネーブルレジスタに保持されたイネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定するようにしてもよい。

あるいは、メインマイコン１０が、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールがカードホストＬＳＩに接続されているときは、カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しないようにしてもよい。

（実施の形態５）
図２１は実施の形態５に係るセット機器の構成図である。図２１において、図１３と共通の構成要素には図１３と同一の符号を付しており、ここではその詳細な説明を省略する。

図２１に示すように、セット機器８００は、メインマイコン１０、カードホストＬＳＩ８０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ、Ｓ１０５ｂを備えている。カードホストＬＳＩ８０１は、図１３のカードホストＬＳＩ６０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ８０１は、８ビットのカードモジュールにも対応可能に構成されている。図２１は、セット機器８００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ８０１は、タイミング調整回路８０７を備えている点で、図１３のカードホストＬＳＩ６０１と異なっている。タイミング調整回路８０７は、カードホストＩ／Ｆ１０２ａ，１０２ｂからそれぞれ出力された割り込み信号Ｉ８０２ａ，Ｉ８０２ｂを入力とし、カードホストＬＳＩ８０１の外部に各カードホストＩ／Ｆ用の新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂを出力するとともに、ブリッジ回路８０６に割り込みクリア信号ＣＲ８０７を出力する。またタイミング調整回路８０７は、イネーブル信号ＥＮ１２を受ける。

ブリッジ回路８０６は、割り込みクリア信号ＣＲ８０７を受ける以外は、図１３のブリッジ回路６０６と同様の構成からなる。

図２２はタイミング調整回路８０７の動作を示すタイミングチャートであり、（ａ）はタイミング調整回路８０７への入力信号、（ｂ）はタイミング調整回路８０７からの出力信号である。また、期間Ｔ１，Ｔ２はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２アサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、割込み信号Ｉ８０２ａ，Ｉ８０２ｂはそのまま新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂとしてスルー出力される。このとき、割込みクリア信号ＣＲ８０７は常にネゲート状態である。

イネーブル信号ＥＮ１２がアサートされているとき（期間Ｔ２）、カードホストＩ／Ｆ１０２ｂからの割込みは、送信データに関するエラー割込みに加え、ライト／リード要求を通知可能に設定しておく。割込みが共にライト要求、または、共にリード要求の場合は、タイミング調整回路８０７は、割込み信号Ｉ８０２ａ，Ｉ８０２ｂがともにアサートされた後、新割込み信号Ｉ８１２ａのみをアサートし、新割り込み信号Ｉ８１２ｂはアサートしない。また、割込みクリア信号ＣＲ８０７をアサートする。ブリッジ回路８０６の＃Ｂアクセス制御回路６１４は、割込みクリア信号ＣＲ８０７のアサートを受けて、レジスタＲ１０２ｂのアドレス０ｘ１０Ｃの割込み要因をクリアする。割込み信号Ｉ８０２ａ，Ｉ８０２ｂがともにネゲートされたとき、タイミング調整回路８０７は、新割込み信号Ｉ８１２ａをネゲートする。

ライト要求／リード要求以外の割込みの場合は、タイミング調整回路８０７は、割り込み信号Ｉ８０２ａ，Ｉ８０２ｂをそのまま新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂとしてスルー出力する。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組みになって協調動作する際、カードホストＩ／Ｆ間で処理タイミングにズレが生じた場合でも、それを検出し同期することが可能になる。

（実施の形態６）
図２３は実施の形態６に係るセット機器の構成図である。図２３において、図１３と共通の構成要素には図１３と同一の符号を付しており、ここではその詳細な説明を省略する。

図２３に示すように、セット機器９００は、メインマイコン１０、カードホストＬＳＩ９０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ，Ｓ１０５ｂを備えている。カードホストＬＳＩ９０１は、図１３のカードホストＬＳＩ６０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ９０１は、８ビットのカードモジュールにも対応可能に構成されている。図２３は、セット機器９００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ９０１は、タイミング調整回路９０７を備えている点で、図１３のカードホストＬＳＩ６０１と異なっている。タイミング調整回路９０７は、カードホストＩ／Ｆ１０２ａ，１０２ｂからそれぞれ出力されたバッファアドレスポインタＡ９０２ａ，Ａ９０２ｂを入力とし、ブリッジ回路９０６に、カードホストＩ／Ｆ１０２ａ，１０２ｂ用のクロック停止信号９０８ａ，９０８ｂを出力する。バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂは、バッファ先頭アドレスまたは指定アドレスから１つずつインクリメント動作する。またタイミング調整回路９０７は、イネーブル信号ＥＮ１２を受ける。

ブリッジ回路９０６は、クロック停止信号９０８ａ，９０８ｂを受ける以外は、図１３のブリッジ回路６０６と同様の構成からなる。

図２４はタイミング調整回路９０７の動作を示すタイミングチャートであり、（ａ）はタイミング調整回路９０７への入力信号、（ｂ）はタイミング調整回路９０７からの出力信号である。また、期間Ｔ１，Ｔ２はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２アサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、タイミング調整回路９０７は、バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂをモニタしない。このため、クロック停止信号９０８ａ，９０８ｂは常にネゲート状態である。

イネーブル信号ＥＮ１２がアサートされているとき（期間Ｔ２）、タイミング調整回路９０７は、バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂをモニターし、バッファフルアドレスまたは指定アドレスに先に到達した方のカードホストＩ／Ｆ用のクロック停止信号９０８ａまたは９０８ｂをアサートする。ブリッジ回路９０６は、クロック停止信号９０８ａまたは９０８ｂがアサートされたとき、このクロック停止信号９０８ａまたは９０８ｂに対応する、処理の進んでいる方のカードホストＩ／Ｆ１０２ａ，１０２ｂへのクロックを停止させる。バッファアドレスポインタＡ９０２ａ，Ａ９０２が両方ともバッファフルまたは指定アドレスまで到達したとき、タイミング調整回路９０７は、先ほどアサートしたクロック停止信号９０８ａまたは９０８ｂをネゲートする。これにより、クロックが停止されていたカードホストＩ／Ｆの処理が再開する。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組みになって協調動作する際、カードホストＩ／Ｆ間で処理タイミングにズレが生じた場合でも、それを検出し同期することが可能になる。

第１〜第３の各実施形態と同様に、第４〜第６の各実施形態は、次のような構成にまで容易に拡張可能である。すなわち、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、Ｍ個のカードバス端子と、ホストＩ／Ｆと、Ｍ個のカードホストＩ／ＦとホストＩＦとの間に設けられ、ホストＩ／Ｆを介して受けた制御信号をＭ個のカードホストＩ／Ｆに与えるとともに、Ｍ個のカードホストＩ／Ｆの設定を行うブリッジ回路とを備えた構成とする。そして、ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。

本発明では、カードホストＬＳＩを有するセット機器において、小型軽量化を妨げることなく、複数のリムーバルカードまたは組み込みモジュールが制御可能になるので、例えば、携帯電話端末の小型軽量化と機能拡張の両立に有用である。

１０ メインマイコン
１１，３１ ホストＩ／Ｆ
１２ イネーブルレジスタ
１３ ビット変換回路
１４ 高速起動シーケンサ
１００，１００Ａ，１００Ｂ，１００Ｃ，２００，３００ セット機器
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，２０１，３０１ カードホストＬＳＩ
１０２ａ，１０２ｂ，１０２ｄ，１０２ｅ，１０２ｆ カードホストＩ／Ｆ
２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ，２０２ｅ，２０２ｆ，２０２ｇ カードホストＩ／Ｆ
１０３，１０４ カードバス
１０３ａ，１０４ａ クロック線
１０３ｂ，１０４ｂ コマンド線
１０３ｃ，１０４ｃ データ線
１０５ａ，１０５ｂ リムーバブルカード
１０５ｃ，１０５ｄ リムーバブルカード
１０６，１０６’，１０６Ｂ，１０６Ｃ，２０６ａ，２０６ｂ，２０６ｃ ブリッジ回路
１０７ａ，１０７ｂ，１０７ｃ セレクタ
１０８ ＤＡＴ０切替回路
１１１ａ，１１１ｂ カードバス端子
１１５ａ，１１５ｂ，３０５ｃ 組み込みモジュール
６００，８００，９００ セット機器
６０１，８０１，９０１ カードホストＬＳＩ
６０６，８０６，９０６ ブリッジ回路
８０７，９０７ タイミング調整回路
Ｂ１０２ａ，Ｂ１０２ｂ バッファ
Ｃ１０２ａ，Ｃ１０２ｂ レスポンス判断回路
ＥＮ１２ イネーブル信号

本発明は、ＳＤカード等のリムーバブルカードやこれに対応した組み込みモジュール（以下、カードモジュールという）を制御する機能を有する、カードホストＬＳＩとこれを有するセット機器に関する。

マルチメディアがポータブル機器に普及し始め、携帯電話端末等では、ＳＤカード等のリムーバブルカードが着脱可能な外部記憶媒体として広く利用されている。また、近年、ｅＳＤ（embedded ＳＤ）等の組み込みモジュールが、内部記憶装置の一つとして、携帯電話端末等に組み込まれるようになってきている。

これらカードモジュールを制御するカードホストＬＳＩは、従来、形状および仕様の異なる複数種類のカードモジュールに対応するために、データの入出力を行うための入出力端子数が、最も多いカードモジュールと等しくなっている（例えば、特許文献１参照）。

また、近年、カードモジュール間のコピーや、カードモジュールの容量拡張などのため、複数枚のカードモジュールを制御できる、１個または複数個のカードホストＬＳＩが必要とされている（例えば、特許文献２参照）。

特開２００４−２８０８０８号公報 特開２００８−１３４７０１号公報

図２５および図２６は従来のカードホストＬＳＩを用いたセット機器の構成の一例を示す図である。

図２５に示すセット機器５００は、メインマイコン５０と、カードホストＬＳＩ５０１と、カードバス５０３と、カードスロットＳ５０５ａとを備えている。カードホストＬＳＩ５０１は、ホストＩ／Ｆ５１と、カードホストＩ／Ｆ５０２ａとを有している。なお、カードスロットＳ５０５ａは、４ビット対応のＳＤカード５０５ａおよび８ビット対応のＭＭＣ（Multi Media Card）５１５ａのどちらにも対応したスロットである。一般に、ＳＤカードのデータ線は４ビット幅、ＭＭＣのデータ線は４ビット幅及び８ビット幅である。図２５に示すセット機器５００は、１枚のＳＤカード５０５ａまたは１枚のＭＭＣ５１５ａに対応できる。

図２６に示すセット機器５００Ａは、メインマイコン５０と、カードホストＬＳＩ５０１Ａと、カードバス５０３，５０４と、カードスロットＳ５０５ａ，Ｓ５０５ｂとを備えている。カードホストＬＳＩ５０１Ａは、ホストＩ／Ｆ５１と、カードホストＩ／Ｆ５０２ａ，５０２ｂとを有している。すなわち、図２６の構成は、図２５の構成にカードホストＩ／Ｆ５０２ｂとカードスロットＳ５０５ｂを追加したものである。なお、カードスロットＳ５０５ｂも、４ビット対応のＳＤカード５０５ｂ及び８ビット対応のＭＭＣ５１５ｂのどちらにも対応したスロットである。図２６に示すセット機器５００Ａは、２枚のＳＤカード５０５ａ，５０５ｂ、または２枚のＭＭＣ５１５ａ，５１５ｂに対応できる点で、図２５と異なっている。

また、カードホストＩ／Ｆ５０２ａ，５０２ｂは、それぞれレジスタＲ５０２ａ，Ｒ５０２ｂと、ＦＩＦＯ構成のバッファＢ５０２ａ，Ｂ５０２ｂとを有している。また、カードバス５０３はクロック線５０３ａ、コマンド線５０３ｂ、および複数本（ここでは８本）のデータ線５０３ｃを有し、カードバス５０４はクロック線５０４ａ、コマンド線５０４ｂ、および複数本（ここでは８本）のデータ線５０４ｃを有している。メインマイコン５０は、レジスタＲ５０２ａ，Ｒ５０２ｂにアクセスすることによって、２つのカードホストＩ／Ｆ５０２ａ，５０２ｂを介して、カードモジュールを独立に制御する。

ここで、カードホストＩ／Ｆのデータ線の本数は、対応する複数種類のカードモジュールのうち、データ線の最も多いカードモジュールと等しくなっている。しかしながら、従来の構成では、データ線の最も多いカードモジュール以外のカードモジュールを使用する場合、数本のデータ線が未使用状態となり、データ線が冗長となる。

また、近年、複数枚のカードモジュールを制御可能にすることが主流となってきており、この場合、カードモジュール毎に、最も多いデータ線と等しい本数のデータ線を準備すると、カードモジュールの枚数に比例して、データ線に接続された入出力端子数が増えることになる。このため、実装面積が増加してしまい、コストが高くなるという問題が生じる。

前記の問題に鑑み、本発明は、複数種類のカードモジュールを複数枚制御できるカードホストＬＳＩにおいて、入出力端子数を低減することを目的とする。

本発明の第１態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御されるＭ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続されるＭ個のカードバス端子と、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備え、前記ブリッジ回路は、（Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定するものである。

この第１態様によると、Ｎビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のＮビットのカードモジュールを制御することができる。また、ブリッジ回路は、（Ｍ×Ｎ）ビットモードのとき、当該（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、カードホストＩ／Ｆとカードバス端子との間の信号線接続関係を設定する。これにより、Ｎビット対応のＭ個のカードホストＩ／Ｆを用いて（Ｍ×Ｎ）ビットのカードモジュールを制御することが可能になる。すなわち、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、（Ｍ×Ｎ）ビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆから出力されるクロックおよびコマンドが、前記カードバスに伝達されない状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆから出力されるクロックおよびコマンドが、カードバスに伝達されなくなる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールからのレスポンスが、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールからのレスポンスが、この（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆにも、返される。これにより、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記Ｍ個のカードホストＩ／Ｆは、それぞれ、コマンドに対するレスポンスの正当性を判断するレスポンス判断回路を備えており、（Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、前記レスポンス判断回路の機能を無効にするのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、レスポンスの正当性の判断機能が無効にされる。これにより、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、（Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、送信データに関するエラー割り込みのみが通知可能に設定される。これにより、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとから、同一内容の割込みが二重に出力されることを、回避することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、前記ブリッジ回路は、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、この（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆ以外のカードホストＩ／Ｆにも、返される。これにより、（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとの協調動作を、確実に継続させることができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記ホストＩ／Ｆと前記Ｍ個のカードホストＩ／Ｆとの間に設けられたビット変換回路とを備え、前記ビット変換回路は、前記イネーブル信号を受け、このイネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記ホストＩ／Ｆを介して前記Ｍ個のカードホストＩ／Ｆに書き込まれるデータについて、前記第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して当該（Ｍ×Ｎ）ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換するのが好ましい。

これによると、カードホストＬＳＩ外部に設けたメインマイコンによってデータを並び替えて、カードホストＬＳＩに出力する必要がなくなり、メインマイコンの負荷を低減することができる。すなわち、ビットの並びの変換をハードウェアで実現することになり、高速かつ低消費電力を実現することができる。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記イネーブル信号を保持するイネーブルレジスタを備えているのが好ましい。

さらに、当該カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを備え、前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールが当該カードホストＬＳＩに接続されているか否かを判定し、接続されているとき、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定するのが好ましい。

これによると、カードホストＬＳＩ内部の高速起動シーケンサによって、（Ｍ×Ｎ）ビットモードの設定が実行されるので、カードホストＬＳＩ外部に設けたメインマイコンの起動時の負荷を軽減することができる。また、ハードウェアで制御することになり、高速に起動できるとともに、メインマイコンを先に起動させることが不要となるため、消費電力を低減することができる。

さらに、前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが当該カードホストＬＳＩに接続されているときは、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定するのが好ましい。

これによると、（Ｍ×Ｎ）ビットのカードモジュールと他のカードモジュールとがカードホストＬＳＩに接続されている場合は、（Ｍ×Ｎ）ビットのカードモジュールをＮビットモードで制御することによって、両方のカードモジュールを使用することが可能になる。

また、前記第１態様に係るカードホストＬＳＩにおいて、例えば、Ｍ＝２である。

また、前記第１態様に係るカードホストＬＳＩにおいて、前記Ｍ個のカードホストＩ／Ｆ、前記Ｍ個のカードバス端子、および前記ブリッジ回路の組み合わせを２つ以上備え、かつ、第２のカードホストＩ／Ｆを備え、（Ｍ×Ｎ）ビットモードのとき、前記第２のカードホストＩ／Ｆが、前記Ｍ個のカードバス端子のうちの未使用となる部分を介して、カードモジュールを制御可能なように構成されているのが好ましい。

これによると、（Ｍ×Ｎ）ビットモードのとき、第２のカードホストＩ／Ｆが、カードバス端子のうち未使用となる部分を介して、カードモジュールを制御可能になるため、カードバス端子を新たに増やすことなく、制御可能なカードモジュールを増やすことができる。

また、本発明の第２態様は、前記第１態様に係るカードホストＬＳＩと、前記カードホストＬＳＩを制御するメインマイコンと、前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えたセット機器である。

また、前記第２態様に係るセット機器において、前記メインマイコンは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが前記カードホストＬＳＩに接続されているときは、前記カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しないのが好ましい。

また、本発明の第３態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御されるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続されるＭ個のカードバス端子と、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備え、前記ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定するものである。

この第３態様によると、Ｎｉビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のカードモジュールを制御することができる。また、ブリッジ回路は、Ｌビットモードのとき、当該Ｌビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、カードホストＩ／Ｆとカードバス端子との間の信号線接続関係を設定する。これにより、複数のカードホストＩ／Ｆを用いてＬビットのカードモジュールを制御することが可能になる。すなわち、Ｌビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、Ｌビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

本発明の第４態様では、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、前記ブリッジ回路は、（Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する。

この第４態様によると、Ｎビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のＮビットのカードモジュールを制御することができる。また、ブリッジ回路は、（Ｍ×Ｎ）ビットモードのとき、当該（Ｍ×Ｎ）ビットのカードモジュールに係るカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。これにより、Ｎビット対応のＭ個のカードホストＩ／Ｆを用いて（Ｍ×Ｎ）ビットのカードモジュールを制御することが可能になる。すなわち、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、（Ｍ×Ｎ）ビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

また、本発明の第５態様は、前記第４態様に係るカードホストＬＳＩと、前記カードホストＬＳＩを制御するメインマイコンと、前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えたセット機器である。

本発明の第６態様は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを複数枚制御する機能を有するカードホストＬＳＩとして、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、前記ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する。

この第６態様によると、Ｎｉビットのカードモジュールに対応可能なカードホストＩ／Ｆが、Ｍ個設けられているので、カードホストＬＳＩは、Ｍ枚のカードモジュールを制御することができる。また、ブリッジ回路は、Ｌビットモードのとき、当該Ｌビットのカードモジュールに係るカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。これにより、複数のカードホストＩ／Ｆを用いてＬビットのカードモジュールを制御することが可能になる。すなわち、Ｌビットのカードモジュールを制御可能にするのに、専用のカードバス端子を設ける必要がなく、入出力端子数を低減することができる。さらに、Ｌビットのカードモジュール向けのカードホストＩ／Ｆを設ける必要がないため、回路規模が増大せず、よってカードホストＬＳＩの面積増加を抑制することができる。

以上のように本発明によると、複数のカードホストＩ／Ｆが協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、入出力端子数を低減することができるとともに、面積増加を抑制することができ、コストが低減できる。

実施の形態１に係るセット機器の構成図である。 図１の構成において、８ビット対応のＭＭＣが接続された状態を示す図である。 図１におけるブリッジ回路とその周辺の詳細な構成を示す図である。 ８ビット対応のＭＭＣ接続時におけるブロックライト実行時のタイミングチャートである。 ８ビット対応のＭＭＣ接続時におけるビット変換回路のビット並び替えの説明図である。 図３の変形例である。 実施の形態１において、カードホストＬＳＩが組み込みモジュールを制御する構成を示す図である。 実施の形態２に係るセット機器の構成図である。 図８におけるブリッジ回路とその周辺の詳細な構成を示す図である。 実施の形態３に係るセット機器の構成図である。 実施の形態１の変形例に係るセット機器の構成図である。 実施の形態１の変形例に係るセット機器の構成図である。 実施の形態４に係るセット機器の構成図である。 図１３におけるブリッジ回路とその周辺の詳細な構成を示す図である。 カードホストＩ／Ｆが有するレジスタの構成例を示す図である。 カードホストＩ／Ｆが有するレジスタの構成例を示す図である。 図１４における♯Ａアクセス制御回路の詳細な構成を示す図である。 図１７の♯Ａアクセス制御回路の動作を示すタイミングチャートである。 図１４における♯Ｂアクセス制御回路の詳細な構成を示す図である。 図１９の♯Ｂアクセス制御回路の動作を示すタイミングチャートである。 実施の形態５に係るセット機器の構成図である。 図２１におけるタイミング調整回路の動作を示すタイミングチャートである。 実施の形態６に係るセット機器の構成図である。 図２３におけるタイミング調整回路の動作を示すタイミングチャートである。 従来のカードホストＬＳＩを有するセット機器の構成図である。 従来のカードホストＬＳＩを有するセット機器の構成図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は実施の形態１に係るセット機器の構成図である。本実施形態に係るセット機器は、リムーバブルカードの一例としてのＭＭＣ、ＳＤカードや、これらのカードバス仕様に対応する組み込みモジュールを制御する機能を有している。本発明に係るセット機器は、例えば、携帯電話端末である。以降の実施形態についても同様である。

図１に示すように、セット機器１００は、メインマイコン１０、カードホストＬＳＩ１０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ，Ｓ１０５ｂを備えている。カードホストＬＳＩ１０１は、リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚（図１では２枚）制御する機能を有する。図１では、着脱可能な４ビット対応のＳＤカード１０５ａ，１０５ｂがカードスロットＳ１０５ａ，Ｓ１０５ｂに挿入されている。

カードホストＬＳＩ１０１は、その外部からの制御信号を受けるホストＩ／Ｆ１１と、２個のカードホストＩ／Ｆ１０２ａ（＃Ａ），１０２ｂ（＃Ｂ）と、２個のカードバス端子１１１ａ，１１１ｂを備えている。カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、独立したカードマスターとしての機能を備え、４ビットのカードモジュールに対応可能であり、メインマイコン１０からホストＩ／Ｆ１１を介して制御される。また、カードバス端子１１１ａ，１１１ｂはカードホストＩ／Ｆ１０２ａ，１０２ｂにそれぞれ対応しており、カードバス１０３，１０４とそれぞれ接続される。

カードバス１０３は、クロック線１０３ａとコマンド線１０３ｂと４ビットのデータ線１０３ｃとを有し、カードスロットＳ１０５ａと接続されている。カードバス１０４は、クロック線１０４ａとコマンド線１０４ｂと４ビットのデータ線１０４ｃとを有し、カードスロットＳ１０５ｂと接続されている。クロック線１０３ａ，１０４ａはカードスロットＳ１０５ａ，Ｓ１０５ｂにクロックを送信するための信号線である。コマンド線１０３ｂ，１０４ｂは、カードスロットＳ１０５ａ，Ｓ１０５ｂにコマンドを送信し、カードスロットＳ１０５ａ，Ｓ１０５ｂからレスポンスを受信するための信号線である。データ線１０３ｃ，１０４ｃはデータを送受信するための信号線である。さらに本実施形態では、カードバス１０４のデータ線１０４ｃが、カードスロットＳ１０５ｂだけでなく、カードスロットＳ１０５ａにも接続されている。

また、カードホストＩ／Ｆ１０２ａ，１０２ｂは、レジスタＲ１０２ａ，Ｒ１０２ｂとＦＩＦＯ構成のバッファＢ１０２ａ，Ｂ１０２ｂとをそれぞれ有する。そして、カードスロットＳ１０５ａ，Ｓ１０５ｂからのレスポンスやＣＲＣエラー等を、割込み信号Ｉ１０２ａ，Ｉ１０２ｂによってメインマイコン１０に通知する。

さらに本実施形態では、カードホストＬＳＩ１０１は、８ビットのカードモジュールにも対応可能に構成されている。図２は、図１のセット機器１００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示す図である。すなわち、専用のカードバス端子を設けることなく、８ビットのカードモジュールが制御可能である。

すなわち、カードホストＬＳＩ１０１はさらに、８ビットイネーブルレジスタ１２、ビット変換回路１３、およびブリッジ回路１０６を備えている。８ビットイネーブルレジスタ１２は、８ビットのカードモジュールを制御する８ビットモードか否かを示すイネーブル信号ＥＮ１２を保持している。イネーブル信号ＥＮ１２がアサートされているときは８ビットモードを示し、ネゲートされているときはそうでないことを示す。イネーブル信号ＥＮ１２はビット変換回路１３とブリッジ回路１０６に送られる。なお、８ビットイネーブルレジスタ１２は、ホストＩ／Ｆ１１内部にあってもよい。

ブリッジ回路１０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂとカードバス端子１１１ａ，１１１ｂとの間に設けられており、カードホストＩ／Ｆ１０２ａ，１０２ｂとカードバス端子１１１ａ，１１１ｂとの間の信号線接続関係を設定する。すなわち、イネーブル信号ＥＮ１２がアサートされているとき、８ビットのカードモジュールが接続されたカードバス１０３に対応する第１のカードホストＩ／ＦとしてのカードホストＩ／Ｆ１０２ａと他のカードホストＩ／Ｆ１０２ｂとが協調動作して、この８ビットのカードモジュールを制御可能な状態に、信号線接続関係を設定する。

ビット変換回路１３は、ホストＩ／Ｆ１１とカードホストＩ／Ｆ１０２ａ，１０２ｂとの間に設けられており、イネーブル信号ＥＮ１２がアサートされているとき、ホストＩ／Ｆ１１を介してカードホストＩ／Ｆ１０２ａ，１０２ｂに書き込まれるデータについて、カードホストＩ／Ｆ１０２ａ，１０２ｂが協調動作して８ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換する。

すなわち、ビット変換回路１３は、イネーブル信号ＥＮ１２がネゲートされているときは、メインマイコン１０からカードホストＩ／Ｆ１０２ａ，１０２ｂに対してコマンドと引数が設定されると、レジスタＲ１０２ａ，Ｒ１０２ｂにそれぞれコマンドと引数を書き込む。また、データを書き込む際も同様に、バッファＢ１０２ａ，Ｂ１０２ｂにそれぞれデータを書き込む。一方、イネーブル信号ＥＮ１２がアサートされているときは、メインマイコン１０からカードホストＩ／Ｆ１０２ａに対してコマンドと引数が設定されると、レジスタＲ１０２ａ，Ｒ１０２ｂの両方に同じコマンドと引数を書き込む。また、データを書き込む際は、後述するビットを並べ替えたデータをバッファＢ１０２ａ，Ｂ１０２ｂに書き込む。データを読み出す際は、バッファＢ１０２ａ，Ｂ１０２ｂそれぞれから、ビットの並びを戻したデータを読み出す。

図３はブリッジ回路１０６とその周辺の詳細な構成を示す図である。図３に示すように、ブリッジ回路１０６は、セレクタ１０７ａ，１０７ｂ，１０７ｃと、ＤＡＴ０切替回路１０８とを備えている。セレクタ１０７ａ，１０７ｂ，１０７ｃおよびＤＡＴ０切替回路１０８は、イネーブル信号ＥＮ１２によって制御される。

セレクタ１０７ａはクロック線１０４ａへの出力を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、カードホストＩ／Ｆ１０２ｂから出力されたクロックを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、固定値“０”を選択する。セレクタ１０７ｂはコマンド線１０４ｂへの出力を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、カードホストＩ／Ｆ１０２ｂから出力されたコマンドを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、固定値“１”を選択する。セレクタ１０７ａ，１０７ｂの動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、カードホストＩ／Ｆ１０２ｂから出力されるクロックおよびコマンドがカードバス１０４に伝達されない状態に、信号線接続関係が設定される。これにより、カードホストＩ／Ｆ１０２ｂから出力されるクロックおよびコマンドがカードバス１０４に伝達されなくなる。

セレクタ１０７ｃはカードホストＩ／Ｆ１０２ｂに返されるレスポンスを切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、コマンド線１０４ｂから入力されたレスポンスを選択する一方、イネーブル信号ＥＮ１２がアサートされているときは、８ビットカードモジュールと接続されたコマンド線１０３ｂから入力されたレスポンスを選択する。セレクタ１０７ｃの動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、８ビットカードモジュールからのレスポンスがカードホストＩ／Ｆ１０２ａとともにカードホストＩ／Ｆ１０２ｂにも返される状態に、信号線接続関係が設定される。これにより、カードホストＩ／Ｆ１０２ｂにおいて、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

ＤＡＴ０切替回路１０８は、カードホストＩ／Ｆ１０２ｂに入力されるデータのビット０を切り替える。すなわち、イネーブル信号ＥＮ１２がネゲートされているときは、データ線１０４ｃから入力されたデータのビット０を選択する一方、イネーブル信号ＥＮ１２がアサートされている場合は、コマンドＣＭＤｂ_Ｏがライトコマンドを示したときのみ、データ線１０３ｃから入力されたデータのビット０を選択する。本実施形態では、８ビットカードモジュールのステータスを表すステータス情報としてのＣＲＣ（Cyclic Redundancy Check）状況およびビジー信号が、データ線１０３ｃのデータのビット０として送信される。すなわち、ＤＡＴ０切替回路１０８の動作によって、イネーブル信号ＥＮ１２がアサートされているすなわち８ビットモードを示すとき、８ビットカードモジュールのステータス情報がカードホストＩ／Ｆ１０２ａとともにカードホストＩ／Ｆ１０２ｂにも返される状態に、信号線接続関係が設定される。これにより、カードモジュールホストＩ／Ｆ１０２ａ，１０２ｂの協調動作を、確実に継続させることができる。

また、カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、レスポンス判断回路Ｃ１０２ａ，Ｃ１０２ｂと、ＤＡＴ０判断回路Ｄ１０２ａ，Ｄ１０２ｂとを備えている。レスポンス判断回路Ｃ１０２ａ，Ｃ１０２ｂは、送信したコマンドＣＭＤａ_Ｏ，ＣＭＤｂ_Ｏに対して、応答されたレスポンスＣＭＤａ_Ｉ，ＣＭＤｂ_Ｉの正当性を判断する。ＤＡＴ０判断回路Ｄ１０２ａ，Ｄ１０２ｂは、入力データＤＡＴａ_Ｉ，ＤＡＴｂ_Ｉのビット０に送信されるＣＲＣ状況およびビジー信号を判断する。

なお、８ビットモードのとき、カードホストＩ／Ｆ１０２ｂは、レスポンス判断回路Ｃ１０２ｂとＤＡＴ０判断回路Ｄ１０２ｂを用いず、カードホストＩ／Ｆ１０２ａのレスポンス判断回路Ｃ１０２ａとＤＡＴ０判断回路Ｄ１０２ａの判断結果を用いてもよい。このとき、レスポンス判断回路Ｃ１０２ｂとＤＡＴ０判断回路Ｄ１０２ｂの機能を無効にしてもよい。これによっても、レスポンスが返ってこないことによるレスポンスエラーを回避することができる。

以下、上述した本実施形態に係る構成の動作について説明する。まず、図１に示すように、４ビット対応のＳＤカード１０５ａ，１０５ｂがカードスロットＳ１０５ａ，Ｓ１０５ｂに挿入されている場合の動作について説明する。このとき、８ビットイネーブルレジスタ１２には「８ビットイネーブル」は設定されておらず、イネーブル信号ＥＮ１２はネゲートされている。

メインマイコン１０は、起動シーケンスにより、ホストＩ／Ｆ１１およびビット変換回路１３を介して、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに『識別コマンド』を設定する。これを受けて、カードホストＩ／Ｆ１０２ａから、カードバス１０３を介してＳＤカード１０５ａに対して『識別コマンド』が発行される。所定時間内にＳＤカード１０５ａからレスポンスが返ることによって、メインマイコン１０は、ＳＤカード１０５ａが接続されていると判断する。また、メインマイコン１０は、カードホストＩ／Ｆ１０２ｂに対しても同様の処理を実行することによって、ＳＤカード１０５ｂが接続されていると判断する。

その後、メインマイコン１０は、８ビットイネーブルレジスタ１２の「８ビットイネーブル」を解除したまま、従来と同様に、カードホストＩ／Ｆ１０２ａ，１２０ｂを介して、ＳＤカード１０５ａ，１０５ｂを独立に制御する。

このとき、図３の構成において、ＳＤカード１０５ａに関しては、カードホストＩ／Ｆ１０２ａから出力されたクロックＣＬＫａ、コマンドＣＭＤａ_ＯおよびデータＤＡＴａ_Ｏは、ブリッジ回路１０６をスルーして、それぞれ、クロック線１０３ａ、コマンド線１０３ｂおよびデータ線１０３ｃを介して、ＳＤカード１０５ａに入力される。ＳＤカード１０５ａからコマンド線１０３ｂおよびデータ線１０３ｃに出力されたレスポンスおよびデータは、それぞれ、ブリッジ回路１０６をスルーし、カードホストＩ／Ｆ１０２ａにコマンドＣＭＤａ_ＩおよびデータＤＡＴａ_Ｉとして入力される。

ＳＤカード１０５ｂに関しては、イネーブル信号ＥＮ１２はネゲートされているため、カードホストＩ／Ｆ１０２ｂから出力されたクロックＣＬＫｂおよびコマンドＣＭＤｂ_Ｏが、セレクタ１０７ａ，１０７ｂでそれぞれ選択され、またデータＤＡＴｂ_Ｏはブリッジ回路１０６ａをスルーして、それぞれ、クロック線１０４ａ、コマンド線１０４ｂおよびデータ線１０４ｃを介して、ＳＤカード１０５ｂに入力される。セレクタ１０７ｃでは、ＳＤカード１０５ｂからコマンド線１０４ｂに出力されたレスポンスＲＳＰｂ_Ｉが選択され、カードホストＩ／Ｆ１０２ｂにレスポンスＣＭＤｂ_Ｉとして入力される。また、ＤＡＴ０切替回路１０８では、ＳＤカード１０５ｂからデータ線１０４ｃを介して出力されたデータのビット０が選択される。すなわち、データ線１０４ｃから出力された４ビットのデータＤＡＴｂ_Ｉ’が、カードホストＩ／Ｆ１０２ｂにデータＤＡＴｂ_Ｉとして入力される。

次に、図２に示すように、８ビット対応のＭＭＣ１０５ｃがカードスロットＳ１０５ａに挿入されている場合の動作について説明する。この場合、８ビットイネーブルレジスタ１２には「８ビットイネーブル」が設定されて、イネーブル信号ＥＮ１２はアサートされる。

メインマイコン１０は、起動シーケンスにより、ホストＩ／Ｆ１１およびビット変換回路１３を介して、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに『識別コマンド』を設定する。これを受けて、カードホストＩ／Ｆ１０２ａから、カードバス１０３を介して８ビット対応のＭＭＣ１０５ｃに対して『識別コマンド』が発行される。所定時間内に８ビット対応のＭＭＣ１０５ｃからレスポンスが返らない場合、メインマイコン１０は、ＭＭＣが接続されていると判断する。

次に、メインマイコン１０は、ＭＭＣの対応ビットを確認するために、まず、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定する。これにより、イネーブル信号ＥＮ１２がアサートされる。

そして、メインマイコン１０から、カードホストＩ／Ｆ１０２ａ内のレジスタＲ１０２ａに対して『バス幅確認コマンド』を設定する。この際、イネーブル信号ＥＮ１２がアサートされているため、ビット変換回路１３は、レジスタＲ１０２ａ，Ｒ１０２ｂに対して同じコマンドを書き込む。

続いて、メインマイコン１０は、カードホストＩ／Ｆ１０２ａ内のバッファＢ１０２ａに対して、８ビットのテストパターンを順次設定する。この際も、イネーブル信号ＥＮ１２がアサートされているため、ビット変換回路１３は、バッファＢ１０２ａ，Ｂ１０２ｂに対してビットを並べ替えたテストパターンを書き込む。これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂは、８ビット対応のＭＭＣ１０５ｃに対して８ビットのテストパターンを出力する。カードホストＩ／Ｆ１０２ａ，１０２ｂは、８ビット対応のＭＭＣ１０５ｃから規定の応答パターンが返ってくるか否かにより対応ビット幅を判定し、その結果をメインマイコン１０へ出力する。

対応ビット幅が８ビットと判定されると、８ビットイネーブルレジスタ１２を「８ビットイネーブル」に設定したまま、すなわちイネーブル信号ＥＮ１２がアサートされたまま、メインマイコン１０はカードホストＩ／Ｆ１０２ａ，１０２ｂを用いて８ビット対応のＭＭＣ１０５ｃを制御する。

なお、４ビット対応のＭＭＣが接続されていた場合は、メインマイコン１０は、８ビットイネーブルレジスタ１２に対して「８ビットイネーブル」設定を解除し、以降の処理は、ＳＤカード１０５ａの場合と同様に、カードホストＩ／Ｆ１０２ａのみを用いて４ビット対応のＭＭＣを制御する。

イネーブル信号ＥＮ１２がアサートされているとき、図３の構成において、カードホストＩ／Ｆ１０２ａから出力されたクロックＣＬＫａ、コマンドＣＭＤａ_ＯおよびデータＤＡＴａ_Ｏは、ブリッジ回路１０６をスルーして、それぞれ、クロック線１０３ａ、コマンド線１０３ｂおよびデータ線１０３ｃを介して、８ビット対応のＭＭＣ１０５ｃに入力される。さらに、カードホストＩ／Ｆ１０２ｂから出力されたデータＤＡＴｂ_Ｏも、ブリッジ回路１０６をスルーして、データ線１０４ｃを介して、８ビット対応のＭＭＣ１０５ｃに入力される。

このとき、イネーブル信号ＥＮ１２がアサートされているため、セレクタ１０７ａは“０”を選択し、セレクタ１０７ｂは“１”を選択する。すなわち、カードホストＩ／Ｆ１０２ｂからのクロックＣＬＫｂおよびコマンドＣＭＤｂ_Ｏはブリッジ回路１０６を通過しない。

８ビット対応のＭＭＣ１０５ｃからコマンド線１０３ｂに出力されたレスポンスは、ブリッジ回路１０６をスルーし、カードホストＩ／Ｆ１０２ａにレスポンスＣＭＤａ_Ｉとして入力される。さらに、このレスポンスはセレクタ１０７ｃで選択され、カードホストＩ／Ｆ１０２ｂにレスポンスＣＭＤｂ_Ｉとして入力される。

８ビット対応のＭＭＣ１０５ｃからデータ線１０３ｃに出力されたデータは、ブリッジ回路１０６をスルーし、カードホストＩ／Ｆ１０２ａにデータＤＡＴａ_Ｉとして入力される。

また、ＤＡＴ０切替回路１０８は、カードホストＩ／Ｆ１０２ｂから出力されたコマンドＣＭＤｂ_Ｏに応じて、データＤＡＴａ_Ｉのビット０またはデータＤＡＴｂ_Ｉ’のビット０を選択し、データＤＡＴｂ_Ｉ’のビット［３：１］と合わせて、カードホストＩ／Ｆ１０２ｂにＤＡＴｂ_Ｉとして入力される。

図４は８ビット対応のＭＭＣ１０５ｃ接続時における、ブロックライト実行時のタイミングチャートである。図４（ａ）は８ビット対応のＭＭＣ１０５ｃの入出力信号タイミングチャートであり、図４（ｂ）はカードホストＩ／Ｆ１０２ｂ側の入出力信号タイミングチャートである。

図４（ａ）に示すように、データ転送処理を実行するため、コマンド線１０３ｂからＭＭＣ１０５ｃに対してコマンド“ＣＭＤｘ”を出力する。ＭＭＣ１０５ｃがこれを受信すると、コマンド線１０３ｂからカードホストＩ／Ｆ１０２ａ、１０２ｂに対してレスポンス“Ｒｓｐ”が入力される。そして、書き込みたいデータブロックを、順次、データ線１０３ｃ，１０４ｃからＭＭＣ１０５ｃへ出力し、データブロックの最後にビット線ごとにＣＲＣを付加する。また、この最後のデータブロック送信時に、テータ停止処理を実行するため、コマンド線１０３ｂからＭＭＣ１０５ｃに対してコマンド“ＣＭＤｙ”を出力する。

そして、ＭＭＣ１０５ｃからデータ線のＤＡＴａ［０］に、受信したデータの“ＣＲＣ状況”と処理中を示す“ビジー”が入力され、最後に、ＭＭＣ１０５ｃが先ほど送信したコマンドを受理すると、コマンド線１０３ｂからカードホストＩ／Ｆ１０２ａ，１０２ｂに対してレスポンス“Ｒｓｐ”が入力され、ブロックデータライト処理は終了となる。また、レスポンス“Ｒｓｐ”が入力されたとき、カードホストＩ／Ｆ１０２ａはメインマイコン１０へレスポンスがあったことを示す割込み信号Ｉ１０２ａを出力する。

図４（ｂ）に示すように、カードホストＩ／Ｆ１０２ｂ側の出力データＤＡＴｂ_Ｏ［３：０］は、ブリッジ回路１０６をスルーし、データＤＡＴｂ［３：０］へ出力される。ＣＲＣ出力後に、ＭＭＣ１０５ｃからデータＤＡＴａ［０］にのみ入力される“ＣＲＣ状況”と“ビジー”は、ＤＡＴ０切替回路１０８の切替によって、データＤＡＴｂ_Ｉ［０］にも出力される。

なお、カードホストＩ／Ｆ１０２ｂは、メインマイコン１０へレスポンスに関する割込みをマスクする設定をしておくことで、割込み信号Ｉ１０２ｂは出力しないようにしてもよい。すなわち、８ビットモードのときは、カードホストＩ／Ｆ１０２ｂについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定してもよい。あるいは、セレクタ１０７Ｃを備える代わりに、カードホストＩ／Ｆ１０２ｂのレジスタＲ１０２ｂに“レスポンスなし”の設定をし、レスポンス判断回路Ｃ１０２ｂの機能自体を無効にしてもよい。

図５は８ビット対応のＭＭＣ１０５ｃ接続時における、ビット変換回路１３のビット並び替えの説明図である。

図５（ａ）に示すように、メインマイコン１０から８ビット対応のＭＭＣ１０５ｃに対して１６ビットデータａ１５〜ａ０を書き込む場合、メインマイコン１０はカードホストＩ／Ｆ１０２ａ内のバッファＢ１０２ａのアドレスを指定し、１６ビットデータａ１５〜ａ０をホストＩ／Ｆ１１に対して送信する。

図５（ｂ）に示すように、ホストＩ／Ｆからこれらの情報が送信されると、ビット変換回路１３は、１６ビットデータａ１５〜ａ０のうち、ａ１１〜ａ８、ａ３〜ａ０の８ビットをバッファＢ１０２ａに、ａ１５〜ａ１２、ａ７〜ａ４の８ビットをバッファＢ１０２ｂに書き込む。ブロックライト実行時など続けてデータを書き込む場合は、データの分だけ上記と同様の処理を繰り返す。

なお、ここでは、バッファＢ１０２ａ，１０２ｂに８ビットずつ書き込むバイトアクセスを用いているが、他にも例えば、ホストＩ／Ｆ１１内部などに３２ビットためて、バッファＢ１０２ａ，Ｂ１０２ｂに１６ビットずつ書き込むワードアクセスを用いてもよい。

バッファにデータが書き込まれると、カードホストＩ／Ｆ１０２ａは、書き込まれた８ビットデータａ１１〜ａ８、ａ３〜ａ０のうち、ａ１１〜ａ８をデータＤＡＴａ_Ｏ［３］〜ＤＡＴａ_Ｏ［０］に出力し、次にａ３〜ａ０をデータＤＡＴａ_Ｏ［３］〜ＤＡＴａ_Ｏ［０］に出力する。これをデータの分だけ繰り返し、最後にビット毎のＣＲＣを付加する。カードホストＩ／Ｆ１０２ｂは、書き込まれた８ビットデータａ１５〜ａ１２、ａ７〜ａ３のうち、ａ１５〜ａ１２をデータＤＡＴｂ_Ｏ［３］〜ＤＡＴｂ_Ｏ［０］に出力し、次にａ７〜ａ４をデータＤＡＴｂ_Ｏ［３］〜ＤＡＴｂ_Ｏ［０］に出力する。これをデータの分だけ繰り返し、最後にビット毎のＣＲＣを付加する。

これによって、データ線１０３ｃ，１０４ｃからは、メインマイコン１０が書き込んだデータａ１５〜ａ０の順で、上位から８ビットずつデータが出力される。なお、ここで示したビット並び替えは一例に過ぎず、例えば２ビット単位に分けるなど、他のビット並び替えを用いてもかまわない。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組になって協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、冗長なデータ線を減らすことができ、入出力端子数を低減することができる。また、複数枚のカードモジュールを接続する場合も、面積増加を抑えることができ、コストが低減できる。

なお、上述の構成では、ブリッジ回路１０６はカードホストＩ／Ｆ１０２ａ，１０２ｂとは別個に設けられていたが、この変形例として、図６に示すカードホストＬＳＩ１０１Ａのように、ブリッジ回路１０６’をカードホストＩ／Ｆ１０２ａ’，１０２ｂ’に取り込んだ構成としてもよい。図６の構成も、上述の構成と同様に動作する。

また、図７に示すように、セット機器１００Ａがカードスロットを備えておらず、カードホストＬＳＩ１０１が組み込みモジュール１１５ａ，１１５ｂを制御する構成であってもよい。また、カードスロットと組み込みモジュールの両方を備えたセット機器として構成することも可能である。

また、本実施形態では、データ線１０３ｃ，１０４ｃの計８ビットデータのうち、下位４ビットをカードホストＩ／Ｆ１０２ａが、上位４ビットをカードホストＩ／Ｆ１０２ｂが処理する構成としたが、本発明はこれに限定されるものではない。例えば、上位ビットと下位ビットを入れ替えたり、奇数と偶数４ビットずつに分けたりしてもよい。すなわち、８ビットから任意の４ビットを選択し、組み合わせてよい。

また、本実施形態では、メインマイコンからのデータ幅を１６ビットのリトルエンディアンとしたが、本発明はこれに限定されるものではない。８ビットマイコンの場合は、ホストＩ／Ｆ内部などに１６ビットまたは３２ビットためて、本実施形態と同様に、バッファＢ１０２ａ，１０２ｂにバイトアクセスまたは１６ビットずつワードアクセスしてもよいし、３２ビットマイコンの場合は、１６ビットずつワードアクセスしてもよい。

また、本実施形態では、ビット変換回路１３を用いてビットの並びを変更したが、ビット変換回路１３はなくてもよい。この場合、メインマイコン１０が、ビットを並び替えたデータをホストＩ／Ｆ１１に送信することによって、同様の処理が実現できる。

また、本実施形態では、８ビット対応のＭＭＣ１０５ｃはカードスロットＳ１０５ａに挿入可能である構成としたが、本発明はこれに限定されるものではなく、カードスロットＳ１０５ｂ側に挿入可能な構成としてもよい。この場合は、ブリッジ回路１０６において、カードホストＩ／Ｆ１０２ａ側にセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を設ければよい。

また、本実施形態では、４ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成について説明したが、本発明はこれに限られるものではない。例えば、８ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、１６ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。また、２ビットのカードモジュールに対応可能な４個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。すなわち、Ｎビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆ（Ｎは１以上の整数、Ｍは２以上の整数）によって、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にする構成が、本実施形態と同様に実現可能である。

（実施の形態２）
実施の形態２では、実施の形態１で示した２個のカードホストＩ／Ｆ、２個のカードバス端子およびブリッジ回路の組み合わせを、複数備えているカードホストＬＳＩを有するセット機器について説明する。

図８は実施の形態２に係るセット機器の構成図である。図８において、図１と共通の構成要素については図１と同一の符号を付している。図８に示すように、セット機器２００は、メインマイコン１０、カードホストＬＳＩ２０１、カードバス１０３，１０４，２１３，２１４，２１５，２１６，２１７、およびカードスロットＳ２０５ａ，Ｓ２０５ｂ，Ｓ２０５ｃ，Ｓ２０５ｄ，Ｓ２０５ｅ，Ｓ２０５ｆ，Ｓ２０５ｇを備えている。図８では、カードスロットＳ２０５ａ，Ｓ２０５ｃ，Ｓ２０５ｅに８ビット対応のＭＭＣ１０５ｃ，１０５ｄ，１０５ｅがそれぞれ挿入されており、カードスロットＳ２０５ｇに着脱可能なＳＤカード１０５ｆが挿入されている。

カードホストＬＳＩ２０１は、カードホストＩ／Ｆ２０２ａ（＃Ａ），２０２ｂ（＃Ｂ）とブリッジ回路２０６ａ（＃ＡＢ）、カードホストＩ／Ｆ２０２ｃ（＃Ｃ），２０２ｄ（＃Ｄ）とブリッジ回路２０６ｂ（＃ＣＤ）、および、カードホストＩ／Ｆ２０２ｅ（＃Ｅ），２０２ｆ（＃Ｆ）とブリッジ回路２０６ｃ（＃ＥＦ）を備えており、これらは実施の形態１と同様の構成からなる。また、これらとは別に、第２のカードホストＩ／ＦとしてのカードホストＩ／Ｆ２０２ｇ（＃Ｇ）を備えている。

また、８ビットイネーブルレジスタ２２は、図１の８ビットイネーブルレジスタ１２を１ビットから３ビットに拡張したものであり、ビット変換回路２３はビット変換回路１３をカードホストＩ／Ｆ２０２ａ〜２０２ｆに対応できるように拡張したものである。８ビットイネーブルレジスタ２２から、３ビットに拡張されたイネーブル信号ＥＮ２２がビット変換回路２３に送られる。また、イネーブル信号ＥＮ２２のビット０，１，２がそれぞれ、ブリッジ回路２０６ａ，２０６ｂ，２０６ｃに送られる。

図９はブリッジ回路２０６ａ，２０６ｂ，２０６ｃおよびカードホストＩ／Ｆ２０２ｇとその周辺の詳細な構成を示す図である。なお、図９ではブリッジ回路２０６ａの内部構成のみを示しており、ブリッジ回路２０６ｂ，２０６ｃの内部構成は省略しているが、ブリッジ回路２０６ａと同様の構成である。

ブリッジ回路２０６ａは、図３に示すブリッジ回路１０６と同様の構成からなる。ただし、イネーブル信号ＥＮ２２アサート時のセレクタ１０７ａ，１０７ｂへの入力が、カードホストＩ／Ｆ２０２ｇからの出力になっている。すなわち、セレクタ１０７ａ，１０７ｂは、イネーブル信号ＥＮ２２がネゲートされているときは、カードホストＩ／Ｆ２０２ｂから出力されたクロックＣＬＫｂ、コマンドＣＭＤｂ_Ｏを選択し、イネーブル信号ＥＮ２２がアサートされているときは、カードホストＩ／Ｆ２０２ｇから出力された信号を選択する。

また、カードホストＩ／Ｆ２０２ｇは、入出力信号線として、クロック線２１７ａ’（ＣＬＫｇ）、コマンド線２１７ｂ’（ＣＭＤｇ_ＯとＣＭＤｇ_Ｉ）および４ビットのデータ線２１７ｃ’（ＤＡＴｇ_ＯとＤＡＴｇ_Ｉ）を備えている。また、クロック線１０４ａが、図３では出力専用であったのに対して、双方向信号線になっている。

カードホストＩ／Ｆ２０２ｇの入出力信号線は、ブリッジ回路２０６ａ，２０６ｂ，２０６ｃ等と次のように接続されている。４ビットのデータ線２１７ｃ’の出力側（ＤＡＴｇ_Ｏ）は、ビット３，２がブリッジ回路２０６ａのセレクタ１０７ａ，１０７ｂに接続されており、ビット１，０がブリッジ回路２０６ｂのセレクタ１０７ａ，１０７ｂに接続されている。一方、４ビットのデータ線２１７ｃ’の入力側（ＤＡＴｇ_Ｉ）は、ビット３，２がクロック線１０４ａ（ＣＬＫｂ_Ｉ）、コマンド線１０４ｂ（ＲＳＰｂ_Ｉ）と接続されており、ビット１，０がクロック線２１４ａ（ＣＬＫｄ_Ｉ）、コマンド線２１４ｂ（ＲＳＰｄ_Ｉ）と接続されている。さらに、クロック線２１７ａ’（ＣＬＫｇ）はブリッジ回路２０６ｃ内のセレクタ１０７ａに接続されている。コマンド線２１７ｂ’の出力側（ＣＭＤｇ_Ｏ）はブリッジ回路２０６ｃのセレクタ１０７ｂに接続されており、入力側（ＣＭＤｇ_Ｉ）はコマンド線２１６ｂの入力側（ＲＳＰｆ_Ｉ）と接続されている。

このような構成によって、８ビットモードのとき、カードホストＩ／Ｆ２０２ｇが、カードバス端子のうち未使用となる部分（クロック線１０４ａ，２１４ａ，２１６ａとコマンド線１０４ｂ，２１４ｂ，２１６ｂに接続されたカードバス端子）を介して、カードスロットＳ２０５ｇに挿入されたＳＤカード１０５ｆを制御することが可能になる。すなわち、８ビット対応のＭＭＣ１０５ｃ，１０５ｄ，１０５ｅが接続されているとき、すなわちイネーブル信号ＥＮ２２が３ビットともアサートされているとき、未使用となっているクロック線１０４ａ，２１４ａ，２１６ａおよびコマンド線１０４ｂ，２１４ｂ，２１６ｂを、ＳＤカード１０５ｆを制御するためのクロック線２１７ａ、コマンド線２１７ｂ、４ビットのデータ線２１７ｃに割り当て、新たなカードバス２１７を構築することができる。

なお、クロック線１０４ａ、コマンド線１０４ｂの入出力切替えは、カードバス２１７を使用しないときは、それぞれ、出力固定、カードバスＩ／Ｆ２０２ｂの出力信号ＣＭＯＤＥｂであり、カードバス２１７を使用するときは、ともにカードホストＩ／Ｆ２０２ｇの出力信号ＤＡＴＯＥｇで制御される。クロック線２１４ａ，２１６ａ、コマンド線２１４ｂ，２１６ｂの入出力切替えも同様である。

以上のように本実施形態によると、８ビットモードのとき、カードバス端子のうち未使用となる部分を介して、別のカードモジュールが制御可能になるので、カードホストＬＳＩの入出力端子を増やすことなく、セット機器のカードスロットを増やすことができる。

（実施の形態３）
図１０は実施の形態３に係るセット機器の構成図である。図１０において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図１０に示すように、セット機器３００は、メインマイコン１０、カードホストＬＳＩ３０１、カードバス１０３，１０４、８ビット対応の組み込みＭＭＣ３０５ｃ、およびカードスロットＳ１０５ｂを備えている。すなわち、カードホストＬＳＩ３０１は、カードバス１０３を介して組み込みＭＭＣ３０５ｃを制御する。また、カードホストＬＳＩ３０１は、ホストＩ／Ｆ３１が高速起動シーケンサ１４を有している点と、ブート切替え端子３１０を備えている点で、図１のカードホストＬＳＩ１０１と異なっている。高速起動シーケンサ１４は、ブート切替え端子３１０が有効であるとき、カードホストＬＳＩ３０１の電源起動時に起動する。

また、８ビット対応の組み込みＭＭＣ３０５ｃには、メインマイコン１０のブートプログラムＢＴ３０５が保存されている。セット機器３００起動時に、メインマイコン１０は８ビット対応の組み込みＭＭＣ３０５ｃからブートプログラムＢＴ３０５を読み出して実行する。なお、定常時は実施の形態１と同様に、メインマイコン１０が、ホストＩ／Ｆ３１を介してカードホストＬＳＩ３０１全体を制御する。

以下、高速起動シーケンサ１４に関わる動作について説明する。

セット機器３００起動時すなわちカードホストＬＳＩ３０１の電源起動時に、ブート切替え端子３１０が有効であれば、ホストＩ／Ｆ３１内部の高速起動シーケンサ１４が起動し、メインマイコン１０に代わって動作する。まず、高速起動シーケンサ１４は、コマンドを発行し、以下の判定を行う。

・カードバス１０３に接続されているカード種類の判定
・カードバス１０３に接続されているカードがブート対応しているか否かの判定
カードバス１０３に接続されているカードすなわち８ビット対応の組み込みＭＭＣ３０５ｃがブート対応していると判定したとき、高速起動シーケンサ１４は、カードホストＩ／Ｆ１０２ａのレジスタＲ１０２ａ、バッファＢ１０２ａを制御し、ブートデータをカードホストＩ／Ｆ１０２ａ内部のバッファＢ１０２ａへ格納する。その後、カード初期化コマンドを発行し、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定して、８ビット対応の組み込みＭＭＣ３０５ｃが８ビット対応か否かを判定する。８ビット対応でない場合は、８ビットイネーブルレジスタ１２の「８ビットイネーブル」を解除し、４ビットモードとして動作させる。すなわち、高速起動シーケンサ１４は、８ビットのカードモジュールがカードホストＬＳＩ３０１に接続されているか否かを判定し、接続されているとき、イネーブルレジスタ１２に保持されたイネーブル信号ＥＮ１２を、８ビットモードを示すように設定する。

このように、カードホストＬＳＩ３０１に高速起動シーケンサ１４を内蔵することによって、ブートプログラムＢＴ３０５の自動読み出しだけでなく、カード初期化やデータビット幅の設定をカードホストＬＳＩ３０１だけで処理することができる。このため、メインマイコン１０の負荷を削減し、８ビット対応の組み込みＭＭＣ３０５ｃを高速に起動することが可能になる。

なお、電源起動時にブート切替え端子３１０が無効である場合は、高速起動シーケンサ１４は動作せず、実施の形態１と同様の動作となり、８ビット対応の組み込みＭＭＣ３０５ｃを通常のＭＭＣと同様に扱う。すなわち、メインマイコン１０が、８ビット対応の組み込みＭＭＣ３０５ｃの初期化や、８ビットイネーブルレジスタ１２に「８ビットイネーブル」を設定するなどの制御を行う。

なお、高速起動シーケンサ１４は、コマンドを発行し、カード種別とブート対応を判定したが、本発明はこれに限定されるものではない。例えば、それらを設定する端子を別に設けておくことによって、コマンド発行による判定が不要となり、さらに高速起動が可能となる。また、ブートデータをバッファＢ１０２ａに格納後、８ビット対応か否かを判定するとしたが、本発明はこれに限定されるものではない。例えば、８ビット対応か否かを設定する端子を設けておくことによって、８ビット対応時はブートデータも８ビットモードで格納することができ、さらに高速起動が可能となる。

以上のように本実施形態によると、ホストＩ／Ｆ３１内部に設けられた高速起動シーケンサ１４によって８ビットイネーブルレジスタ１２を制御することによって、実施の形態１の効果に加えて、メインマイコン１０の負荷を軽減できるという効果が得られる。また、ハードウェアで制御することになり、高速に起動できるとともに、メインマイコン１０を先に起動させることが不要となるため、消費電力を低減することができる。

なお、高速起動シーケンサ１４は、８ビットのカードモジュールがカードホストＬＳＩ３０１に接続されているときであっても、これとともに他のカードモジュールがカードホストＬＳＩ３０１に接続されているときは、イネーブルレジスタ１２に保持されたイネーブル信号ＥＮ１２を、８ビットモードを示さないように設定するのが好ましい。

またこのことは、メインマイコンがカードホストＬＳＩに対して８ビットモードか否かを設定する場合も同様である。すなわち、８ビットのカードモジュールがカードホストＬＳＩに接続されているときであっても、これとともに他のカードモジュールがカードホストＬＳＩに接続されているときは、メインマイコンはカードホストＬＳＩを８ビットモードに設定しないのが好ましい。

なお、上述の各実施形態では、ブリッジ回路に接続された２つのカードバスのいずれか一方のみが、８ビット対応のカードモジュールと接続可能であるものとした。これに対して図１１に示すセット機器１００Ｂのように、カードホストＬＳＩ１０１Ｂのブリッジ回路１０６Ｂに接続された２つのカードバス１０３，１０４の両方が８ビット対応のカードモジュールと接続可能である構成も、容易に実現可能である。

図１１の構成では、４ビットデータ線１０３ｃがカードスロットＳ１０５ｂに接続されており、カードスロットＳ１０５ａ，Ｓ１０５ｂの両方に８ビット対応のＭＭＣ１０５ｃ，１０５ｄが挿入されている。ブリッジ回路１０６Ｂは、図３に示したセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を、カードホストＩ／Ｆ１０２ｂ側だけでなくカードホストＩ／Ｆ１０２ａ側にも備えている。そして、ホストＩ／Ｆ１１は、カードスロットＳ１０５ａ，Ｓ１０５ｂのどちらに８ビット対応のＭＭＣが挿入されたかを示す切替信号ＳＷ１２をブリッジ回路１０６Ｂに与える。

また、図１２は３個のカードホストＩ／Ｆを用いて８ビット対応のカードモジュールを制御する構成を示している。図１２に示すセット機器１００Ｃでは、カードホストＬＳＩ１０１Ｃにおいて、３個のカードホストＩ／Ｆ１０２ｄ，１０２ｅ，１０２ｆと３個のカードバス端子１２１ａ，１２１ｂ，１２１ｃとの間に、ブリッジ回路１０６Ｃが設けられている。カードバス端子１２１ａ，１２１ｂ，１２１ｃは、カードバス１２３，１２４，１２６を介してカードスロットＳ１０５ｄ，Ｓ１０５ｅ，Ｓ１０５ｆとそれぞれ接続されている。またデータ線１２４ｃ，１２６ｃはカードスロットＳ１０５ｄにも接続されている。すなわち、２ビットのデータ線１２３ｃ，１２４ｃと４ビットのデータ線１２６ｃとを合わせた８ビット分のデータ線によって、８ビット対応のＭＭＣ１０５ｃを制御する。ブリッジ回路１０６Ｃは、図３に示したセレクタ１０７ａ，１０７ｂ，１０７ｃやＤＡＴ０切替回路１０８を、カードホストＩ／Ｆ１０２ｅ側とカードホストＩ／Ｆ１０２ｆ側に備えている。

なお、上述の各実施形態では、あるカードバスの全てのデータ線を、他のカードモジュールの制御のために用いるものとして説明したが、そのカードバスのデータ線の一部を、他のカードモジュールの制御のために用いるようにしてもよい。例えば、図１の構成において、カードバス１０４のデータ線１０４ｃが計８ビットであり、そのうちの４ビット分をカードスロットＳ１０５ａと接続するようにしてもよい。

以上の説明から分かるように、上述の各実施形態は、次のような構成にまで容易に拡張可能である。すなわち、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、Ｍ個のカードバス端子と、Ｍ個のカードホストＩ／ＦとＭ個のカードバス端子との間の信号線接続関係を設定するブリッジ回路とを備えた構成とする。そして、ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／ＦとＭ個のカードバス端子との間の信号線接続関係を設定する。

（実施の形態４）
図１３は実施の形態４に係るセット機器の構成図である。図１３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図１３に示すように、セット機器６００は、メインマイコン１０、カードホストＬＳＩ６０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ、Ｓ１０５ｂを備えている。カードホストＬＳＩ６０１は、図１のカードホストＬＳＩ１０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ６０１は、８ビットのカードモジュールにも対応可能に構成されている。図１３は、セット機器６００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ６０１は、ブリッジ回路６０６がカードホストＩ／Ｆ１０２ａ，１０２ｂとビット変換回路１３との間に位置している点で、図１のカードホストＬＳＩ１０１と異なっている。ブリッジ回路６０６とビット変換回路１３とはカードホストバス６１０によって、ブリッジ回路６０６とカードホストＩ／Ｆ１０２ａとは＃Ａアクセスバス６１１によって、そしてブリッジ回路６０６とカードホストＩ／Ｆ１０２ｂとは＃Ｂアクセスバス６１２によって、それぞれ接続されている。また、カードホストＩ／Ｆ１０２ａ，１０２ｂはそれぞれ、ブリッジ回路６０６に、ビジー解除割込信号ＩＢ１０２ａ，ＩＢ１０２ｂを出力する。ビジー解除割込信号とは、ライトコマンド発行時、ライトデータ転送後に送信されるビジー状況が“ビジー解除”されたときに、アサートされる割り込みである。

図１４はブリッジ回路６０６とその周辺の詳細な構成を示す図である。図１４に示すように、ブリッジ回路６０６は、＃Ａアクセス制御回路６１３と、＃Ｂアクセス制御回路６１４とを備えており、カードホストＬＳＩ６０１外部からホストＩ／Ｆ１１を介して受けた制御信号をカードホストＩ／Ｆ１０２ａ，１０２ｂに与えるとともに、カードホストＩ／Ｆ１０２ａ，１０２ｂの設定を行う。

カードホストバス６１０は、クロック信号ＣＫ_ａ０，ＣＫ_ｂ０、アドレス信号ＡＤ_ａｂ０、チップイネーブルＣＳ_ａ０，ＣＳ_ｂ０、ライトイネーブルＷＥ_ａ０，ＷＥ_ｂ０、ライトデータＷＤ_ａ０，ＷＤ_ｂ０、リードイネーブルＲＥ_ａ０，ＲＥ_ｂ０、リードデータＲＤ_ａ０，ＲＤ_ｂ０を伝送するための信号線を有している。これらの信号は、＃Ａアクセス制御回路６１３または／および＃Ｂアクセス制御回路６１４に入力される。

＃Ａアクセスバス６１１は、＃Ａアクセス制御回路６１３から出力されたクロック信号ＣＫ_ａ１、アドレス信号ＡＤ_ａ１、チップイネーブルＣＳ_ａ１、ライトイネーブルＷＥ_ａ１、ライトデータＷＤ_ａ１およびリードイネーブルＲＥ_ａ１、並びにカードホストＩ／Ｆ１０２ａから出力されたリードデータＲＤ_ａ１を伝送するための信号線を有している。＃Ｂアクセスバス６１２は、＃Ｂアクセス制御回路６１４から出力されたクロック信号ＣＫ_ｂ１、アドレス信号ＡＤ_ｂ１、チップイネーブルＣＳ_ｂ１、ライトイネーブルＷＥ_ｂ１、ライトデータＷＤ_ｂ１およびリードイネーブルＲＥ_ｂ１、並びにカードホストＩ／Ｆ１０２ｂから出力されたリードデータＲＤ_ｂ１を伝送するための信号線を有している。

図１５および図１６はそれぞれ、カードホストＩ／Ｆ１０２ａ，１０２ｂが有するレジスタＲ１０２ａ，Ｒ１０２ｂの構成例を示す図である。図１５および図１６において、（ａ）はレジスタマップであり、その内容はレジスタＲ１０２ａ，Ｒ１０２ｂで同一であり、アドレスのみが異なっている。また、（ｂ）は割込みマスクレジスタのビットアサインを示す。割込みマスクレジスタの役割は、割込み発生時に、割込みがアサートされないように、マスクする割込みを要因毎に設定することである。レジスタＲ１０２ａではアドレス０ｘ００Ａが、レジスタＲ１０２ｂではアドレス０ｘ１０Ａが、割込みマスクレジスタになっている。ビット０はレスポンス割込みマスク、ビット１はビジー解除割込みマスク、ビット２はライト要求割込みマスク、ビット３はリード要求割込みマスク、ビット４はＣＲＣエラー割込みマスクがアサインされている。また、（ｃ）は割込み要因レジスタのビットアサインを示す。割込み要因レジスタの役割は、割込みがアサートされたときに、割込みの要因を表示することである。レジスタＲ１０２ａではアドレス０ｘ００Ｃが、レジスタＲ１０２ｂではアドレス０ｘ１０Ｃが、割込み要因レジスタになっている。ビット０はレスポンス割込み、ビット１はビジー解除割込み、ビット２はライト要求割込み、ビット３はリード要求割込み、ビット４はＣＲＣエラー割込みがアサインされている。

以下、上述した本実施形態に係る構成の動作について説明する。

イネーブル信号ＥＮ１２がネゲートされているときは、＃Ａアクセス制御回路６１３および＃Ｂアクセス制御回路６１４は、各信号をスルーする。すなわち、カードホストバス６１０を介して入力される信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０は＃Ａアクセス制御回路６１３をスルーし、それぞれ信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１としてカードホストＩ／Ｆ１０２ａに出力される。また、カードホストＩ／Ｆ１０２ａから出力された信号ＲＤ_ａ１は＃Ａアクセス制御回路６１３をスルーし、信号ＲＤ_ａ０としてカードホストバス６１０に出力される。同様に、カードホストバス６１０を介して入力される信号ＣＫ_ｂ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０，ＲＥ_ｂ０は＃Ｂアクセス制御回路６１４をスルーし、それぞれ信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１，ＲＥ_ｂ１としてカードホストＩ／Ｆ１０２ｂに出力される。また、カードホスト１０２ｂから出力された信号ＲＤ_ｂ１は＃Ｂアクセス制御回路６１４をスルーし、信号ＲＤ_ｂ０としてカードホストバス６１０に出力される。

また、イネーブル信号ＥＮ１２のネゲートが開始したとき、ブリッジ回路６０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂの割込みマスクレジスタ（レジスタＲ１０２ａのアドレス０ｘ００Ａと、レジスタＲ１０２ｂのアドレス０ｘ１０Ａ）のビット１を“ビジー解除割込みマスク”に設定する。この設定により、イネーブル信号ＥＮ１２がネゲートされている間、カードホストＩ／Ｆ１０２ａ，１０２ｂから出力されるビジー解除割込み信号ＩＢ１０２ａ，ＩＢ１０２ｂはアサートされない。

イネーブル信号ＥＮ１２がアサートされているときは、＃Ｂアクセス制御回路６１４は、クロック信号ＣＫ_ｂ１として、クロック信号ＣＫ_ａ１と同じクロック信号ＣＫ_ａ０を出力する。これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂがともにクロック信号ＣＫ_ａ０に同期して動作することになる。すなわち、カードバス１０３における入出力データＤＡＴａ_Ｉ，ＤＡＴａ_Ｏとカードバス１０４における入出力データＤＡＴｂ_Ｉ，ＤＡＴｂ_Ｏとが、同一のクロック信号ＣＬＫａに同期して入出力される。

また、＃Ａアクセス制御回路６１３が、レジスタＲ１０２ａのアドレス０ｘ０００，０ｘ００２，０ｘ００４にそれぞれコマンド、コマンドアーギュメント１，２を設定する場合、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１００，０ｘ１０２，０ｘ１０４にも同一の内容が設定されるように、各入力信号を変換し、＃Ｂアクセスバス６１２に出力する。

レジスタＲ１０２ａの上記以外のアドレス、または、レジスタＲ１０２ｂにアクセスする場合は、クロック信号ＣＫ_ｂ１を除き、イネーブル信号ＥＮ１２がネゲートされているときと同様に、カードホストバス６１０の各信号およびカードホストＩ／Ｆ１０２ａ，１０２ｂからの信号は、＃Ａアクセス制御回路６１３または＃Ｂアクセス制御回路６１４をスルーする。

また、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１０６に“クロック外部出力停止”を設定する。これにより、カードホストＩ／Ｆ１０２ｂはクロックが出力されない状態に設定され、クロック信号ＣＬＫｂは出力停止となる。また、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１００に“レスポンスなし”を設定する。これにより、カードホストＩ／Ｆ１０２ｂは、レスポンス判断回路Ｃ１０２ｂの機能が無効になり、レスポンスＣＭＤｂ_Ｉが返送されない場合であっても、正常に動作する。なお、このようなレジスタ設定は、＃Ｂアクセス制御回路６１４が設定用信号を生成するようにしてもよいし、メインマイコン１０が設定してもよい。

８ビット対応のＭＭＣ１０５ｃにライトコマンドを発行する場合は、ライトデータ転送後、データＤＡＴａ_Ｉ[０]にのみ送信されるカードのステータス情報としてのビジー状況の制御も必要となる。

イネーブル信号ＥＮ１２のアサートが開始したとき、＃Ａアクセス制御回路６１３は、レジスタＲ１０２ａのアドレス０ｘ００Ａ、ビット１に“ビジー解除割込みマスク解除”を設定する。これにより、カードホストＩ／Ｆ１０２ａからビジー解除割込み信号ＩＢ１０２ａがアサート可能になる。レジスタＲ１０２ａのアドレス０ｘ００８とレジスタＲ１０２ｂのアドレス０ｘ１０８のビジー状況は、デフォルトで“ビジー”に設定されている。

ライトデータ転送後、ステータス情報がデータＤＡＴａ_Ｉ[０]を介してＤＡＴ０判断回路Ｄ１０２ａに入力されると、“ＣＲＣ状況”と“ビジー”が判断され、ビジー解除されたときのみ、“ビジー解除”がレジスタＲ１０２ａのアドレス０ｘ００８に、“ビジー解除割込み”がアドレス０ｘ００Ｃ、ビット１に書き込まれる。それとともに、ブリッジ回路６０６へのビジー解除割込み信号ＩＢ１０２ａがアサートされる。

ビジー解除割込み信号ＩＢ１０２ａがアサートされると、＃Ａアクセス制御回路６１３は、レジスタＲ１０２ａのアドレス０ｘ００Ｃ、ビット１の“ビジー解除割込み”をクリア設定し、＃Ｂアクセス制御回路６１４は、レジスタＲ１０２ｂのアドレス０ｘ１０８に“ビジー解除”を設定する。

これにより、カードホストＩ／Ｆ１０２ａ，１０２ｂはともに“ビジー解除”かつ“割込み要因なし”となり、レジスタＲ１０２ａのアドレス０ｘ００８、レジスタＲ１０２ｂのアドレス０ｘ１０８のビジー状況を“ビジー”にリセットした後、処理を続行する。

カードホストＩ／Ｆ１０２ｂからの割込みＩ１０２ｂは、すべてを通知可能なように設定してもよいが、カードホストＩ／Ｆ１０２ｂについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能なようにしてもよい。この設定は、＃Ｂアクセス制御回路６１４が設定用信号を生成するようにしてもよいし、メインマイコン１０が設定してもよい。

次に、ブリッジ回路６０６における＃Ａアクセス制御回路６１３と＃Ｂアクセス制御回路６１４の構成例について説明する。

図１７は＃Ａアクセス制御回路６１３の詳細な構成を示す図である。図１７に示すように、＃Ａアクセス制御回路６１３は、＃Ａ信号生成回路６１５と、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇとを備えている。

図１８は＃Ａアクセス制御回路６１３の動作を示すタイミングチャートであり、（ａ）は＃Ａアクセス制御回路６１３への入力信号、（ｂ）は＃Ａアクセス制御回路６１３からの出力信号である。また、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２エッジ検出時、イネーブル信号ＥＮ１２アサートかつビジー解除割込みＩＢ１０２ａネゲート時、イネーブル信号ＥＮ１２アサートかつビジー解除割込みＩＢ１０２ａアサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０，ＲＤ_ａ１をそれぞれ選択し（そのままスルーさせて）、信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１，ＲＤ_ａ０として出力する。

イネーブル信号ＥＮ１２のエッジ検出時（期間Ｔ２）は、＃Ａ信号生成回路６１５は“ビジー解除割込みマスク／マスク解除”設定用信号を生成する。セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆは、＃Ａ信号生成回路６１５によって生成された信号を信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１として出力する。ここで“ビジー解除割込みマスク／マスク解除”設定用信号とは、クロック信号ＣＫ_ａ１の立上りエッジで、アドレスＡＤ_ａ１が“０ｘ００Ａ”、チップイネーブルＣＳ_ａ１がアサート、ライトイネーブルＷＥ_ａ１がアサート、リードイネーブルＲＥ_ａ１がネゲートである。そして、ライトデータＷＤ_ａ１は、イネーブル信号ＥＮ１２が０（ネゲート）から１（アサート）へ変化したとき“ビジー解除割込みマスク解除”、イネーブル信号ＥＮ１２が１（アサート）から０（ネゲート）へ変化したとき“ビジー解除割込みマスク”となる。

イネーブル信号ＥＮ１２がアサートかつビジー解除割込みＩＢ１０２ａネゲート時（期間Ｔ３）は、セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆ，６１６ｇは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０，ＲＥ_ａ０，ＲＤ_ａ１を選択し（そのままスルーさせて）、信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１，ＲＤ_ａ０として出力する。

イネーブル信号ＥＮ１２がアサートかつビジー解除割込みＩＢ１０２ａアサート時（期間Ｔ４）は、＃Ａ信号生成回路６１５は“ビジー解除”設定用信号を生成する。セレクタ６１６ａ，６１６ｂ，６１６ｃ，６１６ｄ，６１６ｅ，６１６ｆは、＃Ａ信号生成回路６１５によって生成された信号を信号ＣＫ_ａ１，ＡＤ_ａ１，ＣＳ_ａ１，ＷＥ_ａ１，ＷＤ_ａ１，ＲＥ_ａ１として出力する。ここで“ビジー解除”設定用信号とは、クロック信号ＣＫ_ａ１の立上りエッジで、アドレスＡＤ_ａ１が“０ｘ００Ｃ”、チップイネーブルＣＳ_ａ１がアサート、ライトイネーブルＷＥ_ａ１がアサート、ライトデータＷＤ_ａ１が“割込みクリア”、リードイネーブルＲＥ_ａ１がネゲートとなることである。

図１９は＃Ｂアクセス制御回路６１４の詳細な構成を示す図である。図１９に示すように、＃Ｂアクセス制御回路６１４は、＃Ｂ信号生成回路６１７と、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅ，６１８ｆ，６１８ｇとを備えている。

図２０は＃Ｂアクセス制御回路６１４の動作を示すタイミングチャートであり、（ａ）は＃Ｂアクセス制御回路６１４への入力信号、（ｂ）は＃Ｂアクセス制御回路６１４からの出力信号である。また、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、レジスタＲ１０２ａへコマンド／コマンドアーギュメント設定時、レジスタＲ１０２ａへコマンド／コマンドアーギュメント設定以外のアクセスまたはレジスタＲ１０２ｂへのアクセス時、ビジー状況ライト時を示す。期間Ｔ２，Ｔ３，Ｔ４はいずれも、イネーブル信号ＥＮがアサートされている。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅ，６１８ｆ，６１８ｇは、入力信号ＣＫ_ｂ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０，ＲＥ_ｂ０，ＲＤ_ｂ１をそれぞれ選択し（そのままスルーさせて）、信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１，ＲＥ_ｂ１，ＲＤ_ｂ０として出力する。

レジスタＲ１０２ａへのコマンド／コマンドアーギュメント設定の場合（期間Ｔ２）は、セレクタ６１８ａ，６１８ｃ，６１８ｄ，６１８ｅは、入力信号ＣＫ_ａ０，ＣＳ_ａ０，ＷＥ_ａ０，ＷＤ_ａ０をそれぞれ選択し、信号ＣＫ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１として出力する。また、セレクタ６１８ｂは、＃Ｂ信号生成回路６１７によってレジスタＲ１０２ｂのコマンド／コマンドアーギュメント設定アドレス“ＡＤ_ａｂ０＋０ｘ１００”に変換されたアドレスを、ＡＤ_ｂ１として出力する。

レジスタＲ１０２ａへのコマンド／コマンドアーギュメント設定以外のリード／ライトアクセスまたはレジスタＲ１０２ｂへのリードライトアクセスの場合（期間Ｔ３）は、セレクタ６１８ａ，６１８ｂ，６１８ｃ，６１８ｄ，６１８ｅは、入力信号ＣＫ_ａ０，ＡＤ_ａｂ０，ＣＳ_ｂ０，ＷＥ_ｂ０，ＷＤ_ｂ０をそれぞれ選択し、信号ＣＫ_ｂ１，ＡＤ_ｂ１，ＣＳ_ｂ１，ＷＥ_ｂ１，ＷＤ_ｂ１として出力する。

ビジー解除割込みＩＢ１０２ａがアサートされた場合（期間Ｔ４）は、＃Ｂ信号生成回路６１７はレジスタＲ１０２ｂへビジー状況“ビジー解除”をライトするための信号を生成する。セレクタ６１８ａ、６１８ｂ、６１８ｃ、６１８ｄ、６１８ｅは、＃Ｂ信号生成回路６１７によって生成された信号をカードホストＩ／Ｆ１０２ｂに選択出力する。

ここで、ビジー状況“ビジー解除”をライトするための信号とは、クロック信号ＣＫ_ｂ１の立上りエッジで、アドレスＡＤ_ｂ１が“０ｘ１０８”、チップイネーブルＣＳ_ｂ１がアサート、ライトイネーブルＷＥ_ｂ１がアサート、ライトデータＷＤ_ｂ１が“ビジー解除”となることである。なお、クロック信号ＣＫ_ａ０がクロック信号ＣＫ_ｂ１として出力される。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組になって協調動作して、個々のカードホストＩ／Ｆの対応ビット幅とは異なるビット幅のカードモジュールを制御することが可能になる。したがって、カードバスにおける冗長なデータ線を減らすことができ、入出力端子数を低減することができる。また、複数枚のカードモジュールを接続する場合も、面積増加を抑えることができ、コストが低減できる。

なお、本実施形態では、ビット変換回路１３を用いてビットの並びを変更したが、ビット変換回路１３はなくてもよい。この場合、メインマイコン１０が、ビットを並び替えた
データをホストＩ／Ｆ１１に送信することによって、同様の処理が実現できる。また、ブリッジ回路６０６は、カードホストＩ／Ｆ１０２ａ，１０２ｂとホストＩ／Ｆ１１との間に設けられていればよい。

また、上述の構成では、ブリッジ回路６０６はカードホストＩ／Ｆ１０２ａ，１０２ｂとは別個に設けられていたが、ブリッジ回路をカードホストＩ／Ｆに取り込んだ構成としてもよい。

また、セット機器がカードスロットを備えておらず、カードホストＬＳＩ６０１が組み込みモジュールを制御する構成であってもよい。また、カードスロットと組み込みモジュールの両方を備えたセット機器として構成することも可能である。

また、本実施形態では、８ビット対応のＭＭＣ１０５ｃはカードスロットＳ１０５ａに挿入可能である構成としたが、カードスロットＳ１０５ｂ側に挿入可能な構成とすることも可能である。

また、本実施形態では、４ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成について説明したが、これに限られるものではない。例えば、８ビットのカードモジュールに対応可能な２個のカードホストＩ／Ｆによって、１６ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。また、２ビットのカードモジュールに対応可能な４個のカードホストＩ／Ｆによって、８ビットのカードモジュールを制御可能にする構成も、本実施形態と同様に実現可能である。すなわち、Ｎビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆ（Ｎは１以上の整数、Ｍは２以上の整数）によって、（Ｍ×Ｎ）ビットのカードモジュールを制御可能にする構成が、本実施形態と同様に実現可能である。

また、実施の形態２と同様に、本実施形態で示したＭ個のカードホストＩ／Ｆ、Ｍ個のカードバス端子およびブリッジ回路の組み合わせを複数備えているカードホストＬＳＩを構成してもよい。そして、例えば８ビットモードのとき、それ以外の第２のカードホストＩ／Ｆが、カードバス端子のうち未使用となる部分を介して、別のカードモジュールを制御可能なように構成してもよい。

また、実施の形態３と同様に、カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを設けてもよい。そして、この高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールがカードホストＬＳＩに接続されているか否かを判定し、接続されているとき、イネーブルレジスタに保持されたイネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定するようにしてもよい。あるいは、この高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールがカードホストＬＳＩに接続されているときは、イネーブルレジスタに保持されたイネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定するようにしてもよい。

あるいは、メインマイコン１０が、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールがカードホストＬＳＩに接続されているときは、カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しないようにしてもよい。

（実施の形態５）
図２１は実施の形態５に係るセット機器の構成図である。図２１において、図１３と共通の構成要素には図１３と同一の符号を付しており、ここではその詳細な説明を省略する。

図２１に示すように、セット機器８００は、メインマイコン１０、カードホストＬＳＩ８０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ、Ｓ１０５ｂを備えている。カードホストＬＳＩ８０１は、図１３のカードホストＬＳＩ６０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ８０１は、８ビットのカードモジュールにも対応可能に構成されている。図２１は、セット機器８００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ８０１は、タイミング調整回路８０７を備えている点で、図１３のカードホストＬＳＩ６０１と異なっている。タイミング調整回路８０７は、カードホストＩ／Ｆ１０２ａ，１０２ｂからそれぞれ出力された割り込み信号Ｉ８０２ａ，Ｉ８０２ｂを入力とし、カードホストＬＳＩ８０１の外部に各カードホストＩ／Ｆ用の新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂを出力するとともに、ブリッジ回路８０６に割り込みクリア信号ＣＲ８０７を出力する。またタイミング調整回路８０７は、イネーブル信号ＥＮ１２を受ける。

ブリッジ回路８０６は、割り込みクリア信号ＣＲ８０７を受ける以外は、図１３のブリッジ回路６０６と同様の構成からなる。

図２２はタイミング調整回路８０７の動作を示すタイミングチャートであり、（ａ）はタイミング調整回路８０７への入力信号、（ｂ）はタイミング調整回路８０７からの出力信号である。また、期間Ｔ１，Ｔ２はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２アサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、割込み信号Ｉ８０２ａ，Ｉ８０２ｂはそのまま新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂとしてスルー出力される。このとき、割込みクリア信号ＣＲ８０７は常にネゲート状態である。

イネーブル信号ＥＮ１２がアサートされているとき（期間Ｔ２）、カードホストＩ／Ｆ１０２ｂからの割込みは、送信データに関するエラー割込みに加え、ライト／リード要求を通知可能に設定しておく。割込みが共にライト要求、または、共にリード要求の場合は、タイミング調整回路８０７は、割込み信号Ｉ８０２ａ，Ｉ８０２ｂがともにアサートされた後、新割込み信号Ｉ８１２ａのみをアサートし、新割り込み信号Ｉ８１２ｂはアサートしない。また、割込みクリア信号ＣＲ８０７をアサートする。ブリッジ回路８０６の＃Ｂアクセス制御回路６１４は、割込みクリア信号ＣＲ８０７のアサートを受けて、レジスタＲ１０２ｂのアドレス０ｘ１０Ｃの割込み要因をクリアする。割込み信号Ｉ８０２ａ，Ｉ８０２ｂがともにネゲートされたとき、タイミング調整回路８０７は、新割込み信号Ｉ８１２ａをネゲートする。

ライト要求／リード要求以外の割込みの場合は、タイミング調整回路８０７は、割り込み信号Ｉ８０２ａ，Ｉ８０２ｂをそのまま新割り込み信号Ｉ８１２ａ，Ｉ８１２ｂとしてスルー出力する。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組みになって協調動作する際、カードホストＩ／Ｆ間で処理タイミングにズレが生じた場合でも、それを検出し同期することが可能になる。

（実施の形態６）
図２３は実施の形態６に係るセット機器の構成図である。図２３において、図１３と共通の構成要素には図１３と同一の符号を付しており、ここではその詳細な説明を省略する。

図２３に示すように、セット機器９００は、メインマイコン１０、カードホストＬＳＩ９０１、カードバス１０３，１０４、およびカードスロットＳ１０５ａ，Ｓ１０５ｂを備えている。カードホストＬＳＩ９０１は、図１３のカードホストＬＳＩ６０１と同様に、カードモジュールを複数枚制御する機能を有する。またカードホストＬＳＩ９０１は、８ビットのカードモジュールにも対応可能に構成されている。図２３は、セット機器９００のカードスロットＳ１０５ａに８ビット対応のＭＭＣ１０５ｃが挿入された状態を示している。

カードホストＬＳＩ９０１は、タイミング調整回路９０７を備えている点で、図１３のカードホストＬＳＩ６０１と異なっている。タイミング調整回路９０７は、カードホストＩ／Ｆ１０２ａ，１０２ｂからそれぞれ出力されたバッファアドレスポインタＡ９０２ａ，Ａ９０２ｂを入力とし、ブリッジ回路９０６に、カードホストＩ／Ｆ１０２ａ，１０２ｂ用のクロック停止信号９０８ａ，９０８ｂを出力する。バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂは、バッファ先頭アドレスまたは指定アドレスから１つずつインクリメント動作する。またタイミング調整回路９０７は、イネーブル信号ＥＮ１２を受ける。

ブリッジ回路９０６は、クロック停止信号９０８ａ，９０８ｂを受ける以外は、図１３のブリッジ回路６０６と同様の構成からなる。

図２４はタイミング調整回路９０７の動作を示すタイミングチャートであり、（ａ）はタイミング調整回路９０７への入力信号、（ｂ）はタイミング調整回路９０７からの出力信号である。また、期間Ｔ１，Ｔ２はそれぞれ、イネーブル信号ＥＮ１２ネゲート時、イネーブル信号ＥＮ１２アサート時を示す。

イネーブル信号ＥＮ１２がネゲートされているとき（期間Ｔ１）、タイミング調整回路９０７は、バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂをモニタしない。このため、クロック停止信号９０８ａ，９０８ｂは常にネゲート状態である。

イネーブル信号ＥＮ１２がアサートされているとき（期間Ｔ２）、タイミング調整回路９０７は、バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂをモニターし、バッファフルアドレスまたは指定アドレスに先に到達した方のカードホストＩ／Ｆ用のクロック停止信号９０８ａまたは９０８ｂをアサートする。ブリッジ回路９０６は、クロック停止信号９０８ａまたは９０８ｂがアサートされたとき、このクロック停止信号９０８ａまたは９０８ｂに対応する、処理の進んでいる方のカードホストＩ／Ｆ１０２ａ，１０２ｂへのクロックを停止させる。バッファアドレスポインタＡ９０２ａ，Ａ９０２ｂが両方ともバッファフルまたは指定アドレスまで到達したとき、タイミング調整回路９０７は、先ほどアサートしたクロック停止信号９０８ａまたは９０８ｂをネゲートする。これにより、クロックが停止されていたカードホストＩ／Ｆの処理が再開する。

以上のように、本実施形態によると、複数のカードホストＩ／Ｆが組みになって協調動作する際、カードホストＩ／Ｆ間で処理タイミングにズレが生じた場合でも、それを検出し同期することが可能になる。

第１〜第３の各実施形態と同様に、第４〜第６の各実施形態は、次のような構成にまで容易に拡張可能である。すなわち、Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であるＭ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、Ｍ個のカードバス端子と、ホストＩ／Ｆと、Ｍ個のカードホストＩ／ＦとホストＩＦとの間に設けられ、ホストＩ／Ｆを介して受けた制御信号をＭ個のカードホストＩ／Ｆに与えるとともに、Ｍ個のカードホストＩ／Ｆの設定を行うブリッジ回路とを備えた構成とする。そして、ブリッジ回路は、Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードホストＩ／Ｆとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、Ｍ個のカードホストＩ／Ｆを設定する。

本発明では、カードホストＬＳＩを有するセット機器において、小型軽量化を妨げることなく、複数のリムーバルカードまたは組み込みモジュールが制御可能になるので、例えば、携帯電話端末の小型軽量化と機能拡張の両立に有用である。

１０ メインマイコン
１１，３１ ホストＩ／Ｆ
１２ イネーブルレジスタ
１３ ビット変換回路
１４ 高速起動シーケンサ
１００，１００Ａ，１００Ｂ，１００Ｃ，２００，３００ セット機器
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，２０１，３０１ カードホストＬＳＩ
１０２ａ，１０２ｂ，１０２ｄ，１０２ｅ，１０２ｆ カードホストＩ／Ｆ
２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ，２０２ｅ，２０２ｆ，２０２ｇ カードホストＩ／Ｆ
１０３，１０４ カードバス
１０３ａ，１０４ａ クロック線
１０３ｂ，１０４ｂ コマンド線
１０３ｃ，１０４ｃ データ線
１０５ａ，１０５ｂ リムーバブルカード
１０５ｃ，１０５ｄ リムーバブルカード
１０６，１０６’，１０６Ｂ，１０６Ｃ，２０６ａ，２０６ｂ，２０６ｃ ブリッジ回路
１０７ａ，１０７ｂ，１０７ｃ セレクタ
１０８ ＤＡＴ０切替回路
１１１ａ，１１１ｂ カードバス端子
１１５ａ，１１５ｂ，３０５ｃ 組み込みモジュール
６００，８００，９００ セット機器
６０１，８０１，９０１ カードホストＬＳＩ
６０６，８０６，９０６ ブリッジ回路
８０７，９０７ タイミング調整回路
Ｂ１０２ａ，Ｂ１０２ｂ バッファ
Ｃ１０２ａ，Ｃ１０２ｂ レスポンス判断回路
ＥＮ１２ イネーブル信号

Claims (31)

1. リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚、制御する機能を有するカードホストＬＳＩであって、
   Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、
   前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、
   前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定する、ブリッジ回路とを備え、
   前記ブリッジ回路は、
   （Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定する
   ことを特徴とするカードホストＬＳＩ。
2. 請求項１記載のカードホストＬＳＩにおいて、
   前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、
   前記ブリッジ回路は、
   前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆから出力されるクロックおよびコマンドが、前記カードバスに伝達されない状態に、前記信号線接続関係を設定する
   ことを特徴とするカードホストＬＳＩ。
3. 請求項１記載のカードホストＬＳＩにおいて、
   前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、
   前記ブリッジ回路は、
   前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールからのレスポンスが、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定する
   ことを特徴とするカードホストＬＳＩ。
4. 請求項１記載のカードホストＬＳＩにおいて、
   前記Ｍ個のカードホストＩ／Ｆは、それぞれ、コマンドに対するレスポンスの正当性を判断するレスポンス判断回路を備えており、
   （Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、前記レスポンス判断回路の機能を無効にする
   ことを特徴とするカードホストＬＳＩ。
5. 請求項１記載のカードホストＬＳＩにおいて、
   （Ｍ×Ｎ）ビットモードのとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定する
   ことを特徴とするカードホストＬＳＩ。
6. 請求項１記載のカードホストＬＳＩにおいて、
   前記カードバスはそれぞれ、信号線として、データを送受信するためのデータ線と、コマンドの送信とレスポンスの受信のためのコマンド線と、クロックを送信するためのクロック線とを備え、
   前記ブリッジ回路は、
   前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも返される状態に、前記信号線接続関係を設定する
   ことを特徴とするカードホストＬＳＩ。
7. 請求項１記載のカードホストＬＳＩにおいて、
   前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、
   前記ホストＩ／Ｆと前記Ｍ個のカードホストＩ／Ｆとの間に設けられたビット変換回路とを備え、
   前記ビット変換回路は、
   前記イネーブル信号を受け、このイネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記ホストＩ／Ｆを介して前記Ｍ個のカードホストＩ／Ｆに書き込まれるデータについて、前記第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して当該（Ｍ×Ｎ）ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換する
   ことを特徴とするカードホストＬＳＩ。
8. 請求項１記載のカードホストＬＳＩにおいて、
   前記イネーブル信号を保持するイネーブルレジスタを備えた
   ことを特徴とするカードホストＬＳＩ。
9. 請求項８記載のカードホストＬＳＩにおいて、
   当該カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを備え、
   前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールが当該カードホストＬＳＩに接続されているか否かを判定し、接続されているとき、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定する
   ことを特徴とするカードホストＬＳＩ。
10. 請求項９記載のカードホストＬＳＩにおいて、
    前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが当該カードホストＬＳＩに接続されているときは、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定する
    ことを特徴とするカードホストＬＳＩ。
11. 請求項１記載のカードホストＬＳＩにおいて、
    Ｍ＝２である
    ことを特徴とするカードホストＬＳＩ。
12. 請求項１記載のカードホストＬＳＩにおいて、
    前記Ｍ個のカードホストＩ／Ｆ、前記Ｍ個のカードバス端子、および前記ブリッジ回路の組み合わせを２つ以上備え、かつ、
    第２のカードホストＩ／Ｆを備え、
    （Ｍ×Ｎ）ビットモードのとき、前記第２のカードホストＩ／Ｆが、前記Ｍ個のカードバス端子のうちの未使用となる部分を介して、カードモジュールを制御可能なように構成されている
    ことを特徴とするカードホストＬＳＩ。
13. 請求項１記載のカードホストＬＳＩと、
    前記カードホストＬＳＩを制御するメインマイコンと、
    前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えた
    ことを特徴とするセット機器。
14. 請求項１３記載のセット機器において、
    前記メインマイコンは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが前記カードホストＬＳＩに接続されているときは、前記カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しない
    ことを特徴とするセット機器。
15. リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚、制御する機能を有するカードホストＬＳＩであって、
    Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、
    前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、
    前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間に設けられ、前記Ｍ個のカードホストＩ／Ｆと前記Ｍ個のカードバス端子との間の信号線接続関係を設定する、ブリッジ回路とを備え、
    前記ブリッジ回路は、
    Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記信号線接続関係を設定する
    ことを特徴とするカードホストＬＳＩ。
16. リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚、制御する機能を有するカードホストＬＳＩであって、
    Ｎビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎは１以上の整数、Ｍは２以上の整数）、
    前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、
    前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、
    前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、
    前記ブリッジ回路は、
    （Ｍ×Ｎ）ビットのカードモジュールを制御する（Ｍ×Ｎ）ビットモードか否かを示すイネーブル信号を受け、前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールが接続されたカードバスに対応する第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して、この（Ｍ×Ｎ）ビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する
    ことを特徴とするカードホストＬＳＩ。
17. 請求項１６記載のカードホストＬＳＩにおいて、
    前記Ｍ個のカードホストＩ／Ｆからそれぞれ出力された割り込み信号を入力とし、前記カードホストＬＳＩの外部に各カードホストＩ／Ｆ用の新割り込み信号を出力するものであり、かつ、前記イネーブル信号を受ける、タイミング調整回路を備え、
    前記タイミング調整回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示す場合において、割り込みがライト要求またはリード要求のとき、前記Ｍ個のカードホストＩ／Ｆから出力された全ての割り込み信号がアサートされたときに、前記第１のカードホストＩ／Ｆ用の新割り込み信号のみをアサートする
    ことを特徴とするカードホストＬＳＩ。
18. 請求項１６記載のカードホストＬＳＩにおいて、
    前記Ｍ個のカードホストＩ／Ｆは、それぞれ、バッファを備えており、
    前記カードホストＬＳＩは、さらに、
    前記Ｍ個のカードホストＩ／Ｆからそれぞれ出力されたバッファアドレスポインタを入力とし、前記ブリッジ回路に各カードホストＩ／Ｆ用のクロック停止信号を出力するものであり、かつ、前記イネーブル信号を受ける、タイミング調整回路を備え、
    前記タイミング調整回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示す場合において、前記Ｍ個のカードホストＩ／Ｆから出力された全てのバッファアドレスポインタがバッファフルアドレスまたは指定アドレスに到達するまでの間、バッファアドレスポインタがバッファフルアドレスまたは指定アドレスに到達したカードホストＩ／Ｆ用のクロック停止信号をアサートする
    ことを特徴とするカードホストＬＳＩ。
19. 請求項１６記載のカードホストＬＳＩにおいて、
    前記ブリッジ回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、クロックが出力されない状態に設定する
    ことを特徴とするカードホストＬＳＩ。
20. 請求項１６記載のカードホストＬＳＩにおいて、
    前記Ｍ個のカードホストＩ／Ｆは、それぞれ、コマンドに対するレスポンスの正当性を判断するレスポンス判断回路を備えており、
    前記ブリッジ回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、前記レスポンス判断回路の機能を無効にする
    ことを特徴とするカードホストＬＳＩ。
21. 請求項１６記載のカードホストＬＳＩにおいて、
    前記ブリッジ回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記第１のカードホストＩ／Ｆ以外のカードホストＩ／Ｆについて、発生した割り込みのうち、送信データに関するエラー割り込みのみを通知可能に設定する
    ことを特徴とするカードホストＬＳＩ。
22. 請求項１６記載のカードホストＬＳＩにおいて、
    前記ブリッジ回路は、
    前記イネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、当該（Ｍ×Ｎ）ビットのカードモジュールのステータスを表すステータス情報が、前記第１のカードホストＩ／Ｆとともにそれ以外のカードホストＩ／Ｆにも共有されるように、設定する
    ことを特徴とするカードホストＬＳＩ。
23. 請求項１６記載のカードホストＬＳＩにおいて、
    前記ホストＩ／Ｆと前記ブリッジ回路との間に設けられたビット変換回路を備え、
    前記ビット変換回路は、
    前記イネーブル信号を受け、このイネーブル信号が（Ｍ×Ｎ）ビットモードを示すとき、前記ホストＩ／Ｆを介して前記Ｍ個のカードホストＩ／Ｆに書き込まれるデータについて、前記第１のカードホストＩ／Ｆとそれ以外のカードホストＩ／Ｆとが協調動作して当該（Ｍ×Ｎ）ビットのカードモジュールにデータ書き込み可能なように、ビットの並びを変換する
    ことを特徴とするカードホストＬＳＩ。
24. 請求項１６記載のカードホストＬＳＩにおいて、
    前記イネーブル信号を保持するイネーブルレジスタを備えた
    ことを特徴とするカードホストＬＳＩ。
25. 請求項２４記載のカードホストＬＳＩにおいて、
    当該カードホストＬＳＩの電源起動時に起動する高速起動シーケンサを備え、
    前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールが当該カードホストＬＳＩに接続されているか否かを判定し、接続されているとき、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示すように設定する
    ことを特徴とするカードホストＬＳＩ。
26. 請求項２５記載のカードホストＬＳＩにおいて、
    前記高速起動シーケンサは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが当該カードホストＬＳＩに接続されているときは、前記イネーブルレジスタに保持された前記イネーブル信号を、（Ｍ×Ｎ）ビットモードを示さないように設定する
    ことを特徴とするカードホストＬＳＩ。
27. 請求項１６記載のカードホストＬＳＩにおいて、
    Ｍ＝２である
    ことを特徴とするカードホストＬＳＩ。
28. 請求項１６記載のカードホストＬＳＩにおいて、
    前記Ｍ個のカードホストＩ／Ｆ、前記Ｍ個のカードバス端子、および前記ブリッジ回路の組み合わせを２つ以上備え、かつ、
    第２のカードホストＩ／Ｆを備え、
    （Ｍ×Ｎ）ビットモードのとき、前記第２のカードホストＩ／Ｆが、前記Ｍ個のカードバス端子のうちの未使用となる部分を介して、カードモジュールを制御可能なように構成されている
    ことを特徴とするカードホストＬＳＩ。
29. 請求項１６記載のカードホストＬＳＩと、
    前記カードホストＬＳＩを制御するメインマイコンと、
    前記カードホストＬＳＩの前記Ｍ個のカードバス端子とそれぞれ接続された、Ｍ個のカードスロットまたは組み込みモジュールとを備えた
    ことを特徴とするセット機器。
30. 請求項２９記載のセット機器において、
    前記メインマイコンは、（Ｍ×Ｎ）ビットのカードモジュールとともに、他のカードモジュールが前記カードホストＬＳＩに接続されているときは、前記カードホストＬＳＩを（Ｍ×Ｎ）ビットモードに設定しない
    ことを特徴とするセット機器。
31. リムーバブルカードまたは組み込みモジュールであるカードモジュールを、複数枚、制御する機能を有するカードホストＬＳＩであって、
    Ｎｉ（ｉ＝１〜Ｍ）ビットのカードモジュールに対応可能であり、前記カードホストＬＳＩ外部から制御される、Ｍ個のカードホストＩ／Ｆと（Ｎｉは１以上の整数、Ｍは２以上の整数）、
    前記Ｍ個のカードホストＩ／Ｆにそれぞれ対応しており、前記カードホストＬＳＩ外部のＭ個のカードバスとそれぞれ接続される、Ｍ個のカードバス端子と、
    前記カードホストＬＳＩ外部からの制御信号を受けるホストＩ／Ｆと、
    前記Ｍ個のカードホストＩ／Ｆと前記ホストＩ／Ｆとの間に設けられ、前記ホストＩ／Ｆを介して受けた制御信号を前記Ｍ個のカードホストＩ／Ｆに与えるとともに、前記Ｍ個のカードホストＩ／Ｆの設定を行う、ブリッジ回路とを備え、
    前記ブリッジ回路は、
    Ｌ（Ｌは２以上の整数）ビットのカードモジュールを複数のカードホストＩ／Ｆによって制御するＬビットモードか否かを示すイネーブル信号を受け、このイネーブル信号がＬビットモードを示すとき、当該Ｌビットのカードモジュールが接続されたカードバスに対応するカードホストＩ／Ｆと他のカードモジュールとが協調動作して、このＬビットのカードモジュールを制御可能な状態に、前記Ｍ個のカードホストＩ／Ｆを設定する
    ことを特徴とするカードホストＬＳＩ。

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