JPWO2008114415A1 - マルチプロセッシングシステム - Google Patents
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Abstract
Description
図9は、SMPシステムの構成を示すブロック図である。SMPシステム900では、基本的に複数のCPU930(CPU0〜CPU3)が、それぞれ同等なものとして振舞うことができる。したがって、CPU930がタスク910を処理する際には、それぞれ、同じプログラムコードを利用することができる。SMPシステム900のCPU930がおこなう処理は、カーネルプロセスやユーザプロセスなどの区別なく、なおかつ、複数のCPU930を使って同時に実行させることもできる。
図10〜12は、AMPシステムの構成例1〜3を示すブロック図である。AMPシステムとは、SMPシステムではないマルチプロセッシングシステムであり、OSのカーネルを実行するCPU、ユーザアプリケーションのある機能を実行するCPUというように、各CPUにはそれぞれの役割が決定されている。また、AMPシステムは、図10〜12のように様々な構成例がある。
201 マスタCPU
202 DMAC
203 スレーブCPU
204 RAM
205 割り込みコントローラ
206 リセットコントローラ
まず、本発明にかかるマルチプロセッシングシステムの特徴となるメインメモリの利用形態について説明する。図1は、本実施の形態にかかるマルチプロセッシングシステムにおけるメインメモリの利用形態を示す説明図である。
つぎに、上述のようなメインメモリの利用形態を適用させたマルチプロセッシングシステムのハードウェア構成について説明する。図2は、本実施の形態にかかるマルチプロセッシングシステムのハードウェアの構成の一例を示すブロック図である。図2のように、マルチプロセッシングシステム200は、マスタCPU201と、DMAC202と、スレーブCPU203と、RAM204と、割り込みコントローラ205と、リセットコントローラ206とを含んで構成される。
つぎに、上述したような機能を備えたマルチプロセッシングシステム100におけるタスク実行処理の手順について説明する。図3は、マルチプロセッシングシステムのタスク実行処理の手順を示すフローチャートである。
ここで、プロセッシングシステムのアドレス変換処理について説明する。図4は、マルチプロセッシングシステムのアドレス変換処理を示す説明図である。図4のように、スレーブCPU203には、論理メモリマップ400と、物理メモリマップ410とが格納されている。
実施例1では、マルチプロセッシングシステムに上述したOSタスクセットを適用させた場合の動作について説明する。図5は、AMPシステムにおけるマスタCPUとスレーブCPUとの構成を比較する説明図である。
つぎに、実施例2では、マルチプロセッシングシステムに上述したアドレス変換機構を適用させた場合の具体的な動作について説明する。図6は、アドレス変換機構の構成を示すブロック図である。図6に示したアドレス変換機構は、論理アドレス610と、物理アドレスと、サイズ630と、有効/無効640との4つのレジスタによって構成されている。なお、図6の構成は一例であり、他の構成であってもよい。
論理アドレス610:LADR0…N(論理アドレスの先頭)
物理アドレス620:PADR0…N(物理アドレスの先頭)
サイズ630 :SIZE0…N(メモリアドレス領域のサイズorアドレスマスクビット)
有効/無効640 :Valid0…N:(データの有効/無効)
実施例3では、上述した実施例1、2のマルチプロセッシングシステムにおいて、タスクを効率的に実行して、処理時間を短縮させるためのOSタスクセットの切り替えの手法について説明する。
Claims (7)
- 実行指示の対象となった第1タスクと当該第1タスクに対応した第1オペレーションシステム(以下、「OS」という)との組み合わせからなる第1OSタスクセットをメモリに格納する格納部と、
前記メモリに格納された前記第1OSタスクセットを参照し、当該第1OSタスクセットを構成するOSをロードし、前記実行指示の対象となった第1タスクを実行するタスク実行部と、
を備えることを特徴とするマルチプロセッシングシステム。 - 前記マルチプロセッシングシステムは、マスタCPUとスレーブCPUとを備え、
前記格納部は前記マスタCPUによって構成され、前記タスク実行部は、前記スレーブCPUによって構成されることを特徴とする請求項1に記載のマルチプロセッシングシステム。 - 前記マスタCPUは、前記スレーブCPUに実行させる前記第1タスクを変更する場合、前記メモリに格納した前記第1OSタスクセットを、第2タスクと当該第2タスクに対応したOSとを組み合わせた第2OSタスクセットに入れ替えることを特徴とする請求項2に記載のマルチプロセッシングシステム。
- 前記スレーブCPUは、実行する前記第1または前記第2タスクに応じた前記第1または前記第2OSタスクセットを格納した前記メモリの物理アドレスと、前記第1または前記第2OSタスクセットの論理アドレスとの対応をあらわすメモリマップとを作成し、当該メモリマップを参照して前記論理アドレスを前記物理アドレスに変換するアドレス変換部を備え、
前記マスタCPUからの前記実行指示に示された前記第1または前記第2OSタスクセットの論理アドレスを、前記アドレス変換部によって物理アドレスに変換して、前記メモリから前記第1または前記第2OSタスクセットを読み出すことを特徴とする請求項2または3に記載のマルチプロセッシングシステム。 - 前記マスタCPUは、前記第1または前記第2OSタスクセットの格納場所が変更になると、前記アドレス変換部に、前記メモリマップにおける前記第1または前記第2OSタスクセットの物理アドレスを更新させることを特徴とする請求項4に記載のマルチプロセッシングシステム。
- 前記マスタCPUは、前記スレーブCPUが前記実行指示に応じて指定されたタスクの処理を開始すると、当該タスクのつぎに前記スレーブCPUに処理させるタスクのOSタスクセットを構成するOSをロードすることを特徴とする請求項2〜5のいずれか一つに記載のマルチプロセッシングシステム。
- 前記マルチプロセッシングシステムは、AMP(Asymmetrical Multi−Processing)システムもしくはLCMP(Loosely Coupled Multi Processor)システムによって構成されることを特徴とする請求項1〜6のいずれか1つに記載のマルチプロセシングシステム。
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