JPWO2008038635A1 - Active matrix substrate - Google Patents

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    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures

Abstract

本発明のアクティブマトリクス基板（１００）では、ゲートバスライン（１０５）およびゲート電極（１６６）は第１方向（ｘ方向）に延びており、ゲートバスライン（１０５）と第１導電型トランジスタ部（１６２）および第２導電型トランジスタ部（１６４）のドレイン領域とを電気的に接続するコンタクト部（１６８）において、複数の第１導電型ドレイン接続部（１６８ｃ）のうちゲートバスライン（１０５）に最も近い第１導電型ドレイン接続部（１６８ｃ）とゲートバスライン（１０５）との最短距離（ｄ１）を示す直線（Ｌ１）の方向が第２方向（ｙ方向）に対して斜めである。In the active matrix substrate (100) of the present invention, the gate bus line (105) and the gate electrode (166) extend in the first direction (x direction), and the gate bus line (105) and the first conductivity type transistor portion ( 162) and the contact portion (168) electrically connecting the drain region of the second conductivity type transistor portion (164) to the gate bus line (105) among the plurality of first conductivity type drain connection portions (168c). The direction of the straight line (L1) indicating the shortest distance (d1) between the nearest first conductivity type drain connection part (168c) and the gate bus line (105) is oblique to the second direction (y direction).

Description

本発明はアクティブマトリクス基板に関する。   The present invention relates to an active matrix substrate.

画素電極がマトリクス状に配置されたアクティブマトリクス基板は、表示装置、例えば、液晶表示装置に用いられる。液晶表示装置は、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても用いられており、小型の表示装置として用いる場合、ドライバ一体型のアクティブマトリクス基板が好適に用いられている。   An active matrix substrate in which pixel electrodes are arranged in a matrix is used for a display device, for example, a liquid crystal display device. The liquid crystal display device is used not only as a large television but also as a small display device such as a display unit of a mobile phone. When used as a small display device, a driver-integrated active matrix substrate is preferably used. Yes.

図６に、従来のアクティブマトリクス基板６００を用いた液晶表示装置７００の等価回路図を示す。図６に示すように、アクティブマトリクス基板６００では、各画素電極６２０に対応して薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）６１５が設けられており、ＴＦＴ６１５のゲートは、行方向に延びるゲートバスライン６０５に接続されており、ＴＦＴ６１５のソース領域は、列方向に延びるソースバスライン６１０に接続されている。アクティブマトリクス基板６００の周辺領域には、ゲートドライバ６５０およびソースドライバ６８０が設けられており、ゲートドライバ６５０は、ゲートバスライン６０５に走査信号電圧を印加し、ソースドライバ６８０は、ソースバスライン６１０にデータ信号電圧を印加する。ゲートドライバ６５０には、画素の行ごとにバッファインバータ６６０が設けられている。   FIG. 6 shows an equivalent circuit diagram of a liquid crystal display device 700 using a conventional active matrix substrate 600. As shown in FIG. 6, in the active matrix substrate 600, a thin film transistor (TFT) 615 is provided corresponding to each pixel electrode 620, and the gate of the TFT 615 is connected to a gate bus line 605 extending in the row direction. The source region of the TFT 615 is connected to a source bus line 610 extending in the column direction. In the peripheral region of the active matrix substrate 600, a gate driver 650 and a source driver 680 are provided. The gate driver 650 applies a scanning signal voltage to the gate bus line 605, and the source driver 680 applies to the source bus line 610. Apply data signal voltage. The gate driver 650 is provided with a buffer inverter 660 for each row of pixels.

以下、図７を参照して、従来のアクティブマトリクス基板６００の構成を説明する。図７（ａ）は、周辺領域におけるバッファインバータ６６０およびその近傍の模式的な平面を示し、図７（ｂ）は、表示領域における画素電極６２０およびその近傍の模式的な平面を示している。   Hereinafter, the configuration of a conventional active matrix substrate 600 will be described with reference to FIG. FIG. 7A shows a schematic plane of the buffer inverter 660 and its vicinity in the peripheral area, and FIG. 7B shows a schematic plane of the pixel electrode 620 and its vicinity in the display area.

図７（ａ）に示すように、バッファインバータ６６０は、Ｐｃｈトランジスタ部６６２と、Ｎｃｈトランジスタ部６６４とを有している。Ｐｃｈトランジスタ部６６２は、２つのＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６２ａ、６６２ｂから構成されており、Ｎｃｈトランジスタ部６６４は、２つのＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６４ａ、６６４ｂから構成されている。このようにトランジスタ部６６２、６６４はそれぞれ２つのトランジスタを有しており、これにより、駆動能力（出力容量）を大きくしている。また、バッファインバータ６６０では、同じ導電型のトランジスタは、ドレイン領域を共有して列方向（ｙ方向）に配列されている。   As shown in FIG. 7A, the buffer inverter 660 has a Pch transistor portion 662 and an Nch transistor portion 664. The Pch transistor portion 662 includes two PMOS (P-channel Metal-Oxide Semiconductor) transistors 662a and 662b, and the Nch transistor portion 664 includes two NMOS (N-channel Metal-Oxide Semiconductor) transistors 664a and 664b. It is composed of As described above, the transistor portions 662 and 664 each have two transistors, thereby increasing the driving capability (output capacity). In the buffer inverter 660, transistors of the same conductivity type are arranged in the column direction (y direction) sharing the drain region.

アクティブマトリクス基板６００において、ゲートバスライン６０５は、表示領域において行方向（ｘ方向）に延びているが、バッファインバータ６６０の近傍で垂直に（列方向に）曲がっている。また、ソースバスライン６１０は、列方向（ｙ方向）に延びている。   In the active matrix substrate 600, the gate bus line 605 extends in the row direction (x direction) in the display region, but is bent vertically (in the column direction) in the vicinity of the buffer inverter 660. The source bus line 610 extends in the column direction (y direction).

コンタクト部６６８は、トランジスタ６６２ａ、６６２ｂのドレイン領域とゲートバスライン６０５の列方向に延びた部分のうちのある領域とを電気的に接続し、コンタクト部６６９は、トランジスタ６６４ａ、６６４ｂのドレイン領域とゲートバスライン６０５の列方向に延びた部分のうちの別の領域とを電気的に接続している。このように、トランジスタ６６２ａ、６６２ｂのドレイン領域、および、トランジスタ６６４ａ、６６４ｂのドレイン領域は、コンタクト部６６８、６６９を介してゲートバスライン６０５と電気的に接続している。   The contact portion 668 electrically connects the drain regions of the transistors 662a and 662b and a region of the gate bus line 605 extending in the column direction. The contact portion 669 connects the drain regions of the transistors 664a and 664b. The gate bus line 605 is electrically connected to another region of the portion extending in the column direction. As described above, the drain regions of the transistors 662a and 662b and the drain regions of the transistors 664a and 664b are electrically connected to the gate bus line 605 through the contact portions 668 and 669.

コンタクト部６７０ａ、６７０ｂはトランジスタ６６２ａ、６６２ｂのソース領域を高圧電源と電気的に接続しており、コンタクト部６７２ａ、６７２ｂは、トランジスタ６６４ａ、６６４ｂのソース領域を低圧電源と電気的に接続している。このようなＰｃｈトランジスタ部６６２およびＮｃｈトランジスタ部６６４により、バッファインバータとなるＣＭＯＳが構成されている。   The contact portions 670a and 670b electrically connect the source regions of the transistors 662a and 662b to the high voltage power source, and the contact portions 672a and 672b electrically connect the source regions of the transistors 664a and 664b to the low voltage power source. . Such a Pch transistor portion 662 and an Nch transistor portion 664 constitute a CMOS serving as a buffer inverter.

図７から理解されるように、アクティブマトリクス基板６００では、コンタクト部６６８、６６９は、それぞれ、互いに分離された複数の接続部６６８ｂ、６６８ｃ、６６９ｂ、６６９ｃを介して半導体層６６３または６６５とゲートバスライン６０５と接触している。また、コンタクト部６７０ａ、６７０ｂ、６７２ａ、６７２ｂのそれぞれは、互いに分離された複数の接続部６７０ｃ、６７０ｄ、６７２ｃ、６７２ｄを介して半導体層６６３、６６５と接触している。このように２つの部材の接続を複数の接続部を介して行うことにより、１つの接続部における接触が不十分である場合でも接続不良を抑制している。   As can be understood from FIG. 7, in the active matrix substrate 600, the contact portions 668 and 669 are connected to the semiconductor layer 663 or 665 and the gate bus through a plurality of connection portions 668b, 668c, 669b, and 669c that are separated from each other. In contact with line 605. Each of the contact portions 670a, 670b, 672a, and 672b is in contact with the semiconductor layers 663 and 665 through a plurality of connection portions 670c, 670d, 672c, and 672d that are separated from each other. By connecting the two members through the plurality of connection portions in this manner, connection failure is suppressed even when contact at one connection portion is insufficient.

アクティブマトリクス基板では、以前から狭額縁化が要求されており、また、既存の部材を周辺領域内のより狭い領域に配置して空いた領域に新たな回路を配置し、高性能化を図ることが要求されている。また、近年、表示面積が限られている小型の表示装置においても表示の高精細化が要求されており、そのために、画素サイズを小さくして解像度の向上が図られている。例えば、携帯電話の表示部として、現在一般的にはＱＶＧＡ（解像度３２０×２４０）の表示装置が用いられているが、解像度がさらに４倍高いＶＧＡ（解像度６４０×４８０）の表示装置の市販も開始されており、今後、高精細化がさらに進展すると考えられている。   The active matrix substrate has been required to have a narrow frame for a long time, and existing members are placed in a narrower area in the peripheral area and a new circuit is placed in the empty area to improve performance. Is required. In recent years, even in a small display device with a limited display area, higher definition of display has been demanded. For this reason, the pixel size is reduced to improve the resolution. For example, a display device of QVGA (resolution 320 × 240) is currently generally used as a display unit of a mobile phone, but a VGA (resolution 640 × 480) display device that is four times higher in resolution is commercially available. It has been started, and it is thought that further high definition will be developed in the future.

しかしながら、図７に示したアクティブマトリクス基板６００のように、同じ導電型のトランジスタを列方向（ｙ方向）に配列すると、１行の画素に対応するバッファインバータのｙ方向の幅を小さくすることができず、高精細化を図ることができない。そこで、特許文献１に開示されているように、同じ導電型のトランジスタをゲート電極の延びている方向に沿って配列することにより、同じ導電型のトランジスタをゲート電極の延びている方向に対して直交する方向に沿って配列したときと比べてバッファインバータのｙ方向の幅を小さくすることができる。   However, as in the active matrix substrate 600 shown in FIG. 7, when transistors of the same conductivity type are arranged in the column direction (y direction), the width in the y direction of the buffer inverter corresponding to one row of pixels can be reduced. Cannot be achieved, and high definition cannot be achieved. Therefore, as disclosed in Patent Document 1, by arranging transistors of the same conductivity type along the direction in which the gate electrode extends, the transistors of the same conductivity type are aligned with respect to the direction in which the gate electrode extends. The width of the buffer inverter in the y direction can be reduced as compared with the case where the buffer inverters are arranged along the orthogonal direction.

以下、図８および図９を参照して、別の従来のアクティブマトリクス基板８００の構成を説明する。図８（ａ）は、周辺領域におけるバッファインバータ８６０およびその近傍の模式的な平面を示し、図８（ｂ）は、表示領域における画素電極８２０およびその近傍の模式的な平面を示している。また、図９は、図８（ａ）のＡ−Ａ’線に沿った断面を示す。   Hereinafter, the configuration of another conventional active matrix substrate 800 will be described with reference to FIGS. FIG. 8A shows a schematic plane of the buffer inverter 860 and its vicinity in the peripheral area, and FIG. 8B shows a schematic plane of the pixel electrode 820 and its vicinity in the display area. FIG. 9 shows a cross section taken along the line A-A ′ of FIG.

アクティブマトリクス基板８００では、同じ導電型のトランジスタをそれぞれ行方向に配列しており、それにより、ゲート幅（ｘ方向の長さ）を大きくして駆動能力を大きくするとともに、バッファインバータ８６０の列方向（ｙ方向）の幅を図７（ａ）に示したバッファインバータ６６０よりも小さくしている。このように、バッファインバータ８６０の列方向の幅が小さくなるのに伴い、画素サイズを小さくすることができ、表示の高精細化が実現される。   In the active matrix substrate 800, transistors of the same conductivity type are arranged in the row direction, whereby the gate width (length in the x direction) is increased to increase the driving capability, and the buffer inverter 860 is arranged in the column direction. The width in the (y direction) is made smaller than that of the buffer inverter 660 shown in FIG. As described above, as the width of the buffer inverter 860 in the column direction is reduced, the pixel size can be reduced, and high-definition display can be realized.

また、図９に示すように、コンタクト部８６８は、層間膜８７６上に設けられた平坦部８６８ａと、ゲートバスライン接続部８６８ｂと、Ｐｃｈドレイン接続部８６８ｃと、Ｎｃｈドレイン接続部８６８ｄとを有している。また、コンタクト部８６８と同様に、コンタクト部８７０は、層間膜８７６上に設けられた平坦部８７０ａと、Ｐｃｈソース接続部８７０ｂとを有しており、コンタクト部８７２は、層間膜８７６上に設けられた平坦部８７２ａと、Ｎｃｈソース接続部８７２ｂとを有している。各接続部８６８ｂ、８６８ｃ、８６８ｄ、８７０ｂ、８７２ｂは、絶縁層８７４、層間膜８７６に形成されたコンタクトホールに設けられている。   As shown in FIG. 9, the contact portion 868 has a flat portion 868a provided on the interlayer film 876, a gate bus line connection portion 868b, a Pch drain connection portion 868c, and an Nch drain connection portion 868d. is doing. Similarly to the contact portion 868, the contact portion 870 includes a flat portion 870 a provided on the interlayer film 876 and a Pch source connection portion 870 b, and the contact portion 872 is provided on the interlayer film 876. The flat portion 872a and the Nch source connection portion 872b are provided. Each connection portion 868b, 868c, 868d, 870b, 872b is provided in a contact hole formed in the insulating layer 874 and the interlayer film 876.

アクティブマトリクス基板８００は以下のように作製される。   The active matrix substrate 800 is manufactured as follows.

まず、絶縁基板８６１上にベースコート膜（図示せず）を形成し、その上にアモルファスシリコン層を形成する。アモルファスシリコン層は、レーザーアニ―ル等で結晶化される。その後、シリコン層のパターニングを行う。これにより、島状の半導体層８６３、８６５が作製される。次いで、酸化シリコン層を堆積することにより、ゲート絶縁膜８６３ｉ、８６５ｉを含む絶縁層８７４を形成する。   First, a base coat film (not shown) is formed on the insulating substrate 861, and an amorphous silicon layer is formed thereon. The amorphous silicon layer is crystallized by laser annealing or the like. Thereafter, the silicon layer is patterned. Thereby, island-shaped semiconductor layers 863 and 865 are formed. Next, an insulating layer 874 including gate insulating films 863i and 865i is formed by depositing a silicon oxide layer.

次いで、タンタル、タングステン等をスパッタ法などで絶縁層８７４上に堆積させてパターニングを行う。このパターニングは、微細化を図るためにドライエッチングで行われる。このパターニングにより、ゲートバスライン８０５、補助容量ライン８２５、ゲート電極８６６ａ、８６６ｂが形成される。このように、ゲートバスライン８０５、補助容量ライン８２５およびゲート電極８６６ａ、８６６ｂは、同一工程で作製される。このようにゲートバスライン８０５、補助容量ライン８２５、ゲート電極８６６ａ、８６６ｂを構成する層をゲート電極層と称する。   Next, patterning is performed by depositing tantalum, tungsten, or the like on the insulating layer 874 by sputtering or the like. This patterning is performed by dry etching for miniaturization. By this patterning, a gate bus line 805, an auxiliary capacitance line 825, and gate electrodes 866a and 866b are formed. Thus, the gate bus line 805, the auxiliary capacitance line 825, and the gate electrodes 866a and 866b are manufactured in the same process. A layer that forms the gate bus line 805, the auxiliary capacitance line 825, and the gate electrodes 866a and 866b in this manner is referred to as a gate electrode layer.

次いで、ゲート電極８６６ａ、８６６ｂをマスクとして利用して半導体層８６３、８６５にイオン注入を行った後、活性化アニール等を行い、ＴＦＴ８１５を形成する。次いで、酸化シリコンなどを堆積し、パターニングでコンタクトホールを形成することにより、層間膜８７６を形成する。   Next, ion implantation is performed on the semiconductor layers 863 and 865 by using the gate electrodes 866a and 866b as a mask, and then activation annealing or the like is performed to form a TFT 815. Next, an interlayer film 876 is formed by depositing silicon oxide or the like and forming contact holes by patterning.

次いで、層間膜８７６のコンタクトホール内および層間膜８７６上にアルミニウムなどを堆積し、パターニングする。このパターニングにより、ソースバスライン８１０およびコンタクト部８６８、８７０、８７２が作製される。   Next, aluminum or the like is deposited in the contact hole of the interlayer film 876 and on the interlayer film 876 and patterned. By this patterning, the source bus line 810 and the contact portions 868, 870, and 872 are manufactured.

次いで、酸化シリコン、有機絶縁膜などを堆積し、コンタクトホールをパターニングすることにより、表示領域に層間膜（図示せず）を形成し、この層間膜上にＩＴＯなどで画素電極８２０を形成する。以上のようにして、アクティブマトリクス基板８００が作製される。
特開平９−９７９０９号公報 Next, silicon oxide, an organic insulating film, and the like are deposited, and contact holes are patterned to form an interlayer film (not shown) in the display region, and a pixel electrode 820 is formed on the interlayer film using ITO or the like. As described above, the active matrix substrate 800 is manufactured.
JP-A-9-97909

しかしながら、アクティブマトリクス基板８００のように表示の高精細化を図ると、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によってバッファインバータ８６０の一部が破壊されてライン欠陥の発生が増加し、これにより、歩留まりが低下する。   However, when the display resolution is increased as in the active matrix substrate 800, a part of the buffer inverter 860 is destroyed by electrostatic discharge (ESD), and the generation of line defects increases, thereby increasing the yield. descend.

図１０に、ライン欠陥の発生したアクティブマトリクス基板８００におけるバッファインバータ８６０およびその近傍の模式図を示す。図１０に示すように、ゲートバスライン８０５とゲート電極８６６ａとの間に位置するコンタクトホールおよびその近傍に亀裂が生じて、ゲート絶縁膜が破壊されており、これがライン欠陥の原因となっている。このようなライン欠陥が生じたことは、リークを電気的に測定することによって検出可能である。また、断面ＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）像を用いて構造を解析することによって亀裂自体を検出することもできる。   FIG. 10 shows a schematic diagram of the buffer inverter 860 and its vicinity in the active matrix substrate 800 in which a line defect has occurred. As shown in FIG. 10, the contact hole located between the gate bus line 805 and the gate electrode 866a and the vicinity thereof are cracked to break the gate insulating film, which causes a line defect. . The occurrence of such a line defect can be detected by measuring the leak electrically. In addition, the crack itself can be detected by analyzing the structure using a cross-sectional SEM (scanning electron microscope: SEM) image or a TEM (Transmission Electron Microscope: TEM) image.

ゲートバスライン８０５は長い配線であり、ゲートバスライン８０５には多量の電荷が蓄積され得る。上述したように、半導体層８６３、８６５へのイオン注入は、ゲート電極８６６ａ、８６６ｂをマスクとして利用して行われるが、このイオン注入時に、ゲート電極８６６ａ、８６６ｂと同一工程で作製されたゲートバスライン８０５に電荷が蓄積される。また、ドライエッチングを用いてゲート電極層のパターニングを微細に行うが、このときゲートバスライン８０５に電荷が蓄積しやすい。   The gate bus line 805 is a long wiring, and a large amount of charge can be accumulated in the gate bus line 805. As described above, ion implantation into the semiconductor layers 863 and 865 is performed using the gate electrodes 866a and 866b as a mask. At the time of ion implantation, a gate bus manufactured in the same process as the gate electrodes 866a and 866b is performed. Charge is accumulated in line 805. Further, although the gate electrode layer is finely patterned using dry etching, charges are likely to accumulate in the gate bus line 805 at this time.

このようにゲートバスライン８０５に蓄積した電荷は、層間膜８７６にコンタクトホールを形成するときにリークすることがある。特に、アクティブマトリクス基板８００では、表示の高精細化を図るために画素サイズを小さくしており、それに伴い、ゲート電極８６６ａ、８６６ｂとゲートバスライン８０５との距離、ならびに、コンタクト部８６８のドレイン接続部８６８ｃ、８６８ｄとゲートバスライン８０５との距離が短い。コンタクト部８６８を作製する前に、層間膜８７６に、ドレイン接続部８６８ｃ、８６８ｄのためのコンタクトホールを形成するが、このコンタクトホールとゲートバスライン８０５との距離が短いと、ゲートバスライン８０５に蓄積された電荷は、コンタクトホールを介してゲート電極８６６ａ、８６６ｂに放電してしまう。このような静電気放電が発生すると、コンタクトホールおよびその近傍に亀裂が生じ、ゲート絶縁膜が破壊される。以上のような静電気放電による静電破壊の結果、ライン欠陥が発生する。   Thus, the charge accumulated in the gate bus line 805 may leak when a contact hole is formed in the interlayer film 876. In particular, in the active matrix substrate 800, the pixel size is reduced in order to achieve high definition display, and accordingly, the distance between the gate electrodes 866a and 866b and the gate bus line 805, and the drain connection of the contact portion 868. The distance between the portions 868c and 868d and the gate bus line 805 is short. Before forming the contact portion 868, contact holes for the drain connection portions 868c and 868d are formed in the interlayer film 876. If the distance between the contact hole and the gate bus line 805 is short, the gate bus line 805 The accumulated charges are discharged to the gate electrodes 866a and 866b through the contact holes. When such electrostatic discharge occurs, a crack is generated in the contact hole and its vicinity, and the gate insulating film is destroyed. As a result of electrostatic breakdown due to electrostatic discharge as described above, line defects occur.

このような静電気放電による静電破壊を抑制するためのいくつかの手法が知られている。しかしながら、これらの手法を、表示装置に用いられるアクティブマトリクス基板に適用するのは、以下に示す点から好ましくない。   Several methods for suppressing electrostatic breakdown due to such electrostatic discharge are known. However, it is not preferable to apply these methods to an active matrix substrate used in a display device from the following points.

具体的には、配線の長さを短くして配線に蓄積される電荷の量を減らす手法が知られており（特開平８−２６２４８６号公報参照）、この手法では、分離部によって分離された２つの配線部分を、別の配線層から構成された配線接続部を介して接続することによってゲートバスラインを構成しており、アクティブマトリクス基板の作製工程における配線部分に蓄積される電荷の量を減らし、静電破壊を抑制している。しかしながら、この手法では、配線接続部を設けることによって画素電極の面積が減少することになり、画素の開口率が低下し、表示品位の低下を招くことになる。   Specifically, a technique for reducing the amount of electric charge accumulated in the wiring by shortening the length of the wiring is known (see Japanese Patent Laid-Open No. 8-262486). In this technique, the wiring is separated by the separation unit. A gate bus line is configured by connecting two wiring portions via a wiring connection portion configured from different wiring layers, and the amount of charge accumulated in the wiring portion in the manufacturing process of the active matrix substrate is reduced. Reduces and suppresses electrostatic breakdown. However, in this method, the area of the pixel electrode is reduced by providing the wiring connection portion, the aperture ratio of the pixel is lowered, and the display quality is lowered.

また、ゲートバスラインに帯電した静電気を中和させることにより、静電気放電の発生を抑制する手法も知られており（例えば、特開２０００−１４７５５６号公報参照）、この手法では、ゲートバスラインと電気的に接続するアンテナーＴＦＴを設けることにより、ゲートバスラインに蓄積した電荷はアンテナーＴＦＴにリークされて、アンテナーＴＦＴの不純物半導体層内で中和され、それにより、静電気放電の発生を抑制している。しかしながら、この公報に記載されているように、アンテナーＴＦＴを作製するには画素ＴＦＴの数十倍以上の面積を要し、この手法では、アクティブマトリクス基板の狭額縁化を図ることができず、また、高集積化のための新たな回路を配置することができなくなり、表示装置の高性能化が妨げられる。したがって、これらの手法では、アクティブマトリクス基板を好適に作製できない。   Also known is a technique for suppressing the occurrence of electrostatic discharge by neutralizing the static electricity charged on the gate bus line (see, for example, Japanese Patent Application Laid-Open No. 2000-147556). By providing an electrically connected antenna TFT, the charge accumulated in the gate bus line is leaked to the antenna TFT and neutralized in the impurity semiconductor layer of the antenna TFT, thereby suppressing the occurrence of electrostatic discharge. Yes. However, as described in this publication, an antenna TFT requires an area that is several tens of times larger than that of a pixel TFT, and this method cannot achieve a narrow frame of an active matrix substrate. In addition, it becomes impossible to arrange a new circuit for high integration, which hinders high performance of the display device. Therefore, the active matrix substrate cannot be suitably manufactured by these methods.

本発明は、上記課題を鑑みてなされたものであり、表示の高精細化を図るとともにライン欠陥の発生を好適に抑制した表示装置を作製するのに好適なアクティブマトリクス基板を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate suitable for manufacturing a display device that achieves high definition of display and appropriately suppresses generation of line defects. And

本発明のアクティブマトリクス基板は、ゲートバスラインと、第１導電型トランジスタ部と第２導電型トランジスタ部とを含むバッファインバータであって、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部が、それぞれ、ソース領域とドレイン領域とチャネル領域とを構成する半導体層と、ゲート電極とを有する、バッファインバータと、前記ゲートバスラインおよび前記ゲート電極を覆う層間膜と、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部とを備える、アクティブマトリクス基板であって、前記ゲートバスラインおよび前記ゲート電極は第１方向に延びており、前記第１導電型トランジスタ部は、前記第１方向に配列された複数の第１導電型トランジスタを有しており、前記第２導電型トランジスタ部は、前記第１方向に配列された複数の第２導電型トランジスタを有しており、前記コンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有しており、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである。   The active matrix substrate of the present invention is a buffer inverter including a gate bus line, a first conductivity type transistor portion, and a second conductivity type transistor portion, wherein the first conductivity type transistor portion and the second conductivity type transistor portion. Each having a semiconductor layer constituting a source region, a drain region and a channel region, and a gate electrode, a buffer inverter, an interlayer film covering the gate bus line and the gate electrode, and the first conductivity type transistor And a contact portion that electrically connects the drain region of the second conductivity type transistor portion and the gate bus line, wherein the gate bus line and the gate electrode are in a first direction. The first conductivity type transistor portion extends in the first direction. A plurality of first conductivity type transistors arranged; and the second conductivity type transistor portion has a plurality of second conductivity type transistors arranged in the first direction; and the contact portion is A flat portion provided on the interlayer film, a plurality of gate bus line connection portions each electrically connecting the flat portion and the gate bus line, and the flat portion and the first conductivity type transistor, respectively. A plurality of first conductivity type drain connection parts that electrically connect the drain region of the part, and a plurality of second conductivity types that each electrically connect the flat part and the drain region of the second conductivity type transistor part. A first conductivity type drain connection portion of the plurality of first conductivity type drain connection portions closest to the gate bus line and the gate bus line. The direction of the straight line indicating a short distance is oblique to a second direction perpendicular to the first direction.

ある実施形態において、前記アクティブマトリクス基板は、前記半導体層の前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜を含む絶縁層をさらに備え、前記ゲートバスラインおよび前記ゲート電極は前記絶縁層上に設けられている。   In one embodiment, the active matrix substrate further includes an insulating layer including a gate insulating film provided between the channel region of the semiconductor layer and the gate electrode, and the gate bus line and the gate electrode are It is provided on the insulating layer.

ある実施形態において、前記複数のゲートバスライン接続部は、前記層間膜に形成された複数のコンタクトホールに設けられており、前記複数の第１導電型ドレイン接続部は、前記層間膜および前記絶縁層に形成された複数のコンタクトホールに設けられている。   In one embodiment, the plurality of gate bus line connection portions are provided in a plurality of contact holes formed in the interlayer film, and the plurality of first conductivity type drain connection portions include the interlayer film and the insulating film. Provided in a plurality of contact holes formed in the layer.

ある実施形態において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離は７μｍである。   In one embodiment, the shortest distance between the first conductivity type drain connection part closest to the gate bus line and the gate bus line among the plurality of first conductivity type drain connection parts is 7 μm.

ある実施形態において、前記複数の第２導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第２導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第２方向に対して斜めである。   In one embodiment, the direction of a straight line indicating the shortest distance between the second conductivity type drain connection portion closest to the gate bus line and the gate bus line among the plurality of second conductivity type drain connection portions is the second direction. Oblique with respect to the direction.

ある実施形態において、前記アクティブマトリクス基板は、前記第１導電型トランジスタ部の前記ソース領域と接触する第１ソースコンタクト部と前記第２導電型トランジスタ部の前記ソース領域と接触する第２ソースコンタクト部とをさらに備える。   In one embodiment, the active matrix substrate includes a first source contact portion in contact with the source region of the first conductivity type transistor portion and a second source contact portion in contact with the source region of the second conductivity type transistor portion. And further comprising.

ある実施形態において、前記第１ソースコンタクト部および前記第２ソースコンタクト部は、前記コンタクト部と同じ材料から作製されている。   In one embodiment, the first source contact part and the second source contact part are made of the same material as the contact part.

ある実施形態において、前記第１ソースコンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが、前記平坦部と前記第１導電型トランジスタ部の前記ソース領域とを電気的に接続する複数の第１導電型ソース接続部とを有する。   In one embodiment, the first source contact portion is a flat portion provided on the interlayer film, and electrically connects the flat portion and the source region of the first conductivity type transistor portion, respectively. A plurality of first conductivity type source connection portions.

ある実施形態において、前記複数の第１導電型ドレイン接続部と前記複数の第１導電型ソース接続部とは、前記第１導電型トランジスタのゲート電極に対して対称に設けられている。   In one embodiment, the plurality of first conductivity type drain connection portions and the plurality of first conductivity type source connection portions are provided symmetrically with respect to the gate electrode of the first conductivity type transistor.

ある実施形態において、前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向である。   In one embodiment, the direction of a straight line indicating the shortest distance between the gate electrode and the gate bus line is the second direction.

ある実施形態において、前記複数の第１導電型ドレイン接続部および前記複数の第１導電型ソース接続部は前記第１導電型トランジスタのゲート電極に対して非対称に設けられている。   In one embodiment, the plurality of first conductivity type drain connection portions and the plurality of first conductivity type source connection portions are provided asymmetrically with respect to the gate electrode of the first conductivity type transistor.

ある実施形態において、前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである。   In one embodiment, the direction of a straight line indicating the shortest distance between the gate electrode and the gate bus line is oblique with respect to the second direction.

本発明の表示装置は、上記に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に設けられた表示媒体層とを備えている。   A display device of the present invention includes the active matrix substrate described above and a display medium layer provided on the active matrix substrate.

本発明のアクティブマトリクス基板の製造方法は、バッファインバータに含まれる、第１方向に複数の第１導電型トランジスタの配列された第１導電型トランジスタ部、および、前記第１方向に複数の第２導電型トランジスタの配列された第２導電型トランジスタ部のための半導体層であって、それぞれが、ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程と、ゲートバスラインと、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のゲート電極とを形成する工程であって、前記ゲートバスラインおよび前記ゲート電極はそれぞれ前記第１方向に延びている、工程と、前記ゲートバスラインおよび前記ゲート電極を覆う層間膜を形成する工程と、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部の前記ドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部であって、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と前記第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と前記第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有するコンタクト部を形成する工程とを包含する、アクティブマトリクス基板の製造方法であって、前記コンタクト部を形成する工程において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである。   The method for manufacturing an active matrix substrate of the present invention includes a first conductivity type transistor portion in which a plurality of first conductivity type transistors are arranged in a first direction, and a plurality of second conductivity types in the first direction, which are included in a buffer inverter. A semiconductor layer for a second conductivity type transistor portion in which conductivity type transistors are arranged, each of which includes forming a semiconductor layer having a source region, a channel region, and a drain region; a gate bus line; Forming a first conductivity type transistor portion and a gate electrode of the second conductivity type transistor portion, wherein the gate bus line and the gate electrode each extend in the first direction; and the gate bus Forming an interlayer film covering the line and the gate electrode, the first conductivity type transistor section and the first A contact portion for electrically connecting the drain region of the conductive transistor portion and the gate bus line, each of which is a flat portion provided on the interlayer film, and each of the flat portion and the gate bus line. A plurality of gate bus line connection portions electrically connected, and a plurality of first conductivity type drain connection portions each electrically connecting the flat portion and the drain region of the first conductivity type transistor portion; Forming a contact portion having a plurality of second conductivity type drain connection portions that electrically connect the flat portion and the drain region of the second conductivity type transistor portion. In the manufacturing method, in the step of forming the contact portion, the gate bus line among the plurality of first conductivity type drain connection portions. The direction of the straight line indicating the shortest distance to the nearest first conductivity type drain connecting portions and the gate bus line is oblique to the second direction perpendicular to the first direction.

ある実施形態において、前記方法は、前記層間膜に、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールを形成する工程をさらに包含し、前記複数のコンタクトホールを形成する工程において、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールのうち前記ゲートバスラインに最も近いコンタクトホールと前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである。   In one embodiment, the method further includes forming a plurality of contact holes for the plurality of first conductivity type drain connection portions in the interlayer film, and forming the plurality of contact holes. The direction of the straight line indicating the shortest distance between the contact hole closest to the gate bus line and the gate bus line among the plurality of contact holes for the plurality of first conductivity type drain connection portions is relative to the second direction. And diagonal.

本発明のアクティブマトリクス基板は、表示の高精細化を図るとともにライン欠陥の発生を好適に抑制した表示装置を作製するのに好適に用いられる。   The active matrix substrate of the present invention is suitably used for manufacturing a display device that achieves high definition of display and suppresses generation of line defects.

本発明によるアクティブマトリクス基板の第１実施形態を用いた表示装置の等価回路図である。1 is an equivalent circuit diagram of a display device using a first embodiment of an active matrix substrate according to the present invention. 実施形態１のアクティブマトリクス基板におけるゲートドライバおよびその近傍の構成を示す平面図である。2 is a plan view showing a configuration of a gate driver and its vicinity in the active matrix substrate of Embodiment 1. FIG. 実施形態１のアクティブマトリクス基板の構成を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図であり、（ｃ）は（ａ）の拡大図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic diagram for explaining a configuration of an active matrix substrate of Embodiment 1, wherein (a) is a plan view of a peripheral region, (b) is a plan view of a display region, and (c) is (a). FIG. （ａ）は、図３（ａ）のＡ−Ａ’線に沿った断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’線に沿った断面図である。(A) is sectional drawing along the A-A 'line of Fig.3 (a), (b) is sectional drawing along the B-B'line of FIG.3 (b). 本発明によるアクティブマトリクス基板の第２実施形態を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図であり、（ｃ）は（ａ）の拡大図である。It is a schematic diagram for demonstrating 2nd Embodiment of the active matrix substrate by this invention, (a) is a top view of a peripheral region, (b) is a top view of a display area, (c) is ( It is an enlarged view of a). 従来のアクティブマトリクス基板を用いた表示装置の等価回路図である。It is an equivalent circuit diagram of a display device using a conventional active matrix substrate. 従来のアクティブマトリクス基板を説明するための模式図であり、（ａ）は、周辺領域の平面図であり、（ｂ）は、表示領域の平面図である。It is a schematic diagram for demonstrating the conventional active matrix substrate, (a) is a top view of a peripheral region, (b) is a top view of a display area. 別の従来のアクティブマトリクス基板の構成を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図である。It is a schematic diagram for demonstrating the structure of another conventional active matrix substrate, (a) is a top view of a peripheral region, (b) is a top view of a display area. 図８（ａ）のＡ−Ａ’線に沿った断面図である。It is sectional drawing along the A-A 'line of Fig.8 (a). 図８に示したアクティブマトリクス基板において静電破壊が発生したときのバッファインバータおよびその近傍の平面図である。FIG. 9 is a plan view of a buffer inverter and its vicinity when electrostatic breakdown occurs in the active matrix substrate shown in FIG. 8.

符号の説明Explanation of symbols

１００ アクティブマトリクス基板
１０５ ゲートバスライン
１１０ ソースバスライン
１１０ａ 接続部
１１１ 接続部
１１５ ＴＦＴ
１１６ 半導体層
１２０ 画素電極
１２０ａ 接続部
１２５ 補助容量ライン
１５０ ゲートドライバ
１５２ シフトレジスタ回路
１５４ レベルシフタ回路
１５６ バッファ回路
１６０ バッファインバータ
１６１ 絶縁基板
１６２ Ｐｃｈトランジスタ部
１６２ａ、１６２ｂ ＰＭＯＳトランジスタ
１６３ 半導体層
１６３ｉ ゲート絶縁膜
１６４ Ｎｃｈトランジスタ部
１６４ａ、１６４ｂ ＮＭＯＳトランジスタ
１６５ 半導体層
１６５ｉ ゲート絶縁膜
１６６ ゲート電極
１６８ コンタクト部
１６８ａ 平坦部
１６８ｂ ゲートバス接続部
１６８ｃ Ｐｃｈドレイン接続部
１６８ｄ Ｎｃｈドレイン接続部
１７０ 第１ソースコンタクト部
１７０ａ 平坦部
１７０ｂ Ｐｃｈソース接続部
１７２ 第２ソースコンタクト部
１７２ａ 平坦部
１７２ｂ Ｎｃｈソース接続部
１７４ 絶縁層
１７６ 第１層間膜
１７８ 第２層間膜
１８０ ソースドライバ100 active matrix substrate 105 gate bus line 110 source bus line 110a connection part 111 connection part 115 TFT
116 Semiconductor layer 120 Pixel electrode 120a Connection part 125 Auxiliary capacitance line 150 Gate driver 152 Shift register circuit 154 Level shifter circuit 156 Buffer circuit 160 Buffer inverter 161 Insulating substrate 162 Pch transistor part 162a, 162b PMOS transistor 163 Semiconductor layer 163i Gate insulating film 164 Nch Transistor part 164a, 164b NMOS transistor 165 Semiconductor layer 165i Gate insulating film 166 Gate electrode 168 Contact part 168a Flat part 168b Gate bus connection part 168c Pch drain connection part 168d Nch drain connection part 170 First source contact part 170a Flat part 170b Pch source Connection portion 172 Second source contact portion 172a Flat portion 172b ch source connection portions 174 insulating layer 176 first interlayer film 178 second interlayer film 180 Source driver

以下、図面を参照しながら、本発明によるアクティブマトリクス基板およびアクティブマトリクス基板を用いた表示装置の実施形態を説明する。なお、以下の説明では、表示装置の一例として液晶表示装置を説明するが、本発明による表示装置は、これに限定されず、アクティブマトリクス基板を用いた任意の表示装置であってもよい。   Hereinafter, embodiments of an active matrix substrate and a display device using the active matrix substrate according to the present invention will be described with reference to the drawings. In the following description, a liquid crystal display device is described as an example of a display device. However, the display device according to the present invention is not limited to this, and may be any display device using an active matrix substrate.

（実施形態１）
以下、本発明によるアクティブマトリクス基板の第１実施形態を説明する。(Embodiment 1)
Hereinafter, a first embodiment of an active matrix substrate according to the present invention will be described.

図１に、本実施形態のアクティブマトリクス基板１００を用いた表示装置２００の等価回路を示す。ここでは、表示装置２００は液晶表示装置であり、表示装置２００は、アクティブマトリクス基板１００と、対向電極３１０を有する対向基板（図示せず）と、対向基板とアクティブマトリクス基板１００との間に配置された液晶層３５０とを有している。   FIG. 1 shows an equivalent circuit of a display device 200 using the active matrix substrate 100 of the present embodiment. Here, the display device 200 is a liquid crystal display device, and the display device 200 is disposed between the active matrix substrate 100, a counter substrate (not shown) having a counter electrode 310, and the counter substrate and the active matrix substrate 100. The liquid crystal layer 350 is provided.

アクティブマトリクス基板１００には、ゲートバスライン１０５と、ソースバスライン１１０と、薄膜トランジスタ（ＴＦＴ）１１５と、画素電極１２０と、補助容量ライン１２５と、ゲートドライバ１５０と、ソースドライバ１８０とが設けられている。画素電極１２０は複数の行方向（ｘ方向）および列方向（ｙ方向）に沿ったマトリクス状に配置されており、各画素電極に対応してＴＦＴ１１５が設けられている。ＴＦＴ１１５および画素電極１２０は表示領域に設けられており、ゲートドライバ１５０およびソースドライバ１８０は周辺領域に設けられている。ゲートバスライン１０５および補助容量ライン１２５は行方向（ｘ方向）に延びており、ソースバスライン１１０は行方向に対して直交する列方向（ｙ方向）に延びている。   The active matrix substrate 100 includes a gate bus line 105, a source bus line 110, a thin film transistor (TFT) 115, a pixel electrode 120, an auxiliary capacitance line 125, a gate driver 150, and a source driver 180. Yes. The pixel electrodes 120 are arranged in a matrix along a plurality of row directions (x direction) and column directions (y direction), and a TFT 115 is provided corresponding to each pixel electrode. The TFT 115 and the pixel electrode 120 are provided in the display area, and the gate driver 150 and the source driver 180 are provided in the peripheral area. The gate bus line 105 and the auxiliary capacitance line 125 extend in the row direction (x direction), and the source bus line 110 extends in the column direction (y direction) orthogonal to the row direction.

図２に、ゲートドライバ１５０およびその近傍の構成を示す。ゲートドライバ１５０は、シフトレジスタ回路１５２と、レベルシフタ回路１５４と、バッファ回路１５６とを有しており、バッファ回路１５６には、画素の各行に対応してバッファインバータ１６０が設けられている。バッファインバータ１６０は、ゲートバスライン１０５の一方の端部近傍に配置されている。   FIG. 2 shows the configuration of the gate driver 150 and its vicinity. The gate driver 150 includes a shift register circuit 152, a level shifter circuit 154, and a buffer circuit 156. The buffer circuit 156 is provided with a buffer inverter 160 corresponding to each row of pixels. The buffer inverter 160 is disposed in the vicinity of one end of the gate bus line 105.

以下、図３および図４を参照して、本実施形態のアクティブマトリクス基板１００の構成を説明する。図３（ａ）は、周辺領域におけるゲートバスライン１０５およびその近傍の模式的な平面を示しており、図３（ｂ）は、表示領域における１つの画素電極１２０およびその近傍の模式的な平面を示しており、図３（ｃ）は、図３（ａ）のコンタクト部１６８およびその近傍を拡大したものを示す。また、図４（ａ）は、図３（ａ）のＡ−Ａ’線に沿った断面を示しており、図４（ｂ）は、図３（ｂ）のＢ−Ｂ’線に沿った断面を示している。   Hereinafter, the configuration of the active matrix substrate 100 of the present embodiment will be described with reference to FIGS. 3 and 4. 3A shows a schematic plane of the gate bus line 105 and its vicinity in the peripheral region, and FIG. 3B shows a schematic plane of one pixel electrode 120 and its vicinity in the display region. FIG. 3 (c) shows an enlarged view of the contact portion 168 and its vicinity in FIG. 3 (a). 4A shows a cross-section along the line AA ′ in FIG. 3A, and FIG. 4B shows the cross section along the line BB ′ in FIG. A cross section is shown.

図３（ａ）に示すように、ここでは、Ｐｃｈトランジスタ部１６２は、行方向（ｘ方向）に配列された２つのＰＭＯＳトランジスタ１６２ａ、１６２ｂから構成されており、Ｎｃｈトランジスタ部１６４は、行方向に配列された２つのＮＭＯＳトランジスタ１６４ａ、１６４ｂから構成されている。ゲート電極１６６ａはＰＭＯＳトランジスタ１６２ａ、１６２ｂに共通しており、ゲート電極１６６ｂは、ＮＭＯＳトランジスタ１６４ａ、１６４ｂに共通している。ゲート電極１６６ａおよび１６６ｂは互いに電気的に接続されている。本明細書の以下の説明において、ゲート電極１６６ａおよび１６６ｂを総称してゲート電極１６６と示す。ゲート電極１６６はゲートバスライン１０５とともにｘ方向に延びている。   As shown in FIG. 3A, here, the Pch transistor section 162 is composed of two PMOS transistors 162a and 162b arranged in the row direction (x direction), and the Nch transistor section 164 is formed in the row direction. Are composed of two NMOS transistors 164a and 164b. The gate electrode 166a is common to the PMOS transistors 162a and 162b, and the gate electrode 166b is common to the NMOS transistors 164a and 164b. Gate electrodes 166a and 166b are electrically connected to each other. In the following description of the present specification, the gate electrodes 166a and 166b are collectively referred to as a gate electrode 166. The gate electrode 166 extends in the x direction together with the gate bus line 105.

トランジスタ１６２ａ、１６２ｂはそれぞれ、半導体層１６３ａ、１６３ｂを有しており、トランジスタ１６４ａ、１６４ｂはそれぞれ、半導体層１６５ａ、１６５ｂを有している。互いに分離して設けられた半導体層１６３ａ、１６３ｂ、１６５ａ、１６５ｂは、それぞれ、ソース領域と、ドレイン領域と、それらの間に位置するチャネル領域とを有している。本明細書の以下の説明において、Ｐｃｈトランジスタ部１６２の半導体層１６３ａ、１６３ｂを総称して半導体層１６３と示し、Ｎｃｈトランジスタ部１６４の半導体層１６５ａ、１６５ｂを総称して半導体層１６５と示す。   The transistors 162a and 162b have semiconductor layers 163a and 163b, respectively, and the transistors 164a and 164b have semiconductor layers 165a and 165b, respectively. The semiconductor layers 163a, 163b, 165a, and 165b provided separately from each other have a source region, a drain region, and a channel region located therebetween. In the following description of this specification, the semiconductor layers 163a and 163b of the Pch transistor portion 162 are collectively referred to as a semiconductor layer 163, and the semiconductor layers 165a and 165b of the Nch transistor portion 164 are collectively referred to as a semiconductor layer 165.

コンタクト部１６８は、ゲートバスライン１０５と、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのドレイン領域およびＮＭＯＳトランジスタ１６４ａ、１６４ｂのドレイン領域とを電気的に接続する。コンタクト部１６８は、層間膜１７６上に設けられた平坦部１６８ａと、ゲートバスライン接続部１６８ｂと、Ｐｃｈドレイン接続部１６８ｃと、Ｎｃｈドレイン接続部１６８ｄとを有している。接続部１６８ｂ、１６８ｃ、１６８ｄは、それぞれ、ゲートバスライン１０５、半導体層１６３のドレイン領域、半導体層１６５のドレイン領域と平坦部１６８ａとを電気的に接続している。   The contact portion 168 electrically connects the gate bus line 105 to the drain regions of the PMOS transistors 162a and 162b and the drain regions of the NMOS transistors 164a and 164b. The contact portion 168 has a flat portion 168a provided on the interlayer film 176, a gate bus line connection portion 168b, a Pch drain connection portion 168c, and an Nch drain connection portion 168d. The connection portions 168b, 168c, and 168d electrically connect the gate bus line 105, the drain region of the semiconductor layer 163, the drain region of the semiconductor layer 165, and the flat portion 168a, respectively.

また、ソースコンタクト部１７０は、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのソース領域を高圧電源と電気的に接続し、ソースコンタクト部１７２は、ＮＭＯＳトランジスタ１６４ａ、１６４ｂのソース領域を低圧電源と電気的に接続している。本明細書の以下の説明において、ソースコンタクト部１７０を第１ソースコンタクト部ともよび、ソースコンタクト部１７２を第２ソースコンタクト部ともよぶ。また、図４（ａ）に示すように、第１ソースコンタクト部１７０は、コンタクト部１６８と同様に、層間膜１７６上に設けられた平坦部１７０ａと、Ｐｃｈソース接続部１７０ｂとを有しており、第２ソースコンタクト部１７２は、層間膜１７６上に設けられた平坦部１７２ａと、Ｎｃｈソース接続部１７２ｂとを有している。接続部１７０ｂ、１７２ｂは、それぞれ、半導体層１６３のソース領域、半導体層１６５のソース領域と、平坦部１７０ａ、１７２ａとを電気的に接続している。なお、接続部１６８ｂは、層間膜１７６に形成されたコンタクトホールに設けられており、また、接続部１６８ｂ、１６８ｃ、１６８ｄ、１７０ｂ、１７２ｂは、絶縁層１７４および層間膜１７６に形成されたコンタクトホールに設けられている。   The source contact portion 170 electrically connects the source regions of the PMOS transistors 162a and 162b to the high voltage power source, and the source contact portion 172 electrically connects the source regions of the NMOS transistors 164a and 164b to the low voltage power source. Yes. In the following description of the present specification, the source contact portion 170 is also referred to as a first source contact portion, and the source contact portion 172 is also referred to as a second source contact portion. As shown in FIG. 4A, the first source contact portion 170 includes a flat portion 170a provided on the interlayer film 176 and a Pch source connection portion 170b, like the contact portion 168. The second source contact portion 172 includes a flat portion 172a provided on the interlayer film 176 and an Nch source connection portion 172b. The connection portions 170b and 172b electrically connect the source region of the semiconductor layer 163 and the source region of the semiconductor layer 165 to the flat portions 170a and 172a, respectively. Note that the connection portion 168b is provided in a contact hole formed in the interlayer film 176, and the connection portions 168b, 168c, 168d, 170b, and 172b are contact holes formed in the insulating layer 174 and the interlayer film 176. Is provided.

本実施形態のアクティブマトリクス基板１００では、図３（ｃ）に示すように、ゲートバスライン１０５はｘ方向においてゲート電極１６６と重なっており、すなわち、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向である。なお、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４は例えば８μｍである。   In the active matrix substrate 100 of this embodiment, as shown in FIG. 3C, the gate bus line 105 overlaps the gate electrode 166 in the x direction, that is, the shortest distance between the gate electrode 166 and the gate bus line 105. The directions of the straight lines L3 and L4 indicating d3 and d4 are the y direction. The shortest distances d3 and d4 between the gate electrode 166 and the gate bus line 105 are, for example, 8 μm.

図３（ａ）および図４（ａ）から理解されるように、本実施形態のアクティブマトリクス基板１００では、半導体層１６３ａのドレイン領域のうちの表示領域側の領域にＰｃｈドレイン接続部１６８ｃを設けておらず、複数のＰｃｈドレイン接続部１６８ｃのうちゲートバスライン１０５に最も近いＰｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１を示す直線Ｌ１の方向はｙ方向に対して斜めである。なお、ここで、Ｐｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離とは、ｘ方向に延びているゲートバスライン１０５を仮想的にさらに伸ばした直線とＰｃｈドレイン接続部１６８ｃとのｙ方向に沿った垂線ではなく、現実に配置されているゲートバスライン１０５自体とＰｃｈドレイン接続部１６８ｃとの最も短い距離を意味する。これにより、ゲートバスライン１０５に最も近いＰｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１は、図８に示した従来のアクティブマトリクス基板８００と比べて長くなり、例えば、７μｍとなる。このように、Ｐｃｈドレイン接続部１６８ｃのためのコンタクトホールとゲートバスライン１０５との最短距離ｄ１が比較的長いため、Ｐｃｈドレイン接続部１６８ｃのためのコンタクトホールを層間膜１７６に形成しても、静電気放電が発生せず、ゲート絶縁膜１６３ｉの破壊が抑制される。また、同様に、複数のＮｃｈドレイン接続部１６８ｄのうちゲートバスライン１０５に最も近いＮｃｈドレイン接続部１６８ｄとゲートバスライン１０５との最短距離ｄ２を示す直線Ｌ２の方向もｙ方向に対して斜めであり、これにより、ゲート絶縁膜１６５ｉの破壊が抑制される。   As understood from FIGS. 3A and 4A, in the active matrix substrate 100 of the present embodiment, the Pch drain connection portion 168c is provided in the region on the display region side of the drain region of the semiconductor layer 163a. The direction of the straight line L1 indicating the shortest distance d1 between the Pch drain connection portion 168c closest to the gate bus line 105 and the gate bus line 105 among the plurality of Pch drain connection portions 168c is oblique to the y direction. . Here, the shortest distance between the Pch drain connection portion 168c and the gate bus line 105 is the y direction between the straight line obtained by further extending the gate bus line 105 extending in the x direction and the Pch drain connection portion 168c. , And the shortest distance between the actually disposed gate bus line 105 itself and the Pch drain connection portion 168c. As a result, the shortest distance d1 between the Pch drain connection portion 168c closest to the gate bus line 105 and the gate bus line 105 is longer than that of the conventional active matrix substrate 800 shown in FIG. 8, for example, 7 μm. Thus, since the shortest distance d1 between the contact hole for the Pch drain connection portion 168c and the gate bus line 105 is relatively long, even if the contact hole for the Pch drain connection portion 168c is formed in the interlayer film 176, Electrostatic discharge does not occur, and the breakdown of the gate insulating film 163i is suppressed. Similarly, the direction of the straight line L2 indicating the shortest distance d2 between the Nch drain connection portion 168d closest to the gate bus line 105 and the gate bus line 105 among the plurality of Nch drain connection portions 168d is also oblique to the y direction. With this, destruction of the gate insulating film 165i is suppressed.

また、本実施形態のアクティブマトリクス基板１００では、図３（ｃ）に示すように、ゲート電極１６６ａ、１６６ｂとゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４上にドレイン接続部１６８ｃ、１６８ｄが設けられておらず、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して非対称である。なお、図３（ａ）と図８（ａ）との比較から理解されるように、本実施形態のアクティブマトリクス基板１００では、ドレイン接続部１６８ｃ、１６８ｄの数がアクティブマトリクス基板８００よりも減っていることから、半導体層１６３、１６５のドレイン領域とドレイン接続部１６８ｃ、１６８ｄとの間のコンタクト抵抗が上昇するが、両者は、複数のドレイン接続部１６８ｃ、１６８ｄによって接触していることから、コンタクト抵抗の上昇は信号伝達にそれほど影響しない。   Further, in the active matrix substrate 100 of the present embodiment, as shown in FIG. 3C, drain connection portions are provided on the straight lines L3 and L4 indicating the shortest distances d3 and d4 between the gate electrodes 166a and 166b and the gate bus line 105. 168c and 168d are not provided, and the drain connection portions 168c and 168d and the source connection portions 170b and 172b are asymmetric with respect to the gate electrodes 166a and 166b. As can be understood from a comparison between FIG. 3A and FIG. 8A, in the active matrix substrate 100 of the present embodiment, the number of drain connection portions 168c and 168d is smaller than that in the active matrix substrate 800. As a result, the contact resistance between the drain regions of the semiconductor layers 163 and 165 and the drain connection portions 168c and 168d is increased, but both are in contact with each other by the plurality of drain connection portions 168c and 168d. The increase in resistance does not significantly affect signal transmission.

また、図３（ａ）に示すように、１つのコンタクト部１６８により、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのドレイン領域およびＮＭＯＳトランジスタ１６４ａ、１６４ｂのドレイン領域と、ゲートバスライン１０５とが電気的に接続されており、これにより、バッファインバータ１６０のｙ方向の幅を小さくすることができる。また、コンタクト部１６８、１７０、１７２のそれぞれは、互いに分離された複数の接続部１６８ｂ、１６８ｃ、１６８ｄ、１７０ｂおよび１７２ｂを介して半導体層１６３、１６５やゲートバスライン１０５と接触している。このように２つの部材の接続を複数の接続部を介して行うことにより、１つの接続部における接触が不十分である場合でも接続不良を抑制することができる。なお、本実施形態のアクティブマトリクス基板１００では、半導体層１６３、１６５の上方にゲート電極１６６が配置されるように構成されており、アクティブマトリクス基板１００はトップゲート構造を有している。   Further, as shown in FIG. 3A, the drain region of the PMOS transistors 162a and 162b, the drain region of the NMOS transistors 164a and 164b, and the gate bus line 105 are electrically connected by one contact portion 168. Thus, the width of the buffer inverter 160 in the y direction can be reduced. Each of the contact portions 168, 170, and 172 is in contact with the semiconductor layers 163 and 165 and the gate bus line 105 through a plurality of connection portions 168b, 168c, 168d, 170b, and 172b separated from each other. By connecting the two members through the plurality of connection portions in this manner, connection failure can be suppressed even when contact at one connection portion is insufficient. Note that the active matrix substrate 100 of the present embodiment is configured such that the gate electrode 166 is disposed above the semiconductor layers 163 and 165, and the active matrix substrate 100 has a top gate structure.

また、図３（ｂ）に示すように、半導体層１１６の一部分はＴＦＴ１１５に用いられている。半導体層１１６のソース領域は接続部１１０ａを介してソースバスライン１１０と電気的に接続されており、半導体層１１６のドレイン領域は接続部１１１（図４（ｂ）参照）、接続部１２０ａを介して画素電極１２０と電気的に接続している。ゲートバスライン１０５の一部はｙ方向に延びて、半導体層１１６のうちソース領域とドレイン領域との間に位置するチャネル領域と重なり、ＴＦＴ１１５のゲート電極となっている。また、補助容量ライン１２５は、半導体層１１６の別の部分と重なるように設けられている。   Further, as shown in FIG. 3B, a part of the semiconductor layer 116 is used for the TFT 115. The source region of the semiconductor layer 116 is electrically connected to the source bus line 110 through the connection portion 110a, and the drain region of the semiconductor layer 116 is connected through the connection portion 111 (see FIG. 4B) and the connection portion 120a. The pixel electrode 120 is electrically connected. A part of the gate bus line 105 extends in the y direction, overlaps with a channel region located between the source region and the drain region in the semiconductor layer 116, and serves as a gate electrode of the TFT 115. The auxiliary capacitance line 125 is provided so as to overlap another part of the semiconductor layer 116.

また、図４（ａ）に示すように、ＰＭＯＳトランジスタ１６２ａでは、半導体層１６３ａのチャネル領域とゲート電極１６６ａとの間にゲート絶縁膜１６３ｉが設けられており、同様に、ＮＭＯＳトランジスタ１６４ａでは、半導体層１６５ａのチャネル領域とゲート電極１６６ｂとの間にゲート絶縁膜１６５ｉが設けられている。なお、これらのゲート絶縁膜１６３ｉ、１６５ｉは、層間膜１７４の一部となっている。   As shown in FIG. 4A, in the PMOS transistor 162a, a gate insulating film 163i is provided between the channel region of the semiconductor layer 163a and the gate electrode 166a. Similarly, in the NMOS transistor 164a, a semiconductor A gate insulating film 165i is provided between the channel region of the layer 165a and the gate electrode 166b. Note that these gate insulating films 163i and 165i are part of the interlayer film 174.

また、図４（ｂ）に示すように、表示領域において、ソースバスライン１１０は、接続部１１０ａを介して半導体層１１６と電気的に接続しており、画素電極１２０は、層間膜１７８のコンタクトホールに設けられた接続部１２０ａ、および、層間膜１７６のコンタクトホールに設けられた接続部１１１を介して、半導体層１１６と電気的に接続している。なお、本明細書の以下の説明において、層間膜１７６を第１層間膜とよぶことがあり、層間膜１７８を第２層間膜とよぶことがある。   As shown in FIG. 4B, in the display region, the source bus line 110 is electrically connected to the semiconductor layer 116 via the connection portion 110a, and the pixel electrode 120 is a contact with the interlayer film 178. The semiconductor layer 116 is electrically connected through the connection portion 120 a provided in the hole and the connection portion 111 provided in the contact hole of the interlayer film 176. In the following description of this specification, the interlayer film 176 may be referred to as a first interlayer film, and the interlayer film 178 may be referred to as a second interlayer film.

本実施形態のアクティブマトリクス基板１００は、以下のように作製される。   The active matrix substrate 100 of this embodiment is manufactured as follows.

まず、絶縁基板１６１の主面上にベースコート膜（図示せず）を形成する。絶縁基板１６１は例えばガラス基板である。また、ベースコート膜として、ＳｉＯ2膜やＳｉＮｘ膜を用いてもよいし、これらの膜の積層物を用いてもよい。First, a base coat film (not shown) is formed on the main surface of the insulating substrate 161. The insulating substrate 161 is a glass substrate, for example. Further, as the base coat film, a SiO 2 film or a SiNx film may be used, or a laminate of these films may be used.

次いで、ベースコート膜上に、厚さ５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を形成する。ａ−Ｓｉ膜は、例えば、プラズマ化学気相成長（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法等で形成することができる。あるいは、ａ−Ｓｉ膜を別の方法で形成してもよい。次いで、ａ−Ｓｉ膜を結晶化することにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。ａ−Ｓｉ膜の結晶化は、エキシマレーザを用いた光照射によって行うことができ（エキシマレーザアニール法）、また、ａ−Ｓｉ膜に対して６００℃の熱処理を行うことによって行うことができる（固相成長法：Ｓｏｌｉｄ−ｐｈａｓｅ ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）。次いで、ポリシリコン膜の上にレジスト層を形成し、レジスト層をパターニングマスクとして、ドライエッチングすることにより、ポリシリコン膜のパターニングを行う。これにより、島状の半導体層１６３、１６５が形成される。   Next, an amorphous silicon (a-Si) film having a thickness of 50 nm is formed on the base coat film. The a-Si film can be formed by, for example, a plasma chemical vapor deposition (PCVD) method or the like. Alternatively, the a-Si film may be formed by another method. Next, the a-Si film is crystallized to form a polysilicon (poly-Si) film. Crystallization of the a-Si film can be performed by light irradiation using an excimer laser (excimer laser annealing method), and can be performed by performing heat treatment at 600 ° C. on the a-Si film ( Solid phase growth method: Solid-phase crystallization). Next, a resist layer is formed on the polysilicon film, and the polysilicon film is patterned by dry etching using the resist layer as a patterning mask. Thereby, island-shaped semiconductor layers 163 and 165 are formed.

次いで、半導体層１６３、１６５を覆う絶縁層１７４を形成する。絶縁層１７４は、ＣＶＤ法などで例えば厚さ８０ｎｍのＳｉＯ2を堆積することにより、形成される。絶縁層１７４の一部は、トランジスタ１１５、１６２ａ、１６２ｂ、１６４ａ、１６４ｂのゲート絶縁膜となる。Next, an insulating layer 174 that covers the semiconductor layers 163 and 165 is formed. The insulating layer 174 is formed by depositing, for example, SiO 2 having a thickness of 80 nm by a CVD method or the like. A part of the insulating layer 174 becomes a gate insulating film of the transistors 115, 162a, 162b, 164a, and 164b.

次いで、スパッタ法又はＣＶＤ法等を用いて導電材料を絶縁層１７４上に堆積し、これを所定の形状にパターニングすることにより、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６を形成する。このように、ゲートバスライン１０５、補助容量ライン１２５およびゲート電極１６６は、同一工程で作製される。このようにゲートバスライン１０５、補助容量ライン１２５およびゲート電極１６６を構成する層をゲート電極層と称する。ゲート電極層の導電材料としては、例えば、タンタル、タングステン等の金属を用いることが好ましい。   Next, a conductive material is deposited on the insulating layer 174 using a sputtering method, a CVD method, or the like, and is patterned into a predetermined shape, whereby the gate bus line 105, the auxiliary capacitance line 125, and the gate electrode 166 are formed. As described above, the gate bus line 105, the auxiliary capacitance line 125, and the gate electrode 166 are manufactured in the same process. A layer constituting the gate bus line 105, the auxiliary capacitance line 125, and the gate electrode 166 is referred to as a gate electrode layer. As the conductive material for the gate electrode layer, for example, a metal such as tantalum or tungsten is preferably used.

次いで、ゲート電極１６６ａ、１６６ｂをマスクとして半導体層１６３、１６５に不純物イオンを注入し、さらに活性化アニール等を行うことにより、半導体層１６３、１６５のそれぞれにソース領域およびドレイン領域を形成する。また、これに伴い、半導体層１６３、１６５のうち、ソース領域とドレイン領域との間の領域がチャネル領域となる。   Next, impurity ions are implanted into the semiconductor layers 163 and 165 using the gate electrodes 166a and 166b as masks, and further activation annealing or the like is performed to form source and drain regions in the semiconductor layers 163 and 165, respectively. Accordingly, a region between the source region and the drain region in the semiconductor layers 163 and 165 becomes a channel region.

次いで、基板表面を覆うように第１層間膜１７６を形成した後、第１層間膜１７６および絶縁層１７４を貫通して半導体層１６３、１６５のソース領域およびドレイン領域に達するコンタクトホールを形成するとともに、第１層間膜１７６を貫通してゲートバスライン１０５に達するコンタクトホールを形成する。なお、上述した従来のアクティブマトリクス基板８００では、ドレイン接続部８６８ｃ、８６８ｄのためのコンタクトホールとゲートバスライン８０５との距離が短いため、層間膜８７６にコンタクトホールを形成すると、静電気放電が発生してゲート絶縁膜が破壊されることがあるが、本実施形態のアクティブマトリクス基板１００では、ドレイン接続部１６８ｃ、１６８ｄのためのコンタクトホールとゲートバスライン１０５との距離が比較的長いため、層間膜１７６にコンタクトホールを形成したときでも静電気放電の発生が抑制される。   Next, after forming a first interlayer film 176 so as to cover the substrate surface, contact holes that penetrate the first interlayer film 176 and the insulating layer 174 and reach the source and drain regions of the semiconductor layers 163 and 165 are formed. Then, a contact hole reaching the gate bus line 105 through the first interlayer film 176 is formed. In the above-described conventional active matrix substrate 800, since the distance between the contact hole for the drain connection portions 868c and 868d and the gate bus line 805 is short, electrostatic discharge occurs when the contact hole is formed in the interlayer film 876. In the active matrix substrate 100 of this embodiment, the distance between the contact hole for the drain connection portions 168c and 168d and the gate bus line 105 is relatively long. Even when a contact hole is formed in 176, the occurrence of electrostatic discharge is suppressed.

次いで、第１層間膜１７６のコンタクトホール内および第１層間膜１７６上に導電材料を堆積し、これを所定の形状にパターニングすることにより、コンタクト部１６８、１７０、１７２およびソースバスライン１１０を形成する。なお、コンタクト部１６８の一部はＰｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のドレイン電極となり、コンタクト部１７０、１７２の一部は、それぞれ、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のソース電極となる。このように、コンタクト部１６８、１７０、１７２およびソースバスライン１１０は同一工程で作製される。このようにコンタクト部１６８、１７０、１７２およびソースバスライン１１０を構成する層をソース電極層と称する。ソース電極層の導電材料として、例えば、アルミニウム等を含む金属化合物を用いることが好ましい。以上のようにして、周辺領域にトランジスタ１６２ａ、１６２ｂ、１６４ａ、１６４ｂが作製される。また、これらのトランジスタと同様に、表示領域にＴＦＴ１１５が作製される。   Next, a conductive material is deposited in the contact hole of the first interlayer film 176 and on the first interlayer film 176, and is patterned into a predetermined shape, thereby forming the contact portions 168, 170, 172 and the source bus line 110. To do. A part of contact portion 168 serves as a drain electrode of Pch transistor portion 162 and Nch transistor portion 164, and a portion of contact portions 170 and 172 serves as a source electrode of Pch transistor portion 162 and Nch transistor portion 164, respectively. As described above, the contact portions 168, 170, 172 and the source bus line 110 are manufactured in the same process. The layers constituting the contact portions 168, 170, 172 and the source bus line 110 are referred to as source electrode layers. For example, a metal compound containing aluminum or the like is preferably used as the conductive material of the source electrode layer. As described above, the transistors 162a, 162b, 164a, and 164b are formed in the peripheral region. Similarly to these transistors, the TFT 115 is formed in the display region.

次いで、表示領域にＴＦＴ１１５を覆うパッシベーション膜を形成し、これにコンタクトホールを形成する。このようにして、第２層間膜１７８が形成される。次いで、第２層間膜１７８のコンタクトホール内および第２層間膜１７８上にＩＴＯを堆積し、これを所定の形状にパターニングすることにより、半導体層１１６のドレイン領域に接続された画素電極を形成する。以上のようにして、アクティブマトリクス基板１００を作製することができる。   Next, a passivation film that covers the TFT 115 is formed in the display region, and a contact hole is formed in the passivation film. In this way, the second interlayer film 178 is formed. Next, ITO is deposited in the contact hole of the second interlayer film 178 and on the second interlayer film 178, and is patterned into a predetermined shape, thereby forming a pixel electrode connected to the drain region of the semiconductor layer 116. . As described above, the active matrix substrate 100 can be manufactured.

なお、本実施形態のアクティブマトリクス基板１００は、図８に示した従来のアクティブマトリクス基板８００の作製工程に対してコンタクトホールの作製箇所のみを変更することによって作製可能であり、これにより、既存の装置に大幅な変更を加えることなく、ライン欠陥の発生を抑制することができる。   Note that the active matrix substrate 100 of the present embodiment can be manufactured by changing only the contact hole manufacturing location with respect to the manufacturing process of the conventional active matrix substrate 800 shown in FIG. The occurrence of line defects can be suppressed without making significant changes to the apparatus.

なお、図３（ａ）に示したバッファインバータ１６０では、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４はそれぞれ２つのトランジスタから構成されていたが、本発明はこれに限定されない。Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４は３つ以上のトランジスタから構成されていてもよい。   In the buffer inverter 160 shown in FIG. 3A, the Pch transistor portion 162 and the Nch transistor portion 164 are each composed of two transistors, but the present invention is not limited to this. The Pch transistor unit 162 and the Nch transistor unit 164 may be composed of three or more transistors.

また、上述した説明では、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のそれぞれにおいて、複数のドレイン接続部１６８ｃおよび１６８ｄのうちのゲートバスライン１０５に最も近いドレイン接続部１６８ｃ、１６８ｄとゲートバスライン１０５との最短距離ｄ１、ｄ２を示す直線Ｌ１、Ｌ２の方向がｙ方向に対して斜めであったが、本発明はこれに限定されない。Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４の一方のみにおいてドレイン接続部とゲートバスライン１０５との最短距離を示す直線の方向がｙ方向に対して斜めであってもよい。   In the above description, in each of the Pch transistor portion 162 and the Nch transistor portion 164, the drain connection portions 168c and 168d and the gate bus line 105 that are closest to the gate bus line 105 among the plurality of drain connection portions 168c and 168d. Although the directions of the straight lines L1 and L2 indicating the shortest distances d1 and d2 are oblique to the y direction, the present invention is not limited to this. In only one of the Pch transistor portion 162 and the Nch transistor portion 164, the direction of the straight line indicating the shortest distance between the drain connection portion and the gate bus line 105 may be oblique to the y direction.

また、上述した説明では、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して非対称であったが、本発明はこれに限定されない。半導体層１６３ａ、１６５ｂのソース領域のうちの表示領域側の領域にソース接続部１７０ｂ、１７２ｂを設けないようにして、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとをゲート電極１６６ａ、１６６ｂに対して対称に設けてもよい。   In the above description, the drain connection portions 168c and 168d and the source connection portions 170b and 172b are asymmetric with respect to the gate electrodes 166a and 166b, but the present invention is not limited to this. The source connection portions 170b and 172b are not provided in the display region side region of the source regions of the semiconductor layers 163a and 165b, and the drain connection portions 168c and 168d and the source connection portions 170b and 172b are connected to the gate electrodes 166a and 166b. May be provided symmetrically.

（実施形態２）
実施形態１のアクティブマトリクス基板では、ゲートバスライン１０５がｘ方向においてゲート電極１６６と重なっており、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向であったが、本発明はこれに限定されない。(Embodiment 2)
In the active matrix substrate of Embodiment 1, the gate bus line 105 overlaps the gate electrode 166 in the x direction, and the directions of the straight lines L3 and L4 indicating the shortest distances d3 and d4 between the gate electrode 166 and the gate bus line 105 are y However, the present invention is not limited to this.

以下、図５を参照して、本発明によるアクティブマトリクス基板の第２実施形態を説明する。図５（ａ）は、本実施形態のアクティブマトリクス基板１００の周辺領域におけるゲートバスライン１０５およびその近傍の模式的な平面を示しており、図５（ｂ）は、表示領域における１つの画素電極１２０およびその近傍の模式的な平面を示しており、図５（ｃ）は、図５（ａ）のコンタクト部１６８およびその近傍を拡大したものを示している。本実施形態のアクティブマトリクス基板１００は、ゲートバスライン１０５がｘ方向においてゲート電極１６６と重ならない点を除いて、図１、図２および図４を参照して説明した実施形態１のアクティブマトリクス基板と同様の構成を有しており、冗長さを避けるために、重複する説明を省略する。   Hereinafter, a second embodiment of an active matrix substrate according to the present invention will be described with reference to FIG. FIG. 5A shows a schematic plan view of the gate bus line 105 and its vicinity in the peripheral region of the active matrix substrate 100 of this embodiment, and FIG. 5B shows one pixel electrode in the display region. 120 shows a schematic plan view of 120 and its vicinity, and FIG. 5C shows an enlarged view of the contact portion 168 of FIG. 5A and its vicinity. The active matrix substrate 100 of the present embodiment is the active matrix substrate of the first embodiment described with reference to FIGS. 1, 2, and 4 except that the gate bus lines 105 do not overlap with the gate electrode 166 in the x direction. In order to avoid redundancy, redundant description is omitted.

実施形態１のアクティブマトリクス基板では、図３（ｃ）に示したように、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向であったが、本実施形態のアクティブマトリクス基板１００では、図５（ｃ）に示すように、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線の方向Ｌ３、Ｌ４はｙ方向から斜めである。   In the active matrix substrate of Embodiment 1, as shown in FIG. 3C, the directions of the straight lines L3 and L4 indicating the shortest distances d3 and d4 between the gate electrode 166 and the gate bus line 105 are the y direction. In the active matrix substrate 100 of this embodiment, as shown in FIG. 5C, the straight directions L3 and L4 indicating the shortest distances d3 and d4 between the gate electrode 166 and the gate bus line 105 are oblique from the y direction. is there.

また、図５（ａ）および図５（ｃ）に示すように、アクティブマトリクス基板１００では、図３（ａ）に示した実施形態１のアクティブマトリクス基板とは異なり、ドレイン接続部１６８ｃ、１６８ｄは、半導体層１６３ａ、１６５ａのドレイン領域のうちの表示領域側の領域にも設けられており、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して対称である。しかしながら、図５（ｃ）に示すように、ゲートバスライン１０５は、ｘ方向においてゲート電極１６６と重ならないため、複数のドレイン接続部１６８ｃのうちゲートバスライン１０５に最も近いドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１を示す直線Ｌ１の方向はｙ方向に対して斜めであり、また同様に、複数のドレイン接続部１６８ｄのうちゲートバスライン１０５に最も近いドレイン接続部１６８ｄとゲートバスライン１０５との最短距離ｄ２を示す直線Ｌ２の方向はｙ方向に対して斜めである。   Further, as shown in FIGS. 5A and 5C, in the active matrix substrate 100, the drain connection portions 168c and 168d are different from the active matrix substrate of Embodiment 1 shown in FIG. The semiconductor layers 163a and 165a are also provided on the display region side of the drain region, and the drain connection portions 168c and 168d and the source connection portions 170b and 172b are symmetrical with respect to the gate electrodes 166a and 166b. . However, as shown in FIG. 5C, since the gate bus line 105 does not overlap the gate electrode 166 in the x direction, the drain connection portion 168c and gate that are closest to the gate bus line 105 among the plurality of drain connection portions 168c. The direction of the straight line L1 indicating the shortest distance d1 from the bus line 105 is oblique with respect to the y direction. Similarly, the drain connection 168d closest to the gate bus line 105 and the gate bus among the plurality of drain connections 168d. The direction of the straight line L2 indicating the shortest distance d2 from the line 105 is oblique to the y direction.

したがって、上述したように、ゲート電極１６６とゲートバスライン１０５との間の距離が短くても、ドレイン接続部１６８ｃ、１６８ｄのためのコンタクトホールとゲートバスライン１０５との間の距離が比較的長いので、ゲートバスライン１０５に蓄積した電荷に起因したゲート絶縁膜の破壊を抑制することができる。   Therefore, as described above, even if the distance between the gate electrode 166 and the gate bus line 105 is short, the distance between the contact hole for the drain connection portions 168c and 168d and the gate bus line 105 is relatively long. Therefore, the gate insulating film can be prevented from being broken due to the charges accumulated in the gate bus line 105.

なお、上述した説明では、ＴＦＴ１１５ならびにＰＭＯＳトランジスタ１６２ａ、１６２ｂおよびＮＭＯＳトランジスタ１６４ａ、１６４ｂはトップゲート構造を有していたが、本発明はこれに限定されない。これらは、ボトムゲート構造を有していてもよい。   In the above description, the TFT 115, the PMOS transistors 162a and 162b, and the NMOS transistors 164a and 164b have a top gate structure, but the present invention is not limited to this. These may have a bottom gate structure.

また、上述した説明では、表示装置は液晶表示装置であり、液晶層が表示媒体層であったが、本発明はこれに限定されない。表示装置は、有機ＥＬ表示装置、プラズマ表示装置、ＳＥＤ表示装置などの任意の表示装置であってもよい。なお、表示装置が有機ＥＬ表示装置である場合、表示装置は対向基板を備える必要はなく、表示媒体層、すなわち、有機ＥＬ層がアクティブマトリクス基板上に配置されていてもよい。   In the above description, the display device is a liquid crystal display device and the liquid crystal layer is a display medium layer, but the present invention is not limited to this. The display device may be any display device such as an organic EL display device, a plasma display device, or an SED display device. When the display device is an organic EL display device, the display device does not need to include a counter substrate, and a display medium layer, that is, an organic EL layer may be disposed on the active matrix substrate.

本発明によれば、表示装置、特に液晶表示装置に好適に用いられるアクティブマトリクス基板を提供することができる。このアクティブマトリクス基板は、携帯電話の表示部等の小型の表示装置に好適に用いられ、ライン欠陥の発生を抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, the active matrix substrate used suitably for a display apparatus, especially a liquid crystal display device can be provided. This active matrix substrate is suitably used for a small display device such as a display unit of a mobile phone, and can suppress the occurrence of line defects.

Claims (15)

ゲートバスラインと、
第１導電型トランジスタ部と第２導電型トランジスタ部とを含むバッファインバータであって、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部が、それぞれ、ソース領域とドレイン領域とチャネル領域とを構成する半導体層と、ゲート電極とを有する、バッファインバータと、
前記ゲートバスラインおよび前記ゲート電極を覆う層間膜と、
前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部と
を備える、アクティブマトリクス基板であって、
前記ゲートバスラインおよび前記ゲート電極は第１方向に延びており、
前記第１導電型トランジスタ部は、前記第１方向に配列された複数の第１導電型トランジスタを有しており、
前記第２導電型トランジスタ部は、前記第１方向に配列された複数の第２導電型トランジスタを有しており、
前記コンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有しており、
前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである、アクティブマトリクス基板。A gate bus line,
A buffer inverter including a first conductivity type transistor portion and a second conductivity type transistor portion, wherein the first conductivity type transistor portion and the second conductivity type transistor portion are respectively a source region, a drain region, and a channel region. A buffer inverter having a semiconductor layer and a gate electrode,
An interlayer film covering the gate bus line and the gate electrode;
An active matrix substrate comprising: a contact portion that electrically connects a drain region of the first conductivity type transistor portion and the second conductivity type transistor portion and the gate bus line;
The gate bus line and the gate electrode extend in a first direction;
The first conductivity type transistor unit includes a plurality of first conductivity type transistors arranged in the first direction,
The second conductivity type transistor section includes a plurality of second conductivity type transistors arranged in the first direction,
The contact portion includes a flat portion provided on the interlayer film, a plurality of gate bus line connection portions that electrically connect the flat portion and the gate bus line, respectively, A plurality of first conductivity type drain connection portions that electrically connect the drain region of the one conductivity type transistor portion, and each electrically connect the flat portion and the drain region of the second conductivity type transistor portion. A plurality of second conductivity type drain connections,
The direction of a straight line indicating the shortest distance between the first conductivity type drain connection portion closest to the gate bus line and the gate bus line among the plurality of first conductivity type drain connection portions is a first direction orthogonal to the first direction. An active matrix substrate that is oblique to two directions. 前記半導体層の前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜を含む絶縁層をさらに備え、
前記ゲートバスラインおよび前記ゲート電極は前記絶縁層上に設けられている、請求項１に記載のアクティブマトリクス基板。An insulating layer including a gate insulating film provided between the channel region of the semiconductor layer and the gate electrode;
The active matrix substrate according to claim 1, wherein the gate bus line and the gate electrode are provided on the insulating layer. 前記複数のゲートバスライン接続部は、前記層間膜に形成された複数のコンタクトホールに設けられており、
前記複数の第１導電型ドレイン接続部は、前記層間膜および前記絶縁層に形成された複数のコンタクトホールに設けられている、請求項２に記載のアクティブマトリクス基板。The plurality of gate bus line connection portions are provided in a plurality of contact holes formed in the interlayer film,
The active matrix substrate according to claim 2, wherein the plurality of first conductivity type drain connection portions are provided in a plurality of contact holes formed in the interlayer film and the insulating layer. 前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離は７μｍである、請求項１から３のいずれかに記載のアクティブマトリクス基板。   4. The shortest distance between the first conductivity type drain connection portion closest to the gate bus line and the gate bus line among the plurality of first conductivity type drain connection portions is 7 μm. 5. Active matrix substrate. 前記複数の第２導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第２導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第２方向に対して斜めである、請求項１から４のいずれかに記載のアクティブマトリクス基板。   The direction of a straight line indicating the shortest distance between the second conductivity type drain connection portion closest to the gate bus line and the gate bus line among the plurality of second conductivity type drain connection portions is oblique to the second direction. The active matrix substrate according to claim 1, wherein: 前記第１導電型トランジスタ部の前記ソース領域と接触する第１ソースコンタクト部と
前記第２導電型トランジスタ部の前記ソース領域と接触する第２ソースコンタクト部とをさらに備える、請求項１から５のいずれかに記載のアクティブマトリクス基板。The first source contact part in contact with the source region of the first conductivity type transistor part, and a second source contact part in contact with the source region of the second conductivity type transistor part, further comprising: An active matrix substrate according to any one of the above. 前記第１ソースコンタクト部および前記第２ソースコンタクト部は、前記コンタクト部と同じ材料から作製されている、請求項６に記載のアクティブマトリクス基板。   The active matrix substrate according to claim 6, wherein the first source contact portion and the second source contact portion are made of the same material as the contact portion. 前記第１ソースコンタクト部は、
前記層間膜上に設けられた平坦部と、
それぞれが、前記平坦部と前記第１導電型トランジスタ部の前記ソース領域とを電気的に接続する複数の第１導電型ソース接続部と
を有する、請求項６または７に記載のアクティブマトリクス基板。The first source contact portion includes:
A flat portion provided on the interlayer film;
8. The active matrix substrate according to claim 6, wherein each of the active matrix substrates has a plurality of first conductivity type source connection portions that electrically connect the flat portion and the source region of the first conductivity type transistor portion. 9. 前記複数の第１導電型ドレイン接続部と前記複数の第１導電型ソース接続部とは、前記第１導電型トランジスタのゲート電極に対して対称に設けられている、請求項８に記載のアクティブマトリクス基板。   9. The active according to claim 8, wherein the plurality of first conductivity type drain connection portions and the plurality of first conductivity type source connection portions are provided symmetrically with respect to a gate electrode of the first conductivity type transistor. Matrix substrate. 前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向である、請求項１から９のいずれかに記載のアクティブマトリクス基板。   10. The active matrix substrate according to claim 1, wherein a direction of a straight line indicating the shortest distance between the gate electrode and the gate bus line is the second direction. 11. 前記複数の第１導電型ドレイン接続部および前記複数の第１導電型ソース接続部は前記第１導電型トランジスタのゲート電極に対して非対称に設けられている、請求項８に記載のアクティブマトリクス基板。   The active matrix substrate according to claim 8, wherein the plurality of first conductivity type drain connection portions and the plurality of first conductivity type source connection portions are provided asymmetrically with respect to a gate electrode of the first conductivity type transistor. . 前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである、請求項１から８および１１のいずれかに記載のアクティブマトリクス基板。   The active matrix substrate according to claim 1, wherein a direction of a straight line indicating a shortest distance between the gate electrode and the gate bus line is oblique with respect to the second direction. 請求項１から１２のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板上に設けられた表示媒体層と
を備える、表示装置。An active matrix substrate according to any one of claims 1 to 12,
And a display medium layer provided on the active matrix substrate. バッファインバータに含まれる、第１方向に複数の第１導電型トランジスタの配列された第１導電型トランジスタ部、および、前記第１方向に複数の第２導電型トランジスタの配列された第２導電型トランジスタ部のための半導体層であって、それぞれが、ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程と、
ゲートバスラインと、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のゲート電極とを形成する工程であって、前記ゲートバスラインおよび前記ゲート電極はそれぞれ前記第１方向に延びている、工程と、
前記ゲートバスラインおよび前記ゲート電極を覆う層間膜を形成する工程と、
前記第１導電型トランジスタ部および前記第２導電型トランジスタ部の前記ドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部であって、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と前記第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と前記第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有するコンタクト部を形成する工程と
を包含する、アクティブマトリクス基板の製造方法であって、
前記コンタクト部を形成する工程において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである、アクティブマトリクス基板の製造方法。A first conductivity type transistor section in which a plurality of first conductivity type transistors are arranged in a first direction, and a second conductivity type in which a plurality of second conductivity type transistors are arranged in the first direction, included in the buffer inverter Forming a semiconductor layer for the transistor portion, each having a source region, a channel region, and a drain region;
Forming a gate bus line and gate electrodes of the first conductivity type transistor portion and the second conductivity type transistor portion, wherein the gate bus line and the gate electrode respectively extend in the first direction; , Process and
Forming an interlayer film covering the gate bus line and the gate electrode;
A contact portion that electrically connects the drain region of the first conductivity type transistor portion and the second conductivity type transistor portion and the gate bus line, and a flat portion provided on the interlayer film; A plurality of gate bus line connection portions electrically connecting the flat portion and the gate bus line, and a plurality of gate bus line connection portions each electrically connecting the flat portion and the drain region of the first conductivity type transistor portion. Forming a contact portion having a first conductivity type drain connection portion and a plurality of second conductivity type drain connection portions each electrically connecting the flat portion and the drain region of the second conductivity type transistor portion. A method of manufacturing an active matrix substrate, comprising the steps of:
In the step of forming the contact portion, a direction of a straight line indicating a shortest distance between the gate bus line and the first conductivity type drain connection portion closest to the gate bus line among the plurality of first conductivity type drain connection portions is: A method for manufacturing an active matrix substrate, which is oblique to a second direction orthogonal to the first direction. 前記層間膜に、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールを形成する工程をさらに包含し、
前記複数のコンタクトホールを形成する工程において、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールのうち前記ゲートバスラインに最も近いコンタクトホールと前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである、請求項１４に記載のアクティブマトリクス基板の製造方法。Forming a plurality of contact holes for the plurality of first conductivity type drain connection portions in the interlayer film;
In the step of forming the plurality of contact holes, the shortest distance between the contact hole closest to the gate bus line and the gate bus line among the plurality of contact holes for the plurality of first conductivity type drain connection portions is indicated. The method of manufacturing an active matrix substrate according to claim 14, wherein the direction of the straight line is oblique with respect to the second direction.
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