JPWO2004109628A1 - Array substrate inspection method - Google Patents

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暁 富田
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Abstract

走査線駆動回路および信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部に電気信号を供給し、この駆動回路部を動作させ、画素電極に電荷をチャージする（Ｓ２）。電荷がチャージされた画素電極に電子ビームを照射し、この電子ビームが照射された画素電極から放出される２次電子の情報によってこの画素電極に関して検査する（Ｓ３）。駆動回路部に電気信号を供給する際は、電気信号供給パッドを介して供給する。電気信号供給パッドに供給された電気信号は、前記電気信号供給パッドから分岐して駆動回路部内の異なる領域に供給される。An electric signal is supplied to a driving circuit unit including at least one of the scanning line driving circuit and the signal line driving circuit, the driving circuit unit is operated, and the pixel electrode is charged (S2). An electron beam is irradiated to the pixel electrode charged with electric charges, and the pixel electrode is inspected by information of secondary electrons emitted from the pixel electrode irradiated with the electron beam (S3). When an electric signal is supplied to the drive circuit unit, it is supplied via an electric signal supply pad. The electric signal supplied to the electric signal supply pad is branched from the electric signal supply pad and supplied to different regions in the drive circuit unit.

Description

この発明は、液晶表示パネルの構成部品であるアレイ基板を検査するアレイ基板の検査方法に関する。  The present invention relates to an array substrate inspection method for inspecting an array substrate which is a component of a liquid crystal display panel.

液晶表示パネルは、ノート型パーソナルコンピュータ（ノートＰＣ）のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、およびこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、２つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線および信号線の駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法および検査装置としては、特開平１１−２７１１７７号公報、特開２０００−３１４２号公報、Ｕ．Ｓ．Ｐ．５，２６８，６３８に開示された技術がある。
特開平１１−２７１１７７号公報は、アモルファスタイプのＬＣＤ基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、ＬＣＤ基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開２０００−３１４２号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される２次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。Ｕ．Ｓ．Ｐ．５，２６８，６３８の技術でも、電子ビームを画素電極に照射したときに放出される２次電子を利用するものである。Liquid crystal display panels are used in various places such as a display unit of a notebook personal computer (notebook PC), a display unit of a mobile phone, and a display unit of a television receiver. A liquid crystal display panel includes an array substrate on which a plurality of pixel electrodes are arranged in a matrix, a counter substrate having a counter electrode opposite to the plurality of pixel electrodes, and a liquid crystal layer held between the array substrate and the counter substrate And having.
The array substrate includes a plurality of pixel electrodes arranged in a matrix, a plurality of scanning lines arranged along a row of the plurality of pixel electrodes, a plurality of signal lines arranged along a column of the plurality of pixel electrodes, and A plurality of switching elements are arranged in the vicinity of the intersection position of these scanning lines and signal lines.
There are two types of array substrates. That is, there are an array substrate in which the switching element is a thin film transistor using an amorphous silicon semiconductor thin film and an array substrate in which the switching element is a thin film transistor using a polysilicon semiconductor thin film. Polysilicon has a higher carrier mobility than amorphous silicon. Here, in the polysilicon type array substrate, not only switching elements for pixel electrodes but also drive circuits for scanning lines and signal lines can be incorporated in the array substrate.
The above array substrate goes through an inspection process in order to detect a defective product in the manufacturing process. As an inspection method and an inspection apparatus, JP-A-11-271177, JP-A2000-3142, U.S. Pat. S. P. There is a technique disclosed in US Pat.
Japanese Patent Application Laid-Open No. 11-271177 discloses a technique characterized by a point defect inspection process in the inspection of an amorphous type LCD substrate. Here, the direct light of the direct current component is applied to the entire surface of the LCD substrate, and the amorphous silicon film is photosensitized and becomes conductive. By detecting the leak amount of the charge accumulated in the auxiliary capacitor, the state of the defect can be determined. The technique disclosed in Japanese Patent Application Laid-Open No. 2000-3142 utilizes the fact that secondary electrons emitted when an electron beam is applied to a pixel electrode are proportional to the voltage applied to the thin film transistor. U. S. P. The techniques of 5,268,638 also use secondary electrons emitted when the pixel electrode is irradiated with an electron beam.

ところで液晶表示パネルの製品価格は、その製造設備のコストも大きな影響を受ける。製造設備には、上記した検査方法および検査装置が必須であるが、検査装置の設計変更、修正などは多大な費用がかかることになる。
この発明は以上の点に鑑みなされたもので、その目的は、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示パネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、前記基板上に形成された電気信号供給パッドと、を備えたアレイ基板の検査方法において、前記駆動回路部に電気信号を供給し、前記駆動回路部を動作させ、前記画素電極に電荷をチャージし、電荷がチャージされた前記画素電極に電子ビームを照射し、電子ビームが照射された前記画素電極から放出される２次電子の情報によって前記画素電極に関して検査し、前記駆動回路部への電気信号の供給は、前記電気信号供給パッドを介して行い、前記電気信号は、前記電気信号供給パッドから分岐して前記駆動回路部内の異なる領域に供給される。By the way, the product price of the liquid crystal display panel is greatly affected by the cost of its manufacturing equipment. The above-described inspection method and inspection apparatus are indispensable for the manufacturing facility, but design changes and corrections of the inspection apparatus are very expensive.
The present invention has been made in view of the above points, and an object of the present invention is to provide an array substrate inspection method capable of reducing the chance of design change and correction of an inspection apparatus, and thereby suppressing an increase in the product price of a liquid crystal display panel. It is to provide.
In order to solve the above-described problem, an array substrate inspection method according to an aspect of the present invention includes a substrate, a scanning line formed on the substrate, a signal line formed to intersect the scanning line, and the scanning. A switching element formed in the vicinity of the intersection of the line and the signal line, a pixel electrode connected to the switching element, a scanning line driving circuit that is formed on the substrate and supplies a driving signal to the scanning line, and In the inspection method for an array substrate, comprising: a drive circuit unit including at least one drive circuit of a signal line drive circuit that supplies a drive signal to the signal line; and an electric signal supply pad formed on the substrate. An electric signal is supplied to the driving circuit unit, the driving circuit unit is operated, the pixel electrode is charged with an electric charge, the electron electrode is irradiated with an electron beam, and the electron beam is irradiated The pixel electrode is inspected by information of secondary electrons emitted from the pixel electrode, and an electric signal is supplied to the driving circuit unit through the electric signal supply pad. The electric signal is the electric signal. It branches from the supply pad and is supplied to different areas in the drive circuit section.

図１はアレイ基板の検査方法を説明するためのフローチャートである。
図２はアレイ基板を備えた液晶表示パネルの概略断面図である。
図３は図２に示した液晶表示パネルの一部を示す斜視図である。
図４はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図５は図４に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図６は図５に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図７は図６に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図８は電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図９は検査対象となるアレイ基板の端部の例を示す平面図である。
図１０はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。FIG. 1 is a flowchart for explaining an array substrate inspection method.
FIG. 2 is a schematic cross-sectional view of a liquid crystal display panel provided with an array substrate.
FIG. 3 is a perspective view showing a part of the liquid crystal display panel shown in FIG.
FIG. 4 is a plan view showing an arrangement example of the array substrate configured using the mother substrate.
FIG. 5 is a schematic plan view of the array substrate main region of the array substrate shown in FIG.
6 is an enlarged schematic plan view showing a part of the pixel region of the array substrate shown in FIG.
FIG. 7 is a schematic sectional view of a liquid crystal display panel provided with the array substrate shown in FIG.
FIG. 8 is a schematic configuration diagram of an array substrate inspection apparatus including an electron beam tester.
FIG. 9 is a plan view showing an example of an end portion of the array substrate to be inspected.
FIG. 10 is a schematic plan view showing a modification of the array substrate main region of the array substrate.

以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を備えた液晶表示パネルについて説明する。本実施の形態において、ポリシリコンタイプのアレイ基板を、アレイ基板１０１として説明する。
図２および図３に示すように、液晶表示パネルは、アレイ基板１０１と、このアレイ基板に所定の隙間を保持して対向配置された対向基板１０２と、これら両基板に狭持された液晶層１０３とを備えている。アレイ基板１０１および対向基板１０２は、スペーサとして柱状スペーサ１２７により所定の隙間を保持している。アレイ基板１０１および対向基板１０２の周縁部同士はシール材１６０で接合され、シール材の一部に形成された液晶注入口１６１は封止材１６２で封止されている。
次に、図４を参照して、アレイ基板１０１について詳述する。図４には、アレイ基板より大きな寸法の基板としてのマザー基板１００を示し、このマザー基板を利用して４つのアレイ基板１０１が構成された例を示している。このように、アレイ基板１０１を形成する際、一般に、マザー基板１００を用いて形成されている。
次に、図４に示した１つのアレイ基板１０１を代表してその構成を説明する。アレイ基板１０１は、アレイ基板メイン領域１０１ａおよびアレイ基板サブ領域１０１ｂを有するが、ここではアレイ基板メイン領域１０１ａについて詳しく説明する。なお、アレイ基板サブ領域１０１ｂについては、後で詳しく説明する。
図５に示すように、アレイ基板１０１上の画素領域３０には、複数の画素電極Ｐがマトリクス状に配置されている。アレイ基板１０１は、画素電極Ｐに加えて、これら画素電極Ｐの行に沿って配置された複数の走査線Ｙ、これら画素電極Ｐの列に沿って配置された複数の信号線Ｘを備えている。アレイ基板１０１は、走査線Ｙおよび信号線Ｘの交差部近傍に配置されたスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）ＳＷを有している。アレイ基板１０１は、駆動回路部として、複数の走査線Ｙを駆動する走査線駆動回路４０を有している。
走査線駆動回路４０は基板上の複数個所に作り込まれている。本実施の形態において、走査線駆動回路４０は、画素領域３０の左右両側に配置されており、例えば奇数行目の走査線Ｙが左側の走査線駆動回路４０に、偶数行目の走査線Ｙが右側の走査線駆動回路４０にそれぞれ接続されている。
各ＴＦＴＳＷは、走査線Ｙを介して駆動された時に信号線Ｘの信号電圧を画素電極Ｐに印加する。走査線駆動回路４０は、アレイ基板１０１上に作り込まれ、画素領域３０の外側領域に配置されている。また、走査線駆動回路４０は、ＴＦＴＳＷと同様にポリシリコンの半導体膜を有したＴＦＴを用いて構成されている。
更に、アレイ基板１０１は、アレイ基板メイン領域１０１ａのエッジラインの一側に沿って並ぶとともに、走査線駆動回路４０および信号線Ｘに接続される複数の端子からなるパッド群ＰＤｐを備えている。パッド群ＰＤｐは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板１０１は、マザー基板１００を、例えばアレイ基板のエッジｅ（図４）に沿って切断することにより互いに分離され切出される。
次に、図６および図７を参照して、液晶表示パネルの画素領域３０の一部をとり出して更に説明する。図６はアレイ基板の画素領域３０を拡大して示す平面図、図７は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板１０１はガラス基板等の透明な絶縁基板としての基板１１１を有している。基板１１１上には、複数の信号線Ｘ、および複数の走査線Ｙがマトリクス状に配置され、信号線と走査線との各交差部近傍にＴＦＴＳＷ（図６の円１７１で囲む部分参照）が設けられている。
ＴＦＴＳＷは、ポリシリコンで形成されソース／ドレイン領域１１２ａ、１１２ｂを有した半導体膜１１２と、走査線Ｙの一部を延在したゲート電極１１５ｂと、を有している。
また、基板１１１上には、補助容量素子１３１を形成するストライプ状の補助容量線１１６が複数形成され、走査線Ｙと平行に延びている。この部分に画素電極Ｐが形成されている（図６の円１７２で囲む部分と図７参照）。
詳細に述べると、基板１１１上には、半導体膜１１２と、補助容量下部電極１１３と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜１１４が成膜されている。ここで、補助容量下部電極１１３は、半導体膜１１２と同様ポリシリコンで形成されている。ゲート絶縁膜１１４上に、走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６が配設されている。補助容量線１１６および補助容量下部電極１１３はゲート絶縁膜１１４を介し対向配置されている。走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６を含むゲート絶縁膜１１４上には層間絶縁膜１１７が成膜されている。
層間絶縁膜１１７上には、コンタクト電極１２１および信号線Ｘが形成されている。コンタクト電極１２１は、それぞれコンタクトホールを介して、半導体膜１１２のソース／ドレイン領域１１２ａおよび画素電極Ｐにそれぞれ接続されている。コンタクト電極１２１は補助容量下部電極１１３に接続されている。信号線Ｘはコンタクトホールを介して、半導体膜のソース／ドレイン領域１１２ｂと接続されている。
コンタクト電極１２１、信号線Ｘ、および層間絶縁膜１１７に重ねて保護絶縁膜１２２が形成されている。保護絶縁膜１２２上には、それぞれストライプ状の緑色の着色層１２４Ｇ、赤色の着色層１２４Ｒ、および青色の着色層１２４Ｂが隣接し交互に並んで配設されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂはカラーフィルタを構成している。
着色層１２４Ｇ、１２４Ｒ、１２４Ｂ上には、ＩＴＯ（インジウム・すず酸化物）等の透明な導電膜により画素電極Ｐがそれぞれ形成されている。各画素電極Ｐは、着色層および保護絶縁膜１２２に形成されたコンタクトホール１２５を介してコンタクト電極１２１に接続されている。画素電極Ｐの周縁部は、補助容量線１１６および信号線Ｘに重なっている。ここで、画素電極Ｐに接続された補助容量素子１３１は、電荷を蓄積する補助容量として機能する。
着色層１２４Ｒ、１２４Ｇ上には、柱状スペーサ１２７（図６参照）が形成されている。全てを図示しないが、柱状スペーサ１２７は各着色層上に所望の密度で複数本形成されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂおよび画素電極Ｐ上には、配向膜１２８が形成されている。対向基板１０２は、透明な絶縁基板として基板１５１を有している。この基板１５１上には、ＩＴＯ等の透明材料で形成された対向電極１５２、および配向膜１５３が順次形成されている。
図８を参照して、電子ビームテスタ（以下、ＥＢテスタと称する）を用いたアレイ基板１０１の検査方法について説明する。この検査は、基板上に画素電極Ｐを形成した後であり、かつ、マザー基板１００からアレイ基板１０１をそのエッジｅに沿って切断する前に行なわれる。
まず、アレイ基板１０１の検査に用いる検査装置の構成を説明する。この検査装置にはＥＢテスタが設けられている。信号発生器および信号解析器３０２に接続される複数のプローブは対応する複数のパッド２０１に接続されている。信号発生器および信号解析器３０２から出力される電気信号としての駆動信号はプローブおよびパッド２０１を介して画素部２０３に供給され、画素電極Ｐに電荷がチャージされている。駆動信号が画素部２０３に供給された後、その画素部の画素電極Ｐには、電子線源３０１から放出される電子ビームＥＢが照射される。この照射によって画素電極Ｐの電圧を表す２次電子ＳＥが放出され、この２次電子ＳＥは、電子検出器ＤＥで検出される。２次電子ＳＥは、放出される個所の電圧に比例する。電子検出器ＤＥで検出した２次電子の情報は、画素部２０３の解析のために信号発生器および信号解析器３０２に送られる。ここで、２次電子の情報は、画素部２０３の状態を示している。これにより、各画素部２０３の画素電極Ｐに関して検査することが可能である。つまり画素部２０３に欠陥がある場合、ＥＢテスタによってその欠陥を検出することができる。ここで画素部２０３の欠陥とは、画素電極Ｐ自体の不良だけではなく、画素電極Ｐに接続されているＴＦＴＳＷの不良、画素電極Ｐを含む補助容量素子１３１の不良等々、画素電極に関する素子の欠陥を意味する。
図９には、検査対象となるアレイ基板１０１の端部の例を示している。アレイ基板１０１はアレイ基板メイン領域１０１ａと、このアレイ基板メイン領域の外側であるアレイ基板サブ領域とを有している。なお、アレイ基板サブ領域１０１ｂは、検査後、切り取り線ｅ２に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域１０１ａのパッド群ＰＤｐは、配線を介して図５に示した走査線駆動回路４０および信号線Ｘにそれぞれ接続されている。この領域に配置されたパッド群ＰＤｐを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子ＣＬＫおよび端子ＳＴを有している。これら端子ＣＬＫ、および端子ＳＴに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路４０に入力する信号である。本実施の形態においては、走査線駆動回路４０は画素領域３０の左右両側に配置されているので、パッド群ＰＤｐは、端子ＳＴおよび端子ＣＬＫ等はそれぞれ２個ある。
検査端子は、シリアルアウト端子ｓ／ｏである。シリアルアウト端子ｓ／ｏはクロック端子ＣＬＫおよびスタートパルス端子ＳＴと同様２個ある。シリアルアウト端子ｓ／ｏから出力される信号は、スタートパルス信号に応答する走査線駆動回路４０のシフトレジスタ（ｓ／ｒ）から出力されるシリアル出力である。
電源端子は端子ＶＤＤ、および端子ＶＳＳの２つに分類される。端子ＶＤＤおよび端子ＶＳＳに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。なお、端子ＶＤＤおよび端子ＶＳＳは、端子ＣＬＫと同様、それぞれ２個存在する。信号入力端子としては、端子ＶＩＤＥＯである。端子ＶＩＤＥＯに入力される信号は、例えば映像信号である。ここで、端子ＶＩＤＥＯは、数百から数千の端子であり、パッド群ＰＤｐの大きな割合を占めている。
一方、アレイ基板サブ領域１０１ｂのエッジには接続パッド群ＣＰＤｐが設けられている。この接続パッド群ＣＰＤｐは複数の電気信号供給パッドで構成され、配線を介してアレイ基板メイン領域１０１ａ側のパッド群ＰＤｐと接続されている。このため、電気信号供給パッドに供給された駆動信号は、電気信号供給パッドから分岐して走査線駆動回路４０内の異なる領域に供給される。ここで言う駆動信号とは、クロック信号およびスタートパルス信号の他、ハイレベル用の電源およびロウレベル用の電源も含んでいる。
パッド群ＰＤｐは、同一または同種の信号が入力される端子毎に分類され、複数の端子グループとされる。この端子グループ毎に、共通の接続パッド群ＣＰＤｐが用意されている。同一の信号が入力される端子を大まかに分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。共通端子は、クロック用の共通端子ｃＣＬＫ、ハイレベル用の共通端子ｃＶＤＤ、ロウレベル用の共通端子ｃＶＳＳ、および映像信号用の共通端子ｃＶＩＤＥＯである。これらの共通端子ｃＣＬＫ、共通端子ｃＶＤＤ、共通端子ｃＶＳＳ、および共通端子ｃＶＩＤＥＯが、アレイ基板サブ領域１０１ｂのエッジｅに配列されており、対応するアレイ基板メイン領域１０１ａのパッド群ＰＤｐに配線を介して接続されている。
次に、上述した接続パッド群ＣＰＤｐと、パッド群ＰＤｐと、の接続関係をより詳しく説明する。アレイ基板メイン領域１０１ａ側の端子ＳＴおよび端子ｓ／ｏは、配線を介し、それぞれアレイ基板サブ領域１０１ｂ側の従属端子ｄＳＴおよび従属端子ｄｓ／ｏと接続されている。アレイ基板メイン領域１０１ａ側の複数の端子ＣＬＫは、同じ分類に属するから、共通端子ｃＣＬＫに共通して接続されている。アレイ基板メイン領域１０１ａ側の複数の端子ＶＤＤは、同じ分類に属するから、共通端子ｃＶＤＤに接続されている。アレイ基板メイン領域１０１ａ側の複数の端子ＶＳＳは、同じ分類に属するから、共通端子ｃＶＳＳに接続されている。アレイ基板メイン領域１０１ａ側の複数の端子ＶＩＤＥＯは、同じ分類に属するから、アレイ基板サブ領域１０１ｂ側の共通端子ｃＶＩＤＥＯに接続されている。
複数の端子ＶＩＤＥＯは１つの共通端子ｃＶＩＤＥＯに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域１０１ｂに設けられた接続パッド群ＣＰＤｐのパッド数は、アレイ基板メイン領域１０１ａに設けられたパッド群ＰＤｐのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板１０１の画素部２０３をＥＢテスタにより検査する際、アレイ基板１０１の有する接続パッド群ＣＰＤｐの各パッドにプローブを接続し、このプローブを介して走査線駆動回路４０に駆動信号を供給する。これにより、走査線駆動回路４０を動作させ、画素部２０３の補助容量に電荷を蓄積する。すなわち、画素電極Ｐに電荷がチャージされる。そして電荷が蓄積された後、各画素部２０３の画素電極Ｐに電子ビームを照射する。電子ビームが照射された画素電極Ｐから放出される２次電子を検出する。これにより、各画素部２０３の欠陥の有無を検査する。
図１には、上記したアレイ基板１０１を検査するときのプロセスを概略的に示している。検査が開始されると（ステップＳ１）、図示しない真空チャンバー内にアレイ基板１０１が搬入され、パッド群ＣＰＤｐを通じて画素部２０３の補助容量に電荷がチャージされる（ステップＳ２）。次いで、ＥＢテスタにより各画素部２０３が走査され、放出された２次電子が測定され（ステップＳ３）、画素部の電圧が正常か否かを判定する（ステップＳ４）。さらに走査線駆動回路４０の検査（ステップＳ３）を行っても良い。走査線駆動回路４０の検査は電気的に行うことができる。即ち、パッドから電気信号を入力し走査線駆動回路４０を流れた電気信号を端子ｓ／ｏから出力し、この出力を解析することにより走査線駆動回路の検査を行うことができる。ここで画素部２０３の検査と走査線駆動回路４０の検査は同時に行っても、順番に行ってもよい。順番に行う場合は、走査線駆動回路４０の検査を先に行い、不良発生時には後の検査を省くことで検査時間を短縮させることが可能である。不備のアレイ基板１０１が検出された場合には、リペアまたは破棄される。良好なアレイ基板１０１の場合は、次の工程へ送られ、アレイ基板サブ領域１０１ｂの切り取りが行なわれ（ステップＳ５）、検査が終了する（ステップＳ６）。
以上のように構成された、アレイ基板の検査方法および装置によれば、接続パッド群ＣＰＤｐのパッド数は少ないため、検査装置のプローブ数も少ない。これにより、検査装置のコストが低減され、良好な検査を行うことができる。
接続パッド群ＣＰＤｐを構成する端子の配列をプローブの配列に合わせて配置することにより、アレイ基板メイン領域１０１ａのパッド群ＰＤｐや、このパッドの配置が変更されたとしても、接続パッド群ＣＰＤｐの配列を強制的に検査装置のプローブの配列になるように形成することができる。これにより、検査装置とアレイ基板との相互の組み合せ形態を工夫することにより、検査装置の融通性を拡大することができる。上記したことから、検査装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することができる。
アレイ基板メイン領域１０１ａの回路構成の設計が変更されたとしても、アレイ基板サブ領域１０１ｂのパッド群ＣＰＤｐの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がない。
ＥＢテスタを用いてアレイ基板１０１の検査を行なうことにより、画素部２０３の欠陥の有無を発見することができる。これにより、不良の液晶表示パネルの製品流出を抑制することができる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図１０に示すように、アレイ基板１０１上の画素領域３０の外側領域に、駆動回路部として、走査線駆動回路４０および複数の信号線を駆動する信号線駆動回路５０を作り込んでも良い。信号線駆動回路５０は、ＴＦＴＳＷと同様にポリシリコンの半導体膜を有したＴＦＴを用いて構成されている。
信号線駆動回路５０はパッド群ＰＤｐを介して接続パッド群ＣＰＤｐに接続されている。このため、接続パッド群ＣＰＤｐを構成する電気信号供給パッドに供給された電気信号としての映像信号は、電気信号供給パッドから分岐して信号線駆動回路５０内の異なる領域に供給される。接続パッド群ＣＰＤｐは信号線駆動回路５０に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路５０に入力されると、信号線駆動回路５０を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路５０が正常か否かを判別する。
上記したことから、走査線駆動回路４０および信号線駆動回路５０を電気的に検査することができる。走査線駆動回路４０および信号線駆動回路５０に駆動信号を供給することにより、画素電極Ｐに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板１０１は、基板上に作り込まれ、走査線Ｙに駆動信号を供給する走査線駆動回路４０および信号線Ｘに駆動信号を供給する信号線駆動回路５０の少なくとも一方の駆動回路を含む駆動回路を有していれば良い。走査線駆動回路４０および信号線駆動回路５０を構成するＴＦＴはポリシリコンを用いたものでなくても良い。Hereinafter, an inspection method for an array substrate according to an embodiment of the present invention will be described in detail with reference to the drawings. First, a liquid crystal display panel including a polysilicon type array substrate will be described. In the present embodiment, a polysilicon type array substrate will be described as the array substrate 101.
As shown in FIGS. 2 and 3, the liquid crystal display panel includes an array substrate 101, a counter substrate 102 disposed opposite to the array substrate with a predetermined gap, and a liquid crystal layer sandwiched between the two substrates. 103. The array substrate 101 and the counter substrate 102 hold a predetermined gap by a columnar spacer 127 as a spacer. The peripheral portions of the array substrate 101 and the counter substrate 102 are bonded to each other with a sealing material 160, and the liquid crystal injection port 161 formed in a part of the sealing material is sealed with a sealing material 162.
Next, the array substrate 101 will be described in detail with reference to FIG. FIG. 4 shows a mother substrate 100 as a substrate having a size larger than that of the array substrate, and shows an example in which four array substrates 101 are configured using the mother substrate. As described above, when the array substrate 101 is formed, the mother substrate 100 is generally used.
Next, the configuration of one array substrate 101 shown in FIG. 4 will be described as a representative. The array substrate 101 has an array substrate main region 101a and an array substrate sub-region 101b. Here, the array substrate main region 101a will be described in detail. The array substrate sub-region 101b will be described in detail later.
As shown in FIG. 5, in the pixel region 30 on the array substrate 101, a plurality of pixel electrodes P are arranged in a matrix. In addition to the pixel electrodes P, the array substrate 101 includes a plurality of scanning lines Y arranged along the rows of the pixel electrodes P and a plurality of signal lines X arranged along the columns of the pixel electrodes P. Yes. The array substrate 101 has a thin film transistor (hereinafter referred to as TFT) SW as a switching element disposed in the vicinity of the intersection of the scanning line Y and the signal line X. The array substrate 101 has a scanning line driving circuit 40 that drives a plurality of scanning lines Y as a driving circuit unit.
The scanning line driving circuit 40 is formed at a plurality of locations on the substrate. In the present embodiment, the scanning line driving circuits 40 are arranged on both the left and right sides of the pixel region 30. For example, the odd-numbered scanning lines Y are connected to the left-side scanning line driving circuit 40 and the even-numbered scanning lines Y. Are respectively connected to the scanning line driving circuit 40 on the right side.
Each TFT SW applies the signal voltage of the signal line X to the pixel electrode P when driven through the scanning line Y. The scanning line driving circuit 40 is formed on the array substrate 101 and is disposed outside the pixel region 30. Similarly to the TFT SW, the scanning line driving circuit 40 is configured using a TFT having a polysilicon semiconductor film.
Further, the array substrate 101 is arranged along one side of the edge line of the array substrate main region 101a, and includes a pad group PDp including a plurality of terminals connected to the scanning line driving circuit 40 and the signal line X. The pad group PDp is used not only for inputting different signals but also for inputting / outputting inspection signals. The array substrates 101 are separated from each other and cut out by cutting the mother substrate 100 along, for example, the edge e (FIG. 4) of the array substrate.
Next, with reference to FIGS. 6 and 7, a part of the pixel region 30 of the liquid crystal display panel is taken out and further described. FIG. 6 is an enlarged plan view showing the pixel region 30 of the array substrate, and FIG. 7 is an enlarged sectional view showing the pixel region of the liquid crystal display panel. The array substrate 101 has a substrate 111 as a transparent insulating substrate such as a glass substrate. On the substrate 111, a plurality of signal lines X and a plurality of scanning lines Y are arranged in a matrix, and TFTSW (see the portion surrounded by a circle 171 in FIG. 6) is provided near each intersection of the signal lines and the scanning lines. Is provided.
The TFTSW includes a semiconductor film 112 formed of polysilicon and having source / drain regions 112a and 112b, and a gate electrode 115b extending a part of the scanning line Y.
A plurality of stripe-shaped auxiliary capacitance lines 116 that form the auxiliary capacitance elements 131 are formed on the substrate 111 and extend in parallel with the scanning lines Y. A pixel electrode P is formed in this portion (see a portion surrounded by a circle 172 in FIG. 6 and FIG. 7).
More specifically, a semiconductor film 112 and a storage capacitor lower electrode 113 are formed on the substrate 111, and a gate insulating film 114 is formed on the substrate including the semiconductor film and the storage capacitor lower electrode. . Here, the storage capacitor lower electrode 113 is formed of polysilicon like the semiconductor film 112. On the gate insulating film 114, the scanning line Y, the gate electrode 115b, and the auxiliary capacitance line 116 are provided. The auxiliary capacitance line 116 and the auxiliary capacitance lower electrode 113 are arranged to face each other with the gate insulating film 114 interposed therebetween. An interlayer insulating film 117 is formed on the gate insulating film 114 including the scanning line Y, the gate electrode 115 b, and the auxiliary capacitance line 116.
A contact electrode 121 and a signal line X are formed on the interlayer insulating film 117. The contact electrodes 121 are respectively connected to the source / drain regions 112a of the semiconductor film 112 and the pixel electrodes P through contact holes. The contact electrode 121 is connected to the auxiliary capacitance lower electrode 113. The signal line X is connected to the source / drain region 112b of the semiconductor film through a contact hole.
A protective insulating film 122 is formed over the contact electrode 121, the signal line X, and the interlayer insulating film 117. On the protective insulating film 122, striped green colored layers 124G, red colored layers 124R, and blue colored layers 124B are arranged adjacently and alternately. The colored layers 124G, 124R, and 124B constitute a color filter.
On the colored layers 124G, 124R, and 124B, pixel electrodes P are formed of a transparent conductive film such as ITO (indium tin oxide). Each pixel electrode P is connected to the contact electrode 121 through a contact hole 125 formed in the colored layer and the protective insulating film 122. The peripheral edge of the pixel electrode P overlaps the auxiliary capacitance line 116 and the signal line X. Here, the auxiliary capacitance element 131 connected to the pixel electrode P functions as an auxiliary capacitance for accumulating charges.
Columnar spacers 127 (see FIG. 6) are formed on the colored layers 124R and 124G. Although not all illustrated, a plurality of columnar spacers 127 are formed at a desired density on each colored layer. An alignment film 128 is formed on the colored layers 124G, 124R, and 124B and the pixel electrode P. The counter substrate 102 includes a substrate 151 as a transparent insulating substrate. On the substrate 151, a counter electrode 152 made of a transparent material such as ITO and an alignment film 153 are sequentially formed.
With reference to FIG. 8, an inspection method of the array substrate 101 using an electron beam tester (hereinafter referred to as an EB tester) will be described. This inspection is performed after the pixel electrode P is formed on the substrate and before the array substrate 101 is cut from the mother substrate 100 along the edge e.
First, the configuration of an inspection apparatus used for inspection of the array substrate 101 will be described. This inspection apparatus is provided with an EB tester. A plurality of probes connected to the signal generator and signal analyzer 302 are connected to a corresponding plurality of pads 201. A drive signal as an electric signal output from the signal generator and signal analyzer 302 is supplied to the pixel portion 203 via the probe and the pad 201, and the pixel electrode P is charged. After the drive signal is supplied to the pixel portion 203, the pixel electrode P of the pixel portion is irradiated with the electron beam EB emitted from the electron beam source 301. By this irradiation, secondary electrons SE representing the voltage of the pixel electrode P are emitted, and the secondary electrons SE are detected by the electron detector DE. The secondary electrons SE are proportional to the voltage at which they are emitted. Information of secondary electrons detected by the electron detector DE is sent to the signal generator and signal analyzer 302 for analysis of the pixel unit 203. Here, the secondary electron information indicates the state of the pixel portion 203. Thereby, it is possible to inspect the pixel electrode P of each pixel unit 203. That is, when the pixel portion 203 has a defect, the defect can be detected by the EB tester. Here, the defect of the pixel portion 203 is not only the defect of the pixel electrode P itself, but also the defect of TFTSW connected to the pixel electrode P, the defect of the auxiliary capacitance element 131 including the pixel electrode P, and the like. It means a defect.
FIG. 9 shows an example of an end portion of the array substrate 101 to be inspected. The array substrate 101 has an array substrate main region 101a and an array substrate sub-region outside the array substrate main region. The array substrate sub-region 101b is cut out by, for example, drawing a scribe line along the cut line e2 after the inspection.
The pad group PDp in the array substrate main area 101a is connected to the scanning line driving circuit 40 and the signal line X shown in FIG. When the types of terminals constituting the pad group PDp arranged in this region are classified, they are classified into logic terminals, power supply terminals, inspection terminals, and signal input terminals.
The logic terminal has a terminal CLK and a terminal ST. The signals input to the terminal CLK and the terminal ST are a clock signal and a start pulse signal. The clock signal and the start pulse signal are signals input to the scanning line driving circuit 40. In the present embodiment, since the scanning line driving circuit 40 is disposed on both the left and right sides of the pixel region 30, the pad group PDp has two terminals ST, two terminals CLK, and the like.
The inspection terminal is a serial out terminal s / o. Similar to the clock terminal CLK and the start pulse terminal ST, there are two serial out terminals s / o. The signal output from the serial out terminal s / o is a serial output output from the shift register (s / r) of the scanning line driving circuit 40 in response to the start pulse signal.
The power supply terminal is classified into a terminal VDD and a terminal VSS. Signals input to the terminal VDD and the terminal VSS are a high-level power supply and a low-level power supply. Note that there are two terminals VDD and VSS, respectively, like the terminal CLK. The signal input terminal is a terminal VIDEO. The signal input to the terminal VIDEO is, for example, a video signal. Here, the terminal VIDEO is hundreds to thousands of terminals, and occupies a large proportion of the pad group PDp.
On the other hand, a connection pad group CPDp is provided at the edge of the array substrate sub-region 101b. The connection pad group CPDp is composed of a plurality of electric signal supply pads, and is connected to the pad group PDp on the array substrate main region 101a side via wiring. Therefore, the drive signal supplied to the electric signal supply pad is branched from the electric signal supply pad and supplied to different regions in the scanning line drive circuit 40. The drive signal referred to here includes a high-level power supply and a low-level power supply in addition to a clock signal and a start pulse signal.
The pad group PDp is classified for each terminal to which the same or the same kind of signal is input, and is made into a plurality of terminal groups. A common connection pad group CPDp is prepared for each terminal group. When terminals to which the same signal is input are roughly classified, they are classified into logic terminals, power supply terminals, inspection terminals, and signal input terminals. The common terminals are a clock common terminal cCLK, a high level common terminal cVDD, a low level common terminal cVSS, and a video signal common terminal cVIDEO. These common terminal cCLK, common terminal cVDD, common terminal cVSS, and common terminal cVIDEO are arranged at the edge e of the array substrate sub-region 101b, and are connected to the pad group PDp of the corresponding array substrate main region 101a via wiring. It is connected.
Next, the connection relationship between the connection pad group CPDp and the pad group PDp described above will be described in more detail. The terminal ST and the terminal s / o on the array substrate main region 101a side are connected to the dependent terminal dST and the dependent terminal ds / o on the array substrate subregion 101b side through wiring, respectively. Since the plurality of terminals CLK on the array substrate main area 101a side belong to the same category, they are commonly connected to the common terminal cCLK. Since the plurality of terminals VDD on the array substrate main area 101a side belong to the same classification, they are connected to the common terminal cVDD. Since the plurality of terminals VSS on the array substrate main region 101a side belong to the same classification, they are connected to the common terminal cVSS. Since the plurality of terminals VIDEO on the array substrate main area 101a side belong to the same classification, they are connected to the common terminal cVIDEO on the array substrate sub area 101b side.
The plurality of terminals VIDEO are configured to be connected to one common terminal cVIDEO, but may be configured to be connected to a small number of common terminals. Thereby, the number of pads of the connection pad group CPDp provided in the array substrate sub-region 101b is markedly reduced as compared with the number of pads of the pad group PDp provided in the array substrate main region 101a.
When the pixel unit 203 of the array substrate 101 configured as described above is inspected by the EB tester, a probe is connected to each pad of the connection pad group CPDp of the array substrate 101, and the scanning line driving circuit 40 is connected via this probe. A drive signal is supplied to As a result, the scanning line driving circuit 40 is operated and charges are accumulated in the auxiliary capacitor of the pixel portion 203. That is, the pixel electrode P is charged. Then, after the electric charge is accumulated, the pixel electrode P of each pixel portion 203 is irradiated with an electron beam. Secondary electrons emitted from the pixel electrode P irradiated with the electron beam are detected. Thereby, the presence or absence of a defect in each pixel unit 203 is inspected.
FIG. 1 schematically shows a process for inspecting the array substrate 101 described above. When the inspection is started (step S1), the array substrate 101 is carried into a vacuum chamber (not shown), and charges are charged in the auxiliary capacitor of the pixel portion 203 through the pad group CPDp (step S2). Next, each pixel unit 203 is scanned by the EB tester, the emitted secondary electrons are measured (step S3), and it is determined whether or not the voltage of the pixel unit is normal (step S4). Further, the scanning line driving circuit 40 may be inspected (step S3). The inspection of the scanning line driving circuit 40 can be performed electrically. That is, an electric signal is input from the pad, an electric signal flowing through the scanning line driving circuit 40 is output from the terminal s / o, and the output can be analyzed to inspect the scanning line driving circuit. Here, the inspection of the pixel portion 203 and the inspection of the scanning line driving circuit 40 may be performed simultaneously or sequentially. When performing in order, it is possible to reduce the inspection time by first inspecting the scanning line driving circuit 40 and omitting the later inspection when a defect occurs. If a defective array substrate 101 is detected, it is repaired or discarded. In the case of a good array substrate 101, it is sent to the next process, the array substrate sub-region 101b is cut out (step S5), and the inspection is completed (step S6).
According to the array substrate inspection method and apparatus configured as described above, since the number of pads of the connection pad group CPDp is small, the number of probes of the inspection apparatus is also small. Thereby, the cost of an inspection apparatus is reduced and a favorable inspection can be performed.
By arranging the arrangement of the terminals constituting the connection pad group CPDp in accordance with the arrangement of the probes, even if the arrangement of the pad group PDp in the array substrate main area 101a or the arrangement of the pads is changed, the arrangement of the connection pad group CPDp Can be forcibly formed into an array of probes of the inspection apparatus. Thereby, the flexibility of an inspection apparatus can be expanded by devising the mutual combination form of an inspection apparatus and an array substrate. As described above, it is possible to provide an array substrate inspection method capable of reducing the chance of design change or correction of the inspection apparatus and suppressing the increase in the product price of the panel.
Even if the design of the circuit configuration of the array substrate main region 101a is changed, it is not necessary to change or modify the design of the inspection apparatus by maintaining the arrangement configuration of the pad group CPDp of the array substrate sub region 101b in the same pattern. .
By inspecting the array substrate 101 using an EB tester, the presence or absence of a defect in the pixel portion 203 can be found. Thereby, the product outflow of the defective liquid crystal display panel can be suppressed.
The present invention is not limited to the above-described embodiment, and can be variously modified within the scope of the present invention. For example, as shown in FIG. 10, a scanning line driving circuit 40 and a signal line driving circuit 50 for driving a plurality of signal lines may be formed as a driving circuit unit in a region outside the pixel region 30 on the array substrate 101. . The signal line driving circuit 50 is configured by using a TFT having a polysilicon semiconductor film similarly to the TFTSW.
The signal line driving circuit 50 is connected to the connection pad group CPDp through the pad group PDp. For this reason, the video signal as an electrical signal supplied to the electrical signal supply pad constituting the connection pad group CPDp is branched from the electrical signal supply pad and supplied to different regions in the signal line driving circuit 50. The connection pad group CPDp includes logic terminals and inspection terminals connected to the signal line driving circuit 50. When the video signal, the clock signal, and the start pulse signal are respectively input to the signal line driver circuit 50, the shift register constituting the signal line driver circuit 50 is driven and output from the shift register. By analyzing this output, it is determined whether or not the signal line driving circuit 50 is normal.
As described above, the scanning line driving circuit 40 and the signal line driving circuit 50 can be electrically inspected. By supplying driving signals to the scanning line driving circuit 40 and the signal line driving circuit 50, the pixel electrode P can be charged, and the inspection by the electron beam can be performed as described above.
The array substrate 101 to be inspected is driven on at least one of a scanning line driving circuit 40 that supplies a driving signal to the scanning line Y and a signal line driving circuit 50 that supplies a driving signal to the signal line X. It suffices to have a driver circuit including a circuit. The TFTs constituting the scanning line driving circuit 40 and the signal line driving circuit 50 do not have to use polysilicon.

この発明によれば、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示パネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することができる。  According to the present invention, it is possible to provide an array substrate inspection method capable of reducing the chance of design change and correction of the inspection apparatus, and thereby suppressing an increase in the product price of the liquid crystal display panel.

Claims (5)

基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、前記基板上に形成された電気信号供給パッドと、を備えたアレイ基板の検査方法において、
前記駆動回路部に電気信号を供給し、前記駆動回路部を動作させ、前記画素電極に電荷をチャージし、
電荷がチャージされた前記画素電極に電子ビームを照射し、
電子ビームが照射された前記画素電極から放出される２次電子の情報によって前記画素電極に関して検査し、
前記駆動回路部への電気信号の供給は、前記電気信号供給パッドを介して行い、
前記電気信号は、前記電気信号供給パッドから分岐して前記駆動回路部内の異なる領域に供給されるアレイ基板の検査方法。A substrate, a scanning line formed on the substrate, a signal line formed to intersect the scanning line, a switching element formed in the vicinity of an intersection of the scanning line and the signal line, and the switching element At least one of a pixel electrode connected to the substrate, a scanning line driving circuit that is formed on the substrate and supplies a driving signal to the scanning line, and a signal line driving circuit that supplies a driving signal to the signal line In an inspection method of an array substrate comprising: a drive circuit unit including: an electric signal supply pad formed on the substrate;
Supplying an electric signal to the drive circuit unit, operating the drive circuit unit, and charging the pixel electrode;
Irradiating the pixel electrode charged with an electron beam with an electron beam,
Inspecting the pixel electrode by information of secondary electrons emitted from the pixel electrode irradiated with the electron beam,
The electric signal is supplied to the driving circuit unit through the electric signal supply pad.
The method for inspecting an array substrate, wherein the electrical signal is branched from the electrical signal supply pad and supplied to different regions in the drive circuit unit. 前記スイッチング素子および前記駆動回路部は、ポリシリコンを用いたトランジスタを含んで構成される請求項１に記載のアレイ基板の検査方法。The array substrate inspection method according to claim 1, wherein the switching element and the drive circuit unit include a transistor using polysilicon. 前記電気信号はクロック信号である請求項１に記載のアレイ基板の検査方法。The array substrate inspection method according to claim 1, wherein the electrical signal is a clock signal. 前記電気信号はスタートパルス信号である請求項１に記載のアレイ基板の検査方法。The array substrate inspection method according to claim 1, wherein the electrical signal is a start pulse signal. 前記駆動回路部は走査線駆動回路であり、前記走査線駆動回路は前記基板上の複数個所に作り込まれている請求項１に記載のアレイ基板の検査方法。The array substrate inspection method according to claim 1, wherein the drive circuit unit is a scan line drive circuit, and the scan line drive circuit is formed at a plurality of locations on the substrate.
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