図１は、本発明を適用したマルチチップモジュールを構成するパッケージケースの一実施例を示す平面図である。
図２は、本発明を適用したマルチチップモジュールを構成するキャップ兼用基板の一実施例を示す裏面図である。
図３は、図２の基板の内部構造の一例を示す説明図である。
図４は、図２の基板に設けられるクロスポイントスイッチ回路の一実施例を示す回路図である。
図５は、実施例のマルチチップモジュールを組み立てた状態を示す断面拡大図である。
図６は、基板が低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図７は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図８は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路の他の構成例を示す回路図である。
図９は、図８のクロスポイントスイッチ回路を構成するスイッチ素子として使用される不揮発性記憶素子の具体例を示す断面図である。
図１０は、図８のクロスポイントスイッチ回路を構成する不揮発性記憶素子へ接続情報の書込みを可能にするための周辺回路の一例を示す回路構成図である。
図１１は、基板が低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の他の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図１２は、基板が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路を構成するスイッチ素子の他の具体例を示すもので、（Ａ）は正面断面図、（Ｂ）は平面断面図である。
図１３は、図３のクロスポイントスイッチ回路を構成する磁気スイッチ素子が図１１や図１２のような構造のスイッチ素子である場合にオン、オフ状態設定を可能にする磁化装置の一例を示す概略構成図である。
図１４は、本発明のマルチチップモジュールを適用して好適なシステムの一例として、アナログ回路を有する応用システムを示すブロック構成図である。
図１５は、本発明を適用した図１のマルチチップモジュールのテスト方法の手順を示すフローチャートである。
発明を実施するため最良の形態
以下、本発明の好適な実施例を図面に基づいて説明する。
図１および図２には、本発明を適用したマルチチップモジュールの一実施例を示す。なお、図１および図２は、モジュールとして組み立てる前の状態（ケースとキャップを開いた状態）を示す。
図１において、１００は合成樹脂など任意の材料で形成され複数の半導体チップを保持可能なパッケージケースで、このパッケージケース１００には保持するチップの外形とほぼ同一の形状の凹部が所定の配置で複数個形成され、各凹部内に半導体チップ２００が収納されている。このとき、各チップはボンディングパッドなど他のチップや端子と電気的な接続を図るために設けられる接続部を上向きにしてパッケージケース１００の凹部（図５の符号１２０参照）に収納される。
特に制限されるものでないが、この実施例では、モジュールを構成する半導体チップ２００の一例としてＣＰＵ（中央処理ユニット）２１０やスタティックＲＡＭ（ランダム・アクセス・メモリ）２２０、ダイナミックＲＡＭ２３０、ユーザが要求する論理機能を構成するユーザ論理回路のようなカスタム論理チップ２４０、ユーザが任意に論理を構成可能なＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）２５０が示されている。モジュールを構成する半導体チップ２００はこれらに限定されるものでなく、ＤＳＰ（ディジタル・シグナル・プロセッサ）やＤＭＡコントローラ、ＡＤ変換回路、ＤＡ変換回路など他のチップであってもよい。
上記スタティックＲＡＭ２２０およびダイナミックＲＡＭ２３０は、アドレス信号が与えられたときに対応するメモリセルを選択するアドレスデコーダ等のメモリ周辺回路を含む。さらに、ダイナミックＲＡＭ２３０は、非アクセス時間が長くなってもメモリセルの情報電荷が失われないように周期的に疑似選択するリフレッシュ制御回路を含む。また、特に制限されるものでないが、ダイナミックＲＡＭ２３０には、メモリアレイ内に欠陥ビットがあった場合にその欠陥ビットを含むメモリ行もしくはメモリ列を予備のメモリ行もしくは予備のメモリ列と置き換えるいわゆる冗長回路がそれぞれ設けられている。
図２は、上記パッケージケース１００に接合されるキャップを兼用した基板１１０の裏面すなわち図１のパッケージケース１００に接合される面を示す。この基板１１０は、エポキシ樹脂やセラミックのような低誘電率材料またはシリコンなどの半導体結晶で形成される。基板１１０の裏面には、前記パッケージケース１００に保持された半導体チップ２００と電気的に接続されるバス１１１やチップ間を接続する表面配線１１２が形成されている。
また、基板１１０の内部すなわち複数の絶縁体層の積層構造からなる基板の任意の層間には、格子状に配置された内部配線１１３と、該内部配線１１３の各交点に設けられて図の上下左右または斜め方向の任意の配線同士を接続可能なクロスポイントスイッチ回路１１４とが設けられている。
さらに、基板１１０の裏面には、上記内部配線１１３のうちいずれかと前記パッケージケース１００に保持された半導体チップ２００のパッドもしくは配線と接触されて電気的接続を図るためのコンタクトポイント１１５が設けられている。コンタクトポイント１１５は、ボンディングパッドのような電極パッドでも良いし、外部に取り出したい信号が伝送されるチップ上の信号線を露出させるように絶縁膜に形成されたコンタクトホールでも良い。
上述のように、この実施例では、各半導体チップ間を接続する配線がエポキシ樹脂やセラミックのような低誘電率材料からなる基板１１０に設けられているため、配線間のカップリング容量が小さくクロストークによりある配線から他の配線にノイズが伝達されたり信号同士の干渉による歪みの発生を抑制することができる。しかも、基板１１０は、格子状の内部配線１１３と該内部配線１１３の各交点に設けられたクロスポイントスイッチ回路１１４とを有するため、いずれか１つまたは複数のチップを使って他のチップをテストするテスト回路を構成することができ、これによって高機能のテスタを使用せずにモジュールを構成するチップのテストが行なえるようになる。
また、チップ自身にＢＩＳＴなどのテスト回路を設ける必要がないので、モジュールを構成するチップのサイズを小さくすることができ、ひいてはモジュールの小型化が可能になる。さらに、実施例のモジュールにおいては、クロスポイントスイッチ回路１１４を設定し直すことによって同一の半導体チップの組みからなる同一のハードウェアであっても機能の異なるシステムとして再構成することも可能である。
なお、図２には示されていないが、基板１１０の表面側には、前記バス１１１と接続され、モジュール以外の外部デバイスと接続するためのパッドもしくはリード端子（ピン）が設けられている。バス１１１に接続されるパッドもしくはリード端子以外に、いずれかの半導体チップの外部端子と外部デバイスとを直接接続するためのパッドもしくはリード端子を基板１１０の表面側に設けるようにしても良い。
図３には上記基板１１０の内部配線１１３の拡大図が、また図４には各交点に設けられているクロスポイントスイッチ回路１１４の具体例が示されている。図３の実施例においては、内部配線１１３のすべての交点にクロスポイントスイッチ回路１１４が設けられているが、１つおきあるいは数個おきに設けるようにすることも可能である。また、内部配線１１３は、多層配線技術により複数の導電層により構成されている。図３において、破線で示されている配線１１３’は異なる導電層の配線である。
クロスポイントスイッチ回路１１４は、図４に示すように、縦方向の信号線Ｌｙ１，Ｌｙ２と横方向の信号線Ｌｘ１，Ｌｘ２との交差部に設けられ、縦方向の信号線Ｌｙ１とＬｙ２との間を接続離反可能なスイッチＳＷ１と、横方向の信号線Ｌｘ１とＬｘ２との間を接続離反可能なスイッチＳＷ２と、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ１との間を接続離反可能なスイッチＳＷ３と、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ２との間を接続離反可能なスイッチＳＷ４と、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ２との間を接続離反可能なスイッチＳＷ５と、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ１との間を接続離反可能なスイッチＳＷ６とからなる。
なお、図４において、符号ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……で示されている信号線は、上記各スイッチＳＷ１〜ＳＷ６のオン、オフ状態を設定するための制御線、各スイッチを巡るように蛇行して配設されている信号線ＲＲＬは、スイッチＳＷ１〜ＳＷ６のオン、オフ状態を解除するための解除線である。図３に示されているクロスポイントスイッチ回路１１４をすべて図４に示すような６個のスイッチＳＷ１〜ＳＷ６からなる回路で構成するのではなく、ある交点にはスイッチＳＷ１〜ＳＷ６のうちＳＷ１とＳＷ２のみ有する回路を、また隣の交点にはスイッチＳＷ１〜ＳＷ６のうちＳＷ３〜ＳＷ６を有する回路を配置するようにしても良い。同様に、スイッチＳＷ１〜ＳＷ６のうち他の組合せからなるクロスポイントスイッチ回路も考えられる。
図５には、実施例のマルチチップモジュールの断面構造が示されている。図５において、図２と同一の符号が付されているものは同一の部材もしくは部位を示す。
特に制限されるものでないが、図５においては、基板１１０には４層の内部配線１１３が設けられている。これらの配線のうち、Ｌｘ１，Ｌｘ２およびＳＸ１，ＳＸ２，ＳＸ３……は同一の配線層により、またＬｙ１，Ｌｙ２およびＳＹ１，ＳＹ２，ＳＹ３……は他の同一の配線層により構成され、さらに解除線ＲＲＬとチップ間を接続する配線は別の配線層で構成される。
図５において、符号１２０は、パッケージケース１００に設けられた半導体チップ２００を収納するための凹部、１３０は半導体チップ２００に設けられたパッド、１１６は基板１１０を構成するエポキシ樹脂など低誘電率材料からなる絶縁体層、１１７は基板に設けられた内部配線１１３と半導体チップ２００のパッド１３０とを接続する導電体からなるビアである。パッド１３０とビア１１６とは半田ボールなど低融点金属や導電性接着剤で接続される。近年においては、接合される面を鏡面加工して接着剤を用いないで貼り合わせることで接続を行なう常温接合技術が研究されており、かかる技術を用いて接続を行なうようにしても良い。
図６には、基板１１０がエポキシ樹脂などの低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の具体例を示す。図６のうち（Ａ）は図５と同じ正面断面図、（Ｂ）は平面断面図である。
この実施例では、図６に示すように、基板を構成する絶縁体層１１６ａ〜１１６ｃ内に空部１１８が形成され、該空部１１８内に一対の内部配線１１４ａ，１１４ｂが左右から突出され、先端が僅かに離れるように対向されている。そして、それらの内部配線１１４ａ，１１４ｂの先端対抗面には強磁性体層ＭＧ１，ＭＧ２がそれぞれ形成されている。図６に示されている構造は、公知の基板加工技術で絶縁体層や導電体層を積層して基板を構成するのに適した構造である。具体的には、内部配線１１４ａと１１４ｂは各々別の導電体層で積層形成される。強磁性体層ＭＧ１，ＭＧ２も内部配線１１４ａ，１１４ｂと同様に積層技術で形成することができるが、磁性体を塗布して形成することも可能である。
図７には、基板１１０が半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の具体例を示す。図７のうち（Ａ）は図５と同じ正面断面図、（Ｂ）は平面断面図である。
この実施例では、図７に示すように、絶縁体層１１６ａ，１１６ｂ内に空部１１８が形成され、該空部１１８内に一対の内部配線１１４ａ，１１４ｂが左右から突出され、先端が僅かに離れるように対向されている。そして、それらの内部配線１１４ａ，１１４ｂの先端対向面には強磁性体層ＭＧ１，ＭＧ２がそれぞれ形成されている。図７に示されている構造は、公知の半導体製造技術で結晶基板上に絶縁体層や導電体層の堆積とエッチングを組み合わせることにより形成するのに適した構造である。
具体的には、絶縁体層１１６ａ，１１６ｂは半導体結晶からなる基板の上に公知のＣＶＤ法（化学的蒸着法）やプラズマＣＶＤ法などで堆積され、内部配線１１４ａと１１４ｂはＣＶＤ法やスパッタリング法などにより堆積された導電体層を公知のプラズマエッチング法や反応性イオンエッチングなどで余分な部位を除去することにより形成される。強磁性体層ＭＧ１，ＭＧ２も内部配線１１４ａ，１１４ｂと同様に堆積とエッチングで形成することができるが、内部配線１１４ａと１１４ｂの先端に強磁性体を塗布してＭＧ１，ＭＧ２層を形成するようにしても良い。半導体結晶は単結晶でもよいし、多結晶でも良い。
図４のクロスポイントスイッチ回路を構成する各スイッチＳＷ１〜ＳＷ６として、図６または図７のような構造のスイッチを使用した場合、制御線ＳＸ１，ＳＸ２，ＳＸ３……の中のいずれか１本およびＳＹ１，ＳＹ２，ＳＹ３……の中のいずれか１本を選択して所定の向きに電流を流すことで、選択された制御線の交点に位置する内部配線１１４ａ，１１４ｂの先端の強磁性体層ＭＧ１，ＭＧ２を磁化させることができるように配設される。
すなわち、図４に示されている制御線ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……のいずれかが、図６および図７に示されている磁性スイッチの近傍を通過するようにされ、両方の制御線に所定の向きの電流を流したときに発生する磁界が強磁性体層ＭＧ１，ＭＧ２近傍で互いに強め合って強磁性体層ＭＧ１，ＭＧ２を所定の向きに磁化させることができ、近傍を通過するいずれか一方の制御線にのみ電流が流れても強磁性体層ＭＧ１，ＭＧ２は磁化されないように配設される。
これにより、選択された制御線の交点に位置する内部配線１１４ａ，１１４ｂの先端の強磁性体層ＭＧ１，ＭＧ２を磁化させることができる。そして、強磁性体層ＭＧ１，ＭＧ２が磁化されたスイッチは、強磁性体層ＭＧ１とＭＧ２とが吸着し合って内部配線１１４ａ，１１４ｂが導通されオン状態に設定される。また、解除線ＲＲＬに交流電流を流すことによって交番磁界を発生させてすべての磁性スイッチの強磁性体層ＭＧ１，ＭＧ２を消磁させることができる。これにより、強磁性体層ＭＧ１，ＭＧ２が消磁されたスイッチは内部配線１１４ａと１１４ｂが弾性で元の状態に戻りオフ状態に復帰される。
このように、本実施例のクロスポイントスイッチ回路は所望の信号線間を接続したり遮断したりすることができるため、図３の回路においては、任意のチップの端子間を接続してテストを行なった後、接続を変更して所望のシステムに再構成し直すようなシステムの変更を容易に行なうことができる。
図８には、基板１１０がシリコンなどの半導体結晶で構成されている場合に好適なクロスポイントスイッチ回路１１４の他の例を示す。この実施例は、クロスポイントスイッチ回路１１４を構成するスイッチ素子としてフラッシュメモリなどで用いられるフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子を用いたものであり、図４に示されているスイッチＳＷ１〜ＳＷ６をそれぞれ直列形態の２個の不揮発性記憶素子に置き換えたような構成を有する。
具体的には、縦方向の信号線Ｌｙ１とＬｙ２との間には直列形態の不揮発性記憶素子Ｆ１１，Ｆ１２が設けられ、横方向の信号線Ｌｘ１とＬｘ２の間には直列形態の不揮発性記憶素子Ｆ２１，Ｆ２２が、また縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ１との間には直列形態の不揮発性記憶素子Ｆ３１，Ｆ３２、縦方向の信号線Ｌｙ１と横方向の信号線Ｌｘ２との間には直列形態の不揮発性記憶素子Ｆ４１，Ｆ４２、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ２との間には直列形態の不揮発性記憶素子Ｆ５１，Ｆ５２、縦方向の信号線Ｌｙ２と横方向の信号線Ｌｘ１との間には直列形態の不揮発性記憶素子Ｆ６１，Ｆ６２がそれぞれ設けられている。
図８において、ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４は上記不揮発性記憶素子Ｆ１１，Ｆ１２；Ｆ２１，Ｆ２２；……Ｆ６１，Ｆ６２のオン、オフ状態を制御する制御線であり、制御線ＳＸ１〜ＳＸ４は配線Ｌｘ１，Ｌｘ２と平行に、また制御線ＳＹ１〜ＳＹ４は配線Ｌｙ１，Ｌｙ２と平行に配設されている。そして、対をなす直列形態の不揮発性記憶素子の一方のコントロールゲート端子は水平方向の制御線ＳＸ１〜ＳＸ４のいずれか１本に接続され、他方のコントロールゲート端子は垂直方向の制御線ＳＹ１〜ＳＹ４のいずれか１本に接続されている。
なお、図８の実施例では、各信号線間にそれぞれ直列形態の２個の不揮発性記憶素子が設けられているが原理的には各信号線間の素子は一つで良い。直列形態の２個の不揮発性記憶素子としているのは、互いに直交して配設されている制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択レベルにすることでいずれか１組の不揮発性記憶素子を指定できるようにするためである。仮に、各信号線間にそれぞれ１つの不揮発性記憶素子のみを設けるようにしていずれか１つの不揮発性記憶素子を選択しようとした場合には、各交点の各不揮発性記憶素子毎に別の制御線を設ける必要が生じ、制御線の数が非常に多くなってしまう。
これに対し、実施例のように、直列形態の２個の不揮発性記憶素子とした場合には、制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択レベルにしてやれば、各交点で１組の不揮発性記憶素子だけを選択することができるので、同一列および同一行の交点のクロスポイントスイッチ回路に対して制御線を共通にして設けることができ、トータルの制御線の数を大幅に減らすことができる。なお、上記のように各交点で１組の不揮発性記憶素子だけを選択して書込み（例えばしきい値電圧を下げる動作）を行なっておいて、通常状態ではすべての制御線Ｌｘ，Ｌｙを選択レベル（ハイレベル）に設定してやると、予め書込みを行なった記憶素子のみが導通状態とされ、対応する信号線間を信号伝達可能に接続させることができる。
ところで、上記のように直列形態の２個の不揮発性記憶素子を用いて信号線間の接続切替え手段を構成しかつ直交する制御線ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４でいずれかの記憶素子を選択するように構成した場合、同一行もしくは同一列の複数の記憶素子に対して接続情報の記憶すなわち書込みが行われないようにその書込み（フローティングゲートへの電荷の注入）を工夫する必要がある。例えば、図８において制御線ＳＸ１にゲートが接続されている記憶素子Ｆ３２とＦ４１が同一のウェル領域に形成されている場合を想定すると、この場合、制御線ＳＸ１とウェル間に書込み電圧を印加すると、Ｆ３２とＦ４１に同時に書込みがなされてしまう。このような同時書込みを回避しつつ全ての記憶素子に１つずつ書込みを行なう方式として、次のような方式が考えられる。
先ず、図８のように、垂直方向の制御線ＳＹ１，ＳＹ２と平行となるよう基板表面に２列にウェル領域ＷＬ１，ＷＬ２を形成し、対をなす記憶素子のうち水平方向の制御線ＳＸにゲート端子が接続されている記憶素子（例えばＦ３２とＦ４１）は垂直方向に形成された上記別個のウェル領域ＷＬ１，ＷＬ２上に形成しておく。ただし、異なる水平方向制御線に接続されている同一列の記憶素子は垂直方向に形成された同一のウェル領域上に形成しておく。具体的には、例えばＦ３２とＦ２２とＦ６１はウェルＷＬ１上に形成し、Ｆ４１とＦ１１とＦ５２はウェルＷＬ２上に形成しておく。
そして、いずれか１つの制御線ＳＸとウェル領域ＷＬを介してそれらが交差する位置にある記憶素子Ｆｉｊのゲートとウェル間に高電圧を印加し、トンネル現象で書込みを行なって例えばしきい値電圧を低い状態にさせる。このようにして、いずれか１つの水平方向の制御線ＳＸといずれか１つの垂直方向のウェル領域ＷＬに選択的に書込み電圧を印加することにより、それらの交点に位置する一つの記憶素子にのみ書込みを行なうことができる。
次に、上記のようにしてしきい値電圧が低くされた記憶素子を利用し、この記憶素子のゲート端子に制御線（ＳＸ系）を用いて例えばハイレベルの電圧を印加してその記憶素子をオン状態にさせるとともに、それと対をなす記憶素子のゲートが接続されている制御線（ＳＹ系）に書込み電圧を印加しかつ接続しようとする信号線間に電位差を与えてドレイン電流を流すことにより、チャネルで発生したホットキャリアをフローティングゲートに注入することでしきい値電圧を低い状態にさせる。これにより、対をなす記憶素子も他方と同様にしきい値電圧を下げてやることができる。
なお、上記方法によると、ゲート−ウェル間の電圧印加が行なわれずしきい値電圧が高いままにされている記憶素子と対をなす記憶素子に対してドレイン電流による書込みを行なうことはできないが、接続したい信号線間に一対の不揮発性記憶素子を設けて直交する制御線で１組だけ導通状態にさせる本実施例の方式では、対をなす記憶素子は同一の状態つまり一方が低しきい値電圧であれば他方も低しきい値電圧、一方が高しきい値電圧であれば他方も高しきい値電圧とされるので、上記のような書込み方式を採用してもなんら問題はない。
また、上記実施例においては、６組の不揮発性記憶素子のうち１組の不揮発性記憶素子のしきい値電圧を選択的に低くする場合を説明したが、１組の不揮発性記憶素子のしきい値電圧を高くし、高くされた素子のみが通常動作状態で導通されるように構成することも可能である。さらに、６組の２組あるいは３組の不揮発性記憶素子のしきい値電圧を選択的に変化させて、１つの信号を複数の信号線に分岐させたり、逆に複数の信号のワイヤード論理和をとった信号として伝達するように構成ことも可能である。
図９には、上記クロスポイントスイッチ回路１１４を構成する不揮発性記憶素子Ｆ１１〜Ｆ６２の構造の一例を示す。
図９において、符号ＳＵＢはシリコンのような半導体結晶からなる基板、ＷＬは基板表面に形成された基板と導電型や不純物濃度の異なるウェル領域、ＦＬは基板ＳＵＢ上に絶縁膜（図示略）を介して形成された導電層からなるフローティングゲート、ＣＧは制御線ＳＸ，ＳＹに接続されるコントロールゲートである。フローティングゲートＦＧとコントロールゲートＣＧとの間も図示しない絶縁膜で分離されている。特に制限されるものでないが、この実施例では、基板ＳＵＢの導電型はＮ型、またウェル領域ＷＬの導電型はＰ型とされている。ＳＲＣ，ＤＲＮは自己整合技術でフローティングゲートＦＧの両側の基板ＳＵＢの表面およびウェル領域ＷＬの表面に形成された高濃度拡散層からなるＭＯＳＦＥＴのソース領域およびドレイン領域である。
図１０には、上記クロスポイントスイッチ回路１１４を構成する不揮発性記憶素子Ｆ１１〜Ｆ６２への接続情報の書込みを可能にするための周辺回路の一例を示す。
図１０に示されているように、この実施例では、横方向に並んだ複数の接続切替え手段の不揮発性記憶素子Ｆ１２，Ｆ２１……のゲートが接続された選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の一端はＸスイッチデコーダＸＳ−ＤＥＣに結合されている。また、縦方向に並んだ複数の接続切替え手段の不揮発性記憶素子Ｆ１１，Ｆ４２……のゲートが接続された選択線ＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……の一端はＹスイッチデコーダＹＳ−ＤＥＣに結合されている。
上記デコーダＸＳ−ＤＥＣは、チップ外部から入力されるアドレス信号ＸＡＤをデコードして選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の中のいずれか１本の信号線を選択レベルにする。また、上記デコーダＹＳ−ＤＥＣは、チップ外部から入力されるアドレス信号ＹＡＤをデコードして選択線ＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……の中のいずれか１本の信号線を選択レベルにするように構成されている。そして、上記デコーダＸＳ−ＤＥＣおよびＹＳ−ＤＥＣは、各不揮発性素子への書込みにより接続切替え手段の設定が終了した後の通常動作時においては、すべての選択線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……およびＳＹ１，ＳＹ２，ＳＹ３，ＳＹ４……をハイレベル（もしくはロウレベル）に設定できるように構成されている。
なお、図１０は選択線ＳＸｉ，ＳＹｊに関する周辺回路を示したものである。信号線Ｌｘｉ，ＬｙｊおよびウェルＷＬｊの給電系に関しては、同様なデコーダを設けたり、直接電圧印加するパッドを設けるなどの方法により対応することができる。クロスポイントスイッチ回路を構成する信号線の交点の不揮発性記憶素子は、書込み開始前に一旦すべて消去すなわちオフ状態にされる。そして、その場合、可変配線回路の信号線はそれぞれ分断された状態にありチップ中央の不揮発性記憶素子をいきなり書込みするのは困難である。従って、チップ上の各不揮発性記憶素子への書込みはチップの隅にあるものから順番に行なっていくようにすればよい。
図１１には基板１１０がエポキシ樹脂やセラミックなどの低誘電率材料で構成されている場合に好適なクロスポイントスイッチ回路１１４を構成するスイッチＳＷ１〜ＳＷ６の他の実施例を、また図１２には基板１１０がシリコンなどの半導体結晶で構成されている場合に好適なスイッチＳＷ１〜ＳＷ６の他の実施例を示す。図１１および図１２において（Ａ）は正面断面図、（Ｂ）は平面断面図である。
これらの実施例は、図４に示されている制御線ＳＸ１，ＳＸ２，ＳＸ３……およびＳＹ１，ＳＹ２，ＳＹ３……と解除線ＲＲＬを設けないで済むようにした実施例である。周囲の絶縁膜１１６は形成工程の相違に関わらず一体のものとして示してある。一体的に示されているからといって同時に形成されることを意味するものではなく、実際には図６や図７と同様に積層構造とされる。基板がセラミックで構成される場合には、ガラス間に封止された微少リレーを焼結の前に組み込んで低温焼結させることによってリレーを封じ込めた基板を生成することができる。
図１１および図１２と図６および図７を比較すると明らかなように、図６の実施例の磁性スイッチは図６の磁性スイッチと、また図１２の磁性スイッチは図７の磁性スイッチと類似の構成を有する。
図１１および図１２の磁性スイッチと図６および図７の磁性スイッチとの違いは、図１１や図１２では、内部配線１１４ａ，１１４ｂの先端に強磁性体片ＭＧ１，ＭＧ２を設けない代わりに、磁性スイッチが形成される絶縁体層１１６内部の空部１１８の上壁または側壁に強磁性体片ＭＧＰを設け、この強磁性体片ＭＧＰに磁極を持たせるか持たせないかでスイッチのオン、オフ状態を設定するようにしたものである。
また、この実施例では、内部配線１１４ａ，１１４ｂの少なくとも一方（強磁性体片ＭＧＰと遠い側）は導電性を有する磁性体で形成される。かかる構成においては、強磁性体片ＭＧＰに磁極を持たせると、リードスイッチと同様の原理により内部配線１１４ａ，１１４ｂが強磁性体片ＭＧＰに引き寄せられて変形し接触することで導通状態にされる。空部１１８の上壁または側壁に強磁性体片ＭＧＰを設けるとともに、内部配線１１４ａ，１１４ｂは非磁性体で形成しいずれか一方の先端に磁性体層を設けるようにしても良い。
図３の基板１１０に設けられている上記クロスポイントスイッチ回路１１４として図１１または図１２の実施例の磁性スイッチを使用した場合、スイッチＳＷ１〜ＳＷ６のうち任意のスイッチをオン状態に設定する方法としては、例えば図１３に示すような磁気ヘッドを有する装置を用いる方法がある。また、スイッチＳＷ１〜ＳＷ６をオフの状態に戻す方法としては、基板１１０を強磁性体片ＭＧＰの材料のキューリー点以上に加熱して強磁性体片ＭＧＰの磁極を消去する方法や基板全体に交番磁界を印加して消去する方法がある。強磁性体片ＭＧＰが消磁されると、当該磁性スイッチは内部配線１１４ａと１１４ｂが弾性で元の状態に戻りオフ状態に復帰される。
図１３に示す装置は、磁気ヘッドＭＨとこれを制御する制御装置ＣＰＣを有しており、基板１１０上にある上記磁性スイッチのうちオン状態にしたいものに磁気ヘッドＭＨを近づけて、ヘッドに電流を流して磁力線を発生させて強磁性体片ＭＧＰを磁化させるものである。
このとき、ヘッドの位置決めは基板１１０上に設けられている位置合わせ用のマークＭＫを利用して、それを基点ポイントにしてヘッドの位置を決定するようにすれば正確な位置決めが容易に行なえる。また、ヘッドの移動は、ヘッドを保持するアームをＸ方向に移動させるモータとＹ方向に移動させるモータ（いずれも図示省略）を制御して行なっても良いし、基板１１０が載置されるテーブルとしてＸ方向とＹ方向に移動可能なＸＹステージを用いて行なうようにしても良い。このようにして、磁性スイッチに対するオン、オフ状態の設定が行なわれる。
図１４は本発明のマルチチップモジュールを適用して好適なシステムの一例として、アナログ回路を有する応用システムを示す。この応用システムは、ＣＰＵとＳＲＡＭとＭＭＵと共に、ハードディスクのような磁気記憶においてＰＲＭＬ（パーシャル・レスポンス・マキシマム・ライクリィフッド）方式で媒体からの読出し信号の処理および書込み信号の生成を行なう回路を構成するＡＤ変換回路ＡＤＣおよびＤＡ変換回路ＤＡＣと、アナログ信号の処理のための演算を行なうためのディジタル・シグナル・プロセッサＤＳＰとを、それぞれ別個の半導体チップ上に半導体集積回路として形成するとともに、各チップを１つのパッケージケースに収納し格子状の配線１１３とクロスポイントスイッチ回路１１４を有する図２または図３のような基板を接合してモジュールとして構成したものである。
ＰＲＭＬ方式の回路は、図１４に示すように、読出し用磁気ヘッド３１１からの読出し信号を増幅する自動利得制御型アンプ３２１と、増幅された信号からノイズ周波数成分を除去するフィルタ回路３２２と、読出し信号をＡＤ変換するＡＤ変換回路３２３（ＡＤＣ）と、暗号化されて記憶されていた読出しデータを解読したり書込みデータを暗号化したりする暗号処理回路３２４（ＤＥＱ）と、書込みデータを符号化したり読出しデータを復号化したりするエンコーダ＆デコーダ３２５と、書込みデータのアナログ信号への変換などの信号処理を行なう信号処理回路３２６と、書込み用磁気ヘッド３１２を駆動するライトアンプ３２７と、ＡＤ変換回路３２３（ＡＤＣ）や暗号処理回路３２４（ＤＥＱ）の動作に必要とされるクロック信号を発生するＰＬＬ（フェーズロックドループ）回路３２８などから構成されている。
図１４のシステムにおいては、ＰＲＭＬ方式の回路を構成する回路ブロックのうち、暗号処理回路３２４（ＤＥＱ）と、エンコーダ＆デコーダ３２５および信号処理回路３２６のＤＡ変換回路を除く回路の機能は、ディジタル・シグナル・プロセッサＤＳＰにより実現することができる。
さらに、この応用例のシステムにおいては、フィルタ回路３２２をテストするためのＤＡ変換回路４１１およびＡＤ変換回路４１２や、ＡＤ変換回路３２３をテストするアナログ信号を生成するＤＡ変換回路４１３、信号処理回路３２６のアナログ出力電圧を測定するためのテスト用ＡＤ変換回路４１４、周波数解析を行なうＦＦＴ（高速フーリエ変換）回路４１５等が設けられている。
近年、ＰＲＭＬ回路は１つの半導体チップ上にシステムＬＳＩとして構成されることが多い。そして、その場合、ＤＡ変換回路４１１やＡＤ変換回路４１２等のアナログ回路が所望の特性を有するか否かテストするには、チップ外部に出力信号を取り出す信号線やパッドを設ける必要があるが、アナログ回路のテストのために信号線を設けると、その信号線によって回路の特性が変化してしまうという問題がある。これに対し、上記のように、本発明を適用してマルチチップモジュールとして構成することにより、従来はＰＲＭＬ回路全体としてのテストしか行なえなかったものが、ＰＲＭＬ回路の一部を構成するより小さな単位の回路をターゲットとしてテストを行なうことができるようになる。
しかも、本発明を適用すると基板１１０に設けられているクロスポイントスイッチ回路１１４の各スイッチＳＷ１〜ＳＷ６のオン、オフ状態を設定し直すとチップ間の接続を変更することができるため、例えばＡＤ変換回路３２３のテスト行ない所望の特性を有することが分かった時はそのＡＤ変換回路３２３を用いてフィルタ３２２や信号処理回路３２６のテストを行なうようなことが可能になるという利点がある。
なお、このようなアナログ回路のテストを行なう場合には、図６や図７、図１１、図１２に示されているようなリード型磁気スイッチを使用するのが望ましい。図８に示すようなＭＯＳＦＥＴを使用したスイッチ回路では信号のレベルダウンが生じるため、“１”，“０”の判定を行なう論理テストでは問題ないがアナログ信号の伝達には不向きであるためである。
次に、本発明を適用した図１のマルチチップモジュールのテスト方法の一例を、図１５を用いて説明する。
図１のマルチチップモジュールのテストにおいては、先ずＦＰＧＡ２５０が正常に動作するか検査され、不良の有無が判定されて不良があるときは不良個所の回避が行なわれる（ステップＳ１〜Ｓ３）。次に、ＦＰＧＡ２５０内の上記不良個所を除いた部分にＳＲＡＭ２２０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＦＰＧＡ２５０とＳＲＡＭ２２０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＳＲＡＭ２２０のテストが順次実行される（ステップＳ４，Ｓ５）。
ＳＲＡＭ２２０に不良個所が発見されなかった場合には、ＦＰＧＡ２５０内の上記不良個所を除いた部分にカスタム論理回路２４０およびＣＰＵ２１０をテストするためのテスト回路（ロジックテスタ）が構築され、ＦＰＧＡ２５０とカスタム論理回路２４０およびＣＰＵ２１０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからカスタム論理回路２４０およびＣＰＵ２１０のテストが実行される（ステップＳ６〜Ｓ８）。このとき、既に検査が終了しているＳＲＡＭ２２０を利用してテストパターンもしくはテストパターン生成プログラムが格納される。
不良が発見されなかった場合には、ＦＰＧＡ２５０内の上記不良個所を除いた部分にＤＲＡＭ２３０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＦＰＧＡ２５０とＤＲＡＭ２３０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＤＲＡＭ２３０のテストが順次実行される（ステップＳ９，Ｓ１０）。そして、不良個所が発見された場合には、その不良アドレスがＳＲＡＭ２２０あるいは外部の記憶装置に記憶されてから、ＤＲＡＭ２３０に設けられている冗長回路を利用して不良ビットを救済するための救済プログラムがＣＰＵ２１０に読み込まれ、ＣＰＵ２１０とＤＲＡＭ２３０とを接続するようにクロスポイントスイッチ回路１１４の設定が行なわれてからＣＰＵ２１０によってそのプログラムが実行されてビット救済が行なわれる（ステップＳ１１，Ｓ１２）。
その後、良品については、ＦＰＧＡ２５０内の上記不良個所を除いた部分にユーザ論理等のカスタム論理の一部が構成され（ステップＳ１３）、さらに本来のシステムを構成するようにクロスポイントスイッチ回路１１４の再設定が行なわれ、チップ間が正規のシステムを構成するように接続されてマルチチップモジュールとして完成される（ステップＳ１４）。マルチチップモジュールの正規システム構築後は、システムと正常に動作するか否かのテストが行なわれ、正常と判定されたものが良品として出荷される（ステップＳ１５，Ｓ１６）。なお、上記ステップＳ１３では、ステップＳ１で得られている不良個所を示す情報を利用してその不良個所を回避するようにユーザ論理を構成するデータを、ＦＰＧＡ２５０内の接続情報記憶用メモリセルに書き込むことによって所望の論理が構成される。
以上の手順によって、マルチチップモジュールを構成する各チップのテストと所望の機能を有するマルチチップモジュールの構築がなされる。この実施例に従うと、ＦＰＧＡ２５０内に不良個所を回避して構成されたテスト回路により他のチップであるＲＡＭ２２０やＤＲＡＭ２３０、ＣＰＵ２１０等のテストが実行されるため、高機能の外部テスタを使用することなく信頼性の高いテスト結果が得られる。
また、救済不能な不良を有するチップが検出された場合には、そのチップを同等の他のチップと置き換えれば良いので、歩留まりも向上する。さらに、ＦＰＧＡ２５０内に構成されたテスト回路による自己テスト終了後は、ＦＰＧＡ２５０にカスタム論理が構成されるため、無駄なチップがなくなり、テスト回路を搭載することに伴うモジュールサイズの増大を抑えることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、基板１１０に格子状の配線１１３と各配線の交点にクロスポイントスイッチ回路１１４を設けて任意のシステムを構成可能な基板として構成されているが、パッケージケース１００に収納されたチップ間を接続してテスト回路を構成するか、モジュール本来のシステムを構成するかいずれか一方の接続に切換可能な配線とクロスポイントスイッチ回路１１４のみ設けた各モジュール専用の基板として構成するようにしてもよい。
前記実施例で説明したような基板とすることにより、使用されない無駄な配線や素子が生じるものの、異なるシステム構成を有する複数のマルチチップモジュールに利用できる汎用性の高い基板が得られ、製造コストを低減できるとともに、該基板を独立した製品として市場に提供できるという利点がある。一方、上述のように特定のモジュールに向けた基板として構成した場合には、モジュールのサイズに合わせた設計が可能となってモジュールの小型化を図ることができるとともに、無駄な配線や素子が大幅に少なくなるので、製造個数によっては上記汎用性の高い基板よりもコストを低くすることが可能となる。
さらに、前記実施例の格子状配線と該配線の交点に設けられたクロスポイントスイッチ回路を有する基板は、これをエージングなどのテスト装置において被テスト対象の半導体チップを搭載するエージングボードとしても利用することができ、しかも被テスト対象の半導体チップ以外にテスト回路を構成する半導体チップを搭載しておくことにより、エージング試験と同時にテストを実行することができるようになり、テスタの負担を減らすとともに簡易なテスタによるテストが可能になる。また、上記基板を利用することによって、被テスト対象の半導体チップがメモリである場合には、本発明者等が既に提案している方法（国際公開ＷＯ０１−３７２８５号等）により、基板上のいずれかのメモリでテスト回路を構成し、該テスト回路で他のメモリをテストするようなことも可能となる。
また、基板上のいずれかのメモリでテスト回路を構成し、該テスト回路で他のメモリをテストする代わりに、いずれかのチップの端子を基板上の配線およびクロスポイントスイッチ回路を介してモジュール外部へ引き出して外部のテスタでチップごとにテストを行なうようにしてもよい。システム全体をテスト対象とすると故障検出率を高めるには膨大なテストパターンが必要となるが、チップ毎にテストを行なえばテストパターンははるかに少なくて済みテスト時間も短縮される。FIG. 1 is a plan view showing an embodiment of a package case constituting a multichip module to which the present invention is applied.
FIG. 2 is a back view showing an embodiment of a cap-cum-use substrate constituting a multichip module to which the present invention is applied.
FIG. 3 is an explanatory diagram showing an example of the internal structure of the substrate of FIG.
FIG. 4 is a circuit diagram showing an embodiment of the cross point switch circuit provided on the substrate of FIG.
FIG. 5 is an enlarged cross-sectional view showing a state in which the multichip module of the embodiment is assembled.
FIG. 6 shows a specific example of a switch element constituting a cross-point switch circuit suitable when the substrate is made of a low dielectric constant material. FIG. 6A is a front sectional view, and FIG. FIG.
FIG. 7 shows a specific example of a switch element that constitutes a cross-point switch circuit suitable when the substrate is made of a semiconductor crystal. (A) is a front sectional view, and (B) is a plan sectional view. is there.
FIG. 8 is a circuit diagram showing another configuration example of the cross-point switch circuit suitable when the substrate is made of a semiconductor crystal.
FIG. 9 is a cross-sectional view showing a specific example of a nonvolatile memory element used as a switch element constituting the cross point switch circuit of FIG.
FIG. 10 is a circuit configuration diagram showing an example of a peripheral circuit for enabling connection information to be written to the non-volatile storage elements constituting the crosspoint switch circuit of FIG.
FIG. 11 shows another specific example of a switch element constituting a cross-point switch circuit suitable when the substrate is made of a low dielectric constant material. FIG. 11A is a front sectional view, and FIG. FIG.
FIG. 12 shows another specific example of a switch element constituting a cross point switch circuit suitable when the substrate is made of a semiconductor crystal. FIG. 12 (A) is a front sectional view, and FIG. FIG.
FIG. 13 is a schematic diagram showing an example of a magnetizing device that enables on / off state setting when the magnetic switch elements constituting the cross-point switch circuit of FIG. 3 are switch elements having a structure as shown in FIG. 11 or FIG. It is a block diagram.
FIG. 14 is a block configuration diagram showing an application system having an analog circuit as an example of a suitable system to which the multichip module of the present invention is applied.
FIG. 15 is a flowchart showing the procedure of the test method of the multichip module of FIG. 1 to which the present invention is applied.
BEST MODE FOR CARRYING OUT THE INVENTION
Preferred embodiments of the present invention will be described below with reference to the drawings.
1 and 2 show an embodiment of a multichip module to which the present invention is applied. 1 and 2 show a state before assembly as a module (a state where the case and the cap are opened).
In FIG. 1, reference numeral 100 denotes a package case formed of an arbitrary material such as a synthetic resin and capable of holding a plurality of semiconductor chips. The package case 100 has concave portions having substantially the same shape as the external shape of the chips to be held in a predetermined arrangement. A plurality of semiconductor chips 200 are housed in each recess. At this time, each chip is accommodated in a recess (see reference numeral 120 in FIG. 5) of the package case 100 with a connection portion provided for electrical connection with other chips such as bonding pads and terminals facing upward.
In this embodiment, a CPU (Central Processing Unit) 210, a static RAM (Random Access Memory) 220, a dynamic RAM 230, and logic requested by the user are used as examples of the semiconductor chip 200 constituting the module. A custom logic chip 240 such as a user logic circuit constituting a function, and an FPGA (Field Programmable Gate Array) 250 capable of arbitrarily configuring logic by a user are shown. The semiconductor chip 200 constituting the module is not limited to these, and may be another chip such as a DSP (digital signal processor), a DMA controller, an AD conversion circuit, or a DA conversion circuit.
The static RAM 220 and the dynamic RAM 230 include a memory peripheral circuit such as an address decoder that selects a corresponding memory cell when an address signal is applied. Further, the dynamic RAM 230 includes a refresh control circuit that periodically performs pseudo-selection so that the information charges of the memory cells are not lost even when the non-access time is increased. Although not particularly limited, the dynamic RAM 230 has a so-called redundancy in which when there is a defective bit in the memory array, the memory row or memory column including the defective bit is replaced with a spare memory row or spare memory column. Each circuit is provided.
FIG. 2 shows the back surface of the substrate 110 that also serves as a cap to be bonded to the package case 100, that is, the surface to be bonded to the package case 100 of FIG. The substrate 110 is made of a low dielectric constant material such as epoxy resin or ceramic, or a semiconductor crystal such as silicon. On the back surface of the substrate 110, a bus 111 that is electrically connected to the semiconductor chip 200 held in the package case 100 and a surface wiring 112 that connects the chips are formed.
In addition, inside the substrate 110, that is, between arbitrary layers of the substrate having a laminated structure of a plurality of insulator layers, the internal wiring 113 arranged in a lattice shape and the intersections of the internal wiring 113 are provided at the upper and lower sides of the figure. A cross-point switch circuit 114 that can connect arbitrary wirings in the left and right or diagonal directions is provided.
Further, a contact point 115 is provided on the back surface of the substrate 110 to contact any one of the internal wirings 113 and a pad or wiring of the semiconductor chip 200 held in the package case 100 for electrical connection. Yes. The contact point 115 may be an electrode pad such as a bonding pad, or a contact hole formed in an insulating film so as to expose a signal line on a chip through which a signal to be extracted is transmitted.
As described above, in this embodiment, since the wiring connecting the semiconductor chips is provided on the substrate 110 made of a low dielectric constant material such as epoxy resin or ceramic, the coupling capacitance between the wirings is small and the crossing is small. Noise can be transmitted from one wiring to another wiring due to the talk, or distortion caused by interference between signals can be suppressed. In addition, since the substrate 110 has the grid-like internal wiring 113 and the cross point switch circuit 114 provided at each intersection of the internal wiring 113, one or a plurality of chips are used to test other chips. This makes it possible to test a chip constituting a module without using a high-performance tester.
Further, since it is not necessary to provide a test circuit such as BIST on the chip itself, the size of the chip constituting the module can be reduced, and the module can be downsized. Furthermore, in the module of the embodiment, by re-setting the crosspoint switch circuit 114, even the same hardware composed of the same semiconductor chip set can be reconfigured as a system having different functions.
Although not shown in FIG. 2, pads or lead terminals (pins) connected to the bus 111 and connected to an external device other than the module are provided on the surface side of the substrate 110. In addition to the pads or lead terminals connected to the bus 111, pads or lead terminals for directly connecting the external terminals of any semiconductor chip and external devices may be provided on the surface side of the substrate 110.
3 shows an enlarged view of the internal wiring 113 of the substrate 110, and FIG. 4 shows a specific example of the cross point switch circuit 114 provided at each intersection. In the embodiment of FIG. 3, the cross point switch circuit 114 is provided at every intersection of the internal wiring 113, but it is also possible to provide every other or every few. The internal wiring 113 is composed of a plurality of conductive layers by a multilayer wiring technique. In FIG. 3, a wiring 113 ′ indicated by a broken line is a wiring of a different conductive layer.
As shown in FIG. 4, the cross point switch circuit 114 is provided at the intersection of the vertical signal lines Ly1 and Ly2 and the horizontal signal lines Lx1 and Lx2, and between the vertical signal lines Ly1 and Ly2. Can be connected / separated between the switch SW1 capable of connecting / separating, the switch SW2 capable of connecting / separating between the signal lines Lx1 and Lx2 in the horizontal direction, and the signal line Lyx and the signal line Lx1 in the vertical direction. The switch SW3, the switch SW4 that can connect and disconnect between the vertical signal line Ly1 and the horizontal signal line Lx2, and the switch SW4 that can connect and disconnect between the vertical signal line Ly2 and the horizontal signal line Lx2. The switch SW5 includes a switch SW6 that can connect and disconnect between the vertical signal line Ly2 and the horizontal signal line Lx1.
In FIG. 4, signal lines denoted by reference numerals SX1, SX2, SX3... SY1, SY2, SY3... Are control lines for setting the on / off states of the switches SW1 to SW6. A signal line RRL arranged meandering around each switch is a release line for releasing the on / off states of the switches SW1 to SW6. The crosspoint switch circuit 114 shown in FIG. 3 is not composed of a circuit composed of six switches SW1 to SW6 as shown in FIG. 4, but SW1 and SW2 of the switches SW1 to SW6 are arranged at certain intersections. Alternatively, a circuit having SW3 to SW6 among the switches SW1 to SW6 may be arranged at an adjacent intersection. Similarly, cross point switch circuits composed of other combinations of the switches SW1 to SW6 are also conceivable.
FIG. 5 shows a cross-sectional structure of the multichip module of the embodiment. 5, the same reference numerals as those in FIG. 2 denote the same members or parts.
Although not particularly limited, in FIG. 5, the substrate 110 is provided with four layers of internal wiring 113. Of these wirings, Lx1, Lx2 and SX1, SX2, SX3... Are constituted by the same wiring layer, Ly1, Ly2 and SY1, SY2, SY3. The wiring that connects the RRL and the chip is composed of another wiring layer.
In FIG. 5, reference numeral 120 denotes a recess for housing the semiconductor chip 200 provided in the package case 100, 130 denotes a pad provided on the semiconductor chip 200, and 116 denotes a low dielectric constant material such as an epoxy resin that constitutes the substrate 110. An insulator layer 117 is a via made of a conductor that connects the internal wiring 113 provided on the substrate and the pad 130 of the semiconductor chip 200. The pad 130 and the via 116 are connected by a low melting point metal such as a solder ball or a conductive adhesive. In recent years, a room-temperature bonding technique in which the surfaces to be bonded are mirror-finished and bonded without using an adhesive has been studied, and such a technique may be used for connection.
FIG. 6 shows a specific example of the switches SW1 to SW6 constituting the cross point switch circuit 114 suitable when the substrate 110 is made of a low dielectric constant material such as epoxy resin. 6A is the same front sectional view as FIG. 5, and FIG. 6B is a plan sectional view.
In this embodiment, as shown in FIG. 6, a void 118 is formed in the insulator layers 116 a to 116 c constituting the substrate, and a pair of internal wirings 114 a and 114 b protrude from the left and right in the void 118, It is opposed so that the tip is slightly separated. Ferromagnetic layers MG1 and MG2 are formed on the leading surfaces of the internal wirings 114a and 114b, respectively. The structure shown in FIG. 6 is a structure suitable for forming a substrate by laminating an insulator layer and a conductor layer by a known substrate processing technique. Specifically, the internal wirings 114a and 114b are formed to be stacked with different conductor layers. The ferromagnetic layers MG1 and MG2 can be formed by a lamination technique similarly to the internal wirings 114a and 114b, but can also be formed by applying a magnetic material.
FIG. 7 shows a specific example of the switches SW1 to SW6 constituting the cross point switch circuit 114 suitable when the substrate 110 is made of a semiconductor crystal. 7A is the same front sectional view as FIG. 5, and FIG. 7B is a plan sectional view.
In this embodiment, as shown in FIG. 7, a vacant portion 118 is formed in the insulator layers 116a and 116b, and a pair of internal wirings 114a and 114b protrude from the left and right in the vacant portion 118, and the tips are slightly Opposed to leave. Ferromagnetic layers MG1 and MG2 are formed on the front-facing surfaces of the internal wirings 114a and 114b, respectively. The structure shown in FIG. 7 is a structure suitable for formation by combining deposition and etching of an insulator layer or a conductor layer on a crystal substrate by a known semiconductor manufacturing technique.
Specifically, the insulator layers 116a and 116b are deposited on a substrate made of a semiconductor crystal by a known CVD method (chemical vapor deposition method) or a plasma CVD method, and the internal wirings 114a and 114b are formed by a CVD method or a sputtering method. The conductor layer deposited by the above method is formed by removing excess portions by a known plasma etching method or reactive ion etching. The ferromagnetic layers MG1 and MG2 can be formed by deposition and etching in the same manner as the internal wirings 114a and 114b, but a ferromagnetic material is applied to the tips of the internal wirings 114a and 114b to form the MG1 and MG2 layers. Anyway. The semiconductor crystal may be a single crystal or a polycrystal.
When switches having a structure as shown in FIG. 6 or 7 are used as the switches SW1 to SW6 constituting the cross point switch circuit of FIG. 4, any one of the control lines SX1, SX2, SX3. By selecting any one of SY1, SY2, SY3... And flowing a current in a predetermined direction, the ferromagnetic layer at the tip of the internal wirings 114a and 114b located at the intersection of the selected control lines It arrange | positions so that MG1, MG2 can be magnetized.
That is, one of the control lines SX1, SX2, SX3... And SY1, SY2, SY3... Shown in FIG. 4 passes through the vicinity of the magnetic switch shown in FIGS. The magnetic fields generated when a current in a predetermined direction is passed through both control lines are strengthened in the vicinity of the ferromagnetic layers MG1 and MG2 to magnetize the ferromagnetic layers MG1 and MG2 in a predetermined direction. The ferromagnetic layers MG1 and MG2 are arranged so as not to be magnetized even if a current flows through only one of the control lines passing through the vicinity.
Thereby, the ferromagnetic layers MG1 and MG2 at the tips of the internal wirings 114a and 114b located at the intersections of the selected control lines can be magnetized. Then, in the switch in which the ferromagnetic layers MG1 and MG2 are magnetized, the ferromagnetic layers MG1 and MG2 are attracted to each other and the internal wirings 114a and 114b are turned on and set to the on state. Further, an alternating magnetic field can be generated by flowing an alternating current through the release line RRL to demagnetize the ferromagnetic layers MG1 and MG2 of all the magnetic switches. As a result, the switches in which the ferromagnetic layers MG1 and MG2 are demagnetized return to the original state due to the elasticity of the internal wirings 114a and 114b and return to the off state.
In this way, the crosspoint switch circuit of this embodiment can connect or cut off the desired signal lines. Therefore, in the circuit of FIG. Once done, system changes can be easily made such as changing connections and reconfiguring to the desired system.
FIG. 8 shows another example of the cross-point switch circuit 114 suitable when the substrate 110 is made of a semiconductor crystal such as silicon. In this embodiment, a non-volatile memory element composed of a MOSFET having a floating gate used in a flash memory or the like is used as a switch element constituting the crosspoint switch circuit 114, and the switches SW1 to SW1 shown in FIG. The SW 6 is replaced with two nonvolatile memory elements in series.
Specifically, serial nonvolatile memory elements F11 and F12 are provided between the vertical signal lines Ly1 and Ly2, and serial nonvolatile memory is provided between the horizontal signal lines Lx1 and Lx2. The elements F21 and F22 are connected in series between the vertical signal line Ly1 and the horizontal signal line Lx1, and the nonvolatile memory elements F31 and F32 in the serial form, the vertical signal line Ly1 and the horizontal signal line Lx2 Between the serial nonvolatile memory elements F41 and F42, between the vertical signal line Ly2 and the horizontal signal line Lx2, the serial nonvolatile memory elements F51 and F52 and the vertical signal line Ly2 are arranged. And nonvolatile memory elements F61 and F62 in series are provided between the first and second signal lines Lx1.
8, SX1 to SX4 and SY1 to SY4 are control lines for controlling the on / off states of the nonvolatile memory elements F11, F12; F21, F22;... F61, F62, and the control lines SX1 to SX4 are wirings. The control lines SY1 to SY4 are arranged in parallel with the wirings Ly1 and Ly2 in parallel with Lx1 and Lx2. One control gate terminal of the pair of nonvolatile memory elements in series is connected to any one of the horizontal control lines SX1 to SX4, and the other control gate terminal is the vertical control line SY1 to SY4. It is connected to any one of these.
In the embodiment of FIG. 8, two nonvolatile memory elements in series are provided between the signal lines, but in principle, only one element between the signal lines is required. Two non-volatile memory elements in series form one set of control lines SX1 to SX4 and SY1 to SY4, which are arranged orthogonal to each other, so that only one of them is set to a selected level. This is because a nonvolatile memory element can be specified. If only one nonvolatile memory element is selected by providing only one nonvolatile memory element between each signal line, another control is performed for each nonvolatile memory element at each intersection. It becomes necessary to provide lines, and the number of control lines becomes very large.
On the other hand, when two non-volatile memory elements are connected in series as in the embodiment, if only one of the control lines SX1 to SX4 and SY1 to SY4 is set to the selection level, at each intersection point Since only one set of nonvolatile memory elements can be selected, a common control line can be provided for the cross point switch circuit at the intersection of the same column and the same row, greatly increasing the total number of control lines. Can be reduced. As described above, only one set of nonvolatile memory elements is selected at each intersection and writing (for example, an operation for lowering the threshold voltage) is performed, and all control lines Lx and Ly are selected in the normal state. When the level (high level) is set, only the memory element that has been written in advance is brought into a conductive state, and the corresponding signal lines can be connected so as to transmit signals.
By the way, as described above, the connection switching means between the signal lines is configured by using two nonvolatile memory elements in series, and any one of the memory elements is selected by the orthogonal control lines SX1 to SX4 and SY1 to SY4. In such a configuration, it is necessary to devise the writing (injection of charge into the floating gate) so that the connection information is not stored, that is, written to the plurality of storage elements in the same row or the same column. For example, assuming that the memory elements F32 and F41 whose gates are connected to the control line SX1 in FIG. 8 are formed in the same well region, in this case, when a write voltage is applied between the control line SX1 and the well , F32 and F41 are written simultaneously. As a method for writing data to all the memory elements one by one while avoiding such simultaneous writing, the following method can be considered.
First, as shown in FIG. 8, the well regions WL1 and WL2 are formed in two rows on the substrate surface so as to be parallel to the vertical control lines SY1 and SY2, and the horizontal control lines SX among the paired memory elements are formed. The storage elements (eg, F32 and F41) to which the gate terminals are connected are formed on the separate well regions WL1 and WL2 formed in the vertical direction. However, the memory elements in the same column connected to different horizontal control lines are formed on the same well region formed in the vertical direction. Specifically, for example, F32, F22, and F61 are formed on the well WL1, and F41, F11, and F52 are formed on the well WL2.
Then, a high voltage is applied between the gate and well of the storage element Fij at the position where any one of the control lines SX and the well region WL intersects, and writing is performed by a tunnel phenomenon, for example, threshold voltage To a low state. In this way, by selectively applying the write voltage to any one of the horizontal control lines SX and any one vertical well region WL, only one storage element located at the intersection of them is applied. Writing can be performed.
Next, the memory element whose threshold voltage is lowered as described above is used, and, for example, a high level voltage is applied to the gate terminal of the memory element using a control line (SX system) to thereby store the memory element. Is turned on, and a write voltage is applied to a control line (SY system) to which a gate of a memory element paired therewith is connected, and a potential difference is applied between signal lines to be connected to cause a drain current to flow. Thus, the threshold voltage is lowered by injecting hot carriers generated in the channel into the floating gate. As a result, the threshold voltage of the paired storage elements can be lowered similarly to the other.
According to the above method, although the gate-well voltage application is not performed and the memory element paired with the memory element whose threshold voltage is kept high cannot be written by the drain current, In the method of this embodiment in which a pair of nonvolatile memory elements are provided between the signal lines to be connected and only one set is made conductive by orthogonal control lines, the paired memory elements are in the same state, that is, one of them is a low threshold value. If the voltage is one, the other is a low threshold voltage, and if one is a high threshold voltage, the other is also a high threshold voltage, so there is no problem even if the above-described writing method is adopted.
In the above embodiment, the case where the threshold voltage of one set of the non-volatile memory elements is selectively lowered among the six sets of non-volatile memory elements has been described. It is also possible to increase the threshold voltage so that only the increased element is conducted in the normal operating state. Furthermore, by selectively changing the threshold voltage of 6 sets of 2 or 3 sets of non-volatile memory elements, one signal is branched to a plurality of signal lines, or vice versa. It is also possible to transmit the signal as a signal obtained by taking
FIG. 9 shows an example of the structure of the nonvolatile memory elements F11 to F62 constituting the cross point switch circuit 114.
In FIG. 9, reference numeral SUB is a substrate made of a semiconductor crystal such as silicon, WL is a well region having a conductivity type and impurity concentration different from those of the substrate formed on the substrate surface, and FL is an insulating film (not shown) on the substrate SUB. CG is a control gate connected to control lines SX and SY. The floating gate FG and the control gate CG are also separated by an insulating film (not shown). Although not particularly limited, in this embodiment, the conductivity type of the substrate SUB is N-type, and the conductivity type of the well region WL is P-type. SRC and DRN are a source region and a drain region of a MOSFET composed of a high concentration diffusion layer formed on the surface of the substrate SUB and the surface of the well region WL on both sides of the floating gate FG by a self-alignment technique.
FIG. 10 shows an example of a peripheral circuit for enabling connection information to be written to the nonvolatile memory elements F11 to F62 constituting the cross point switch circuit 114.
As shown in FIG. 10, in this embodiment, select lines SX1, SX2, SX3, SX4 to which the gates of the nonvolatile memory elements F12, F21,. Is coupled to the X switch decoder XS-DEC. Further, one ends of the selection lines SY1, SY2, SY3, SY4... Connected to the gates of the nonvolatile memory elements F11, F42... Of the plurality of connection switching means arranged in the vertical direction are coupled to the Y switch decoder YS-DEC. Has been.
The decoder XS-DEC decodes an address signal XAD input from the outside of the chip and sets any one of the selection lines SX1, SX2, SX3, SX4. The decoder YS-DEC decodes the address signal YAD input from the outside of the chip so that any one of the selection lines SY1, SY2, SY3, SY4,... It is configured. The decoders XS-DEC and YS-DEC have all the selection lines SX1, SX2, SX3, SX4... In normal operation after the setting of the connection switching means is completed by writing to each nonvolatile element. And SY1, SY2, SY3, SY4,... Can be set to a high level (or low level).
FIG. 10 shows peripheral circuits related to the selection lines SXi and SYj. The power supply system of the signal lines Lxi, Lyj and the well WLj can be dealt with by a method such as providing a similar decoder or a pad for directly applying a voltage. All the nonvolatile memory elements at the intersections of the signal lines constituting the cross point switch circuit are once erased, that is, turned off before the start of writing. In this case, the signal lines of the variable wiring circuit are separated from each other, and it is difficult to write the nonvolatile memory element in the center of the chip suddenly. Therefore, the writing to each nonvolatile memory element on the chip may be performed in order from the one at the corner of the chip.
FIG. 11 shows another embodiment of the switches SW1 to SW6 constituting the cross point switch circuit 114 suitable for the case where the substrate 110 is made of a low dielectric constant material such as epoxy resin or ceramic, and FIG. Another embodiment of the switches SW1 to SW6 suitable when the substrate 110 is made of a semiconductor crystal such as silicon will be described. 11 and 12, (A) is a front sectional view, and (B) is a plan sectional view.
In these embodiments, the control lines SX1, SX2, SX3... SY1, SY2, SY3... And the release line RRL shown in FIG. The surrounding insulating film 116 is shown as an integral part regardless of the difference in the formation process. The fact that they are integrally shown does not mean that they are formed at the same time. Actually, a laminated structure is formed as in FIGS. In the case where the substrate is made of ceramic, a substrate encapsulating the relay can be produced by incorporating a minute relay sealed between glasses before sintering and sintering at low temperature.
As is apparent from a comparison of FIGS. 11 and 12 with FIGS. 6 and 7, the magnetic switch of the embodiment of FIG. 6 is similar to the magnetic switch of FIG. 6, and the magnetic switch of FIG. 12 is similar to the magnetic switch of FIG. It has a configuration.
The difference between the magnetic switch of FIGS. 11 and 12 and the magnetic switch of FIGS. 6 and 7 is that in FIGS. 11 and 12, instead of providing the ferromagnetic pieces MG1 and MG2 at the tips of the internal wirings 114a and 114b, A ferromagnetic piece MGP is provided on the upper wall or the side wall of the void 118 inside the insulating layer 116 where the magnetic switch is formed, and the switch is turned on depending on whether the ferromagnetic piece MGP has a magnetic pole or not. An off state is set.
In this embodiment, at least one of the internal wirings 114a and 114b (the side far from the ferromagnetic piece MGP) is formed of a magnetic material having conductivity. In such a configuration, when the ferromagnetic piece MGP is provided with a magnetic pole, the internal wirings 114a and 114b are attracted to the ferromagnetic piece MGP and deformed and brought into contact with each other by the same principle as the reed switch. . The ferromagnetic piece MGP may be provided on the upper wall or the side wall of the cavity 118, and the internal wirings 114a and 114b may be formed of a non-magnetic material and a magnetic material layer may be provided at one of the tips.
When the magnetic switch of the embodiment of FIG. 11 or FIG. 12 is used as the cross point switch circuit 114 provided on the substrate 110 of FIG. 3, as a method for setting any of the switches SW1 to SW6 to the on state. For example, there is a method using an apparatus having a magnetic head as shown in FIG. As a method for returning the switches SW1 to SW6 to the OFF state, the substrate 110 is heated to a temperature above the Curie point of the material of the ferromagnetic piece MGP to erase the magnetic poles of the ferromagnetic piece MGP, or the entire substrate is alternated. There is a method of erasing by applying a magnetic field. When the ferromagnetic piece MGP is demagnetized, the magnetic switch returns to its original state due to the elasticity of the internal wirings 114a and 114b and returns to the off state.
The apparatus shown in FIG. 13 has a magnetic head MH and a control device CPC that controls the magnetic head MH. The magnetic head MH is brought close to the magnetic switch on the substrate 110 that is to be turned on, and current is supplied to the head. To generate magnetic lines of force to magnetize the ferromagnetic piece MGP.
At this time, the head can be positioned easily by using the alignment mark MK provided on the substrate 110 and determining the position of the head using the mark MK as a base point. . The head may be moved by controlling a motor that moves the arm holding the head in the X direction and a motor that moves the arm in the Y direction (both not shown), or a table on which the substrate 110 is placed. Alternatively, an XY stage movable in the X direction and the Y direction may be used. In this way, the on / off state of the magnetic switch is set.
FIG. 14 shows an application system having an analog circuit as an example of a system suitable to which the multichip module of the present invention is applied. This application system, together with CPU, SRAM and MMU, constitutes a circuit that processes read signals from media and generates write signals in PRML (Partial Response Maximum Likely Liquid) system in magnetic storage such as hard disks An AD converter circuit ADC and a DA converter circuit DAC, and a digital signal processor DSP for performing an operation for processing an analog signal are formed as semiconductor integrated circuits on separate semiconductor chips. Are packaged in a single package case, and a substrate as shown in FIG. 2 or 3 having a grid-like wiring 113 and a cross-point switch circuit 114 is joined to form a module.
As shown in FIG. 14, the PRML circuit includes an automatic gain control type amplifier 321 that amplifies a read signal from the read magnetic head 311, a filter circuit 322 that removes a noise frequency component from the amplified signal, and a read circuit. An AD conversion circuit 323 (ADC) for AD-converting the signal, an encryption processing circuit 324 (DEQ) for decrypting the read data that has been encrypted and stored, and for encrypting the write data, and encoding the write data An encoder & decoder 325 that decodes read data, a signal processing circuit 326 that performs signal processing such as conversion of write data into an analog signal, a write amplifier 327 that drives the write magnetic head 312, and an AD conversion circuit 323 (ADC) and the clock signal required for the operation of the encryption processing circuit 324 (DEQ) Generated PLL and a like (phase locked loop) circuit 328.
In the system of FIG. 14, among the circuit blocks constituting the PRML system circuit, the functions of the circuits excluding the encryption processing circuit 324 (DEQ), the DA & conversion circuit of the encoder & decoder 325 and the signal processing circuit 326 are digital It can be realized by a signal processor DSP.
Further, in the system of this application example, the DA conversion circuit 411 and the AD conversion circuit 412 for testing the filter circuit 322, the DA conversion circuit 413 for generating an analog signal for testing the AD conversion circuit 323, and the signal processing circuit 326 Are provided with a test AD conversion circuit 414 for measuring the analog output voltage, an FFT (Fast Fourier Transform) circuit 415 for performing frequency analysis, and the like.
In recent years, a PRML circuit is often configured as a system LSI on one semiconductor chip. In that case, in order to test whether an analog circuit such as the DA conversion circuit 411 or the AD conversion circuit 412 has a desired characteristic, it is necessary to provide a signal line or a pad for extracting an output signal outside the chip. When a signal line is provided for testing an analog circuit, there is a problem that the characteristic of the circuit changes depending on the signal line. On the other hand, as described above, by applying the present invention to configure as a multi-chip module, conventionally, only the PRML circuit as a whole could be tested, but a smaller unit constituting a part of the PRML circuit. This makes it possible to perform a test with the circuit as a target.
Moreover, when the present invention is applied, the connection between chips can be changed by resetting the on / off states of the switches SW1 to SW6 of the cross point switch circuit 114 provided on the substrate 110. When the circuit 323 is tested and found to have a desired characteristic, there is an advantage that the AD converter circuit 323 can be used to test the filter 322 and the signal processing circuit 326.
When testing such an analog circuit, it is desirable to use a lead type magnetic switch as shown in FIG. 6, FIG. 7, FIG. 11, or FIG. This is because a switch circuit using a MOSFET as shown in FIG. 8 causes a signal level down, so there is no problem in a logic test for determining “1” or “0”, but it is not suitable for transmission of an analog signal. .
Next, an example of a test method for the multichip module of FIG. 1 to which the present invention is applied will be described with reference to FIG.
In the test of the multi-chip module of FIG. 1, first, it is inspected whether the FPGA 250 operates normally, and the presence or absence of a defect is determined, and when there is a defect, a defective part is avoided (steps S1 to S3). Next, a test circuit (ALPG) for testing the SRAM 220 is constructed in a portion of the FPGA 250 excluding the defective portion, and the crosspoint switch circuit 114 is set so as to connect the FPGA 250 and the SRAM 220. The SRAM 220 test is sequentially executed (steps S4 and S5).
When no defective part is found in the SRAM 220, a test circuit (logic tester) for testing the custom logic circuit 240 and the CPU 210 is constructed in the part of the FPGA 250 excluding the defective part. The FPGA 250 and the custom logic circuit After the cross point switch circuit 114 is set so as to connect 240 and the CPU 210, the custom logic circuit 240 and the CPU 210 are tested (steps S6 to S8). At this time, a test pattern or a test pattern generation program is stored using the SRAM 220 that has already been inspected.
If no defect is found, a test circuit (ALPG) for testing the DRAM 230 is constructed in a portion of the FPGA 250 excluding the defective portion, and the cross-point switch circuit 114 is connected so as to connect the FPGA 250 and the DRAM 230. After the above setting is performed, the test of the DRAM 230 is sequentially executed (steps S9 and S10). If a defective part is found, the defective address is stored in the SRAM 220 or an external storage device, and then a repair program for repairing the defective bit using the redundant circuit provided in the DRAM 230 is provided. The CPU 210 reads the data and sets the crosspoint switch circuit 114 to connect the CPU 210 and the DRAM 230. Then, the CPU 210 executes the program and performs bit relief (steps S11 and S12).
After that, for the non-defective product, a part of the custom logic such as the user logic is configured in the part excluding the defective portion in the FPGA 250 (step S13), and the cross point switch circuit 114 is reconfigured so as to configure the original system. Setting is performed, and chips are connected to form a regular system, thereby completing a multichip module (step S14). After the construction of the regular system of the multichip module, a test is performed as to whether or not the system operates normally, and those determined to be normal are shipped as non-defective products (steps S15 and S16). In step S13, the data constituting the user logic is written in the connection information storage memory cell in the FPGA 250 so as to avoid the defective portion using the information indicating the defective portion obtained in step S1. This constitutes the desired logic.
Through the above procedure, testing of each chip constituting the multichip module and construction of a multichip module having a desired function are performed. According to this embodiment, the test of the RAM 220, the DRAM 230, the CPU 210, and the like, which are other chips, is executed by the test circuit configured to avoid the defective portion in the FPGA 250, so that a high-function external tester is not used. Highly reliable test results can be obtained.
In addition, when a chip having an irreparable defect is detected, the chip can be replaced with another equivalent chip, so that the yield is improved. Furthermore, after the self-test by the test circuit configured in the FPGA 250 is completed, the custom logic is configured in the FPGA 250, so there is no useless chip, and an increase in module size associated with mounting the test circuit can be suppressed. .
The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor.
For example, in the above-described embodiment, the board 110 is configured as a board on which an arbitrary system can be configured by providing the grid-like wiring 113 and the cross point switch circuit 114 at the intersection of each wiring. Either a test circuit is formed by connecting between chips, or a module original system is configured, and a circuit dedicated to each module provided with only wiring and a crosspoint switch circuit 114 that can be switched to one of the connections. It may be.
By using a substrate as described in the above embodiment, wasteful wiring and elements that are not used are generated, but a highly versatile substrate that can be used for a plurality of multichip modules having different system configurations is obtained, and the manufacturing cost is reduced. There is an advantage that the substrate can be provided to the market as an independent product. On the other hand, when configured as a board for a specific module as described above, the module can be designed according to the size of the module, the module can be miniaturized, and wasteful wiring and elements are greatly increased. Therefore, depending on the number manufactured, the cost can be made lower than that of the highly versatile substrate.
Further, the substrate having the grid-like wiring of the embodiment and the cross-point switch circuit provided at the intersection of the wiring is also used as an aging board for mounting a semiconductor chip to be tested in a test apparatus such as aging. In addition to mounting the semiconductor chip that constitutes the test circuit in addition to the semiconductor chip to be tested, the test can be executed simultaneously with the aging test, reducing the burden on the tester and simplifying Test with a simple tester. Further, by using the substrate, when the semiconductor chip to be tested is a memory, any method on the substrate can be obtained by a method already proposed by the present inventors (International Publication WO01-37285, etc.). It is possible to configure a test circuit with such a memory and to test another memory with the test circuit.
Instead of configuring a test circuit with one of the memories on the board and testing the other memory with the test circuit, the terminals of one of the chips are connected to the outside of the module via the wiring on the board and the crosspoint switch circuit. The test may be performed for each chip using an external tester. If the entire system is a test target, enormous test patterns are required to increase the failure detection rate. However, if the test is performed for each chip, the test pattern is much smaller and the test time is shortened.
