JPWO2004003718A1 - Data transfer method using directional coupler - Google Patents

Abstract

マスタ装置を接続したメインラインと、スレーブ装置を接続した副結合配線とからなり、副結合配線をメインラインに並行に配置することによって方向性結合器を形成したバスシステムにおいて、マスタ装置とメインライン間、またはスレーブ装置と副結合配線間の少なくとも一方に波形整形用の付加配線を挿入し、インピーダンスミスマッチによる反射波によって、上記方向性結合器におけるドライブ信号またはクロストーク信号を波形整形し、クロストーク波のテイル歪みを除去するようにしたバスシステム。In a bus system comprising a main line to which a master device is connected and a sub-coupled wiring to which a slave device is connected, and forming a directional coupler by arranging the sub-coupled wires in parallel with the main line, the master device and the main line An additional wiring for waveform shaping is inserted between or between the slave device and the sub-coupling wiring, and the drive signal or the crosstalk signal in the directional coupler is shaped by the reflected wave due to impedance mismatch, and the crosstalk A bus system that eliminates tail distortion of waves.

Description

本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えば、ＣＭＯＳ等により構成されたデジタル回路間、またはその機能ブロック間）での信号伝送技術に関し、特に、同一伝送線に接続された複数の機能素子間でデータ転送を行うバス伝送の高速化技術に関するものである。  The present invention relates to a signal transmission technique between elements such as a multiprocessor and a memory in an information processing apparatus (for example, between digital circuits constituted by CMOS or the like, or between functional blocks thereof), and more particularly, connected to the same transmission line. The present invention relates to a bus transmission speed-up technique for transferring data between a plurality of functional elements.

多数のノードが接続される高速データ転送用バス方式として、例えば、特開平０７−１４１０７９号（ＵＳＰ ５、６３８、４０２）の非接触バス配線がある。その基本方式を図２に示す。上記従来技術では、２つノード間のデータ転送を長さＬのクロストーク生成部（方向性結合器）を用いて行っていた。すなわち、上記従来技術は、図２に示すように、バスマスタ１０−１とスレーブ１０−２〜１０−３との間のデータ転送に、終端されたメイン配線１−２と終端されたサブ配線（副結合線）２−１〜２−２との間のクロストークを利用する。この技術は、バスマスタ１０−１と複数のスレーブ１０−２〜１０−３との間のように１対多間のデータ転送に適し、例えば、メモリとメモリコントローラとの間のデータ転送に適している。  As a high-speed data transfer bus system in which a large number of nodes are connected, for example, there is a non-contact bus wiring disclosed in Japanese Patent Application Laid-Open No. 07-141079 (USP 5,638,402). The basic method is shown in FIG. In the above prior art, data transfer between two nodes is performed using a crosstalk generator (directional coupler) having a length L. That is, as shown in FIG. 2, the above-described conventional technique is used for data transfer between the bus master 10-1 and the slaves 10-2 to 10-3 to terminate the main wiring 1-2 and terminated sub wiring ( Crosstalk between sub-coupling lines 2-1 to 2-2 is used. This technique is suitable for one-to-many data transfer such as between the bus master 10-1 and the plurality of slaves 10-2 to 10-3, for example, suitable for data transfer between a memory and a memory controller. Yes.

しかしながら、上記特開平０７−１４１０７９が示す従来技術では、データが、メイン配線からサブ配線に方向性結合器を介して転送（クロストーク）されるため、転送された信号で山型波形（パルス波形）がテイル（ｔａｉｌ）を引き、次のパルス波形との干渉が問題となる。その結果、符号間干渉（ＩＳＩ）によるジッター（ｊｉｔｔｅｒ）の増大、アイ（ｅｙｅ）の狭小化といった問題が生じ、１Ｇｂｐｓ近傍およびそれ以上のデータ転送速度においてタイミングマージンに制限があり、信号転送の高速化を妨げていた。
本発明によるデータ転送方式（バスシステム）は、上記問題を解決するために、メモリコントローラ（ＭＣ）内、メモリチップ（ＤＲＡＭ）内、ＤＩＭＭなどのモジュール内、マザーボード等の基板内に、クロストークのテイル消去手段を実装し、テイルを低減あるいは消失させる（ｔａｉｌ ｃａｎｃｅｌｉｎｇ）。
クロストークのテイル消去手段としては、次の２つがある。
（１）クロストーク信号からテイルが無くなるようにドライブ波形を整形する手段。
（２）テイルをもつクロストーク信号をレシーバに入力する前に整形し、テイルを消去する手段。
これらを実現する具体的な方法として、本発明では、
（１）インピーダンスミスマッチによる反射波の利用、
（２）ドライバ出力抵抗の変更によるドライブ波形の整形、
（３）上記（１）、（２）の組み合わせ、
を提案する。
インピーダンスミスマッチによる反射の利用（１）では、ドライバの直後またはレシーバの直前に、或るインピーダンス値をもつ付加配線を挿入することによって、ドライブ波形またはクロストーク波形を整形する。
例えば、ドライバ抵抗Ｒｓ、配線インピーダンスＺｏの系において、Ｒｓ＜Ｚ１＜Ｚｏの関係にあるインピーダンスＺ１を持った波形整形配線をドライバとメインラインとの間に挿入する。これによって、ドライバと波形整形配線とメインラインとの間で多重反射が起こり、ドライブ波形が、矩形波から擬似的なリンギングをもつ波形に整形される。ドライブ波形を擬似リンギングドライブ波形に変えることよって、方向性結合器を介して副結合線に生成されるクロストークからテイルを除去できる。この方法は、基板あるいはＤＩＭＭの配線を部分的に変更するだけで良く、特別な回路を必要としないという利点がある。
出力抵抗の変更（２）では、クロストーク波形が立ち上がった後、テイルを引き始める時刻（ｔｏｄ）で出力抵抗を小から大に切り替え、出力信号の振幅を高から低にレベルシフトさせることによって、ドライブ波形を擬似リンギング波形に整形し、クロストークのテイルを除去する。この方法は、ＭＣ及び／またはＤＲＡＭの出力回路に可変抵抗回路を挿入し、時刻ｔｏｄで出力抵抗を変えるだけで良い。この方法は、回路規模の大型化を必要としないため、実装が容易であるという利点がある。
インピーダンスミスマッチによる反射と出力抵抗の変更との組み合わせ（３）は、（１）（２）に比べて、インピーダンスおよび出力抵抗の変更量が小さくて済み、擬似リンギング波形の生成時に発生するリングバックをなくすように出力抵抗を調整することが可能となる。従って、クロストーク波形をより望ましい波形に整形できる。
本発明によれば、以上のようにクロストークのテイルをなくすことで、ジッターの低減とアイ開口率を増加し、方向性結合器を用いたデータ転送方式におけるデータ転送の高速化を実現できる。However, in the prior art disclosed in the above Japanese Patent Application Laid-Open No. 07-141079, data is transferred from the main wiring to the sub wiring via a directional coupler (crosstalk). ) Pulls the tail, causing interference with the next pulse waveform. As a result, problems such as an increase in jitter due to intersymbol interference (ISI) and a narrowing of the eye occur, and there is a limitation in timing margin near 1 Gbps and beyond, and high speed signal transfer. Was hindered.
In order to solve the above problems, the data transfer system (bus system) according to the present invention has crosstalk in a memory controller (MC), a memory chip (DRAM), a module such as a DIMM, and a board such as a motherboard. A tail erasing means is mounted to reduce or eliminate the tail (tail canceling).
There are two types of crosstalk tail erasing means as follows.
(1) A means for shaping the drive waveform so that the tail disappears from the crosstalk signal.
(2) A means for shaping a crosstalk signal having a tail before inputting it to the receiver and erasing the tail.
As a specific method for realizing these, in the present invention,
(1) Use of reflected wave due to impedance mismatch,
(2) Shaping the drive waveform by changing the driver output resistance,
(3) Combination of (1) and (2) above,
Propose.
In use of reflection due to impedance mismatch (1), a drive waveform or a crosstalk waveform is shaped by inserting an additional wiring having a certain impedance value immediately after the driver or immediately before the receiver.
For example, in the system of the driver resistance Rs and the wiring impedance Zo, a waveform shaping wiring having an impedance Z1 having a relationship of Rs <Z1 <Zo is inserted between the driver and the main line. As a result, multiple reflections occur between the driver, the waveform shaping wiring, and the main line, and the drive waveform is shaped from a rectangular wave to a waveform with pseudo ringing. By changing the drive waveform to a pseudo ringing drive waveform, the tail can be removed from the crosstalk generated in the sub-coupled line via the directional coupler. This method has the advantage that only a part of the wiring of the substrate or DIMM needs to be changed, and no special circuit is required.
In the output resistance change (2), after the crosstalk waveform rises, the output resistance is switched from small to large at the time (tod) at which the tail starts to be pulled, and the amplitude of the output signal is level-shifted from high to low. The drive waveform is shaped into a pseudo ringing waveform to eliminate the crosstalk tail. In this method, it is only necessary to insert a variable resistance circuit in the output circuit of the MC and / or DRAM and change the output resistance at time tod. Since this method does not require an increase in circuit scale, there is an advantage that mounting is easy.
The combination of reflection due to impedance mismatch and change of output resistance (3) requires a smaller amount of change in impedance and output resistance than (1) and (2), and does not generate ringback that occurs when generating a pseudo ringing waveform. The output resistance can be adjusted so as to eliminate it. Therefore, the crosstalk waveform can be shaped into a more desirable waveform.
According to the present invention, by eliminating the crosstalk tail as described above, it is possible to reduce jitter and increase the eye opening ratio, and to realize high-speed data transfer in a data transfer system using a directional coupler.

図１は、第１の実施例を説明する図である。
図２は、従来の方式である。
図３は、従来の方式及び第１の実施例のデータ波形である。
図４は、第１の実施例の具体例を示す図である。
図５は、図４の具体例におけるデータ波形である。
図６は、第２の実施例を説明する図である。
図７は、第３の実施例を説明する図である。
図８は、第３の実施例におけるデータ波形である。
図９は、第４の実施例を説明する図である。
図１０は、第５の実施例を説明する図である。
図１１は、第６の実施例を説明する図である。
図１２は、第７の実施例を説明する図である。
図１３は、第７の実施例のデータ波形である。
図１４は、第７の実施例の遅延回路の実施例である。
図１５は、第８の実施例を説明する図である。
図１６は、第９の実施例を説明する図である。
図１７は、第９の実施例のデータ波形である。FIG. 1 is a diagram for explaining the first embodiment.
FIG. 2 shows a conventional method.
FIG. 3 shows data waveforms of the conventional method and the first embodiment.
FIG. 4 is a diagram showing a specific example of the first embodiment.
FIG. 5 shows data waveforms in the specific example of FIG.
FIG. 6 is a diagram for explaining the second embodiment.
FIG. 7 is a diagram for explaining the third embodiment.
FIG. 8 shows data waveforms in the third embodiment.
FIG. 9 is a diagram for explaining the fourth embodiment.
FIG. 10 is a diagram for explaining the fifth embodiment.
FIG. 11 is a diagram for explaining the sixth embodiment.
FIG. 12 is a diagram for explaining the seventh embodiment.
FIG. 13 shows data waveforms in the seventh embodiment.
FIG. 14 shows an embodiment of the delay circuit of the seventh embodiment.
FIG. 15 is a diagram for explaining an eighth embodiment.
FIG. 16 is a diagram for explaining a ninth embodiment.
FIG. 17 shows data waveforms of the ninth embodiment.

第１の実施例を図１を用いて説明する。
１０−１はメモリ制御機構を有するＬＳＩチップ（ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）、１０−２〜１０−３はメモリチップ（ＤＲＡＭ）を示す。ＭＣ１０−１は、ＤＲＡＭ１０−２〜１０−３に対しデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ配線が１−２、２−１〜２−２であり、この中で特にＭＣ１０−１に接続される配線１−２をメインライン（ｍａｉｎ ｌｉｎｅ）と呼ぶことにする。但し、図１はＭＣ、ＤＲＡＭにおけるライト動作を説明するものである。
ＭＣ１０−１とＤＲＡＭ１０−２〜１０−３の間のデータ信号伝播は、反転したＣマークで表される方向性結合器Ｃ１、Ｃ２で行われる。この方向性結合器は、特開平０７−１４１０７９号に記載されたものと等価であり、２つのノード間のデータ転送に、２つの並行配線間（方向性結合器）の結合であるクロストークを利用する。ここでは、ＭＣ（バスマスタ）１０−１とメモリチップ（バススレーブ）１０−２〜１０−３との間のデータ転送に、メインライン１−２と配線２−１、２−２との間のクロストークを利用する。
図２に代表される従来のシステムとの違いは、本実施例の場合、ＭＣ１０−１とメインライン１−２との間に、ＭＣ１０−１のドライバの出力抵抗値ＲｓとメインラインのインピーダンスＺｏとの間の値のインピーダンスＺ１（Ｒｓ＜Ｚ１＜Ｚｏ）を持つ付加配線１−１が配置されたことにある。この付加配線１−１を波形整形配線（ｐｌａｓｔｉｃ ｌｉｎｅ）と呼ぶことにする。
配線２−１〜２−２は、メインライン１−２と平行に配線されて方向性結合器を構成する副結合線（Ｓｕｂ Ｃｏｕｐｌｉｎｇ Ｌｉｎｅ）である。図１では、メインライン１−２と配線２−１、２−２がそれぞれ方向性結合器Ｃ１、Ｃ２を形成しており、配線２−１、２−２の両端には垂直に引き出された２つのスタブ配線を有し、左側（クロストーク伝播方向）にはＤＲＡＭ１０−２、１０−３が接続され、右側は抵抗ＲＴＴを介してＶＴＴに終端されている。従って、方向性結合器Ｃ１、Ｃ２には、引き出しスタブ配線は含まれない。尚、図ではメインライン１−２にそれぞれ方向性結合器を介して２つのＤＲＡＭが接続してあるが、メインラインに接続されるＤＲＡＭと方向性結合器の個数は任意である。
ここで、従来の問題点と、本発明によるその解決手法の１つを図３に示す波形図を用いて説明する。
図２で示す従来のシステムにおいてＭＣ１０−１から矩形波信号でメインラインをドライブした場合の矩形ドライブ波形３０−２と、方向性結合器で生成されるクロストーク４０−２をそれぞれ図３の（Ａ）、（Ｂ）に示す。縦軸は電圧、横軸は時間を示している。
矩形状のドライブパルス３０−２が方向性結合器を伝播するとき、図３の（Ｂ）に線４０−２で示すように、データ転送を担うクロストークが発生する。この場合、クロストーク信号は、山型波形の立ち上がり時刻を起点（時刻０）として、時刻ｔｏｄ以降でテイルを引く歪んだ波形となる。ここでは、時刻ｔｏｄは、クロストークｔａｉの振幅が最も大きくなる時刻Ｔｔから立ち上がり時間ｔｒだけ差し引いた時刻と定義する。
さて、このテイルをなくす（ｔａｉｌ ｃａｎｃｅｌｉｎｇ）ための方法の一つは、ドライブ波３０−２として、図３（Ａ）で実線３０−１のように、時刻ｔｏｄ後に振幅をαだけ低下させたものを用いることである。このドライブ波形３０−２をテイル・キャンセリング・ドライヴ・ウェイブ（ｔａｉｌ ｃａｎｃｅｌｉｎｇ ｄｒｉｖｅ ｗａｖｅ略してＴＣＤＷ）と呼ぶことにする。このＴＣＤＷを用いた場合、クロストーク波形は時刻Ｔｔでテイル部に−α・Ｖｐの効果が現れる。−α・Ｖｐがテイルを丁度打ち消すようなα値の時、テイルがなくなる。テイル除去されたクロストーク波形４０−１をテイル・キャンセルド・クロストーク・ウェイブ（ｔａｉｌ ｃａｎｃｅｌｅｄ ｃｒｏｓｓｔａｌｋ ｗａｖｅ略してＴＣＣＷ）と呼ぶことにする。
図３（Ｃ）と図３（Ｄ）にテイル除去前後のクロストーク波形のランダムパルスパターン（アイパターン）を示す。図３（Ｃ）に示すように、テイルを除去していない波形では、テイルの存在により符号間干渉が起こり、信号検知のための閾電圧Ｖｔｈの所で信号の時間幅ＴＪ１が大きく、また、アイパターンの目の高さと言われるＶｅｙｅ１もテイルの影響で小さくなっている。一方、図３（Ｄ）に示すように、テイル除去を行った波形では、テイルがほとんど存在しないため、符号間干渉があまり起こらず、その結果、ＴＪ２が小さくなり、Ｖｅｙｅ２も大きくなる。
ジッターが小さいほどタイミングマージンにゆとりがあり、また、Ｖｅｙｅが大きいほど取り得るＶｔｈ幅が大きくなる。従って、図３（Ｄ）のようにテイルを除去した場合、高速信号に対する動作マージンが非常に高いことが分かる。例えば、ドライブ波形が１．５Ｖ振幅、立ち上がり時間２００ｐｓ、速度１Ｇｂｐｓの信号において、テイル除去前はジッターが１１０−１３０ｐｓであったのに対し、ｔｏｄ＝５００ｐｓ、α＝０．１８でテイル除去を行うと、ジッターを３０ｐｓ−４０ｐｓまで減少させることができるというシミュレーション結果がある。
αは１０−２０％、ｔｏｄは副結合線路の往復遅延時間、またはクロックの半分程度が適当である。クロストークの信号時間幅は、結合線路の往復遅延時間程度であることから、テイル除去開始時間として往復遅延時間を用いるのは概ね良好である。また、高速動作時は、ｔｏｄをクロックの半分の時間で定義すれば、クロストークの立ち下がりのテイルをほぼ捉えることができ、インプリメントが簡単となる。従って、ｔｏｄとしてクロック周期の半分の時間を採用ればよい。
ＴＣＣＷを実現する方法として、図１で示したように、ＭＣ１０−１とメインライン１−２との間の波形整形配線１−１のインピーダンスをＲｓ＜Ｚ１＜Ｚｏにすればよい。最適αが得られる配線１−１のインピーダンスと、必要なｔｏｄが得られる遅延時間とを選ぶことによって、反射波によるＴＣＤＷを生成できる。
次に、立ち上がり（Ｌｏｗ ｔｏ Ｈｉｇｈ）信号の場合を例にとって、図１の具体的な実現例を図４を用いて説明する。
ドライバ側に接続されたパルス源から出力される振幅Ｖ、立ち上がり時間ｔｒのパルスによって、出力抵抗Ｒｓを介して波形整形配線１−１をドライブすると、パルス信号は、メインライン１−２、終端抵抗ＲＴＴを介して電源へ伝播する。ここで、付加配線１−１がインピーダンスＺ１、遅延時間ｔｄを有し、メインライン１−２の配線インピーダンスがＺｏ、終端抵抗ＲＴＴ＝Ｚｏとする。副結合配線２−１、２−２は、配線インピーダンスがＺｏで、その一端はレシーバ、他端は抵抗ＲＴＴで終端されている。なお、ここでは、波形整形配線１−１の伝播遅延時間ｔｄは、クロストーク波形にテイルが乗り始める時刻ｔｏｄの半分の値（２ｔｄ＝ｔｏｄ）にしている。
図４においてＡはドライバと波形整形配線との間の点、Ｂは波形整形配線とメインラインとの間の点、ｃはメインラインと終端抵抗との間の点、Ｄは副結合線路とＤＲＡＭとの間の点を示している。点Ａにおけるドライブ電圧振幅Ｖｏは、ドライブパルス電圧Ｖを波形整形配線１−１と出力抵抗Ｒｓで分圧した値、
Ｖｏ＝Ｖ×Ｚ１／（Ｚ１＋Ｒｓ） ・・・（１）
となる。
また、点Ａにおける点Ｂから点Ａ方向への信号に対する反射率Γ１は、
Γ１＝（Ｒｓ−Ｚ１）／（Ｒｓ＋Ｚ１） ・・・（２）
点Ｂにおける点Ａから点Ｂ方向への信号に対する反射率Γ２は、
Γ２＝（Ｚｏ−Ｚ１）／（Ｚｏ＋Ｚ１） ・・・（３）
点Ｂにおける点Ｃへの透過率Ｔ２は、
Ｔ２＝１＋Γ２ ・・・（４）
となる。ここでＲｓ、Ｚ１、Ｚｏの大小関係をＲｓ＜Ｚ１＜Ｚｏとすると、式（２）〜（４）から、Γ１＜０、Γ２＞０、Ｔ２＞１となる。
図５は、この系における信号と反射波の伝播の様子を示す。点Ｂにおいて、時刻ｔ０でドライブパルスの立ち上がりが開始したと考える。この時、点Ｂから点Ｃ方向へ伝播していくドライブパルスの信号振幅は
Ｖ１＝Ｖｏ×Ｔ２ ・・・（５）
となる。一方、この時、点Ｂにおいて、点Ａへと向かう反射波の振幅はＶ４＝Ｖｏ×Γ２となる。ここでΓ２＞０であるから、上記反射波は常に正の振幅を持つ波となっている。上記反射波は、ｔｄ後（時刻ｔ１）に点Ａに到達し、点Ａで点Ｂ方向にＶ７＝Ｖ４×Γ１の反射波を生成する。Γ１＜０であるから、ここで生成される反射波は負のパルスである。反射波Ｖ７は、更にｔｄ後（時刻ｔ２）に点Ｂに到達する。時刻ｔ２において、点Ｂでは点Ａ方向への反射波Ｖ５（＝Ｖ７×Γ２）と同時に点Ｃへの透過波Ｔ２×Ｖ７が生成される。ここでＴ２＞１であるから、反射波Ｖ７よりも振幅が増加した負のパルスがドライブパルスに重畳することとなり、図５（Ａ−１）に示すように、ドライブパルスは、時刻ｔ２（＝２ｔｄ後）に低い電圧レベルにシフトした波形になる。なお、レベルシフト前の電圧Ｖ１と、レベルシフト後の電圧Ｖ２は、それぞれ
Ｖ１＝Ｖｏ×Ｔ２ ・・・（５）
Ｖ２＝Ｖ１＋Ｖｏ×Γ１ Γ２ Ｔ２ ・・・（６）
と表せるため、Ｒｓ、Ｚ１、Ｚｏの値でシフト量を調整できることがわかる。
ここでは、２ｔｄ＝ｔｏｄの遅延時間を設定しているため、図（Ｄ−１）に示すように、反射波によってテイル除去されたＴＣＣＷが生成される。この後、点Ａ、点Ｂ間の更なる多重反射により、図（Ａ−１）に示すように、時刻ｔ４（＝４ｔｄ後）にもわずかにリングバックが生じるが、｜Γ１Γ２｜＜１であるから、このリングバック波の振幅は、最初のリンギングに比べて小さいものとなる。
尚、上記効果は、立ち下がり（Ｈｉｇｈ ｔｏ Ｌｏｗ）信号時にも、インピーダンスミスマッチの反射のため同様に得られる。
以上をまとめると、本実施例では、ＭＣとをＭＣ搭載基板上のメインラインとの間に配線を付加し、ライト（ＷＲＩＴＥ）モードにおいて、上記付加配線とメインライン間、及び付加配線とＭＣ間で反射を起こし、この反射波を利用して矩形ドライブ波を擬似的なリンギング波形であるＴＣＤＷに変換することによって、方向性結合器を介して副結合線路にＴＣＣＷを生成できるようにしている。これにより、ジッターが低減され、アイが拡大されるため、信号転送の高速化の可能性が広がる。
第２の実施例を図６を用いて説明する。
第２実施例は、ＲＥＡＤモードにおいて、ＤＲＡＭ側で、第１実施例と同様の擬似的リンギング波形であるＴＣＤＷを生成し、ＭＣに入力されるクロストークをＴＣＣＷに変換することを特徴としている。
第１実施例では、ＭＣからＤＲＡＭへのデータ転送について説明したが、ＤＲＡＭからＭＣにデータ転送する場合は、ＤＲＡＭのドライバの直後に、第１実施例と同様の波形整形用配線を挿入すればよい。すなわち、図６に示すように、ＤＲＡＭ１０−２、１０−３と副結合配線−２−１、２−２の間に、それぞれ波形整形配線１−３、１−４を挿入する。波形整形配線１−３、１−４は、図４の配線１−１と同じ役割を果たし、ＤＲＡＭのドライバと波形整形配線との間、及び波形整形配線と副結合線路との間に多重反射を起こし、ＤＲＡＭからの矩形ドライブ波が擬似リンギング波形ＴＣＤＷに変換されて副結合線路２−１、２−２上に現れる。これにより、方向性結合器Ｃ１、Ｃ２を介してメインライン１−２に生成されるクロストークはＴＣＣＷとなる。
以上をまとめると、第２実施例では、リードモードにおいて、ＤＲＡＭのドライバと副結合線路との間に配線を付加し、付加配線と副結合線路との間、付加配線とＤＲＡＭの間に発生した反射波を利用して、矩形ドライブ波を擬似的リンギング波形であるＴＣＤＷに変換することによって、方向性結合器を介してメインラインにＴＣＣＷを生成し、ジッターの低減と、アイの拡大を図っている。この実施例によれば、ＤＲＡＭ搭載モジュール、または副結合線を有する基板のどちらかに波形整形配線を付すことによって、リードモードでＴＣＣＷを生成できる。
第３の実施例を図７を用いて説明する。
第３実施例では、クロストーク生成後に波形整形配線によってテイルを除去する。図７にＯおいて、Ｄ、Ｅは、それぞれ副結合線路２−１と波形整形配線１−５の間の点、波形整形配線１−５とＤＲＡＭ１０−２の間の点を示す。第３実施例は、図７で示すように、ＭＣ１０−１からＤＲＡＭ１０−２へのライトモードのデータ転送において、ＤＲＡＭ１０−２のレシーバ側に設けた波形整形配線１−５と副結合線路２−１の間、波形整形配線１−５とＤＲＡＭレシーバ１０−２の間の反射波を利用して、クロストークのテイルを除去する。
ＭＣ１０−１から矩形波でメインライン１−２をドライブすると、先述したように、副結合線路２−１にはテイルを引くクロストークが発生する。上記クロストークは後方クロストークであり、副結合線路２−１から波形整形配線１−５を介してＤＲＡＭ１０−２側へと向かう。ＤＲＡＭのレシーバ側は高インピーダンス状態にあるため、クロストークはレシーバ側（点Ｅ）で全反射され、波形整形配線１−５を伝播して副結合線路２−１側へと向かう。点Ｅで生じた反射波は、点Ｄにおける波形整形配線１−５と副結合線路２−１との間のインピーダンスミスマッチにより、更に反射を繰り返す。点Ｄにおける点Ｅから来た信号の反射率Γ３は、 Γ３＝（Ｚ０−Ｚ２）／（Ｚ２＋Ｚ０） ・・・（７）
と表され、Γ３×クロストーク波の反射波がＤＲＡＭ１０−２側に伝播する。
ここで、インピーダンスＺ２をＺ２＞Ｚ０となる値に選ぶと、式（７）の分子が必ず負の値となるため、反射率Γ３が負となる。従って、Ｚ２＞Ｚ０となる配線インピーダンスＺ２を持つ波形整形配線１−５を挿入すれば、上記負の反射波によってクロストークのテイルを除去することが可能となる。但し、この場合、波形整形配線１−５の伝播遅延時間ｔｄは、２ｔｄ＝ｔｏｄとする。
本実施例の効果を説明するために、信号振幅の時間軸に沿った変化を図８に示す。方向性結合器で生成された信号は、図７中の点Ｄから点Ｅに向かって進行する。図（Ｄ−１）に示すようにクロストーク波形の電圧振幅をＶｐとすると、図（Ｅ−１）に示すように点Ｅで全反射が起こり、振幅Ｖｐの反射波が点Ｄへと向かう。上記反射波は、時刻ｔ２で点Ｄに到達し、波形整形配線１−５と副結合線路２−１の間のインピーダンスミスマッチにより、反射率Γ３で更なる反射波を生成する。この場合、反射率Γ３は負であるため、（Ｄ−２）に示すように点ＤでＶｐ×Γ３の振幅をもつ負パルスが反射波として生成され、点Ｅへと向かう。点Ｅには、（Ｅ−２）に示すように、時刻ｔ２で、テイルをもつクロストークと上記負パルスとが重なった波が到達し、結果的に、テイル除去されたクロストークがレシーバ端で観測される。尚、Ｌｏｗ側のクロストーク生成時にも、インピーダンスミスマッチによる反射によって上記と同様の効果が得られる。
以上をまとめると、第３実施例は、ＤＩＭＭ又は副結合線路を配したＤＲＡＭ搭載基板において、ＤＲＡＭと副結合線路との間に波形整形配線を挿入することによって、ライトモードにおいて付加配線とＤＲＡＭとの間、及び付加配線と副結合線路との間で発生する反射波を利用して、テイルをもつクロストークをＴＣＣＷに変換できる。これにより、ジッターを低減し、アイを拡大して、信号転送の高速化が可能となる。本実施例は、ＤＲＡＭのレシーバ端の直前に挿入した追加配線のみで、ライトモードにおけるテイルを除去できるため、ＭＣのドライバ側に配線を付加するためのスペース余裕が無い場合に有効となる。
第４の実施例を図９を用いて説明する。
本実施例では、第３実施例と同様、クロストーク生成後に波形整形配線によってテイルを除去するものであり、図９に示すように、ＭＣ１０−１のレシーバ側に波形整形配線１−５を設け、ＤＲＡＭ１０−２からＭＣ１０−１へのリードモードのデータ転送時に、波形整形配線１−５とメインライン１−２との間、波形整形配線１−５とＭＣレシーバ１０−１との間の反射波を利用して、クロストークのテイルを除去する。ＤＲＡＭ１０−２から矩形波で副結合線路をドライブすると、先述した通り、メインライン１−２側にテイルを引くクロストークが生成される。
上記クロストークは後方クロストークであり、メインライン１−２から波形整形配線１−５を介してＭＣ１０−１側に向かう。ＭＣレシーバ側は、高インピーダンス状態にあるため、クロストークはレシーバ側で全反射され、波形整形配線１−５からメインライン２−１側へと向かう。この全反射波は、第３実施例と同様に、Ｚ２＞Ｚ０の時、波形整形配線１−５とメインライン１−２との間のインピーダンスミスマッチによって負の反射波を生成する。ＭＣのレシーバ１０−１側でリードされるクロストークのテイルは、上記負の反射波によって除去される。但し、この場合の波形整形配線の伝播遅延時間ｔｄは２ｔｄ＝ｔｏｄとする。
以上をまとめると、本実施例では、ＭＣ搭載基板上のＭＣとメインラインと間に波形整形配線を付加することにより、ＲＥＡＤモードにおいて、上記付加配線とＭＣとの間、及び付加配線とメインラインとの間で発生する反射波を利用して、テイルをもつクロストークをＴＣＣＷに変換できる。これによりジッターが低減され、アイが拡大されるため、信号転送の高速化が可能となる。本実施例は、ＭＣのレシーバ端の直前に波形整形配線を追加するのみで、クロストークのテイルを除去できるため、ＤＲＡＭのドライバ側に配線を付加するためのスペース余裕が無い場合に有効となる。
第５の実施例を図１０を用いて説明する。
第５の実施例は、第２、第３の実施例を組み合わせ、ＤＲＡＭ近傍に波形整形配線を付加するのみで、リード／ライトの両モードでＴＣＣＷを生成できるようにしたものである。
ライトモード時は、ＭＣ１０−１のドライバから出力された矩形ドライブ波がメインライン１−２ａに伝播し、方向性結合器を介して副結合線路２−１ａにテイルのあるクロストークが生成される。ＤＲＡＭ１０−２のレシーバの手前にインピーダンスＺ２（＞Ｚ０）、伝播遅延時間ｔｄ＝ｔｏｄ／２を持つ配線２−５ａが追加されているため、第３実施例の効果によって、ＤＲＡＭ１０−２のレシーバに入るクロストークがＴＣＣＷに整形される。リードモードの時は、ＤＲＡＭ１０−２のドライバから出力される矩形ドライブ波が、副結合線路２−１ｂとＤＲＡＭ１０−２の間に追加された配線インピーダンスＺ１（＜Ｚ０）、伝播遅延時間ｔｄ＝ｔｏｄ／２を持つ配線２−５ｂによる第２実施例の効果によって、副結合線路２−１ｂ上でＴＣＤＷに整形される。その結果、メインライン１−２ｂに生成されるクロストークはＴＣＣＷとなる。
以上をまとめると、本実施例では、ＤＩＭＭ又は副結合線路を配したＤＲＡＭ搭載基板に、ＤＲＡＭと副結合線路と間に波形整形配線を挿入することにより、ライトモードにおいて、上記波形整形配線とＤＲＡＭ間、及び波形整形配線と副結合線路間で発生する反射波を利用して、テイルをもつクロストークをＴＣＣＷに変換できる。また、ＤＲＡＭのドライバと副結合線路間に波形整形配線を付加することにより、リードモードにおいて、上記波形整形配線と副結合線路間、及び上記波形整形配線とＤＲＡＭ間で発生する反射波を利用して、矩形ドライブ波を擬似的なリンギング波形であるＴＣＤＷに変換し、その結果、方向性結合器を介してメインラインにＴＣＣＷを生成できる。これにより、リード／ライトの両モードにおいて、クロストーク信号のジッターを低減し、アイを拡大することができ、信号転送の高速化が可能となる。
本実施例の場合、波形整形用の配線は、リードモード用とライトモード用の配線を個別にして、ＤＲＡＭ側のＤＩＭＭ内にのみ配置すればよい。但し、これらの波形整形配線は、副結合線路の配置基板側に設置してもよい。
第６の実施例を図１１を用いて説明する。
第６の実施例は、第１実施例と第４実施例とを組み合わせ、ＭＣ近傍に配線を付加するのみで、リード／ライトの両モードでのＴＣＣＷ生成を可能としたものである。
ライトモードの時は、ＭＣ１０−１のドライバから出力された矩形ドライブ波が、メインライン１−２ａとＭＣ１０−１の間に追加された配線インピーダンスＺ１（＜Ｚ０）、伝播遅延時間ｔｄ＝ｔｏｄ／２を持つ配線１−１ａによる第１実施例の効果によって、メインライン１−２ａ上でＴＣＤＷに整形される。その結果、副結合線路２−１ａには、テイルを除去したクロストークＴＣＣＷが生成される。リードモード時は、ＤＲＡＭ１０−２から出力された矩形ドライブ波が副結合線路２−１ｂに伝播され、方向性結合器を介してメインライン１−２ｂにテイルのあるクロストークを生成する。ＭＣ１０−１のレシーバの手前にインピーダンスＺ２（＞Ｚ０）、伝播遅延時間ｔｄ＝ｔｏｄ／２を持つ配線１−１ｂが追加されているため、第４実施例の効果によって、ＭＣ１０−１のレシーバにはテイルを除去したクロストークＴＣＣＷが入力される。本実施例は、ＭＣ搭載基板のＭＣ近傍に、リードモード用とライトモード用を個別にして、波形整形用の特殊配線を追加することのみで構成できる。
第７の実施例を図１２、図１３を用いて説明する。
本実施例では、図１２に示すように、ドライブパルスを発生してから一定時間後にドライバ出力抵抗が変化する遅延素子を含むドライバ回路を利用して、ドライブパルスの振幅を調整し、ＴＣＤＷを生成する。先ず、出力抵抗変化によるＴＣＤＷの生成について説明する。
図１３は、出力抵抗が或る抵抗値Ｒｓ１で始まり、時間ｔｏｄ後にＲｓ２に変化するような系における立ち上がり（Ｌｏｗ ｔｏ Ｈｉｇｈ）信号の振幅変化を示す。ここで、Ｒｓ２＞Ｒｓ１であり、信号源の電圧振幅をＶ、立ち上がり時間をｔｒ、立ち上がり開始時刻をｔ０とする。信号はｔｒ後に振幅Ｖ１に到達するが、このときの電圧Ｖ１は、分圧比より、
Ｖ１＝Ｖ×Ｚ０／（Ｚ０＋Ｒｓ１） ・・・（８）
となる。ｔ０より時間ｔｏｄ後の時刻ｔ２において、抵抗値がＲｓからＲｓ２に切り替わると、信号振幅は電圧Ｖ２となる。
Ｖ２＝Ｖ×Ｚ０／（Ｚ０＋Ｒｓ２） ・・・（９）
この時、電圧Ｖ１とＶ２の値の比は、式（８）、（９）からＲｓ１とＲｓ２によって決まるため、Ｒｓ１とＲｓ２の値を適宜決めることによって、任意のαを持つＴＣＤＷを生成できる。従って、上記信号でメインラインをドライブすることにより、方向性結合器を介して生成されるクロストークをＴＣＣＷにし、低ジッター、高アイ開口率の信号転送が可能となる。
図１２は、このような波形を実現するドライバの最終段の回路構成を示している。ドライバの最終段は、トランジスタＭ１〜Ｍ４で構成され、アウトプットイネーブル信号（／ＯＥ）によって、データ信号（ｄａｔａ）の出力パッド５への出力が制御されている。トランジスタＭ２とＭ４、あるいはＭ１とＭ３は、ｄａｔａ信号に応じて同時にドライブされるが、排他的論理和Ｘ１、Ｘ２で制御された出力トランジスタＭ３、Ｍ４は、遅延回路９０、９１によって排他的論理和Ｘ１、Ｘ２の入力が一定時間後に等しくなるため、一定時間しかドライブされない。
ここで、図１３のＶ１、Ｖ２は、トランジスタＭ３、Ｍ４のドレイン・ソース間のインピーダンスによって決まるので、これらのトランジスタのゲート幅を調整することによってαの値を制御できる。遅延回路９０、９１は、ｔｏｄに相当する時間遅れを生成するためのものであり、遅延時間はレジスタ（ｒｅｇｉｓｔｅｒ）信号によりプログラマブルに指定される。Ｍ１とＭ３、Ｍ２とＭ４は、遅延回路９０、９１の遅延時間に相当する期間だけドライブされるため、この期間だけドライブインピーダンスが小さくなり、図１３のドライバ出力が得られる。
例えば、配線インピーダンスＺｏが７５Ωの時、Ｒｓ１＝２５Ω、Ｒｓ２＝４７Ωとすれば、α＝０．１８のＴＣＤＷが生成される。本実施例では、Ｃ−ＭＯＳプッシュ−プル（ｐｕｓｈ−ｐｕｌｌ）ドライバを示したが、オープン・ドレイン（ｏｐｅｎ−ｄｒａｉｎ）型のドライバでも同様の波形を得ることができる。
ｔｏｄの値は、ＤＲＡＭの製造時にレジスタ（ｒｅｇｉｓｔｅｒ）に固定的に設定してもよいが、一般にＤＲＡＭはバウンダリスキャン回路を備えているため、ＭＣからバウンダリスキャン回路に制御信号を送り、バウンダリスキャン回路を介して設定することもできる。
ｔｏｄの値は、図１４に示すように、ＭＣに方向性結合器と同じ往復遅延時間をもつ配線を結線し、該配線の遅延時間と測定することによって決定するようにしてもよい。
ここに示した例では、アンプＣ１の出力をアンプＣ２、Ｃ３に分岐し、Ｃ２の出力は配線２−３に入力し、Ｃ３の出力は、直列接続された複数の遅延素子からなる遅延回路に入力する。配線２−３は、副結合線路の２倍長の配線であり、入力信号に２ｔｄの遅延を与える。レジスタ（ｒｅｇｉｓｔｅｒ）で遅延素子の出力選択スイッチを順次に切替えながら、遅延回路の出力信号と配線２−３の出力信号の入力タイミングを比較回路（ｃｏｍｐａｒａｔｏｒ）で比較する。比較の結果、入力タイミングが異なっていた場合は出力遅延素子を変更し、両信号が同一入力タイミングとなる遅延素子選択スイッチのＯＮ／ＯＦＦ情報を求める。このようにして決定したレジスタ値に基づいて、図１２に示した遅延回路に与える抵抗切り替え時間ｔｏｄの値を決定する。この方法によれば、ドライバ内の出力抵抗可変回路に遅延時間設定回路を追加することで、容易にＴＣＤＷを生成できる。
第８の実施例を図１５を用いて説明する。
第８の実施例は、第７実施例と同様、ドライバの出力抵抗を変化させてドライブ波形の振幅を調整してＴＣＤＷを生成するものであり、クロックを用いて出力抵抗の変更タイミング（すなわち、出力電圧のレベルシフト・タイミング）を決定することを特徴とする。
ここでは、例えば、フェイズ・ロック・ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：ＰＬＬ）を用いて、外部クロックφの１／２の周期をもつ内部クロックを生成し、この内部クロックの立ち上がりと立ち下がりで出力トランジスタＭ３、Ｍ４のＯＮ、ＯＦＦを制御する。すなわち、図１３の波形生成をｔｏｄ＝２ｔｄではなく、ｔｏｄ＝φ／２として生成する。
図１５において、最終段のドライバは、トランジスタＭ１〜Ｍ４で構成され、出力パッド５からのデータ出力は、データ信号（ｄａｔａ）、アウトプットイネーブル信号（／ＯＥ）、クロック信号φによって制御されている。データ信号は、ラッチ回路Ｒ１によって外部クロックφと同期している。トランジスタＭ１〜Ｍ４の出力は、イネーブル信号とデータ信号に応じて変化するが、ｐＭＯＳ、ｎＭＯＳからなるパス・トランジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）６−１、６−２と外部クロックφを二分周した内部クロックφ’とで制御されたトランジスタＭ３、Ｍ４は、或る一定時間しかドライブされない。すなわち、トランジスタＭ２とＭ４、Ｍ１とＭ３は、データ信号に応じて同時にドライブされるが、トランジスタＭ３とＭ４は、パス・トランジスタ６−１、６−２の入力がオフ状態となる内部クロックφ’のＬｏｗ期間中は、ネゲートされる。すなわち、クロックの立ち上がり時点を０とすると、トランジスタＭ３、Ｍ４は、０＜ｔ＜φ／２の期間はＯＮ状態となるが、ｔ＞φ／２となった時、ＯＦＦ状態となる。
ここで、図１３のＶ１とＶ２は、トランジスタＭ３、Ｍ４のドレイン・ソース間のインピーダンスに相当するため、これらのトランジスタのゲート幅を調整することでαの値を制御できる。
本実施例によれば、動作クロックの半分の周期でレベルシフトを行う形でＴＣＤＷが生成され、第７実施例に比べて、遅延回路などの複雑な回路を必要としないという特徴がある。
尚、ここでは、Ｃ−ＭＯＳプッシュ−プルドライバを示したが、オープン・ドレイン型でも同様の構成を実現できる。また、ここでは、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）クロックの立ち上がりと立ち下がりでデータが出力されるメモリシステムを対象として説明したが、データとクロックの出力周期の関係によって、１／２周期の内部クロックφ’に代えて、通常周期や１／４周期のクロックを適用することもできる。
第９の実施例を図１６を用いて説明する。
第９の実施例は、第１〜第６実施例と第７、第８実施例とを組み合わせたもので、出力抵抗可変ドライバと波形整形配線とを用いて、ＴＣＣＷを生成することを特徴とする。本実施例によれば、次の２つの効果がある。
第１の効果：波形整形配線のインピーダンスをメインラインのインピーダンスに近づけることができ、出力抵抗値の変化を小さくできる。例えば、可変出力抵抗により５〜１０％、インピーダンス・ミスマッチにより５〜１０％の反極性データ信号を生成することによって擬似リンギングＴＣＤＷを生成すれば、１０〜２０％の反極性データ信号の影響をもつＴＣＤＷを生成できる。
第２の効果：例えば、波形整形配線を利用する第１実施例に代表される方式では、図５に示したように、時刻４ｔｄでリングバックが存在するが、図１７に示すように、時刻ｔ３で出力抵抗をＲｓからＲｓ’と切り替えることによって、上記リングバックを低減、あるいは消失させることができる。
具体的に説明すると、時刻ｔ３においてＲｓをＲｓ’に変更すると、ドライバの出力電圧Ｖｏ’のみならず、図１６における点Ａの反射率Γ１’も変化する。
Ｖｏ’＝Ｖ×Ｚ１／（Ｚ１＋Ｒｓ’） ・・・・（１０）
Γ１’＝（Ｒｓ’−Ｚ１）／（Ｒｓ’＋Ｚ１） ・・・・（１１）
ＲｓをＲｓ’に変更する前の出力電圧を式（１）に示したＶｏとすると、Ｒｓの変更による出力電圧の変過分は、ΔＶｏ＝Ｖｏ’−Ｖｏとある。一方、時刻ｔ２において点Ｂで生成された点Ａ方向への反射波が、時刻ｔ３において点Ａで反射される時、新しく生成される反射波はＶｒ＝Γ１’×Ｖ１ Γ１ Γ２＾２Γ１’となる。但し、「＾２」は２乗を表すものとする。
ＲｓからＲｓ’への変化によってリングバックをなくすための条件は、ΔＶｏ＋Ｖｒ＝０である。この条件をもとに、式（２）、式（３）に示したΓ１、Γ２を適用して、式を解くと、
Ｒｓ’＝（Ｚ１ Γ１ Γ２＾２−Ｒｓ）／（Γ１Γ２＾２−１） ・・・（１２）
の時、リングバックがなくなる。リングバックの存在は、アイの狭小化に繋がるため、本実施例のようにリングバックを無くすことによって、クロストーク信号のジッターの低減、アイの拡大により、より高速化された信号転送が可能となる。
尚、第１〜第６実施例と第９実施例で用いた波形整形配線は、配線インピーダンスがメインラインおよび副結合配線のインピーダンスとは異なるため、バスシステムの製造に際して、ライン幅等、メインラインとは異なった配線ルールを適用し、メモリモジュールの異なった配線層に形成ればよい。
以上の説明から明らかなように、本発明によれば、バスマスタとなる ＭＣが接続されたメインライン、またはスレーブとなるＤＲＡＭが接続された副結合配線に、ドライバ回路に接続して適切なインピーダンスと適切な遅延時間を持つ波形整形配線を挿入し、インピーダンスミスマッチによる反射波によってドライブ波形を矩形波から擬似リンギング波形に整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
また、本発明によれば、バスマスタとなるＭＣが接続されたメインライン、またはスレーブとなるＤＲＡＭが接続された副結合配線に、レシーバ回路に接続して適切なインピーダンスと適切な遅延時間を持つ波形整形配線を挿入し、インピーダンスミスマッチによる反射波によってレシーバに入力されるクロストーク波形を整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
また、本発明によれば、ＭＣまたはＤＲＡＭのドライバ出力インピーダンスを所定のタイミングで値に変化させ、ドライブ波形を矩形波から擬似リンギング波形に整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
本発明によれば、これらの３つの手法を単独、あるいは選択的に組み合わせることによって、方向性結合器を用いたバスシステムにおける信号転送の高速化が可能となる。A first embodiment will be described with reference to FIG.
Reference numeral 10-1 denotes an LSI chip (MC: Memory Controller) having a memory control mechanism, and reference numerals 10-2 to 10-3 denote memory chips (DRAM). The MC 10-1 performs a data read / write (read / write) operation on the DRAMs 10-2 to 10-3. The data lines for reading and writing are 1-2 and 2-1 to 2-2. Among these, the line 1-2 connected to the MC 10-1 is particularly referred to as a main line. However, FIG. 1 illustrates a write operation in MC and DRAM.
Data signal propagation between the MC 10-1 and the DRAMs 10-2 to 10-3 is performed by directional couplers C1 and C2 represented by inverted C marks. This directional coupler is equivalent to that described in Japanese Patent Laid-Open No. 07-141079, and crosstalk, which is a coupling between two parallel wires (directional coupler), is used for data transfer between two nodes. Use. Here, data transfer between the MC (bus master) 10-1 and the memory chips (bus slaves) 10-2 to 10-3 is performed between the main line 1-2 and the wirings 2-1 and 2-2. Use crosstalk.
The difference from the conventional system represented by FIG. 2 is that, in the case of this embodiment, between the MC 10-1 and the main line 1-2, the output resistance value Rs of the driver of the MC 10-1 and the impedance Zo of the main line. The additional wiring 1-1 having the impedance Z1 (Rs <Z1 <Zo) with a value between and is arranged. This additional wiring 1-1 will be referred to as a waveform shaping wiring (plastic line).
The wirings 2-1 to 2-2 are sub-coupling lines that are wired in parallel with the main line 1-2 and constitute a directional coupler. In FIG. 1, the main line 1-2 and the wirings 2-1 and 2-2 form directional couplers C1 and C2, respectively, and are drawn vertically to both ends of the wirings 2-1 and 2-2. It has two stub lines, DRAMs 10-2 and 10-3 are connected to the left side (crosstalk propagation direction), and the right side is terminated to VTT via a resistor RTT. Accordingly, the directional couplers C1 and C2 do not include the drawing stub wiring. In the figure, two DRAMs are connected to the main line 1-2 via directional couplers, respectively, but the number of DRAMs and directional couplers connected to the main line is arbitrary.
Here, the conventional problem and one of the solutions according to the present invention will be described with reference to the waveform diagram shown in FIG.
In the conventional system shown in FIG. 2, the rectangular drive waveform 30-2 when the main line is driven from the MC 10-1 with a rectangular wave signal and the crosstalk 40-2 generated by the directional coupler are shown in FIG. Shown in A) and (B). The vertical axis represents voltage, and the horizontal axis represents time.
When the rectangular drive pulse 30-2 propagates through the directional coupler, crosstalk for data transfer occurs as indicated by a line 40-2 in FIG. In this case, the crosstalk signal has a distorted waveform that starts at the rise time of the peak waveform (time 0) and has a tail after time tod. Here, the time tod is defined as the time obtained by subtracting the rise time tr from the time Tt at which the amplitude of the crosstalk tai becomes the largest.
Now, one of the methods for eliminating this tail (tail canceling) is to reduce the amplitude by α after time tod as shown by a solid line 30-1 in FIG. 3A as a drive wave 30-2. Is to use. This drive waveform 30-2 will be referred to as tail canceling drive wave (TCDW for short). When this TCDW is used, the effect of −α · Vp appears in the tail portion of the crosstalk waveform at time Tt. When the α value is such that α · Vp just cancels the tail, the tail disappears. The crosstalk waveform 40-1 from which the tail has been removed will be referred to as a tail canceled crosstalk wave (TCCW for short).
3C and 3D show a random pulse pattern (eye pattern) of a crosstalk waveform before and after tail removal. As shown in FIG. 3C, in the waveform in which the tail is not removed, intersymbol interference occurs due to the presence of the tail, the signal time width TJ1 is large at the threshold voltage Vth for signal detection, Veey1, which is said to be the eye height of the eye pattern, is also reduced by the influence of the tail. On the other hand, as shown in FIG. 3D, in the waveform from which tail removal has been performed, since there is almost no tail, intersymbol interference does not occur so much. As a result, TJ2 decreases and Vee2 increases.
The smaller the jitter, the more the timing margin, and the larger the Vee, the larger the Vth width that can be taken. Therefore, it can be seen that when the tail is removed as shown in FIG. 3D, the operation margin for the high-speed signal is very high. For example, in a signal having a drive waveform of 1.5 V amplitude, a rise time of 200 ps, and a speed of 1 Gbps, the jitter was 110 to 130 ps before the tail removal, whereas the tail removal is performed at tod = 500 ps and α = 0.18. There is a simulation result that jitter can be reduced to 30 ps-40 ps.
It is appropriate that α is 10-20%, and tod is a round trip delay time of the sub-coupled line, or about half of the clock. Since the signal time width of the crosstalk is about the round trip delay time of the coupled line, it is generally good to use the round trip delay time as the tail removal start time. Also, when tod is defined as half the clock time during high-speed operation, the tail of the crosstalk falling can be almost grasped, and the implementation becomes simple. Therefore, a time half the clock cycle may be used as tod.
As a method for realizing the TCCW, as shown in FIG. 1, the impedance of the waveform shaping wiring 1-1 between the MC 10-1 and the main line 1-2 may be set to Rs <Z1 <Zo. By selecting the impedance of the wiring 1-1 from which the optimum α is obtained and the delay time at which the necessary tod is obtained, a TCDW by a reflected wave can be generated.
Next, a specific implementation example of FIG. 1 will be described with reference to FIG. 4 taking the case of a rising (Low to High) signal as an example.
When the waveform shaping wiring 1-1 is driven via the output resistor Rs by a pulse having an amplitude V and a rise time tr output from a pulse source connected to the driver side, the pulse signal is transmitted to the main line 1-2, the termination resistor. Propagates to power supply via RTT. Here, it is assumed that the additional wiring 1-1 has an impedance Z1 and a delay time td, the wiring impedance of the main line 1-2 is Zo, and the termination resistance RTT = Zo. The sub-coupled wirings 2-1 and 2-2 have a wiring impedance Zo, one end of which is terminated with a receiver and the other end is terminated with a resistor RTT. Here, the propagation delay time td of the waveform shaping wiring 1-1 is set to a value (2td = tod) that is half the time tod at which the tail starts to ride on the crosstalk waveform.
In FIG. 4, A is a point between the driver and the waveform shaping wiring, B is a point between the waveform shaping wiring and the main line, c is a point between the main line and the termination resistor, and D is a sub-coupled line and a DRAM. The point between and. The drive voltage amplitude Vo at the point A is a value obtained by dividing the drive pulse voltage V by the waveform shaping wiring 1-1 and the output resistance Rs.
Vo = V × Z1 / (Z1 + Rs) (1)
It becomes.
In addition, the reflectance Γ1 for the signal from point B to point A at point A is
Γ1 = (Rs−Z1) / (Rs + Z1) (2)
The reflectance Γ2 for the signal from point A to point B at point B is
Γ2 = (Zo−Z1) / (Zo + Z1) (3)
The transmittance T2 from point B to point C is
T2 = 1 + Γ2 (4)
It becomes. Here, if the magnitude relationship of Rs, Z1, and Zo is Rs <Z1 <Zo, Γ1 <0, Γ2> 0, and T2> 1 from Expressions (2) to (4).
FIG. 5 shows the propagation of signals and reflected waves in this system. At point B, it is considered that the drive pulse starts to rise at time t0. At this time, the signal amplitude of the drive pulse propagating from point B to point C is
V1 = Vo × T2 (5)
It becomes. On the other hand, at this time, at point B, the amplitude of the reflected wave toward point A is V4 = Vo × Γ2. Here, since Γ2> 0, the reflected wave is always a wave having a positive amplitude. The reflected wave reaches point A after td (time t1), and generates a reflected wave of V7 = V4 × Γ1 in the direction of point B at point A. Since Γ1 <0, the reflected wave generated here is a negative pulse. The reflected wave V7 reaches the point B after td (time t2). At time t2, at point B, a transmitted wave T2 × V7 to point C is generated simultaneously with the reflected wave V5 (= V7 × Γ2) in the direction of point A. Here, since T2> 1, a negative pulse having an amplitude larger than that of the reflected wave V7 is superimposed on the drive pulse, and as shown in FIG. 5A-1, the drive pulse is at time t2 (= After 2td), the waveform is shifted to a lower voltage level. The voltage V1 before the level shift and the voltage V2 after the level shift are respectively
V1 = Vo × T2 (5)
V2 = V1 + Vo × Γ1 Γ2 T2 (6)
It can be seen that the shift amount can be adjusted by the values of Rs, Z1, and Zo.
Here, since a delay time of 2td = tod is set, a TCCW from which tail has been removed by the reflected wave is generated as shown in FIG. Thereafter, due to further multiple reflection between point A and point B, as shown in FIG. (A-1), a slight ringback occurs at time t4 (= after 4td), but | Γ1Γ2 | <1 Therefore, the amplitude of this ringback wave is smaller than the initial ringing.
Note that the above effect can be obtained in the same manner due to the reflection of impedance mismatch even at the time of a falling (High to Low) signal.
In summary, in the present embodiment, wiring is added between the MC and the main line on the MC mounting substrate, and in the write (WRITE) mode, between the additional wiring and the main line, and between the additional wiring and the MC. By using this reflected wave, the rectangular drive wave is converted into TCDW which is a pseudo ringing waveform by using this reflected wave, so that a TCCW can be generated on the sub-coupled line via the directional coupler. As a result, jitter is reduced and the eye is enlarged, thereby increasing the possibility of speeding up signal transfer.
A second embodiment will be described with reference to FIG.
The second embodiment is characterized in that, in the READ mode, a TCDW that is a pseudo ringing waveform similar to that of the first embodiment is generated on the DRAM side, and the crosstalk input to the MC is converted into a TCCW.
In the first embodiment, data transfer from the MC to the DRAM has been described. However, when data is transferred from the DRAM to the MC, a waveform shaping wiring similar to that in the first embodiment is inserted immediately after the DRAM driver. Good. That is, as shown in FIG. 6, waveform shaping wirings 1-3 and 1-4 are inserted between the DRAMs 10-2 and 10-3 and the sub-coupling wirings 2-1 and 2-2, respectively. The waveform shaping wirings 1-3 and 1-4 play the same role as the wiring 1-1 in FIG. 4, and multiple reflections are performed between the DRAM driver and the waveform shaping wiring, and between the waveform shaping wiring and the sub-coupling line. The rectangular drive wave from the DRAM is converted into a pseudo ringing waveform TCDW and appears on the sub-coupled lines 2-1 and 2-2. As a result, the crosstalk generated in the main line 1-2 via the directional couplers C1 and C2 becomes TCCW.
In summary, in the second embodiment, a wiring is added between the driver of the DRAM and the sub-coupled line in the read mode, and it is generated between the additional wiring and the sub-coupled line and between the additional wiring and the DRAM. By using the reflected wave, the rectangular drive wave is converted to TCDW, which is a pseudo ringing waveform, and TCCW is generated in the main line via the directional coupler to reduce jitter and enlarge the eye. Yes. According to this embodiment, the TCCW can be generated in the read mode by attaching the waveform shaping wiring to either the DRAM mounting module or the substrate having the sub coupling line.
A third embodiment will be described with reference to FIG.
In the third embodiment, the tail is removed by the waveform shaping wiring after the crosstalk is generated. In FIG. 7, D and E indicate points between the sub-coupled line 2-1 and the waveform shaping wiring 1-5, and points between the waveform shaping wiring 1-5 and the DRAM 10-2, respectively. In the third embodiment, as shown in FIG. 7, in the write mode data transfer from the MC 10-1 to the DRAM 10-2, the waveform shaping wiring 1-5 provided on the receiver side of the DRAM 10-2 and the sub-coupling line 2- 1, the crosstalk tail is removed using the reflected wave between the waveform shaping wiring 1-5 and the DRAM receiver 10-2.
When the main line 1-2 is driven from the MC 10-1 with a rectangular wave, as described above, a crosstalk that causes a tail is generated in the sub-coupled line 2-1. The crosstalk is backward crosstalk and goes from the sub-coupled line 2-1 to the DRAM 10-2 via the waveform shaping wiring 1-5. Since the receiver side of the DRAM is in a high impedance state, the crosstalk is totally reflected on the receiver side (point E), propagates through the waveform shaping wiring 1-5, and travels toward the sub-coupled line 2-1. The reflected wave generated at the point E is further reflected due to the impedance mismatch between the waveform shaping wiring 1-5 and the sub-coupled line 2-1 at the point D. The reflectance Γ3 of the signal coming from the point E at the point D is Γ3 = (Z0−Z2) / (Z2 + Z0) (7)
The reflected wave of Γ3 × crosstalk wave propagates to the DRAM 10-2 side.
Here, if the impedance Z2 is selected to be a value that satisfies Z2> Z0, the numerator of the equation (7) always becomes a negative value, and thus the reflectance Γ3 becomes negative. Therefore, if the waveform shaping wiring 1-5 having the wiring impedance Z2 satisfying Z2> Z0 is inserted, the crosstalk tail can be removed by the negative reflected wave. However, in this case, the propagation delay time td of the waveform shaping wiring 1-5 is 2td = tod.
In order to explain the effect of this embodiment, the change along the time axis of the signal amplitude is shown in FIG. The signal generated by the directional coupler travels from point D to point E in FIG. If the voltage amplitude of the crosstalk waveform is Vp as shown in FIG. (D-1), total reflection occurs at point E as shown in FIG. (E-1), and the reflected wave with amplitude Vp goes to point D. . The reflected wave reaches point D at time t2, and further reflected wave is generated with reflectivity Γ3 due to impedance mismatch between the waveform shaping wiring 1-5 and the sub-coupled line 2-1. In this case, since the reflectance Γ3 is negative, as shown in (D-2), a negative pulse having an amplitude of Vp × Γ3 is generated as a reflected wave at the point D and heads toward the point E. As shown in (E-2), at point t2, a wave in which the crosstalk having a tail and the negative pulse overlap is reached at the point E. As a result, the crosstalk from which the tail has been removed becomes the receiver end. Observed at It should be noted that the same effect as described above can be obtained by reflection due to impedance mismatch even when low-side crosstalk is generated.
In summary, in the third embodiment, in the DRAM mounting substrate in which the DIMM or the sub-coupled line is arranged, the waveform shaping wiring is inserted between the DRAM and the sub-coupled line, so that the additional line and the DRAM are connected in the write mode. Crosstalk having a tail can be converted into TCCW using reflected waves generated between the additional wiring and the sub-coupled line. As a result, jitter can be reduced, the eye can be enlarged, and the speed of signal transfer can be increased. Since the tail in the write mode can be removed with only the additional wiring inserted immediately before the receiver end of the DRAM, this embodiment is effective when there is no room for adding wiring on the MC driver side.
A fourth embodiment will be described with reference to FIG.
In this embodiment, as in the third embodiment, the tail is removed by the waveform shaping wiring after the crosstalk is generated. As shown in FIG. 9, the waveform shaping wiring 1-5 is provided on the receiver side of the MC 10-1. During read mode data transfer from the DRAM 10-2 to the MC 10-1, reflection between the waveform shaping wiring 1-5 and the main line 1-2, and reflection between the waveform shaping wiring 1-5 and the MC receiver 10-1. Use waves to remove crosstalk tails. When the sub-coupled line is driven from the DRAM 10-2 with a rectangular wave, as described above, a crosstalk that generates a tail on the main line 1-2 side is generated.
The crosstalk is backward crosstalk, and goes from the main line 1-2 to the MC 10-1 side through the waveform shaping wiring 1-5. Since the MC receiver side is in a high impedance state, the crosstalk is totally reflected on the receiver side and travels from the waveform shaping wiring 1-5 to the main line 2-1. As in the third embodiment, the total reflected wave generates a negative reflected wave due to impedance mismatch between the waveform shaping wiring 1-5 and the main line 1-2 when Z2> Z0. The crosstalk tail read on the receiver 10-1 side of the MC is removed by the negative reflected wave. However, the propagation delay time td of the waveform shaping wiring in this case is 2td = tod.
In summary, in this embodiment, by adding a waveform shaping wiring between the MC and the main line on the MC mounting substrate, in the READ mode, between the additional wiring and the MC and between the additional wiring and the main line. Crosstalk with a tail can be converted into TCCW using the reflected wave generated between the two. As a result, jitter is reduced and the eye is enlarged, so that signal transfer can be speeded up. This embodiment is effective when there is no space for adding wiring to the driver side of the DRAM because the tail of the crosstalk can be removed only by adding the waveform shaping wiring just before the receiver end of the MC. .
A fifth embodiment will be described with reference to FIG.
In the fifth embodiment, the second and third embodiments are combined, and a TCCW can be generated in both the read / write modes only by adding a waveform shaping wiring near the DRAM.
In the write mode, the rectangular drive wave output from the driver of the MC 10-1 propagates to the main line 1-2a, and tail crosstalk is generated in the sub-coupled line 2-1a via the directional coupler. . Since the wiring 2-5a having the impedance Z2 (> Z0) and the propagation delay time td = tod / 2 is added in front of the receiver of the DRAM 10-2, the effect of the third embodiment makes the receiver of the DRAM 10-2 The incoming crosstalk is shaped into TCCW. In the read mode, the rectangular drive wave output from the driver of the DRAM 10-2 is the wiring impedance Z1 (<Z0) added between the sub-coupled line 2-1b and the DRAM 10-2, and the propagation delay time td = tod Due to the effect of the second embodiment by the wiring 2-5b having / 2, it is shaped into TCDW on the sub-coupled line 2-1b. As a result, the crosstalk generated on the main line 1-2b is TCCW.
In summary, in this embodiment, the waveform shaping wiring and the DRAM are connected in the write mode by inserting the waveform shaping wiring between the DRAM and the sub coupling line on the DRAM mounting substrate on which the DIMM or the sub coupling line is arranged. Crosstalk having a tail can be converted into TCCW by using a reflected wave generated between the waveform shaping wiring and the sub-coupled line. Further, by adding a waveform shaping wiring between the DRAM driver and the sub-coupled line, a reflected wave generated between the waveform shaped wiring and the sub-coupled line and between the waveform shaped wiring and the DRAM is used in the read mode. Thus, the rectangular drive wave is converted into TCDW which is a pseudo ringing waveform, and as a result, the TCCW can be generated on the main line via the directional coupler. As a result, in both the read / write modes, the jitter of the crosstalk signal can be reduced, the eye can be enlarged, and the speed of signal transfer can be increased.
In the case of the present embodiment, the waveform shaping wiring may be arranged only in the DRAM on the DRAM side, with the read mode write wiring and the write mode wiring separated. However, these waveform shaping wirings may be installed on the arrangement substrate side of the sub-coupled line.
A sixth embodiment will be described with reference to FIG.
In the sixth embodiment, the first embodiment and the fourth embodiment are combined, and TCCW generation in both the read / write modes is enabled only by adding a wiring near the MC.
In the write mode, the rectangular drive wave output from the driver of the MC 10-1 is the wiring impedance Z1 (<Z0) added between the main lines 1-2a and MC 10-1, and the propagation delay time td = tod / By the effect of the first embodiment by the wiring 1-1a having 2, it is shaped into TCDW on the main line 1-2a. As a result, the crosstalk TCCW from which the tail has been removed is generated in the sub-coupled line 2-1a. In the read mode, the rectangular drive wave output from the DRAM 10-2 is propagated to the sub-coupled line 2-1b and generates tail crosstalk on the main line 1-2b through the directional coupler. Since a wire 1-1b having an impedance Z2 (> Z0) and a propagation delay time td = tod / 2 is added in front of the MC10-1 receiver, the effect of the fourth embodiment makes the MC10-1 receiver Is input with crosstalk TCCW from which the tail has been removed. This embodiment can be configured only by adding special wiring for waveform shaping separately for the read mode and for the write mode near the MC of the MC mounting substrate.
A seventh embodiment will be described with reference to FIGS.
In this embodiment, as shown in FIG. 12, a driver circuit including a delay element whose driver output resistance changes after a certain time from the generation of a drive pulse is used to adjust the amplitude of the drive pulse and generate TCDW To do. First, generation of TCDW due to change in output resistance will be described.
FIG. 13 shows the amplitude change of the rising (Low to High) signal in the system in which the output resistance starts with a certain resistance value Rs1 and changes to Rs2 after time tod. Here, Rs2> Rs1, and the voltage amplitude of the signal source is V, the rise time is tr, and the rise start time is t0. The signal reaches the amplitude V1 after tr, and the voltage V1 at this time is determined by the voltage dividing ratio:
V1 = V × Z0 / (Z0 + Rs1) (8)
It becomes. When the resistance value is switched from Rs to Rs2 at time t2 after time tod from t0, the signal amplitude becomes voltage V2.
V2 = V × Z0 / (Z0 + Rs2) (9)
At this time, since the ratio of the values of the voltages V1 and V2 is determined by Rs1 and Rs2 from the equations (8) and (9), a TCDW having an arbitrary α can be generated by appropriately determining the values of Rs1 and Rs2. Therefore, by driving the main line with the above signal, crosstalk generated via the directional coupler is made TCCW, and signal transfer with low jitter and high eye opening ratio is possible.
FIG. 12 shows the circuit configuration of the final stage of the driver that realizes such a waveform. The final stage of the driver is composed of transistors M1 to M4, and the output of the data signal (data) to the output pad 5 is controlled by the output enable signal (/ OE). The transistors M2 and M4 or M1 and M3 are driven simultaneously according to the data signal, but the output transistors M3 and M4 controlled by the exclusive ORs X1 and X2 are exclusively ORed by the delay circuits 90 and 91. Since the inputs of X1 and X2 become equal after a certain time, they are driven only for a certain time.
Here, since V1 and V2 in FIG. 13 are determined by the impedance between the drain and source of the transistors M3 and M4, the value of α can be controlled by adjusting the gate width of these transistors. The delay circuits 90 and 91 are for generating a time delay corresponding to tod, and the delay time is specified in a programmable manner by a register signal. Since M1 and M3 and M2 and M4 are driven only during a period corresponding to the delay time of the delay circuits 90 and 91, the drive impedance is reduced only during this period, and the driver output of FIG. 13 is obtained.
For example, when the wiring impedance Zo is 75Ω, if Rs1 = 25Ω and Rs2 = 47Ω, a TCDW with α = 0.18 is generated. In this embodiment, a C-MOS push-pull driver is shown, but a similar waveform can be obtained even with an open-drain type driver.
The value of tod may be fixedly set in a register at the time of manufacturing the DRAM, but since a DRAM generally includes a boundary scan circuit, a control signal is sent from the MC to the boundary scan circuit, and the boundary scan circuit It can also be set via
As shown in FIG. 14, the value of tod may be determined by connecting a wire having the same round-trip delay time as that of the directional coupler to MC and measuring the delay time of the wire.
In the example shown here, the output of the amplifier C1 is branched to the amplifiers C2 and C3, the output of C2 is input to the wiring 2-3, and the output of C3 is sent to a delay circuit composed of a plurality of delay elements connected in series. input. The wiring 2-3 is a wiring twice as long as the sub-coupled line, and gives a delay of 2 td to the input signal. While sequentially switching the output selection switch of the delay element by a register (register), the input timing of the output signal of the delay circuit and the output signal of the wiring 2-3 is compared by a comparator. If the input timing is different as a result of the comparison, the output delay element is changed, and ON / OFF information of the delay element selection switch at which both signals have the same input timing is obtained. Based on the register value thus determined, the value of the resistance switching time tod given to the delay circuit shown in FIG. 12 is determined. According to this method, the TCDW can be easily generated by adding the delay time setting circuit to the output resistance variable circuit in the driver.
An eighth embodiment will be described with reference to FIG.
In the eighth embodiment, similarly to the seventh embodiment, the output resistance of the driver is changed to adjust the amplitude of the drive waveform to generate the TCDW. The output voltage level shift timing is determined.
Here, for example, an internal clock having a period that is ½ of the external clock φ is generated by using a phase lock loop (PLL), and the output transistor M3 is generated at the rise and fall of the internal clock. , M4 ON / OFF is controlled. That is, the waveform generation of FIG. 13 is generated with tod = φ / 2 instead of tod = 2td.
In FIG. 15, the final stage driver is composed of transistors M1 to M4, and data output from the output pad 5 is controlled by a data signal (data), an output enable signal (/ OE), and a clock signal φ. . The data signal is synchronized with the external clock φ by the latch circuit R1. The outputs of the transistors M1 to M4 change according to the enable signal and the data signal, but the internal clock φ obtained by dividing the pass transistors 6-1 and 6-2 composed of pMOS and nMOS and the external clock φ by two. The transistors M3 and M4 controlled by 'are driven only for a certain fixed time. That is, the transistors M2 and M4 and M1 and M3 are driven simultaneously in accordance with the data signal, but the transistors M3 and M4 are connected to the internal clock φ ′ that turns off the inputs of the pass transistors 6-1 and 6-2. Is negated during the Low period. That is, assuming that the clock rise time is 0, the transistors M3 and M4 are in the ON state during the period of 0 <t <φ / 2, but are in the OFF state when t> φ / 2.
Here, since V1 and V2 in FIG. 13 correspond to the impedance between the drain and source of the transistors M3 and M4, the value of α can be controlled by adjusting the gate width of these transistors.
According to the present embodiment, the TCDW is generated in such a manner that the level shift is performed at a half cycle of the operation clock, and there is a feature that a complicated circuit such as a delay circuit is not required as compared with the seventh embodiment.
Although a C-MOS push-pull driver is shown here, the same configuration can be realized even in an open drain type. In addition, here, a description has been given of a memory system in which data is output at the rising edge and falling edge of a DDR (Double Data Rate) clock, but the internal clock φ having a ½ period depends on the relationship between the data and the clock output period. Instead of ', a clock having a normal period or a quarter period can be applied.
A ninth embodiment will be described with reference to FIG.
The ninth embodiment is a combination of the first to sixth embodiments and the seventh and eighth embodiments, and generates a TCCW using an output resistance variable driver and a waveform shaping wiring. To do. According to this embodiment, there are the following two effects.
First effect: The impedance of the waveform shaping wiring can be brought close to the impedance of the main line, and the change in the output resistance value can be reduced. For example, if the pseudo-ringing TCDW is generated by generating a reverse polarity data signal of 5 to 10% by variable output resistance and 5 to 10% by impedance mismatch, it has an effect of 10 to 20% of the reverse polarity data signal. A TCDW can be generated.
Second effect: For example, in the method represented by the first embodiment using the waveform shaping wiring, as shown in FIG. 5, the ringback exists at the time 4td, but as shown in FIG. By switching the output resistance from Rs to Rs ′ at t3, the ringback can be reduced or eliminated.
Specifically, when Rs is changed to Rs ′ at time t3, not only the output voltage Vo ′ of the driver but also the reflectance Γ1 ′ of point A in FIG. 16 changes.
Vo ′ = V × Z1 / (Z1 + Rs ′) (10)
Γ1 ′ = (Rs′−Z1) / (Rs ′ + Z1) (11)
Assuming that the output voltage before changing Rs to Rs ′ is Vo shown in Equation (1), the change in output voltage due to the change in Rs is ΔVo = Vo′−Vo. On the other hand, when the reflected wave in the direction of point A generated at point B at time t2 is reflected at point A at time t3, the newly generated reflected wave is Vr = Γ1 ′ × V1 Γ1 Γ2 ^ 2Γ1 ′. Become. However, “^ 2” represents the square.
The condition for eliminating the ringback due to the change from Rs to Rs ′ is ΔVo + Vr = 0. Based on this condition, applying Γ1 and Γ2 shown in equations (2) and (3) and solving the equations,
Rs ′ = (Z1 Γ1 Γ2 ^ 2-Rs) / (Γ1Γ2 ^ 2-1) (12)
At the time of the ring back disappears. Since the presence of ringback leads to narrowing of the eye, eliminating the ringback as in this embodiment makes it possible to reduce the jitter of the crosstalk signal and increase the speed of the signal transmission by expanding the eye. Become.
The waveform shaping wiring used in the first to sixth embodiments and the ninth embodiment has a wiring impedance different from that of the main line and the sub-coupling wiring. Different wiring rules may be applied and formed in different wiring layers of the memory module.
As is apparent from the above description, according to the present invention, the main line connected to the MC serving as the bus master or the sub-coupled wiring connected to the DRAM serving as the slave is connected to the driver circuit to obtain an appropriate impedance. Inserting waveform shaping wiring with appropriate delay time and shaping the drive waveform from rectangular wave to pseudo ringing waveform by reflected wave due to impedance mismatch reduces or eliminates crosstalk tail generated by directional coupler be able to.
In addition, according to the present invention, a waveform having an appropriate impedance and an appropriate delay time connected to a receiver circuit on a main line to which an MC serving as a bus master is connected or a sub-coupled wiring connected to a DRAM serving as a slave. By inserting the shaping wiring and shaping the crosstalk waveform inputted to the receiver by the reflected wave due to the impedance mismatch, the crosstalk tail generated by the directional coupler can be reduced or eliminated.
In addition, according to the present invention, the driver output impedance of the MC or DRAM is changed to a value at a predetermined timing, and the drive waveform is shaped from a rectangular wave to a pseudo ringing waveform, thereby generating crosstalk generated by the directional coupler. The tail can be reduced or eliminated.
According to the present invention, it is possible to speed up signal transfer in a bus system using a directional coupler by combining these three methods individually or selectively.

本発明は、方向性結合器を利用したバスシステムにおけるデータ転送速度の高速化に有効となる。  The present invention is effective for increasing the data transfer rate in a bus system using a directional coupler.

Claims (15)

１つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その１端に上記バススレーブのうちの１つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのドライバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記メインラインの特性インピーダンスより小さく、上記ドライバの出力インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記ドライバから出力された矩形状のドライブパルスに対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A main wiring in which the other end for propagating output data from the bus master input from one end is terminated by an end resistor;
A plurality of sub-wirings for directional couplers, each of which is arranged close to the main wiring, one end of which is coupled to one end of the bus slave, and the other end is terminated with a terminating resistor;
An additional wiring for waveform shaping inserted between the main wiring and the bus master driver;
A rectangular drive output from the driver, wherein the additional wiring has an impedance smaller than the characteristic impedance of the main line and larger than the output impedance of the driver, and the same wiring length as the sub wiring. A bus system, characterized in that a signal waveform change of opposite polarity is given to a pulse after a signal round-trip delay time of the additional wiring. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端が上記バスマスタに結合され、他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その１端に上記バススレーブのうちの１つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記各サブ配線と各バススレーブのドライバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記サブ配線の特性インピーダンスより小さく、上記ドライバの出力インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記ドライバから出力された矩形状のドライブパルスに対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A main wiring having one end coupled to the bus master and the other end terminated with an end resistor;
A plurality of sub-wirings for directional couplers, each of which is arranged close to the main wiring, one end of which is coupled to one end of the bus slave, and the other end is terminated with a terminating resistor;
Additional wiring for waveform shaping inserted between each of the sub-wirings and the driver of each bus slave,
The rectangular drive output from the driver, wherein the additional wiring has an impedance smaller than the characteristic impedance of the sub-wiring and larger than the output impedance of the driver, and the same wiring length as the sub-wiring. A bus system, characterized in that a signal waveform change of opposite polarity is given to a pulse after a signal round-trip delay time of the additional wiring. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その１端に上記バススレーブのうちの１つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記各サブ配線と各バススレーブのレシーバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記サブ配線の特性インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記方向性結合器によって上記サブ配線に生成されるクロストーク信号に対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A main wiring in which the other end for propagating output data from the bus master input from one end is terminated by an end resistor;
A plurality of sub-wirings for directional couplers, each of which is arranged close to the main wiring, one end of which is coupled to one end of the bus slave, and the other end is terminated with a terminating resistor;
Additional wiring for waveform shaping inserted between each sub-wiring and the receiver of each bus slave,
The additional wiring has an impedance larger than the characteristic impedance of the sub-wiring, and a wiring length equal to the wiring length of the sub-wiring, and with respect to a crosstalk signal generated in the sub-wiring by the directional coupler. And a signal waveform change having a reverse polarity after the signal round-trip delay time of the additional wiring. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端が上記バスマスタに結合され、他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その１端に上記バススレーブのうちの１つが接続され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのレシーバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記第１の配線の特性インピーダンスより大きいインピーダンスと、上記第サブ配線の配線長と同一の配線長とを有し、上記各方向性結合器によって上記メイン配線に生成されるクロストーク信号に対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A main wiring having one end coupled to the bus master and the other end terminated with an end resistor;
A plurality of sub-wirings for directional couplers, each of which is arranged close to the main wiring, one end of which is connected to one of the bus slaves and the other end is terminated with a terminating resistor;
An additional wiring for waveform shaping inserted between the main wiring and the receiver of the bus master;
The additional wiring has an impedance larger than the characteristic impedance of the first wiring and a wiring length equal to the wiring length of the first sub wiring, and is generated by the directional coupler on the main wiring. A bus system, characterized in that a signal waveform change of opposite polarity is given to a talk signal after a signal round-trip delay time of the additional wiring. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端が上記バスマスタのドライバに結合され、他端が端抵抗で終端された第１のメイン配線と、１端が上記バスマスタのレシーバに結合され、他端が端抵抗で終端された第２のメイン配線とを有し、
上記第１のメイン配線を前記請求項２のメイン配線とし、上記第２のメイン配線を前記請求項３のメイン配線として、バスマスタからバススレーブへのデータ転送と、バススレーブからバスマスタへのデータ転送を独立して行なえるようにしたことを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A first main wiring having one end coupled to the driver of the bus master and the other end terminated with an end resistor, and a second main terminal coupled to the receiver of the bus master and the other end terminated with an end resistor Main wiring and
Data transfer from the bus master to the bus slave, and data transfer from the bus slave to the bus master, wherein the first main wiring is the main wiring of claim 2 and the second main wiring is the main wiring of claim 3. A bus system characterized in that it can be performed independently. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端が上記バスマスタのドライバに結合され、他端が端抵抗で終端された第１のメイン配線と、１端が上記バスマスタのレシーバに結合され、他端が端抵抗で終端された第２のメイン配線とを有し、
上記第１のメイン配線を前記請求項１のメイン配線とし、上記第２のメイン配線を前記請求項４のメイン配線として、バスマスタからバススレーブへのデータ転送と、バススレーブからバスマスタへのデータ転送を独立して行なえるようにしたことを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A first main wiring having one end coupled to the driver of the bus master and the other end terminated with an end resistor, and a second main terminal coupled to the receiver of the bus master and the other end terminated with an end resistor Main wiring and
Data transfer from the bus master to the bus slave, and data transfer from the bus slave to the bus master, wherein the first main wiring is the main wiring of claim 1 and the second main wiring is the main wiring of claim 4. A bus system characterized in that it can be performed independently. 前記バスマスタがメモリコントローラで、前記各バススレーブがメモリであることを特徴とする請求項５に記載のバスシステム。6. The bus system according to claim 5, wherein the bus master is a memory controller, and each of the bus slaves is a memory. 前記バスマスタがメモリコントローラであり、前記各バススレーブがメモリモジュールであることを特徴とする請求項６に記載のバスシステム。The bus system according to claim 6, wherein the bus master is a memory controller, and each bus slave is a memory module. 前記バススレーブのドライバ側の付加配線と、レシーバ側の付加配線とが、メモリモジュール内の異なる信号配線層に形成されたことを特徴とする請求項７に記載のバスシステム。8. The bus system according to claim 7, wherein the additional wiring on the driver side of the bus slave and the additional wiring on the receiver side are formed in different signal wiring layers in the memory module. 複数の半導体装置間でデータを転送するバスシステムにおいて、
第１の半導体装置から引き出されたメイン配線と、
上記メイン配線に平行に配置され、その１端が第２の半導体装置に接続された方向性結合器用の複数のサブ配線と、
上記第１または第２の半導体装置から送信データに応じて送出されたドライブパルスが上記方向性結合器に入力された時、上記サブ配線における信号往復遅延時間後に、上記ドライブパルスとは逆の極性で該ドライブパルスの振幅の１０〜２０％の振幅を有する信号を生成し、上記方向性結合器に再入力するための手段を有することを特徴とするバスシステム。In a bus system that transfers data between multiple semiconductor devices,
A main wiring drawn from the first semiconductor device;
A plurality of sub-wirings for directional couplers arranged in parallel to the main wiring and having one end connected to the second semiconductor device;
When a drive pulse transmitted according to transmission data from the first or second semiconductor device is input to the directional coupler, a polarity opposite to that of the drive pulse is obtained after a signal round-trip delay time in the sub-wiring. And a means for generating a signal having an amplitude of 10 to 20% of the amplitude of the drive pulse and re-inputting it to the directional coupler. 請求項１０のバスシステムにおいて、
前記半導体装置が、送信データに応じたドライブパルスを出力するドライバを有し、該ドライバが、前記逆極性信号の生成手段を備え、送信データの次のドライブパルスが出力されるまでの間、該逆極性信号の出力を継続することを特徴とするバスシステム。The bus system of claim 10,
The semiconductor device includes a driver that outputs a drive pulse corresponding to transmission data, and the driver includes the reverse polarity signal generation unit until the next drive pulse of transmission data is output. A bus system characterized by continuing output of a reverse polarity signal. 請求項１１のバスシステムにおいて、
前記ドライバが、並列接続された第１、第２のプッシュプル型回路と、遅延時間保持回路とを有し、
第１のプッシュプル回路は、送信データに応じたデータパルスを出力し、第２のプッシュプル回路は、上記第１のプッシュプル回路に同期して送信データに応じたデータパルスの出力を開始し、上記遅延時間保持回路が指定する時間経過後に、上記データパルスの振幅を所定レベルに低下させることを特徴とするバスシステム。12. The bus system of claim 11,
The driver includes first and second push-pull type circuits connected in parallel, and a delay time holding circuit,
The first push-pull circuit outputs a data pulse corresponding to transmission data, and the second push-pull circuit starts outputting a data pulse corresponding to transmission data in synchronization with the first push-pull circuit. The bus system reduces the amplitude of the data pulse to a predetermined level after the time specified by the delay time holding circuit has elapsed. 請求項１２のバスシステムにおいて、
前記半導体装置が、外部接続された配線における信号遅延時間を検出するための遅延検出回路と、上記遅延検出回路で検出された遅延時間を前記遅延保持回路に与えるための手段とを備えたことを特徴とするバスシステム。The bus system of claim 12,
The semiconductor device includes a delay detection circuit for detecting a signal delay time in an externally connected wiring, and means for giving the delay holding circuit a delay time detected by the delay detection circuit. Characteristic bus system. 請求項１１のバスシステムにおいて、
前記ドライバが、並列接続された第１、第２のプッシュプル型回路を含み、
データ信号とクロック信号とを同期させる同期手段とを有し、
上記第１のプッシュプル回路は、データ信号に応じてクロックに同期したデータ信号を出力し、
上記第２のプッシュプル回路は、該第１のプッシュプル回路と同期してデータ信号の出力を開始し、データ信号周期の半分の時間で出力をオフし、これによって、次のドライブパルスが出力されるまでの間、データ信号の振幅を１０〜２０％低下した状態を継続することを特徴とするバスシステム。12. The bus system of claim 11,
The driver includes first and second push-pull type circuits connected in parallel;
Synchronization means for synchronizing the data signal and the clock signal;
The first push-pull circuit outputs a data signal synchronized with a clock according to the data signal,
The second push-pull circuit starts outputting the data signal in synchronization with the first push-pull circuit, and turns off the output in half the time of the data signal period, whereby the next drive pulse is output. Until then, the bus system is characterized in that the state in which the amplitude of the data signal is reduced by 10 to 20% is continued. １つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
１端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その１端に上記バススレーブのうちの１つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのドライバとの間に挿入された波形整形用の付加配線とを有し、該付加配線は、上記メインラインの特性インピーダンスより小さいインピーダンスを有し、
上記ドライバは、送信データに応じたドライブパルスを出力し、上記サブ配線の信号往復遅延時間後に、次のドライブパルスが出力されるまでの間、上記ドライブパルスより振幅の小さい反極性信号を出力することを特徴とするバスシステム。A bus system for transferring data between one bus master and a plurality of bus slaves,
A main wiring in which the other end for propagating output data from the bus master input from one end is terminated by an end resistor;
A plurality of sub-wirings for directional couplers, each of which is arranged close to the main wiring, one end of which is coupled to one end of the bus slave, and the other end is terminated with a terminating resistor;
An additional wiring for waveform shaping inserted between the main wiring and the driver of the bus master, the additional wiring has an impedance smaller than the characteristic impedance of the main line,
The driver outputs a drive pulse corresponding to the transmission data, and outputs a reverse polarity signal having an amplitude smaller than that of the drive pulse until the next drive pulse is output after the signal round-trip delay time of the sub-wiring. A bus system characterized by this.

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