JPS64852B2 - - Google Patents
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- JPS64852B2 JPS64852B2 JP57219197A JP21919782A JPS64852B2 JP S64852 B2 JPS64852 B2 JP S64852B2 JP 57219197 A JP57219197 A JP 57219197A JP 21919782 A JP21919782 A JP 21919782A JP S64852 B2 JPS64852 B2 JP S64852B2
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- 239000007924 injection Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は3接合電流注入形ジヨセフソン回路に
係り、特に、入力信号及び出力信号がいずれも電
流であり、入力端に電流を注入すると出力端にそ
の論理積または論理和が出力電流として得られ
る、3つのジヨセフソン接合を用いた論理回路に
関するもので、例えば集積回路やコンピユータに
使用できる。
係り、特に、入力信号及び出力信号がいずれも電
流であり、入力端に電流を注入すると出力端にそ
の論理積または論理和が出力電流として得られ
る、3つのジヨセフソン接合を用いた論理回路に
関するもので、例えば集積回路やコンピユータに
使用できる。
従来、ジヨセフソン接合を用いた論理積回路と
して、第1図a、第2図aに示すような抵抗及び
ジヨセフソン接合からなる回路が提案されている
(参照:電子通信学会研究会技術報告、ED81―
69,p118,1981年9月、及びApplied Physics
Letters,40巻8号、p742,1982年4月。)。第1
図aでは2つのジヨセフソン接合J1,J2(×印)
を用いており、第2図aでは3つのジヨセフソン
接合J1,J2,J3を用いている。回路の入力端はそ
れぞれINa,INbと表示されており、出力端は
OUTと表示されている。入力信号がないときを
論理値“0”に、入力信号があるときを論理値
“1”に対応させると、いずれの回路も入力信号
が共に論理値“1”のときだけ出力の論理値が
“1”となる論理積動作を行なう。いずれの論理
積回路においても、回路が動作して出力が得られ
るためには入力電流Ia及びIbが、第1図bあるい
は第2図bの斜線を施した領域になければならな
い。この領域の境界を「しきい値」と呼んでいる
が、図示のようにしきい値は直線で近似される。
して、第1図a、第2図aに示すような抵抗及び
ジヨセフソン接合からなる回路が提案されている
(参照:電子通信学会研究会技術報告、ED81―
69,p118,1981年9月、及びApplied Physics
Letters,40巻8号、p742,1982年4月。)。第1
図aでは2つのジヨセフソン接合J1,J2(×印)
を用いており、第2図aでは3つのジヨセフソン
接合J1,J2,J3を用いている。回路の入力端はそ
れぞれINa,INbと表示されており、出力端は
OUTと表示されている。入力信号がないときを
論理値“0”に、入力信号があるときを論理値
“1”に対応させると、いずれの回路も入力信号
が共に論理値“1”のときだけ出力の論理値が
“1”となる論理積動作を行なう。いずれの論理
積回路においても、回路が動作して出力が得られ
るためには入力電流Ia及びIbが、第1図bあるい
は第2図bの斜線を施した領域になければならな
い。この領域の境界を「しきい値」と呼んでいる
が、図示のようにしきい値は直線で近似される。
従来回路の問題点は、しきい値を表わす線が座
標軸Ia,Ibに対して平行でなく、斜めに交差する
直線になることであつた。即ち、例えば一方の入
力Iaが著しく大きいときは、他方の入力Ibが非常
に小さい値のときでも出力が得られる結果とな
り、雑音レベルの信号のIbに対しても動作するこ
とになり、誤まつた出力信号が発生する危険性が
あるという問題があつた。
標軸Ia,Ibに対して平行でなく、斜めに交差する
直線になることであつた。即ち、例えば一方の入
力Iaが著しく大きいときは、他方の入力Ibが非常
に小さい値のときでも出力が得られる結果とな
り、雑音レベルの信号のIbに対しても動作するこ
とになり、誤まつた出力信号が発生する危険性が
あるという問題があつた。
従来技術での上記した問題点を解決するには、
入力電流Ia,Ibが共にある値I0を越えたとき、即
ち Ia>I0,Ib>I0 ……(1) のときに入力論理値が“1”であると認識する回
路構成とすれば良い。従つて、IaまたはIbがI0以
下のときは論理値が“0”であると認識すること
になる。このようにすれば、雑音レベルの小さな
入力信号に対して回路が誤動作することは皆無と
なる。上記条件(1)を満足するしきい値は、Ia―Ib
平面上で座標軸Ia,Ibに対して平行な直線とな
る。
入力電流Ia,Ibが共にある値I0を越えたとき、即
ち Ia>I0,Ib>I0 ……(1) のときに入力論理値が“1”であると認識する回
路構成とすれば良い。従つて、IaまたはIbがI0以
下のときは論理値が“0”であると認識すること
になる。このようにすれば、雑音レベルの小さな
入力信号に対して回路が誤動作することは皆無と
なる。上記条件(1)を満足するしきい値は、Ia―Ib
平面上で座標軸Ia,Ibに対して平行な直線とな
る。
従つて、本発明の目的は、比較的少ないジヨセ
フソン接合の使用で、回路の動作領域をIa―Ib平
面上で矩形状とし、そのしきい値となる境界線を
座標軸Ia,Ibに平行な直線とし、しかも高利得で
高い動作余裕をもつジヨセフソン論理回路を提供
することにある。
フソン接合の使用で、回路の動作領域をIa―Ib平
面上で矩形状とし、そのしきい値となる境界線を
座標軸Ia,Ibに平行な直線とし、しかも高利得で
高い動作余裕をもつジヨセフソン論理回路を提供
することにある。
本発明の特徴は、上記目的を達成するために、
2つの独立の入力端を有しその一方の入力端は第
1のジヨセフソン接合J1を介して接地し他方の入
力端は第2のジヨセフソン接合J2を介して接地
し、さらに上記各入力端をそれぞれ第1の抵抗
R1、第2の抵抗R2を介して1つの共通の出力端
に接続し、この出力端を第3のジヨセフソン接合
J3を介して接地すると共にこの出力端から負荷抵
抗を介して電流出力を得る回路構成とするにあ
る。
2つの独立の入力端を有しその一方の入力端は第
1のジヨセフソン接合J1を介して接地し他方の入
力端は第2のジヨセフソン接合J2を介して接地
し、さらに上記各入力端をそれぞれ第1の抵抗
R1、第2の抵抗R2を介して1つの共通の出力端
に接続し、この出力端を第3のジヨセフソン接合
J3を介して接地すると共にこの出力端から負荷抵
抗を介して電流出力を得る回路構成とするにあ
る。
以下、図面により本発明の実施例を説明する。
第3図aは本発明の基本的な回路結線図を示
し、2つの独立な入力端INa,INbと1つの出力
端OUTをもち、それぞれの入力端に第1のジヨ
セフソン接合J1及び第2のジヨセフソン接合J2を
接続して接地し、さらに各入力端からそれぞれ第
1の抵抗R1、第2の抵抗R2を介して出力端OUT
に接続し、出力端OUTと接地点の間に第3のジ
ヨセフソン接合J3を接続し、出力端OUTから負
荷抵抗RLを介して電流出力を得るように結線し
た論理回路である。
し、2つの独立な入力端INa,INbと1つの出力
端OUTをもち、それぞれの入力端に第1のジヨ
セフソン接合J1及び第2のジヨセフソン接合J2を
接続して接地し、さらに各入力端からそれぞれ第
1の抵抗R1、第2の抵抗R2を介して出力端OUT
に接続し、出力端OUTと接地点の間に第3のジ
ヨセフソン接合J3を接続し、出力端OUTから負
荷抵抗RLを介して電流出力を得るように結線し
た論理回路である。
この回路の動作領域は、第3図bに示すよう
に、入力電流Ia,IbとしてIa―Ib平面上で斜線を
施した矩形状領域となり、しきい値は(1)式の条件
を満たし、座標軸Ia及びIbに平行な直線上にあ
る。これは前述の従来回路のしきい値がもつ問題
点を完全に解決したものである。
に、入力電流Ia,IbとしてIa―Ib平面上で斜線を
施した矩形状領域となり、しきい値は(1)式の条件
を満たし、座標軸Ia及びIbに平行な直線上にあ
る。これは前述の従来回路のしきい値がもつ問題
点を完全に解決したものである。
本回路を論理積回路として使用する場合、第1
の抵抗R1と第2の抵抗R2はその抵抗値が等しく R1=R2 ……(2) であることが望ましい。これは、論理積回路にお
いて、2つの入力端からみた回路のインピーダン
スが等しいことが好ましいためである。さらに同
じ理由で、各入力端につながる2つのジヨセフソ
ン接合J1,J2のもつ最大超電導トンネル電流In1,
In2が等しく In1=In2 ……(3) であることが好ましい。
の抵抗R1と第2の抵抗R2はその抵抗値が等しく R1=R2 ……(2) であることが望ましい。これは、論理積回路にお
いて、2つの入力端からみた回路のインピーダン
スが等しいことが好ましいためである。さらに同
じ理由で、各入力端につながる2つのジヨセフソ
ン接合J1,J2のもつ最大超電導トンネル電流In1,
In2が等しく In1=In2 ……(3) であることが好ましい。
さらに出力端につながる第3のジヨセフソン接
合J3の最大超電導トンネル電流In3を、上記2つ
のジヨセフソン接合J1,J2のそれの2倍、即ち In3=2In1=2In2 ……(4) となるように設定すると、しきい値は第3図bの
ようになり、その境界は(1)式の要求を満すものと
なる。もし、(4)式の条件を外すと、しきい値は第
3図cのようになるが、しかしこの場合も、雑音
レベルの入力によつては誤出力を発生させなくす
るという目的は達することができる。
合J3の最大超電導トンネル電流In3を、上記2つ
のジヨセフソン接合J1,J2のそれの2倍、即ち In3=2In1=2In2 ……(4) となるように設定すると、しきい値は第3図bの
ようになり、その境界は(1)式の要求を満すものと
なる。もし、(4)式の条件を外すと、しきい値は第
3図cのようになるが、しかしこの場合も、雑音
レベルの入力によつては誤出力を発生させなくす
るという目的は達することができる。
以下に数式を用いて、しきい値の一般的性質を
具体的に示す。第3図aの各分岐を流れる電流を
i11,i22,i33,i1a,i2b,iLによつて定義する。電
流の向きは図の矢印の方向にとる。ここにi11,
i22,i33はジヨセフソン接合J1,J2,J3の中を流れ
る電流、i1a,i2bは抵抗R1,R2の中を流れる電流、
iLは出力電流である。これらの各電流は入力電流
Ia,Ibの関数として以下のように求められる。
具体的に示す。第3図aの各分岐を流れる電流を
i11,i22,i33,i1a,i2b,iLによつて定義する。電
流の向きは図の矢印の方向にとる。ここにi11,
i22,i33はジヨセフソン接合J1,J2,J3の中を流れ
る電流、i1a,i2bは抵抗R1,R2の中を流れる電流、
iLは出力電流である。これらの各電流は入力電流
Ia,Ibの関数として以下のように求められる。
i11=(R1/Δ1+RJ3RJ1Δ2/ΔΔ1)Ia+(RJ3RJ1/
Δ)Ib……(5) i22=(RJ3RJ1/Δ)Ia+(R2/Δ2+RJ3RJ2Δ1/Δ
Δ2)Ib……(6) i33=(RJ1Δ2/Δ)Ia+(RJ2Δ1/Δ)Ib ……(7) ここに、以下のパラメータを定義した。
Δ)Ib……(5) i22=(RJ3RJ1/Δ)Ia+(R2/Δ2+RJ3RJ2Δ1/Δ
Δ2)Ib……(6) i33=(RJ1Δ2/Δ)Ia+(RJ2Δ1/Δ)Ib ……(7) ここに、以下のパラメータを定義した。
Δ=RJ3(Δ1+Δ2)+αΔ1Δ2 ……(8)
α=1+RJ3/RL ……(9)
Δ1=RJ1+R1,Δ2=RJ2+R2 ……(10)
また、ジヨセフソン接合J1,J2,J2のそれぞれ
の両端に発生する電圧をf(ijj)で表わすと(j
=1,2,3) f(ijj)=0 RJjijj …(11) と書けるものと仮定した。この仮定は一般のジヨ
セフソン接合において妥当なもので、接合が零電
圧状態にあるときf=0、電圧状態にあるときf
≠0となるものと考える訳である。一般には接合
の両端の電圧は、いわゆるギヤツプ電圧Vgを越
えることはないので、(11)式は RJiijj≦Vg ……(12) の条件のもとで使用する。もしf=RJjijjの値が
Vgを越えると f(ijj)=Vg ……(13) の式を用いなければならない。
の両端に発生する電圧をf(ijj)で表わすと(j
=1,2,3) f(ijj)=0 RJjijj …(11) と書けるものと仮定した。この仮定は一般のジヨ
セフソン接合において妥当なもので、接合が零電
圧状態にあるときf=0、電圧状態にあるときf
≠0となるものと考える訳である。一般には接合
の両端の電圧は、いわゆるギヤツプ電圧Vgを越
えることはないので、(11)式は RJiijj≦Vg ……(12) の条件のもとで使用する。もしf=RJjijjの値が
Vgを越えると f(ijj)=Vg ……(13) の式を用いなければならない。
出力電流iLは
iL=(RJ3/RL)i33=(α−1)i33 ……(14)
によつて与えられ、抵抗R1,R2中を流れる電流
i1a,i2bはそれぞれ i1a=Ia−i11 ……(15) i2b=Ib−i22 ……(16) から求められる。
i1a,i2bはそれぞれ i1a=Ia−i11 ……(15) i2b=Ib−i22 ……(16) から求められる。
入力電流Ia,Ibによつて回路が起動するために
は少なくとも Ia>In1 ……(17) Ib>In2 ……(18) が成立しなくてはならない。(17)式、(18)式が
共に満されないと回路は起動しない。(17)式,
(18)式のいずれか一方が満されるという条件の
ときは、回路は起動すべきではない。このような
条件のときは論理積回路にならないからである。
このために、このとき接合J3が零電圧状態にある
条件として (RJ1/Δ1)Ia<In3 ……(19) (RJ2/Δ2)Ib<In3 ……(20) が成立しなくてはならない。(17)式、(18)式が
共に満されるときは、接合J3が電圧状態になる条
件として (RJ1/Δ1)Ia+(RJ2/Δ2)Ib>In3 ……(21) が必要である。
は少なくとも Ia>In1 ……(17) Ib>In2 ……(18) が成立しなくてはならない。(17)式、(18)式が
共に満されないと回路は起動しない。(17)式,
(18)式のいずれか一方が満されるという条件の
ときは、回路は起動すべきではない。このような
条件のときは論理積回路にならないからである。
このために、このとき接合J3が零電圧状態にある
条件として (RJ1/Δ1)Ia<In3 ……(19) (RJ2/Δ2)Ib<In3 ……(20) が成立しなくてはならない。(17)式、(18)式が
共に満されるときは、接合J3が電圧状態になる条
件として (RJ1/Δ1)Ia+(RJ2/Δ2)Ib>In3 ……(21) が必要である。
以上から、第3図aの回路が論理積回路として
動作するために、(17)〜(21)式が必要であり、
これらがしきい値曲線を与えるものであることが
判る。限界曲線としてのしきい値は上記不等式の
不等号を等号に置換した方程式によつて与えられ
る。
動作するために、(17)〜(21)式が必要であり、
これらがしきい値曲線を与えるものであることが
判る。限界曲線としてのしきい値は上記不等式の
不等号を等号に置換した方程式によつて与えられ
る。
対称性の条件である(2)式、(3)式を導入すると、
これらの5式は次のように簡単になる(なお、こ
のときはΔ1=Δ2となる。)。
これらの5式は次のように簡単になる(なお、こ
のときはΔ1=Δ2となる。)。
Ia/In1>1,Ib/In1>1 ……(22)
Ia/In1<Δ1/RJ1・In3/In1,Ib/In1<Δ1/RJ1・
In3/In1……(23) Ia/In1+Ib/In1>Δ1/RJ1・In3/In1 ……(24) この5つの方程式を図示したものが第3図b,
cである。なお図ではΔ1RJ1となる近似を用い
てある。これは、一般にRJ1≫R1が成立する。即
ち、抵抗R1は接合が電圧状態にあるときの抵抗
RJ1より充分小さいものを選ぶことができるから
である。
In3/In1……(23) Ia/In1+Ib/In1>Δ1/RJ1・In3/In1 ……(24) この5つの方程式を図示したものが第3図b,
cである。なお図ではΔ1RJ1となる近似を用い
てある。これは、一般にRJ1≫R1が成立する。即
ち、抵抗R1は接合が電圧状態にあるときの抵抗
RJ1より充分小さいものを選ぶことができるから
である。
ここに(23)式及び(24)式の右辺に現われる
パラメータをSとおくと S≡Δ1/RJ1・In3/In1 ……(25) であり、 S=2 ……(26) のときが第3図bに対応する。このとき、図示矩
形の対角線によつて規制されるしきい値は(22)
式のみで与えられ、要求条件(1)式を満すものとな
る。また S=3 ……(27) のときが第3図cに対応する。
パラメータをSとおくと S≡Δ1/RJ1・In3/In1 ……(25) であり、 S=2 ……(26) のときが第3図bに対応する。このとき、図示矩
形の対角線によつて規制されるしきい値は(22)
式のみで与えられ、要求条件(1)式を満すものとな
る。また S=3 ……(27) のときが第3図cに対応する。
このS=2,S=3の両者を比べると、特に、
S=2のときが好ましく、Ia,Ibが共にIn0を越え
たときのみ出力を生じ、他の場合は全て出力を生
じない。これは理想的な論理積回路の基本要請を
満すものである。なお、S=3の条件下でも論理
積回路として機能することはいうまでもない。具
体的にS=2の条件は、一般にΔ1RJ1の近似の
下で In3=2In1=2In2 ……(28) となることを意味し、この(28)式は(4)式に一致
する。また、S=3の条件は、同じ近似の下で In3=3In1=3In2 ……(29) になることを意味する。
S=2のときが好ましく、Ia,Ibが共にIn0を越え
たときのみ出力を生じ、他の場合は全て出力を生
じない。これは理想的な論理積回路の基本要請を
満すものである。なお、S=3の条件下でも論理
積回路として機能することはいうまでもない。具
体的にS=2の条件は、一般にΔ1RJ1の近似の
下で In3=2In1=2In2 ……(28) となることを意味し、この(28)式は(4)式に一致
する。また、S=3の条件は、同じ近似の下で In3=3In1=3In2 ……(29) になることを意味する。
なおこれらの論理積回路の動作マージン(余
裕)は、第3図b,cから明らかなように、動作
点をそれぞれP点、Q点にとると±33%と大きい
値になる。この値は充分実用に耐える広いもので
ある。しかも、特に第3図bの場合に、しきい値
の限界値は座標軸に平行になつている。これは従
来の論理積回路にみられない優れた特長である。
裕)は、第3図b,cから明らかなように、動作
点をそれぞれP点、Q点にとると±33%と大きい
値になる。この値は充分実用に耐える広いもので
ある。しかも、特に第3図bの場合に、しきい値
の限界値は座標軸に平行になつている。これは従
来の論理積回路にみられない優れた特長である。
次に、さらに動作マージンが広くなる本発明の
別の実施態様について説明する。即ち、第4図a
に示すように、入力端INa,INbにそれぞれ、抵
抗R0を介してバイアス電流Ia0,Ib0を印加する。
入力信号Ia,Ibはさらに重畳して印加される。こ
のために、しきい値の方程式は(17)〜(21)式
及び(22)〜(24)式において、Iaの代りに(Ia
+Ia0)を、Ibの代りに(Ib+Ib0)を代入したもの
となる。従つて、これをIa―Ib平面上に描くと、
第4図bのように、第3図bをそれぞれ原点0か
ら各座標軸の方向に−Ia0,−Ib0だけ平行移動した
図形となる(ここに、S=2の条件は満してある
ものとした。)。
別の実施態様について説明する。即ち、第4図a
に示すように、入力端INa,INbにそれぞれ、抵
抗R0を介してバイアス電流Ia0,Ib0を印加する。
入力信号Ia,Ibはさらに重畳して印加される。こ
のために、しきい値の方程式は(17)〜(21)式
及び(22)〜(24)式において、Iaの代りに(Ia
+Ia0)を、Ibの代りに(Ib+Ib0)を代入したもの
となる。従つて、これをIa―Ib平面上に描くと、
第4図bのように、第3図bをそれぞれ原点0か
ら各座標軸の方向に−Ia0,−Ib0だけ平行移動した
図形となる(ここに、S=2の条件は満してある
ものとした。)。
この実施例においては
In1=In2=0.4mA
In3=0.8mA
Ia0=Ib0=0.3mA ……(30)
R1=R2=1Ω
RJ1=RJ2=43Ω
RJ3=21.5Ω
RL=4Ω
R0=66Ω ……(31)
に設定した。このときS2の条件が満される。
かくすれば、第4図bに示されるように、入力電
流a,Ibがそれぞれ 0.1<Ia<0.5mA 0.1<Ib<0.5mA ……(32) となる2つのIa,Ibが入力されたときだけ、第4
図aの回路がスイツチして論理積にあたる出力電
流を得ることができる。(32)式が同時に満され
ない範囲、例えば Ia=Ib=0 ……(33) または 0.1<Ia<0.5mA 0<Ib<0.1mA ……(34) の条件下では第4図aの回路の出力は零となる。
かくすれば、第4図bに示されるように、入力電
流a,Ibがそれぞれ 0.1<Ia<0.5mA 0.1<Ib<0.5mA ……(32) となる2つのIa,Ibが入力されたときだけ、第4
図aの回路がスイツチして論理積にあたる出力電
流を得ることができる。(32)式が同時に満され
ない範囲、例えば Ia=Ib=0 ……(33) または 0.1<Ia<0.5mA 0<Ib<0.1mA ……(34) の条件下では第4図aの回路の出力は零となる。
いま、動作点即ち、入力信号が論理値“1”を
与える標準レベルを第4図bのP′点にあたる Ia=Ib=0.3mA ……(35) にとることにすると、Ia,Ibが変動できる余裕度
は(32)式を参照して±0.2mA、即ち Ia=0.3±0.2mA Ib=0.3±0.2mA ……(36) で与えられるから、動作マージンは0.2/0.3即ち
±66%に大きくなつている。この値は第3図の実
施例の値±33%の2倍にも達する。さらに好まし
いことは、入力にIa0+Ib0=0.6mAのバイアスが
重畳されることから、出力電流が第3図の場合の
2倍にとれる点である。
与える標準レベルを第4図bのP′点にあたる Ia=Ib=0.3mA ……(35) にとることにすると、Ia,Ibが変動できる余裕度
は(32)式を参照して±0.2mA、即ち Ia=0.3±0.2mA Ib=0.3±0.2mA ……(36) で与えられるから、動作マージンは0.2/0.3即ち
±66%に大きくなつている。この値は第3図の実
施例の値±33%の2倍にも達する。さらに好まし
いことは、入力にIa0+Ib0=0.6mAのバイアスが
重畳されることから、出力電流が第3図の場合の
2倍にとれる点である。
第3図回路及び第4図回路に共通に、入力側か
らみたインピーダンスが零になるという特長があ
る。このため、接合J1,J2が電圧状態にスイツチ
する前の状態において、入力信号が出力側の信号
に影響を与えることはない。
らみたインピーダンスが零になるという特長があ
る。このため、接合J1,J2が電圧状態にスイツチ
する前の状態において、入力信号が出力側の信号
に影響を与えることはない。
第4図回路のマージンは従来公知のCILゲート
やHTCIDゲートのマージンに比べても遜色なく
大きい。上記従来ゲートは量子干渉計の原理を使
つているために、ゲート内にインダクタンスを含
み、ゲートの占める面積が大きい。これに比べる
と第4図回路の面積は約1/3となり、回路の高集
積化に役立つことは明らかである。
やHTCIDゲートのマージンに比べても遜色なく
大きい。上記従来ゲートは量子干渉計の原理を使
つているために、ゲート内にインダクタンスを含
み、ゲートの占める面積が大きい。これに比べる
と第4図回路の面積は約1/3となり、回路の高集
積化に役立つことは明らかである。
第4図回路の入力端INa,INbには図示されて
いないが、入力抵抗を介して2〜3個の入力信号
を結線して2〜3入力論理和―論理積機能を果さ
せることができる。即ちINaに3個の信号a1,
a2,a3をマージ(merge)して導入し、INbに3
個の信号b1,b2,b3をマージして導入すると、論
理出力は (a1+a2+a3)・(b1+b2+b3) ……(37) となる。ここに、a1及びb1は“1”または“0”
の論理値をとるものとした。即ち、第4図回路は
複雑な論理機能を1ゲートで果せる能力をもつ。
これは本回路のマージンが±66%と大きい結果で
ある。
いないが、入力抵抗を介して2〜3個の入力信号
を結線して2〜3入力論理和―論理積機能を果さ
せることができる。即ちINaに3個の信号a1,
a2,a3をマージ(merge)して導入し、INbに3
個の信号b1,b2,b3をマージして導入すると、論
理出力は (a1+a2+a3)・(b1+b2+b3) ……(37) となる。ここに、a1及びb1は“1”または“0”
の論理値をとるものとした。即ち、第4図回路は
複雑な論理機能を1ゲートで果せる能力をもつ。
これは本回路のマージンが±66%と大きい結果で
ある。
本発明の他の実施例を第5図に示す。これは、
2つの入力端のうちの一方の入力端のみに信号入
力を与え、他方の入力端には信号入力を導入しな
いで電源端子PWRとして利用する場合である。
即ち、入力端の利用方法が前の実施例と異なる。
定電流バイアスIa0,IGは第4図の場合と同様に印
加される。この第5図aの回路のしきい値をIG対
(Ia1+Ia2)平面に描くと第5図bを得る。このよ
うな形になる形になる理由は、第3図、第4図に
おいて行なつた回路動作の説明から明らかであ
る。ここに、入力端INには抵抗RTを介して、2
つの入力信号Ia1,Ia2をマージして接続してある。
2つの入力端のうちの一方の入力端のみに信号入
力を与え、他方の入力端には信号入力を導入しな
いで電源端子PWRとして利用する場合である。
即ち、入力端の利用方法が前の実施例と異なる。
定電流バイアスIa0,IGは第4図の場合と同様に印
加される。この第5図aの回路のしきい値をIG対
(Ia1+Ia2)平面に描くと第5図bを得る。このよ
うな形になる形になる理由は、第3図、第4図に
おいて行なつた回路動作の説明から明らかであ
る。ここに、入力端INには抵抗RTを介して、2
つの入力信号Ia1,Ia2をマージして接続してある。
第5図a回路に電源電流IGとバイアスIa0を供給
しているとする。第4図の例にならうと IG=0.6mA Ia0=0.3mA ……(38) にとるのが適当である。このときIGの許容範囲は 0.4<IG<0.8mA ……(39) と±33%もある。この回路に入力がない、即ち
Ia1=Ia2=0のときは、動作点は第5図bのα点
にある。このとき、先に述べた動作原理から回路
出力は零である。もし、Ia1またはIa2のうちの一
方に単位の入力0.2mAが印加されると、例えば
Ia1=0.2mA,Ia2=0となり、このときは、動作
点は第5図bのβ点にある(ここで、単位の入力
電流の大きさは、回路の設計時に適当に設定でき
る。)。このとき、1つの入力によつて回路中の
J1,J3はスイツチして回路出力が得られる。も
し、Ia1,Ia2の両方にIa1=Ia2=0.2mAの入力が同
時に印加されると動作点は図のγ点に来る。この
ときも上と同様に回路出力を得ることができる。
しているとする。第4図の例にならうと IG=0.6mA Ia0=0.3mA ……(38) にとるのが適当である。このときIGの許容範囲は 0.4<IG<0.8mA ……(39) と±33%もある。この回路に入力がない、即ち
Ia1=Ia2=0のときは、動作点は第5図bのα点
にある。このとき、先に述べた動作原理から回路
出力は零である。もし、Ia1またはIa2のうちの一
方に単位の入力0.2mAが印加されると、例えば
Ia1=0.2mA,Ia2=0となり、このときは、動作
点は第5図bのβ点にある(ここで、単位の入力
電流の大きさは、回路の設計時に適当に設定でき
る。)。このとき、1つの入力によつて回路中の
J1,J3はスイツチして回路出力が得られる。も
し、Ia1,Ia2の両方にIa1=Ia2=0.2mAの入力が同
時に印加されると動作点は図のγ点に来る。この
ときも上と同様に回路出力を得ることができる。
以上の説明により、第5図a回路が2入力論理
和回路として動作することが示された。第5図b
から明らかなように、単位の入力電流はこの実施
例では0.1mAより大きければよい。また第5図
bに斜線を施して示したように、(Ia1+Ia2)が
0.5mAより大きくなつてもよく、単位の入力は
例えば0.4mAに選んでもよい。第5図aでは2
入力論理和の例を示したが、3入力、4入力…論
理和に変更することは容易である。
和回路として動作することが示された。第5図b
から明らかなように、単位の入力電流はこの実施
例では0.1mAより大きければよい。また第5図
bに斜線を施して示したように、(Ia1+Ia2)が
0.5mAより大きくなつてもよく、単位の入力は
例えば0.4mAに選んでもよい。第5図aでは2
入力論理和の例を示したが、3入力、4入力…論
理和に変更することは容易である。
本発明のさらに別の実施例を第6図に示す。こ
れは、出力端OUTに電源端PWRを兼ねさせて、
ここに電源電流Igを供給する構成とした場合であ
る。
れは、出力端OUTに電源端PWRを兼ねさせて、
ここに電源電流Igを供給する構成とした場合であ
る。
この場合も、第3図に示した各分岐の電流の記
号を用いることにすると、各電流は以下のように
求められる。
号を用いることにすると、各電流は以下のように
求められる。
i11=(RJ3Δ2/Δ)Ig+{(5)式の右辺},……(40
) i22=(RJ3Δ1/Δ)Ig+{(6)式の右辺},……(41
) i33=(Δ1Δ2/Δ)Ig+{(7)式の右辺},……(42
) ここに電源電流Igは Ig<In3 ……(43) の条件を満す範囲に設定しなければならない。
) i22=(RJ3Δ1/Δ)Ig+{(6)式の右辺},……(41
) i33=(Δ1Δ2/Δ)Ig+{(7)式の右辺},……(42
) ここに電源電流Igは Ig<In3 ……(43) の条件を満す範囲に設定しなければならない。
このとき、しきい値を与える条件式は、(17)
〜(21)式に対応するものとして、次の5つの式
で与えられる。
〜(21)式に対応するものとして、次の5つの式
で与えられる。
Ia>In1, ……(44)
Ib>In2, ……(45)
(RJ1/Δ1)Ia<In3−Ig, ……(46)
(RJ2/Δ2)Ib<In3−Ig, ……(47)
(RJ1/Δ1)Ia+(RJ2/Δ2)Ib>In3−Ig,……(4
8) このとき出力電流iLは iL=(RJ3/RL)i33=(α−1)i33 ……(49) で与えられる。(42)式と(49)式から、出力電
流はIgを印加した分だけ増加できることが明らか
である。また(46)〜(48)式から明らかなよう
に、しきい値曲線をIgの効果で移動させて動作点
を調節できる特長も有している。
8) このとき出力電流iLは iL=(RJ3/RL)i33=(α−1)i33 ……(49) で与えられる。(42)式と(49)式から、出力電
流はIgを印加した分だけ増加できることが明らか
である。また(46)〜(48)式から明らかなよう
に、しきい値曲線をIgの効果で移動させて動作点
を調節できる特長も有している。
本発明によれば、以上説明したように、比較的
少ないジヨセフソン接合の使用で、スイツチン
グデバイスとして理想的な矩形状のしきい値曲線
を具備して高利得であり、±66%にも達する高
い動作余裕をもつジヨセフソン論理回路を構成す
ることができ、その出力電流も大きく、入力
側からみた入力インピーダンスを零とすることが
でき、論理積機能のみでなく論理和機能をも、
さらには論理和―論理積の複合機能をも持たせる
ことができる、等の利点を有するジヨセフソン回
路を提供できる。本発明回路の動作余裕は、従来
論理積機能を果す代表的な回路として公知のCIL
ゲートより大きくとれ、また論理和機能を果す代
表的な高マージンの回路として公知のHTCIDゲ
ートにも匹敵する。本発明回路は、電流注入形の
ジヨセフソン論理回路に共通の、回路の占有面
積が小さく高集積化に適しており、スイツチン
グ速度がはやい、利点を具備している。このた
め、本発明の回路は、ジヨセフソン接合を使用す
る超高速コンピユータに有利に適用することが可
能となる。
少ないジヨセフソン接合の使用で、スイツチン
グデバイスとして理想的な矩形状のしきい値曲線
を具備して高利得であり、±66%にも達する高
い動作余裕をもつジヨセフソン論理回路を構成す
ることができ、その出力電流も大きく、入力
側からみた入力インピーダンスを零とすることが
でき、論理積機能のみでなく論理和機能をも、
さらには論理和―論理積の複合機能をも持たせる
ことができる、等の利点を有するジヨセフソン回
路を提供できる。本発明回路の動作余裕は、従来
論理積機能を果す代表的な回路として公知のCIL
ゲートより大きくとれ、また論理和機能を果す代
表的な高マージンの回路として公知のHTCIDゲ
ートにも匹敵する。本発明回路は、電流注入形の
ジヨセフソン論理回路に共通の、回路の占有面
積が小さく高集積化に適しており、スイツチン
グ速度がはやい、利点を具備している。このた
め、本発明の回路は、ジヨセフソン接合を使用す
る超高速コンピユータに有利に適用することが可
能となる。
第1図及び第2図はそれぞれ従来回路とその入
出力特性のしきい値を示す図、第3図は本発明の
基本的な回路結線とそのしきい値を示す図、第4
図及び第5図はそれぞれ本発明の実施例回路結線
とそのしきい値を示す図、第6図は本発明の他の
実施例の回路結線を示す図である。 IN…入力端、INa,INb…入力端、OUT…出
力端、PWR…電源端、R1,R2,R3…抵抗、RL…
負荷抵抗、Ia,Ib,Ia1,Ia2…入力電流、iL…出力
電流、i11,i22,i33…ジヨセフソン接合J1,J2,J3
を通る電流、i1a,i2b…抵抗R1,R2を通る電流、
Ia0,Ib0…バイアス電流、IG…電源電流、P,P′,
Q…動作点。
出力特性のしきい値を示す図、第3図は本発明の
基本的な回路結線とそのしきい値を示す図、第4
図及び第5図はそれぞれ本発明の実施例回路結線
とそのしきい値を示す図、第6図は本発明の他の
実施例の回路結線を示す図である。 IN…入力端、INa,INb…入力端、OUT…出
力端、PWR…電源端、R1,R2,R3…抵抗、RL…
負荷抵抗、Ia,Ib,Ia1,Ia2…入力電流、iL…出力
電流、i11,i22,i33…ジヨセフソン接合J1,J2,J3
を通る電流、i1a,i2b…抵抗R1,R2を通る電流、
Ia0,Ib0…バイアス電流、IG…電源電流、P,P′,
Q…動作点。
Claims (1)
- 【特許請求の範囲】 1 2つの独立の入力端を有しその一方の入力端
は第1のジヨセフソン接合J1を介して接地し他方
の入力端は第2のジヨセフソン接合J2を介して接
地し、さらに上記2つの入力端をそれぞれ第1の
抵抗R1、第2の抵抗R2を介して1つの共通の出
力端に接続し、上記出力端を第3のジヨセフソン
接合J3を介して接地して、上記出力端から負荷抵
抗を介して電流出力を得ることを特徴とする3接
合電流注入形ジヨセフソン回路。 2 特許請求の範囲第1項記載の回路において、
前記第1の抵抗R1と第2の抵抗R2は抵抗値が等
しく、前記第1のジヨセフソン接合J1と第2のジ
ヨセフソン接合J2は最大超電導電流が等しいこと
を特徴とする3接合電流注入形ジヨセフソン回
路。 3 特許請求の範囲第1項あるいは第2項のいず
れかの回路において、前記第3のジヨセフソン接
合J3の最大超電導電流を、前記第1及び第2のジ
ヨセフソン接合J1,J2のそれぞれの最大超電導電
流の2倍に設定することを特徴とする3接合電流
注入形ジヨセフソン回路。 4 特許請求の範囲第1項記載の回路において、
前記出力端は動作点移動用の定電流バイアス電源
が接続されている出力端であることを特徴とする
3接合電流注入形ジヨセフソン回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219197A JPS59110226A (ja) | 1982-12-16 | 1982-12-16 | 3接合電流注入形ジヨセフソン回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219197A JPS59110226A (ja) | 1982-12-16 | 1982-12-16 | 3接合電流注入形ジヨセフソン回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59110226A JPS59110226A (ja) | 1984-06-26 |
JPS64852B2 true JPS64852B2 (ja) | 1989-01-09 |
Family
ID=16731726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57219197A Granted JPS59110226A (ja) | 1982-12-16 | 1982-12-16 | 3接合電流注入形ジヨセフソン回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59110226A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62214681A (ja) * | 1986-03-14 | 1987-09-21 | Nec Corp | ジヨセフソンゲ−ト |
-
1982
- 1982-12-16 JP JP57219197A patent/JPS59110226A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59110226A (ja) | 1984-06-26 |
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