JPS645371Y2 - - Google Patents
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- JPS645371Y2 JPS645371Y2 JP1980022221U JP2222180U JPS645371Y2 JP S645371 Y2 JPS645371 Y2 JP S645371Y2 JP 1980022221 U JP1980022221 U JP 1980022221U JP 2222180 U JP2222180 U JP 2222180U JP S645371 Y2 JPS645371 Y2 JP S645371Y2
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Landscapes
- Control Of Amplification And Gain Control (AREA)
- Noise Elimination (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案はアナログ信号の伝送制御回路に関し
特に音響機器のミユーテイングや信号切替、更に
は通信機器のスケルチゲート回路等に用いて好適
なアナログスイツチを使用した信号伝送制御回路
に関する。[Detailed description of the invention] This invention relates to an analog signal transmission control circuit, and particularly relates to a signal transmission control circuit using an analog switch suitable for use in muting and signal switching of audio equipment, and furthermore, in squelch gate circuits of communication equipment. .
電子回路装置においてアナログ信号をオンオフ
制御する必要がある場合には、アナログゲート回
路やミユート回路と呼ばれるアナログスイツチ回
路が用いられる。第1図はかゝる回路の代表的な
例を示すものであり、入力端子INに加えられた
アナログ信号は、外部制御信号により減衰動作が
制御される信号減衰器1を経て所定増幅度を有す
る増幅器2へ導かれて出力されるものである。減
衰器1は信号ラインに直列挿入された直列抵抗素
子R1と、この抵抗の出力端と基準電位例えば接
地との間に設けられて信号ラインに対して並列接
続された可変インピーダンス素子Q1とよりなる。
このインピーダンス素子Q1はバイポーラトラン
ジスタであつて、このベースに制御信号が抵抗
R2を介して印加され、この制御信号によりトラ
ンジスタQ1がオンオフ制御されてそのインピー
ダンスが大(又は小)から小(又は大)に変化す
るものである。 When it is necessary to control on/off of an analog signal in an electronic circuit device, an analog switch circuit called an analog gate circuit or a mute circuit is used. Figure 1 shows a typical example of such a circuit, in which an analog signal applied to the input terminal IN passes through a signal attenuator 1 whose attenuation operation is controlled by an external control signal, and is amplified to a predetermined degree. The signal is guided to an amplifier 2 having an amplifier 2 and outputted therefrom. The attenuator 1 includes a series resistance element R 1 inserted in series in a signal line, and a variable impedance element Q 1 provided between the output terminal of this resistance and a reference potential, for example, ground, and connected in parallel to the signal line. It becomes more.
This impedance element Q1 is a bipolar transistor, and the control signal is connected to the base of the resistor.
This control signal is applied via R 2 and controls the transistor Q 1 to be turned on or off, thereby changing its impedance from large (or small) to small (or large).
当該減衰器1の出力は直流阻止用コンデンサ
C1を経て増幅器2の能動素子であるバイポーラ
トランジスタQ2のベースへ印加される。R3,R4
はこのトランジスタのベースバイアス抵抗であ
り、R5,R6は夫々コレクタ抵抗及びエミツタ抵
抗を示し、コンデンサC2はバイパスコンデンサ
である。 The output of the attenuator 1 is a DC blocking capacitor.
It is applied to the base of the bipolar transistor Q 2 which is the active element of the amplifier 2 via C 1 . R3 , R4
is the base bias resistance of this transistor, R 5 and R 6 are collector resistance and emitter resistance, respectively, and capacitor C 2 is a bypass capacitor.
かゝる構成において外部制御信号が低レベルに
あれば、トランジスタQ1はオフ状態にあつて高
インピーダンスを示す。従つて、この高インピー
ダンスと直列抵抗R1とによる減衰量は小となつ
て、信号INはほぼ損失なく増幅器2へ印加され
る。他方、制御信号が高レベルとなつてトランジ
スタQ1がオン状態になれば、そのインピーダン
スは極めて小となつて、減衰量が増大し、信号
INは著しく減衰して目的が達成される。 In such a configuration, when the external control signal is at a low level, transistor Q1 is in an off state and exhibits a high impedance. Therefore, the amount of attenuation due to this high impedance and the series resistor R1 is small, and the signal IN is applied to the amplifier 2 with almost no loss. On the other hand, if the control signal becomes high level and transistor Q1 is turned on, its impedance becomes extremely small, the amount of attenuation increases, and the signal
IN is significantly damped and the objective is achieved.
こゝで、トランジスタQ1がオフで信号が通過
出力される場合、直列抵抗R1と増幅器2の入力
インピーダンスによつて入力端子INから増幅器
の出力端子OUTまでの間で損失を生じることに
なる。この損失は直列抵抗が大なる程また増幅器
2の入力インピーダンスが小なる程大となるか
ら、この損失を補償すべく増幅器2の増幅度が決
定される。しかしながら、トランジスタQ1がオ
ンのときの減哀器1の減衰量をできるだけ大とす
るためには、トランジスタQ1のオン抵抗は略一
定値に抑えられる関係上直列抵抗R1の値を大と
する必要が生じるから、結果としてトランジスタ
Q1がオフ時の損失が増加する。よつて増幅器2
の増幅度はそれに応じて大とする必要がある。こ
のように高利得の増幅器とすると、ダイナミツク
レンジや歪特性等の面から電源電圧を高くしなけ
ればならないことになり不都合となる。更には、
トランジスタQ1がオンのときの減衰された極め
て微小な信号が増幅器1の入力に印加されて、そ
の高利得の故に出力OUTに漏洩するという問題
も生じる。 Here, when transistor Q 1 is off and the signal is passed through and output, a loss will occur between the input terminal IN and the output terminal OUT of the amplifier due to the series resistor R 1 and the input impedance of amplifier 2. . This loss increases as the series resistance increases and as the input impedance of the amplifier 2 decreases, so the amplification degree of the amplifier 2 is determined to compensate for this loss. However, in order to maximize the amount of attenuation of the damper 1 when the transistor Q 1 is on, the value of the series resistor R 1 must be increased because the on-resistance of the transistor Q 1 can be suppressed to a substantially constant value. As a result, the transistor
Loss increases when Q 1 is off. Yotsute amplifier 2
The degree of amplification must be increased accordingly. If such a high gain amplifier is used, the power supply voltage must be increased in terms of dynamic range, distortion characteristics, etc., which is inconvenient. Furthermore,
A problem also arises in that the attenuated extremely small signal when transistor Q 1 is on is applied to the input of amplifier 1 and leaks to the output OUT due to its high gain.
また、増幅器2の入力端には直流バイアスが印
加されていて、トランジスタQ1のオンオフ動作
によつてコンデンサC1に充放電々流が流れて出
力にスパイク状ノイズが発生する。このスイツチ
ングノイズを除去するには、コンデンサC1の減
衰器側の端子を直流的に接地電位にクランプすれ
ばよく、そのためにトランジスタQ1に並列に抵
抗を挿入する方法がある。しかしながら、この挿
入抵抗と直列抵抗R1とによる信号損失を生じて
好ましくない。 Further, a DC bias is applied to the input terminal of the amplifier 2, and a charging/discharging current flows to the capacitor C1 due to the on/off operation of the transistor Q1 , and spike-like noise is generated at the output. In order to eliminate this switching noise, the attenuator side terminal of capacitor C 1 can be clamped to ground potential in a DC manner, and for this purpose there is a method of inserting a resistor in parallel with transistor Q 1 . However, this insertion resistance and the series resistance R1 cause signal loss, which is undesirable.
本考案の目的は減衰量を十分確保しつつ損失が
少なくかつスイツチングノイズが生じないアナロ
グ信号の伝送制御回路を提供することである。 An object of the present invention is to provide an analog signal transmission control circuit that ensures sufficient attenuation, has little loss, and does not generate switching noise.
本考案の伝送制御回路は、信号減衰器とこの減
衰器の出力を増幅する増幅器(緩衝増幅器をも含
むとを含んでおり、この増幅器として電圧制御型
の高入力インピーダンスを呈する能動素子により
構成し、この能動素子の制御入力へ減衰器の出力
を直流的に直結して印加し、減衰器の入力端には
この入力端の直流電位を一定電位にクランプする
クランプ素子を接続してなることを特徴としてい
る。 The transmission control circuit of the present invention includes a signal attenuator and an amplifier (including a buffer amplifier) for amplifying the output of the attenuator, and this amplifier is constructed of a voltage-controlled active element exhibiting high input impedance. , the output of the attenuator is directly connected and applied to the control input of this active element, and a clamp element is connected to the input end of the attenuator to clamp the DC potential of this input end to a constant potential. It is a feature.
以下、図面を用いて本考案を説明する。 The present invention will be explained below with reference to the drawings.
第2図は本考案の一実施例を示す回路図であ
り、第1図と同等部分は同一符号により示されて
いる。増幅器2の能動素子Q2として、本例にお
いては自己バイアス型のNチヤンネル型接合電界
効果トランジスタを用いており、このトランジス
タQ2のゲート電極は減衰器1の出力と直流的に
直結されている。従つて、第1図に示すコンデン
サC1やバイアス抵抗R3,R4は必要とされない。
そして減衰器1の入力端子INと接地間にはクラ
ンプ用抵抗R7が接続されてその入力端が常に直
流的に零ボルトにクランプされ、ひいてはトラン
ジスタQ2のゲート入力が常に直流的に零ボルト
に固定されることになる。他の構成については第
1図のそれと同一であつて説明は省略される。 FIG. 2 is a circuit diagram showing an embodiment of the present invention, and parts equivalent to those in FIG. 1 are designated by the same reference numerals. In this example, a self-biased N-channel junction field effect transistor is used as the active element Q 2 of the amplifier 2, and the gate electrode of this transistor Q 2 is directly connected to the output of the attenuator 1 in a direct current manner. . Therefore, capacitor C 1 and bias resistors R 3 and R 4 shown in FIG. 1 are not required.
A clamping resistor R7 is connected between the input terminal IN of attenuator 1 and the ground, so that its input terminal is always clamped at zero volts DC, and as a result, the gate input of transistor Q2 is always at zero volts DC. It will be fixed at The other configurations are the same as those shown in FIG. 1, and their explanation will be omitted.
こゝで電界効果トランジスタQ2の入力インピ
ーダンスは一般に十数MΩ〜数百MΩであつて極
めて高インピーダンスであるからゲートに電流は
流れず、よつて電圧制御型の能動素子として動作
するものである。従つて、減衰器1の減衰量を大
とすべく、直列抵抗R1の値を極めて大に選定し
ても、これによる損失は無視しうる程少となる。
すなわち、トランジスタQ1がオフの場合の信号
通過時の損失が少となるので、増幅器2の増幅度
は第1図に比し小とすることが可能となり、よつ
て、増幅器2として増幅度が「1」のいわゆるソ
ースフオロワ回路とした緩衝増幅器構成とするこ
ともできる。そして直列抵抗R1を大としうるの
でトランジスタQ1がオンのときの減衰量は極め
て大としうる。 Here, the input impedance of the field effect transistor Q2 is generally an extremely high impedance of tens of MΩ to several hundreds of MΩ, so no current flows to the gate, and therefore it operates as a voltage-controlled active element. . Therefore, even if the value of the series resistor R 1 is selected to be extremely large in order to increase the amount of attenuation of the attenuator 1, the loss caused by this will be negligibly small.
In other words, since the loss during signal passing when transistor Q 1 is off is small, the amplification degree of amplifier 2 can be made smaller than that shown in FIG. It is also possible to configure a buffer amplifier with a so-called source follower circuit of "1". Since the series resistance R 1 can be large, the amount of attenuation when the transistor Q 1 is on can be extremely large.
更に、増幅器2のゲート入力は抵抗R7により
常にアース電位に固定されており、コンデンサ等
による時定数を有していないので、トランジスタ
Q1のオンオフによるスイツチングノイズが生じ
ないことになる。 Furthermore, the gate input of amplifier 2 is always fixed at ground potential by resistor R7 , and has no time constant due to a capacitor, etc., so the transistor
This means that switching noise due to Q1 on/off will not occur.
尚、上記においては、能動素子として接合型電
界効果トランジスタを用いたがMOS等の絶縁ゲ
ート型電界効果トランジスタを用いてもよく、電
界効果トランジスタとバイポーラトランジスタと
を製組合せて用いても良い。 In the above description, a junction field effect transistor is used as the active element, but an insulated gate field effect transistor such as a MOS may also be used, or a combination of a field effect transistor and a bipolar transistor may be used.
本考案によれば、極めて簡単な構成にて信号断
時の減衰量を大とすると共に信号送出時の損失を
少とし、かつ信号継断時のスイツチングノイズを
なくすことが可能となつて、ミユート回路、スケ
ルチ回路、信号切替回路等種々の用途が期待でき
る。 According to the present invention, with an extremely simple configuration, it is possible to increase the amount of attenuation when the signal is disconnected, reduce the loss when transmitting the signal, and eliminate switching noise when the signal is disconnected. Various applications such as mute circuits, squelch circuits, and signal switching circuits are expected.
第1図は従来のアナログ信号伝送制御回路の例
を示す図、第2図は本考案の一実施例を示す回路
図である。
主要部分の符号の説明、1……減衰器、2……
増幅器、Q1……スイツチングトランジスタ、Q2
……増幅用トランジスタ、R1……直列抵抗、R7
……クランプ用抵抗。
FIG. 1 is a diagram showing an example of a conventional analog signal transmission control circuit, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. Explanation of symbols of main parts, 1... Attenuator, 2...
Amplifier, Q 1 ...Switching transistor, Q 2
...Amplification transistor, R 1 ...Series resistance, R 7
...Resistance for clamping.
Claims (1)
びこの抵抗素子の出力端と基準電位点との間に設
けられ制御信号によりインピーダンスが制御され
る可変インピーダンス素子を有する信号減衰手段
と、この信号減衰手段の出力を入力とする増幅手
段とを含むアナログ信号の伝送制御回路であつ
て、前記信号減衰手段の入力端の直流電位を基準
電位にクランプするクランプ手段を含み、前記増
幅手段は前記信号減衰手段の出力が直流的に直結
して印加された制御電極のゲートを有して電圧制
御型の高入力インピーダンスを呈する自己バイア
ス型電界効果トランジスタを含むことを特徴とす
るアナログ信号の伝送制御回路。 Signal attenuation means having an attenuation resistance element inserted in series in a signal line and a variable impedance element provided between the output end of this resistance element and a reference potential point and whose impedance is controlled by a control signal; and this signal attenuation means. an analog signal transmission control circuit including an amplifying means that inputs the output of the signal attenuating means, the amplifying means including a clamping means for clamping a DC potential at an input terminal of the signal attenuating means to a reference potential, the amplifying means receiving the output of the signal attenuating means. 1. An analog signal transmission control circuit comprising a self-biased field effect transistor exhibiting a voltage-controlled high input impedance and having a gate of a control electrode to which an output is directly connected in a direct current manner.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1980022221U JPS645371Y2 (en) | 1980-02-22 | 1980-02-22 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1980022221U JPS645371Y2 (en) | 1980-02-22 | 1980-02-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56123643U JPS56123643U (en) | 1981-09-19 |
JPS645371Y2 true JPS645371Y2 (en) | 1989-02-10 |
Family
ID=29618347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1980022221U Expired JPS645371Y2 (en) | 1980-02-22 | 1980-02-22 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS645371Y2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4515127Y1 (en) * | 1966-12-01 | 1970-06-25 | ||
JPS5238112U (en) * | 1976-08-27 | 1977-03-17 |
-
1980
- 1980-02-22 JP JP1980022221U patent/JPS645371Y2/ja not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4515127Y1 (en) * | 1966-12-01 | 1970-06-25 | ||
JPS5238112U (en) * | 1976-08-27 | 1977-03-17 |
Also Published As
Publication number | Publication date |
---|---|
JPS56123643U (en) | 1981-09-19 |
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