JPS644712B2 - - Google Patents
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- JPS644712B2 JPS644712B2 JP16173482A JP16173482A JPS644712B2 JP S644712 B2 JPS644712 B2 JP S644712B2 JP 16173482 A JP16173482 A JP 16173482A JP 16173482 A JP16173482 A JP 16173482A JP S644712 B2 JPS644712 B2 JP S644712B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
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- Signal Processing (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジヨン受像機に用いることの
できるデイジタル式の水平同期装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital horizontal synchronizer that can be used in television receivers.
従来例と構成とその問題点
従来、テレビジヨン受像機に用いられる水平同
期回路はアナログ回路によるもので第１図の如く
構成されているのが一般的である。まず、第１図
の従来例について説明する。Conventional Examples, Configurations, and Problems Conventionally, horizontal synchronizing circuits used in television receivers are based on analog circuits, and are generally configured as shown in FIG. First, the conventional example shown in FIG. 1 will be explained.
この図で、入力信号は合成映像信号である。１
は入力の合成映像信号（アナログ信号）から水平
パルス、垂直パルス及び等価パルスを含む同期信
号を得るための同期分離回路、２は位相検波回
路、３はループフイルタ、４は電圧制御発振回路
（VCO）、５は水平ドライブ回路、６は水平出力
回路、７は比較信号発生回路である。 In this figure, the input signal is a composite video signal. 1
2 is a phase detection circuit, 3 is a loop filter, 4 is a voltage controlled oscillator circuit (VCO), and 2 is a phase detection circuit. ), 5 is a horizontal drive circuit, 6 is a horizontal output circuit, and 7 is a comparison signal generation circuit.
第１図の動作について大略を説明すると、ま
ず、同期分離回路１の出力である同期信号Ａと、
水平出力回路６の出力パルスＥ（例えば、水平フ
ライバツクパルス）を抵抗とコンデンサで構成さ
れたローパスフイルタを用いて積分を行なうよう
にした比較信号発生回路７に加えて得られた鋸歯
状波形の比較信号Ｂとを一般に、鋸歯状波AFC
回路やパルス幅AFC回路等が用いられる位相検
波回路２に加えて、その位相検波回路２の出力と
して同期信号Ａと比較信号Ｂとの位相差に相応す
る位相誤差信号Ｃを得る。この位相誤差信号Ｃを
抵抗とコンデンサで構成されたリードラグフイル
タが用いられるループフイルタ３に加えて平均化
し、位相誤差信号Ｃをほぼ直流の制御信号Ｄに変
換する。この制御信号Ｄは電圧制御発振回路
（VCO）４に印加し、その発振周波数と位相とを
入力の水平同期信号に一致させるように制御す
る。その制御の結果、制御信号Ｄは零に近ずいて
いく。VCO４の出力は水平ドライブ回路５を介
して、水平出力回路６に加え、その出力として、
水平偏向出力信号（フライバツクパルスを含む）
を得る。 To briefly explain the operation of FIG. 1, first, the synchronization signal A, which is the output of the synchronization separation circuit 1,
The output pulse E (for example, a horizontal flyback pulse) of the horizontal output circuit 6 is applied to the comparison signal generation circuit 7 which performs integration using a low-pass filter composed of a resistor and a capacitor, resulting in a sawtooth waveform. The comparison signal B is generally a sawtooth wave AFC.
In addition to a phase detection circuit 2 using a circuit, a pulse width AFC circuit, etc., a phase error signal C corresponding to the phase difference between the synchronization signal A and the comparison signal B is obtained as an output of the phase detection circuit 2. This phase error signal C is applied to a loop filter 3 that uses a lead-lag filter composed of a resistor and a capacitor, and is averaged, thereby converting the phase error signal C into a control signal D of approximately direct current. This control signal D is applied to a voltage controlled oscillation circuit (VCO) 4 and controlled so that its oscillation frequency and phase match the input horizontal synchronizing signal. As a result of this control, the control signal D approaches zero. The output of the VCO 4 is added to the horizontal output circuit 6 via the horizontal drive circuit 5, and as its output,
Horizontal deflection output signal (including flyback pulse)
get.
以上のような制御ループにより水平の発振周波
数と位相を自動的に制御して水平偏向出力信号を
入力の同期信号に同期させその状態を保持させ
る。 The control loop as described above automatically controls the horizontal oscillation frequency and phase to synchronize the horizontal deflection output signal with the input synchronizing signal and maintain that state.
ところが、このような従来の装置はアナログ的
な信号処理によつて動作をしているものであるた
め、コンデンサ等を多く含んでいて半導体集積回
路素子化が困難であり、かつ大形になり、生産の
合理化を図ることができないとともに、回路部品
のばらつき等のために回路の動作が一定化しなか
つたり不安定になつたりする問題があつた。 However, since such conventional devices operate using analog signal processing, they contain many capacitors, etc., making it difficult to incorporate them into semiconductor integrated circuit devices, and they are large. In addition to not being able to rationalize production, there was a problem in that the operation of the circuit was not constant or became unstable due to variations in circuit components.
発明の目的
本発明はかかる従来の欠点を解消して、デイジ
タル信号処理によりテレビジヨン受像機の水平同
期動作を達成することのできる装置を提供するこ
とを目的とする。OBJECTS OF THE INVENTION It is an object of the present invention to provide a device capable of overcoming such conventional drawbacks and achieving horizontal synchronization of a television receiver through digital signal processing.
発明の構成
本発明においては、まず、合成映像信号を２進
数値に量子化したデイジタル信号に変換し、この
Ａ−Ｄ変換したデイジタル信号から水平パルス、
垂直パルス及び等価パルスを含む同期信号を得
る。一方、加算器、乗算器及び単位遅延回路を用
いて構成した比較信号発生回路により水平出力回
路の出力パルスを積分して比較信号を発生させ、
同期分離回路からの同期信号とこの比較信号発生
回路からの比較信号とを乗算器、加算器及び単位
遅延回路を用いて構成した位相検波回路に加えて
位相比較する。位相検波回路の位相検波出力を、
加算器、乗算器及び単位遅延回路を用いて構成し
その伝達関数を
Ｈ（ｚ）＝１−α1／２・１＋z-1／１−α1z-1・１−α
2／１−α3・１−α3z-1／１−α2z-1
（但し、α1、α2、α3は乗算器の乗算係数、z-1は
単位遅延を表わす）で表わされるものとしたルー
プフイルタにより平均化する。このループフイル
タの出力を制御信号として計数器を用いて構成し
た発振回路を制御して、水平出力回路の出力パル
スの周波数と位相とを水平同期信号に同期させる
ように制御する。さらに、この発振回路の発振出
力の位相をループフイルタの出力の制御信号の一
部を用いて微調整する。かくして得た遅延時間制
御回路の出力によつて水平ドライブ回路および水
平出力回路を駆動する。Structure of the Invention In the present invention, first, a composite video signal is converted into a digital signal quantized into binary values, and from this A-D converted digital signal, a horizontal pulse,
Obtain a synchronization signal containing a vertical pulse and an equivalent pulse. On the other hand, a comparison signal generation circuit configured using an adder, a multiplier, and a unit delay circuit integrates the output pulse of the horizontal output circuit to generate a comparison signal,
The synchronization signal from the synchronization separation circuit and the comparison signal from the comparison signal generation circuit are added to a phase detection circuit configured using a multiplier, an adder, and a unit delay circuit, and the phases are compared. The phase detection output of the phase detection circuit is
It is constructed using an adder, a multiplier, and a unit delay circuit, and its transfer function is H(z)=1−α 1 /2・1+z −1 /1−α 1 z −1・1−α
2 /1-α 3・1-α 3 z -1 /1-α 2 z -1 (however, α 1 , α 2 , α 3 are the multiplication coefficients of the multiplier, and z -1 represents the unit delay). Averaging is performed using a loop filter as shown in FIG. The output of this loop filter is used as a control signal to control an oscillation circuit configured using a counter, so as to synchronize the frequency and phase of the output pulse of the horizontal output circuit with the horizontal synchronization signal. Furthermore, the phase of the oscillation output of this oscillation circuit is finely adjusted using a part of the control signal output from the loop filter. The output of the delay time control circuit thus obtained drives the horizontal drive circuit and the horizontal output circuit.
実施例の説明
以下、本発明の一実施例について図面を参照し
て説明する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
第２図に概略構成を示す。図において、８は入
力の合成映像信号を２進数値に量子化したデイジ
タル信号に変換するＡ−Ｄ変換器、９はそのデイ
ジタル信号から水平パルス、垂直パルス、等価パ
ルスを含む同期信号を得る同期離回路である。１
０は位相検波回路、１１はループフイルタ、１２
は水平の発振回路であつて、これらはデイジタル
回路により構成する。さらに、１３はデイジタル
制御される遅延時間制御回路、１４は水平ドライ
ブ回路、１５は水平出力回路、１６はデイジタル
信号の比較信号を作成する回路である。 Figure 2 shows the schematic configuration. In the figure, 8 is an A-D converter that converts the input composite video signal into a digital signal quantized into binary values, and 9 is a synchronizer that obtains a synchronization signal containing horizontal pulses, vertical pulses, and equivalent pulses from the digital signal. It is a separate circuit. 1
0 is a phase detection circuit, 11 is a loop filter, 12
are horizontal oscillation circuits, which are constructed from digital circuits. Furthermore, 13 is a digitally controlled delay time control circuit, 14 is a horizontal drive circuit, 15 is a horizontal output circuit, and 16 is a circuit for creating a digital signal comparison signal.
次に、その動作と、各部の詳細について説明す
る。Ａ−Ｄ変換器８の出力である合成映像信号を
２進数値に量子化したデイジタル信号Ｓは、一般
に映像信号、色信号を含めて７〜８ビツト必要と
され、その中で、水平及び垂直同期信号は５〜６
ビツトあればよい。従つて、同期分離回路９は信
号Ｓ（７〜８ビツト）の中の上位ビツトから５〜
６ビツトを用いて同期信号とする。同期分離回路
９の出力Ｔは５〜６ビツトのデイジタル信号（同
期信号）であるが、これらの５〜６ビツトはゲー
トを介して１ビツトの信号として取り扱つてもよ
い。 Next, the operation and details of each part will be explained. The digital signal S, which is the output of the A-D converter 8 and which is the quantized composite video signal into binary values, generally requires 7 to 8 bits including the video signal and color signal, and among these, horizontal and vertical Sync signal is 5-6
Bits are fine. Therefore, the synchronization separation circuit 9 separates the upper 5 to 8 bits of the signal S (7 to 8 bits).
6 bits are used as a synchronization signal. The output T of the synchronization separation circuit 9 is a 5- to 6-bit digital signal (synchronization signal), but these 5 to 6 bits may be handled as a 1-bit signal via a gate.
この同期信号Ｔは位相検波回路１０に第一の入
力として加える。一方、水平出力回路１５の出力
パルスＥ（例えばフライバツクパルス）を比較信
号発生回路１６に加えて、出力パルスＥの中心で
零となる様なデイジタル比較信号ｕを得、位相検
波回路１０に第２の入力として加える。 This synchronization signal T is applied to the phase detection circuit 10 as a first input. On the other hand, the output pulse E (for example, a flyback pulse) of the horizontal output circuit 15 is applied to the comparison signal generation circuit 16 to obtain a digital comparison signal u which becomes zero at the center of the output pulse E. Add as input of 2.
ここで、比較信号発生回路１６は基本的には第
３図に示した如く、係数１−α0／２
の乗算器１７、及び係数α0の乗算器１８と、加算
器１９，２０と、１サンプリング間隔の遅延z-1
をする遅延回路２１とで構成され、その伝達関数
は次の式１で表わされる。 Here, the comparison signal generation circuit 16 basically includes a multiplier 17 with a coefficient of 1-α 0 /2, a multiplier 18 with a coefficient α 0 , adders 19 and 20, as shown in FIG. Delay of one sampling interval z -1
The transfer function is expressed by the following equation 1.
H1（Ｚ）＝１−α0／２・１＋Z-1／１−α0Z-1 １
ここに、サンプリング周波数を4fsc（fscは色副
搬送波周波数：NTSC方式では14.31818MHz）と
し、カツトオフ周波数を3.2KHzとした場合、α0
＝0.9986、１−α0／２＝0.0007となる。 H 1 (Z) = 1-α 0 /2・1 + Z -1 /1-α 0 Z -1 1 Here, the sampling frequency is 4fsc (fsc is the color subcarrier frequency: 14.31818MHz in the NTSC system), and the cutoff frequency is is 3.2KHz, α 0
=0.9986, 1-α 0 /2=0.0007.
また、この比較信号発生回路１６は、第４図に
示した如く構成することもできる。 Further, this comparison signal generation circuit 16 can also be configured as shown in FIG.
第４図において、２２，２３はトライステート
スイツチであり、それらのコントロール端子に
は、各々水平出力回路１５の出力パルスＥと、こ
れをインバータ２４を介して接続している。従つ
て、第５図ａのような出力パルスの高レベルの期
間（帰線期間）trにはトライステートスイツチ２
２がオンになつて定数C1が加算器２５に加えら
れ、走査期間tsにはトライステートスイツチ２３
がオンになつて定数C2（負の数）が加算器２５に
加えられる。加算器２５の出力信号Ｙは単位遅延
回路２６を介して帰還されるとともに、更に加算
器２７には信号Ｙと信号Ｙの最大値Ymaxの1/2
の信号が係数1/2の乗算器２８を介して加えられ、
出力Ｚとして比較信号ｕが得られる。 In FIG. 4, reference numerals 22 and 23 are tri-state switches, and their control terminals are connected to the output pulse E of the horizontal output circuit 15 via an inverter 24, respectively. Therefore, during the high level period (retrace period) of the output pulse as shown in FIG. 5a, the tri-state switch 2 is activated.
2 is turned on, a constant C 1 is added to the adder 25, and the tri-state switch 23 is turned on during the scanning period ts.
is turned on and a constant C 2 (negative number) is added to the adder 25. The output signal Y of the adder 25 is fed back via the unit delay circuit 26, and the adder 27 receives the signal Y and 1/2 of the maximum value Ymax of the signal Y.
is added via a multiplier 28 with a coefficient of 1/2,
A comparison signal u is obtained as an output Z.
第５図は、第４図の回路の各部の動作信号を示
している。ａは水平のフライバツクパルス、ｂは
加算器２５の出力信号Ｙ（これは実際の２値デイ
ジタル信号を仮にアナログ量として表わしてい
る）ｃはその出力信号Ｙの最大値の1/2の信号1/2
Ymax、ｄは出力の比較信号ｕ（同上）である。 FIG. 5 shows operating signals of each part of the circuit of FIG. 4. a is a horizontal flyback pulse, b is the output signal Y of the adder 25 (this temporarily represents an actual binary digital signal as an analog quantity), and c is a signal that is 1/2 of the maximum value of the output signal Y. 1/2
Ymax, d is the output comparison signal u (same as above).
次に、位相検波回路１０は、水平同期信号Ｔと
比較信号ｕとをサンプリング周期で乗算し、その
乗算結果を積算し、その結果を積算回数で除して
平均化することにより、１水平周期の位相検波出
力Ｖを得る様に動作する。第６図にその構成を示
す。第６図において２９は乗算器、３０は加算
器、３１は１サンプリング期間の遅延の遅延回
路、３２は係数1/Nの乗算器である。ここで、Ｎ
は加算器３０での加算回数であり、水平同期信号
の時間間隔をサンプリング周期で計数することに
より得る。 Next, the phase detection circuit 10 multiplies the horizontal synchronization signal T and the comparison signal u by the sampling period, integrates the multiplication results, divides the results by the number of integrations, and averages the results for one horizontal period. It operates so as to obtain a phase detection output V of . Figure 6 shows its configuration. In FIG. 6, 29 is a multiplier, 30 is an adder, 31 is a delay circuit with a delay of one sampling period, and 32 is a multiplier with a coefficient of 1/N. Here, N
is the number of additions in the adder 30, and is obtained by counting the time interval of the horizontal synchronization signal in the sampling period.
また、位相検波回路１０は、第７図に示した如
く構成することもできる。 Further, the phase detection circuit 10 can also be configured as shown in FIG.
第７図において、３３は水平同期信号Ｔの立上
り及び立下りエツジの検出回路である。このエツ
ジ検出回路３３の出力である立上りエツジ検出出
力は乗算器３４に入力され、他方の入力である比
較信号ｕとの乗算結果X1が得られる。一方、立
下りエツジ検出出力は乗算器３５に入力され、同
様に比較信号ｕとの乗算結果X2が得られる。 In FIG. 7, 33 is a detection circuit for the rising and falling edges of the horizontal synchronizing signal T. The rising edge detection output, which is the output of the edge detection circuit 33, is input to the multiplier 34, and the multiplication result X1 with the comparison signal u, which is the other input, is obtained. On the other hand, the falling edge detection output is input to the multiplier 35, and similarly the multiplication result X2 with the comparison signal u is obtained.
X1，X2は加算器３６にて加算され、乗算器３
７で1/2になされて、その出力として位相検波出
力Ｖが得られる。 X 1 and X 2 are added in the adder 36, and the multiplier 3
7 to 1/2, and the phase detection output V is obtained as the output.
第８図は第７図の回路の各部の動作信号を示し
ている。ここで、ｄは第５図のｄと同じ比較信号
ｕ，ｅは水平同期信号Ｔ，ｆは乗算出力X1（この
例では負の値）、ｇは乗算出力X2、ｈは位相検波
出力Ｖである。 FIG. 8 shows operating signals of each part of the circuit of FIG. 7. Here, d is the same comparison signal u as d in Figure 5, e is the horizontal synchronization signal T, f is the multiplication output X 1 (negative value in this example), g is the multiplication output X 2 , and h is the phase detection output It is V.
この位相検波回路１０の出力Ｖはループフイル
タ１１に加えて平均化し、ほぼ直流信号に変換さ
れた制御信号Ｗを得る。 The output V of this phase detection circuit 10 is applied to a loop filter 11 and averaged to obtain a control signal W that is almost converted into a DC signal.
ループフイルタ１１は、基本的には第９図に示
した如く、乗算器３８，３９，４０，４１，４２
と、加算器４３，４４，４５，４６と、１水平周
期の遅延Z-1回路４７，４８とで構成され、その
伝達関数は次の式２で表わされる。 The loop filter 11 basically includes multipliers 38, 39, 40, 41, 42 as shown in FIG.
, adders 43, 44, 45, and 46, and delay Z -1 circuits 47 and 48 of one horizontal period, and the transfer function thereof is expressed by the following equation 2.
H2（ｚ）＝１−α1／２・１＋Z-1／１−α1Z-1・１−α
2／１−α3・１−α3Z-1／１−α2Z-1２
NTSC方式では、水平同期信号の周波数fHは
15.734KHzであり、３８，３９，４３，４４，４
７で構成されるローパスフイルタのカツトオフ周
波数を1.6KHzとし、また、４０，４１，４２，
４５，４６，４８で構成されるフエーズラグフイ
ルタのカツトオフ周波数を5.0Hzとした場合、各
乗算器の係数は次の値になる。H 2 (z)=1−α 1 /2・1+Z −1 /1−α 1 Z −1・1−α
2 /1-α 3・1-α 3 Z -1 /1-α 2 Z -1 2 In the NTSC system, the frequency f H of the horizontal synchronization signal is
15.734KHz, 38, 39, 43, 44, 4
The cutoff frequency of the low pass filter consisting of 7 is 1.6KHz, and 40, 41, 42,
When the cutoff frequency of the phase lag filter composed of 45, 46, and 48 is set to 5.0 Hz, the coefficients of each multiplier have the following values.
α1＝0.5、１−α1／２＝0.25
α2＝0.99805、α3＝0.98438
１−α2／１−α3＝0.125
このようなループフイルタ１１の出力である制
御信号Ｗを計数器で構成された発振回路１２に加
えて、発振回路１２の出力の周波数と位相を入力
の水平同期信号Ｔに同期させるように制御する。
この結果、制御信号Ｗは零に近づいていき同期が
保持される。 α 1 = 0.5, 1-α 1 /2 = 0.25 α 2 = 0.99805, α 3 = 0.98438 1-α 2 /1- α 3 = 0.125 The control signal W, which is the output of the loop filter 11, is calculated using a counter. In addition to the configured oscillation circuit 12, the frequency and phase of the output of the oscillation circuit 12 are controlled to be synchronized with the input horizontal synchronization signal T.
As a result, the control signal W approaches zero and synchronization is maintained.
発振回路１２の出力は遅延時間制御回路１３に
加え、ループフイルタ１１の出力Ｗの一部（例え
ば下位２ビツトα、β）を用いて位相の微調整を
行なう。 The output of the oscillation circuit 12 is sent to the delay time control circuit 13, and a part of the output W of the loop filter 11 (for example, the lower two bits α and β) is used to finely adjust the phase.
この遅延時間制御回路１３の構成例を第１０図
に示す。第１０図において、位相検波出力を平均
化したループフイルタ１１の出力Ｗの一部（下位
２ビツトα、β）を各々インバータ４９，５０と
バツフアアンプ５１，５２に加え、それらの各出
力を組み合せてANDゲート５３，５４，５５，
５６に加えて、（α、β）の組み合せ（０、０）、
（０、１）、（１、０）、（１、１）をデコードする。
その出力でトライステートスイツチ５７，５８，
５９，６０を各々制御する。６１，６２，６３は
トライステートスイツチ５７，５８，５９，６０
と共に一定の遅延時間ｔを有する遅延ゲートであ
る。 An example of the configuration of this delay time control circuit 13 is shown in FIG. In FIG. 10, a part of the output W (lower two bits α, β) of the loop filter 11, which averages the phase detection output, is applied to inverters 49 and 50 and buffer amplifiers 51 and 52, respectively, and their respective outputs are combined. AND gate 53, 54, 55,
In addition to 56, the combination (0, 0) of (α, β),
Decode (0, 1), (1, 0), (1, 1).
At its output, tri-state switches 57, 58,
59 and 60, respectively. 61, 62, 63 are tri-state switches 57, 58, 59, 60
This is a delay gate having a constant delay time t.
この構成により、入出力間に下記の如き遅延時
間制御を行うことができる。但しｔはサンプリン
グ周波数4fscに対する１サンプリング時間の1/4
よりも小さな値である。 With this configuration, the following delay time control can be performed between input and output. However, t is 1/4 of 1 sampling time for sampling frequency 4fsc
is a value smaller than .
（α、β）＝（０、０）の時、入出力間の遅延時
間はｔ
（α、β）＝（０、１）の時、入出力間の遅延時
間は2t
（α、β）＝（１、０）の時、入出力間の遅延時
間は3t
（α、β）＝（１、１）の時、入出力間の遅延時
間は4t
次に、遅延時間制御回路１３の出力は、水平ド
ライブ回路１４を経て水平出力回路１５に加えら
れ、その出力として水平偏向出力信号が得られ
る。 When (α, β) = (0, 0), the delay time between input and output is t When (α, β) = (0, 1), the delay time between input and output is 2t (α, β) = When (1, 0), the delay time between input and output is 3t When (α, β) = (1, 1), the delay time between input and output is 4t Next, the output of the delay time control circuit 13 is: The signal is applied to a horizontal output circuit 15 via a horizontal drive circuit 14, and a horizontal deflection output signal is obtained as its output.
上述の如き、デイジタル信号処理を用いた制御
ループにより、水平の発振周波数と位相を制御
し、水平偏向出力信号を入力の同期信号に同期保
持することができる。 The horizontal oscillation frequency and phase can be controlled by a control loop using digital signal processing as described above, and the horizontal deflection output signal can be kept in synchronization with the input synchronization signal.
発明の効果
このように、本発明によれば、テレビジヨン受
像機における水平同期装置をデイジタル回路によ
り構成したので、従来のアナログ方式の装置にお
けるような抵抗やコンデンサの如き部品を殆んど
必要とすることがないために、半導体集積回路に
より構成できてしかも高集積化ができ、回路部品
と生産工程の大巾な合理化が可能となる。更に、
デイジタル信号処理方式はアナログ方式における
回路部品のばらつき等による回路の不安定要素が
殆んどないため、極めて安定な動作を得ることが
できる。Effects of the Invention As described above, according to the present invention, since the horizontal synchronization device in a television receiver is constructed from a digital circuit, most of the components such as resistors and capacitors that are required in conventional analog devices are not required. Therefore, it can be constructed using semiconductor integrated circuits and can be highly integrated, making it possible to greatly rationalize circuit components and production processes. Furthermore,
Since the digital signal processing method has almost no circuit instability caused by variations in circuit components in the analog method, extremely stable operation can be obtained.
第１図は従来例の水平同期装置のブロツク図、
第２図は本発明の一実施例における水平同期装置
のブロツク図、第３図、第４図は同装置に用いら
れる比較信号発生回路の回路図、第５図はその各
部の波形図、第６図、第７図は同装置に用いられ
る位相検波回路の回路図、第８図はその各部の波
形図、第９図は同装置に用いられるループフイル
タの回路図、第１０図は同装置に用いられる遅延
時間制御回路の回路図である。
８……Ａ−Ｄ変換器、９……同期分離回路、１
０……位相検波回路、１１……ループフイルタ、
１２……発振回路、１３……遅延時間制御回路、
１４……水平ドライブ回路、１５……水平出力回
路、１６……比較信号発生回路。
Figure 1 is a block diagram of a conventional horizontal synchronizer.
FIG. 2 is a block diagram of a horizontal synchronizing device according to an embodiment of the present invention, FIGS. 3 and 4 are circuit diagrams of a comparison signal generating circuit used in the same device, FIG. 5 is a waveform diagram of each part, and FIG. Figures 6 and 7 are circuit diagrams of the phase detection circuit used in the same device, Figure 8 is a waveform diagram of each part, Figure 9 is a circuit diagram of the loop filter used in the same device, and Figure 10 is the same device. FIG. 2 is a circuit diagram of a delay time control circuit used in FIG. 8...A-D converter, 9...Synchronization separation circuit, 1
0... Phase detection circuit, 11... Loop filter,
12...Oscillation circuit, 13...Delay time control circuit,
14...Horizontal drive circuit, 15...Horizontal output circuit, 16...Comparison signal generation circuit.
Claims (1)
ル信号に変換するＡ−Ｄ変換器と、上記Ａ−Ｄ変
換したデイジタル信号から水平パルス、垂直パル
ス及び等価パルスを含む同期信号を得る同期分離
回路と、水平出力回路の出力パルスを積分してデ
イジタル比較信号を発生させるように加算器、乗
算器及び単位遅延回路を用いて構成した比較信号
発生回路と、前記同期分離回路からの水平同期信
号と前記比較信号発生回路からのデイジタル比較
信号とを加えて位相比較するように乗算器、加算
器及び単位遅延回路を用いて構成した位相検波回
路と、前記位相検波回路の位相検波出力信号を平
均化するように加算器、乗算器及び単位遅延回路
を用いて構成しその伝達関数を Ｈ（ｚ）＝１−α1／２・１＋z-1／１−α1z-1・１−α
2／１−α3・１−α3z- 1／１−α2z-1 （但し、α1、α2、α3は乗算器の乗算係数、z-1は
単位遅延を表わす）で表わされるものとしたルー
プフイルタと、上記ループフイルタの出力を制御
信号として前記水平出力回路の出力パルスの周波
数と位相とを水平同期信号に同期させるように制
御する計数器を用いて構成した水平発振回路と、
前記水平発振回路の発振出力信号の位相を前記ル
ープフイルタの出力の前記制御信号の一部を用い
て徴調整する遅延時間制御回路と、前記遅延時間
制御回路の出力により駆動した水平ドライブ回路
および水平出力回路とを設けたことを特徴とする
水平同期装置。[Claims] 1. An A-D converter that converts a composite video signal into a digital signal quantized into binary values, and a synchronization device that includes horizontal pulses, vertical pulses, and equivalent pulses from the A-D converted digital signal. a synchronous separation circuit for obtaining a signal; a comparison signal generation circuit configured using an adder, a multiplier, and a unit delay circuit so as to integrate output pulses of the horizontal output circuit and generate a digital comparison signal; and the synchronous separation circuit. a phase detection circuit configured using a multiplier, an adder, and a unit delay circuit to add and compare the phases of the horizontal synchronization signal from the digital comparison signal from the comparison signal generation circuit, and the phase detection circuit of the phase detection circuit; An adder, a multiplier, and a unit delay circuit are used to average the detected output signal, and the transfer function is H(z)=1−α 1 /2・1+z −1 /1−α 1 z −1・1-α
2 /1-α 3・1-α 3 z - 1 /1-α 2 z -1 (however, α 1 , α 2 , α 3 are the multiplication coefficients of the multiplier, and z -1 represents the unit delay). A horizontal oscillation device configured using a loop filter as shown in FIG. circuit and
a delay time control circuit that adjusts the phase of the oscillation output signal of the horizontal oscillation circuit using a part of the control signal output from the loop filter; a horizontal drive circuit driven by the output of the delay time control circuit; 1. A horizontal synchronization device comprising an output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16173482A JPS5950669A (en) | 1982-09-16 | 1982-09-16 | Horizontal synchronizing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16173482A JPS5950669A (en) | 1982-09-16 | 1982-09-16 | Horizontal synchronizing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950669A JPS5950669A (en) | 1984-03-23 |
| JPS644712B2 true JPS644712B2 (en) | 1989-01-26 |
Family
ID=15740865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16173482A Granted JPS5950669A (en) | 1982-09-16 | 1982-09-16 | Horizontal synchronizing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950669A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10329890A (en) * | 1997-05-30 | 1998-12-15 | Koei:Kk | Powder particle supplying device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028404B2 (en) * | 1976-09-29 | 1985-07-04 | 株式会社日立製作所 | Logarithmic amplifier circuit |
| DE3027828A1 (en) * | 1980-07-23 | 1982-03-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | FREQUENCY / PHASE CONTROL LOOP |
-
1982
- 1982-09-16 JP JP16173482A patent/JPS5950669A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5950669A (en) | 1984-03-23 |
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