JPS642978B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータ処理方式で用いられるアドレ
シング可能なデータ・メモリ・デバイス（データ
記憶装置）に関し、特にアドレシング可能なメモ
リにおける予め定められたアドレスを特定化する
ことが可能なようにアドレシング可能なメモリを
利用装置によつて利用するようにされたデータ処
理装置に関する。

本発明による方式もしくはシステムによれば、
アドレシング可能なメモリ、即ちアドレス可能メ
モリを用いた場合に、特定すべきアドレスを予め
マークしておいて、これらアドレスのうちの１つ
のアドレスが要求される度毎に利用装置にその旨
を報告することが可能となる。

本発明は主としてマイクロプロセツサを用いた
データ処理装置で、しかもアドレス可能メモリの
予め定められたアドレスが特定の位置を占めるデ
ータ処理装置であつて、該特定のアドレスでマイ
クロプロセツサに対しサブルーチーンを呼び出す
ことにより一般に得られる特殊プロセルを呼び出
すことができるようにしたデータ処理装置に関す
るものである。

この様なデータ処理装置の特定の例としては例
えば工作機械を制御するための或る種の自動産業
用機械がある。ここで言う特定のアドレスとは、
例えば目標物、例えばバイトまたはバイト・ホル
ダの交換または運動の切換を命令するための制御
プログラム・アドレスである。

また計算機の周辺装置と中央記憶装置との間に
おけるデータ交換を制御するための制御装置の場
合には、ここで言う特定アドレスとは例えば転送
に用いられるバツフア・メモリの境界アドレスで
ある。

このようなデータ処理方式においては、処理装
置は処理プログラムの制御下でアドレシング可能
なメモリであるデータ・メモリからの所要のデー
タを取り出す。このメモリは格納されるデータを
保持するための記憶場所を有している。これら記
憶場所に達するために、マイクロプロセツサは記
憶場所のアドレスを定める。処理の進行過程にお
いて、所要のデータのアドレスが発生される。こ
の場合処理装置が特定アドレスと称する或る予め
定められたアドレスに達した時にその旨の報告を
受けるようにするのが多くの場合に有用である。
これらの予め定められたアドレスは、主として例
えばレジスタの限界のような境界ならびに例えば
プログラムの特定サブルーチーンへの分岐によつ
て実行される特殊プロセスの呼び用アドレスを構
成するものである。

現在のデータ処理方式においては上に述べたよ
うな状況は処理装置によつて呼び出される記憶さ
れているアドレスを監視するための装置を設ける
ことによつて対処されている。１つの方法によれ
ば、呼び出されたアドレスと１つまたは複数のレ
ジスタの内容とが組織的に比較される。この場合
レジスタの内容が監視される特定のアドレスを表
わす。この方法ではメモリに呼出しをかける処理
装置の各サイクル毎に比較動作が必要である。こ
のためには付加回路が要求され、時間の損失は増
大する。加えてデータ処理システムの価格が増大
し、動作速度は緩慢になる。他の方法によれば、
計数器もしくはカウンタによつて現在の命令アド
レスを最近接の特定アドレスから分離している間
隔が考慮される。現在のアドレスが発生される都
度カウンタの内容は適当な方向に変動する。カウ
ンタの内容が零になると、特定のアドレスが得ら
れることの表示となる。この方法には先に述べた
方法と同じ欠点がある。

上に述べたような欠点を軽減するために、本発
明は処理装置によつて制御される標識をデータ・
メモリの特定のアドレスと組み合わせて、該処理
装置に特定のアドレスが呼び出される都度その旨
の報告を行なう装置を提案しようとするものであ
る。

上の目的で本発明によれば、アドレシング可能
なメモリの定められたアドレスを特定化し、そし
て主として利用装置からメモリ・アドレスを呼び
出すことにより該アドレシング可能なメモリを利
用することにより該アドレシング可能なメモリに
格納されているデータを利用装置により利用する
際に、上記アドレスの特定化で上記特定化された
アドレスと関連の上記利用装置から発生される標
識を特定化手段に書き込みそして上記アドレシン
グ可能なメモリの利用で呼び出されるアドレスが
上記特定化されたアドレスのうちの１つである毎
に上記特定化手段を制御して上記特定化されたア
ドレスに対応する上記標識に関する情報項目を発
生し、該情報項目を上記利用装置に伝送すること
を特徴とするものである。

本発明の別の特徴によれば、上記標識は異なつ
たパターンを有し、そして該異なつたパターンは
利用装置によつて定められる。

本発明の別の特徴によれば、上記特定化では、
上記特定化手段への上記書込み以前に中間段階が
設けられ、該中間段階においては、上記利用装置
が上記標識を中間装置に伝送し、一方該中間装置
は該標識を特定化手段に書き込むために伝送を行
ないそして上記アドレシング可能なメモリの利用
では１つの特定化されたアドレスが要求される場
合に上記中間手段を刺激して、上記利用装置に上
記標識に関する上記情報を伝送する。

さらに本発明によれば、上記標識に関する上記
情報の伝送は上記特定化手段に標識の存在を信号
する第１の相と上記標識が上記第１の相で報知さ
れた上記利用装置による要求に応答して伝送され
る第２の相を有する。

また本発明によれば、データを格納するための
少くとも１つのアドレシング可能なデータ・メモ
リと該データを利用するための利用装置とを有
し、該利用装置は上記データを処理するための処
理回路と、上記処理回路の命令で上記データ・メ
モリ内のデータの記憶場所をアドレシングするア
ドレス回路と、上記処理回路に接続されておつ
て、上記処理回路と上記アドレシング可能なメモ
リとの間で交換される上記データを格納するため
の入出力バツフア・レジスタとを備えており、さ
らに接続手段が設けられておつて、該接続手段は
上記アドレス回路を上記データ・メモリに接続す
るアドレス母線と、上記データ・メモリに上記入
出力バツフア・レジスタを接続するためのデータ
母線と、上記処理回路および上記メモリ間におけ
る上記データ交換を制御するための制御母線とを
有しているデータ利用装置において、上記デー
タ・メモリのアドレスを特定化するための手段を
有し、該特定化手段は該特定化手段に属するアド
レスと関連の記憶場所に標識処理回路の命令を書
き込むことにより上記データ・メモリの特定のア
ドレスを特定化し、そして上記関連の記憶場所は
上記標識に関連のデータを上記処理回路に伝達す
ることにより上記処理回路からの上記特定アドレ
スの呼びに応答することを特徴とするデータ利用
装置が提案される。

本発明の好ましい具体例においては、上記処理
回路と上記特定化手段との間に中間手段が設けら
れておつて、該中間手段により上記処理回路と上
記特定化手段との間における上記標識に関連の上
記情報の交換を制御し、もつて上記処理回路をし
て標識の利用を遅延可能にする。

本発明のさらに別の具体例においては、上記中
間手段が上記特定化されたアドレスのうちの１つ
のアドレスを呼び出したことを上記処理回路に報
知せしめる。

本発明のさらに別の具体例によれば、上記関連
の記憶場所が上記データ・メモリに類似のメモリ
である標識メモリ内に設けられており、該標識メ
モリのアドレスは上記利用装置の上記アドレス回
路によつて指定される。

本発明のさらに他の具体例によれば、上記中間
手段が上記処理回路をデータ交換する周辺装置に
接続するのに用いられる型のアドレシング可能な
装置により形成されている。

本発明は上に述べたような種々な機能を果たす
論理装置を備えた集積回路板モジユールまたはそ
れに類似の回路要素をも包摂するものであること
は理解されるであろう。

本発明の他の目的、特徴および利点は本発明の
好ましい具体例を示す添付図面を参照しての以下
の説明から明らかとなろう。

本発明による方法を図解するために、第１図に
は本発明に係るデータ処理システムで行なわれる
動作のフローチヤートが示されている。

説明の便宜上このフローチヤートは特に例えば
MOTOROLA社から1976年２月に発行されてい
る文献9701−５（IMPERIAL LITHO B55769）
の「M6800 MICROCOMPUTER SYSTEM
DESIGN DATA」に開示されているようなマイ
クロプロセツサおよび関連の回路を有するデータ
処理システムの動作に関するものであると仮定す
る。動作過程においてマイクロプロセツサはデー
タ・メモリと称されるアドレシング可能なメモリ
に格納されている命令を得なければならない。得
ようとする命令のアドレスは通常のカウンタもし
くは命令カウンタに格納されている。このアドレ
スはアドレシング可能なメモリに送られそして該
メモリは読取りサイクルでの要求に際して呼び出
されたアドレスの内容を送る。このようにして得
られた命令は命令レジスタに入れられる。このレ
ジスタから命令は解読されて、それにより処理回
路によつて実行することが必要とされる動作もし
くは演算が演繹される。逆にマイクロプロセツサ
は記憶アドレスを呼び出し、格納すべき命令もし
くはデータを送りそして記録もしくは書込みメモ
リ・サイクルを要求することにより命令またはデ
ータをアドレシング可能なメモリに格納すること
ができる。命令が得られるとマイクロプロセツサ
はカウンタの増分を指令する。そこでカウンタの
内容は次の命令のアドレスとなる。

第１図においてブロツク１は次の命令のアドレ
スを定義する動作を表わす。この定義を実行する
ための許可はブロツク１の端子１または３を介し
て与えられる。このアドレスが定義されるとこの
アドレスに格納されている命令が取り込まれる。
この取込みはブロツク２で表わされている。この
ブロツク２にはブロツク３に示した命令の復号も
しくは解読動作が続く。この復号で処理システム
は命令によつて定義される動作もしくは演算の性
質を認識することができる。従つてこれらの動作
もしくは演算にデータ・メモリ・サイクルが必要
か否かを知ることができる。

命令がメモリ・サイクルを必要としない場合に
は、この命令はブロツクもしくはステツプ５で実
行され、しかる後にブロツク１の入力端３に印加
される実行命令信号の終了でプログラムが次の命
令に進むことの指令が与えられる。

命令がメモリ、即ち記憶動作を必要とする場合
には所要のメモリ・サイクルがステツプ６でチエ
ツクされて、読取りサイクルであるか、あるいは
書込みサイクルであるかが判定される。

書込みサイクルである場合にはステツプ７で、
呼び出されたアドレスに、該アドレスに格納され
ているデータと関連の標識を割り当てるべきか否
かについて判定がなされる。答が肯定である場合
にはステツプ８で関連の標識のデータが取り込ま
れる。かくしてステツプ９でメモリに格納される
べきデータが得られる。最後にステツプ１０で標
識メモリに関連の標識が格納され、他方データが
データ・メモリに装入される。これら２つの装入
動作が完了すると、ステツプ１の入力１を介して
プログラムが進行せしめられる。

書込みサイクルが格納すべきデータと関連の標
識を必要としない場合には格納されるデータはス
テツプ１１で得られて、得られたデータはステツ
プ１２でデータ・メモリに装入され、しかる後に
ブロツク１の端子１を介してプログラムは再び進
められる。

記憶動作で要求されるサイクルが読取りサイク
ルである場合には、このサイクルはステツプ１３
で実行される。このサイクルの結果はステツプ１
４でチエツクされる。

この読取りサイクルの結果としてデータが得ら
れ、そしてこのデータが存在したアドレスが関連
の標識を有している場合にはこの標識はステツプ
１５でチエツクされる。この標識は読取りが行な
われたアドレスを特徴付けるものであつて、マイ
クロプロセツサはステツプ１６で対応の処理を行
なう。この処理の結果ブロツク１の入力１を介し
てプログラムは再び進められる。読取りサイクル
に標識が存在しない場合には得られたデータはス
テツプ２で装入された命令に従いステツプ１７で
用いられる。この動作が終了すると制御はブロツ
ク１の入力１に与えられる要求でプログラムに戻
される。

要約すると、データ・メモリは標識によつて特
定されるアドレスを有すると言うことができる。
この特定は問題のアドレスに関連の標識を組み合
わせることによつて書込みサイクルで達成され
る。特定のアドレスを読み出す際に、この特定の
アドレスの呼び出しで関連の標識がこのアドレス
に現われる。そしてこの標識によつて該標識が割
り当てられているアドレスに関する情報が処理シ
ステムに供給される。この標識は例えば記憶領域
の限界の表示を含むことができる。

第２図は上記された動作のためのデータ処理シ
ステムを示すものである。この処理システムは機
能ブロツクダイヤグラムで示されている。機能ブ
ロツク２８はデータ利用手段を表わす。このブロ
ツク内にはデータ処理回路１８、アドレス回路２
１および入出力バツフア・レジスタ２２が示され
ている。

データ処理回路１８は接続１９によりアドレス
回路２１に接続されており、接続２０により入出
力バツフア・レジスタ２２に接続されており、接
続２７により特定化手段２５に接続されており、
そして接続２９によりデータ・メモリ２４ならび
に特定化手段２５に接続されている。接続２７は
標識母線であり、接続２９は制御母線である。ア
ドレス回路２１の出力にはアドレス母線２３が接
続されている。バツフア・レジスタ２２の出力側
にはデータ母線２６が接続されている。アドレス
母線２３はデータ・メモリ２４に接続されると共
に特定化手段２５に接続されている。

データ・メモリ（記憶装置）２４はアドレス母
線２３、制御母線２９およびデータ母線２６によ
りそれぞれ付活される３つの入力を有している。
特定化手段２５もまたそれぞれアドレス母線２
３、制御母線２９および標識母線２７により付活
される３つの入力を有している。

処理回路１８はデータ・メモリ２４とデータ交
換をしそして特定化手段２５と標識の交換をした
い場合には、データおよび上記標識が存在する記
憶場所のアドレスを接続１９に発生してアドレス
回路２１に供給する。このアドレス回路２１はデ
ータ・メモリ２４の記憶場所にアドレスを行な
い、他方また特定化手段２５内の記憶場所にアド
レシングしたアドレス母線２３に出力を供給す
る。これら２つの記憶場所のアドレスは同じアド
レスであることは理解されよう。特定化手段は対
応の標識を記録するために特定化されるデータの
各々に対して利用可能である１つの記憶場所を有
すれば充分である。さらに処理回路１８はメモリ
２４および２５から要求される動作サイクルの性
質を定める信号を制御母線２９に出力する。処理
回路１８が書込みサイクルを実行したい場合に
は、この書込みサイクルを開始する以前に記憶す
べきデータを接続２０に出力して、該データをデ
ータ入出力バツフア・レジスタ２２にロードし、
該レジスタ２２からデータをデータ母線に伝送す
ると共に、他方または特定化すべきデータである
場合にはそのアドレスに対応する標識を標識母線
２７に出力しなければならない。これらの動作が
完了すると処理回路１８は読取りサイクルを開始
し、それによりデータ母線２６のデータがデー
タ・メモリ２４にロードされそして標識母線２７
に在る標識は特定化手段２５に入力される。

上に述べたところから明らかなように、処理回
路１８は書込きサイクル過程においてデータをデ
ータ・メモリ２４に格納することができ、そして
呼び出されたアドレスが特定化すべき場合には特
定化手段２５にこのアドレスに対応する標識がロ
ードされる。以後この標識は特定化アドレスと関
連の標識と称することにする。

読取りサイクルの場合にも制御母線を介して処
理回路１８が読取りサイクルを制御する点を除
き、アドレシング動作は上述の場合と同じであ
る。この読取りサイクルではアドレス指定された
記憶場所に格納されているデータがデータ・メモ
リ２４の出力、即ちデータ母線２６に与えられ
る。そこでデータ母線２６はこの読み出されたデ
ータを入出力バツフア・レジスタ２２に送り、該
レジスタ２２はこのデータを接続２０を介し処理
回路１８に供給する。

同様にして特定化手段２５においても読取りサ
イクルが実行されている。データのアドレスと関
連のアドレスを有するアドレス場所に特定化され
たアドレスに関する標識が存在する場合には、こ
の標識は特定化手段２５の出力端に出力され、同
時に母線２７によつて処理回路１８に伝送され
る。特定化手段２５によるこのアドレスの読み取
りで標識が得られなかつた場合にはこのアドレス
は特定化されたアドレスではないことが判り、従
つて標識母線２７には信号は供給されない。

第３図は第２図に示したシステムの変形例を示
す。この変形例においては利用装置２８と特定化
手段２５との間に中間回路３０が設けられてい
る。標識の伝送は標識母線２７を介して直接的に
は行なわれない。特定化手段２５はアドレス母線
２３、制御母線２９および遅延標識母線３１に接
続されている。この遅延標識母線３１の他側は中
間回路３０に接続されている。中間回路３０はま
たアドレス母線２３およびデータ母線２６に接続
されている。

利用装置２８が呼びアドレスを標識と組み合わ
せることによつてデータ・メモリ２４内にデータ
を書き込むことを要求する場合にはその処理は次
のような仕方で行なわれる。中間回路３０のアド
レスがアドレス母線２３に出力され、該アドレス
と関連の標識がデータ母線２６に出力され、そし
て書込みサイクルを実行すべき旨の命令が制御母
線２９に出力される。中間回路３０に入力される
これら信号のセツトで標識は中間回路３０に導入
される。次のサイクルで利用装置２８はデータ・
メモリ２４に書き込まれるべきデータのアドレス
をアドレス母線２８に出力し、データ・メモリ２
４に書き込まれるべきデータをデータ母線２６に
出力しそして書込みサイクルを実行すべき命令を
制御母線２９に出力する。データ母線２４ならび
に特定化手段２５に供給されるこれら信号のセツ
トで、これら２つの要素２４および２５を用いて
書込みサイクルが実行される。データ・メモリ２
４に対して、この書込みサイクルではデータ母線
２６上のデータがデータ・メモリ２４の記憶場所
に記憶される。なおこのデータはアドレス母線２
３上のアドレスによつて画定されるものである。
中間回路３０に対してはこの書込みサイクル命令
で以前に受け取つていた標識が遅延標識母線３１
に出力される。特定化手段２５に対してはこの書
込みサイクルで遅延標識母線３１上の標識がアド
レス母線２３上のアドレスにより定められる特定
化手段２５内の記憶場所に格納される。

利用装置２８がデータ・メモリ２４の記憶場所
の内容を読み出したい場合には読み出しを行なう
べき記憶場所のアドレスがアドレス母線２３に出
力されそして制御母線２９には読出しサイクルの
命令が出力される。これら２つの母線によつて伝
送される信号がデータ・メモリ２４に達すると、
それによりデータ・メモリ２４の読取りサイクル
の実行が開始される。この読取りサイクルではア
ドレス母線２３上のアドレスによつて指定される
記憶場所に格納されていたデータがデータ母線２
６に出力される。同時に特定化手段２５がアドレ
ス母線２３を介してデータ・メモリの読出し場所
のアドレスならびに制御母線２９を介して読取り
命令を受けて、データ・メモリ２４で呼び出され
たアドレスと同じアドレスを有する特定化手段２
５内の記憶場所の内容の読取りサイクルが実行さ
れる。この記憶場所に標識が格納されている場合
には読取りサイクルでこの標識は遅延標識母線３
１に出力される。この遅延標識母線３１は標識を
中間回路３０に伝送する。アドレス・コードが関
連の標識を有しているか否かを知るために、処理
回路２８は制御母線２９に出力される適当な指令
により中間回路３０がデータ母線２６に、特定化
手段２５内のアドレス・コードで行なわれた読出
しの結果を出力するように命令する。関連の標識
が存在しない場合にはデータ母線２６には信号が
発生されることはない。関連の標識がある場合に
はこの標識はデータ母線２６に出力される。

上に述べた開発システムの変形例においては、
アドレスによつて定められる記憶場所の記憶内容
の読取り動作後に特定化装置２５は呼びがかつた
アドレスと関連の標識が検出された場合に、その
ことを利用装置２８に通報する。この目的で制御
母線２９には呼び出されたデータと関連の標識の
存在を利用装置２８に通報する信号が発生され
る。この標識の存在を利用装置２８に通報する情
報を用いることによつて、中間回路３０に特殊サ
イクルを要求する必要はなくなる。

開発システムの別の具体例によれば、特定化装
置２８はデータ・メモリ２４に類似のメモリによ
り形成される。このメモリはデータ・メモリ２４
に類似しているところから標識メモリ２５と称さ
れる。

開発システムの別の具体例によれば、中間回路
３０はデータ利用装置２８を周辺装置に接続する
のに用いられる装置と類似のアドレシング可能な
装置により形成される。中間回路３０は利用装置
２８にとつて特殊な周辺装置と見なすことができ
る。本発明のシステム、ならびにその変形例につ
いての理解はMOTOROLA MC6800マイクロプ
ロセツサをベースとする本発明の好ましい具体例
を示す第４図を参照しての説明から一層深まろ
う。

利用装置２８はMOTOROLA MC6871型のク
ロツク４９およびMOTOROLA MC6800型のマ
イクロプロセツサ４８型により形成されている。

MC6871型クロツク４９は全システムの動作相
を定める２つの同期信号を発生する。これら２つ
の信号はΦ₁およびΦ₂と称する。これら信号はマ
イクロプロセツサ４８に伝送される。

マイクロプロセツサ４８は次のような３つの母
線により該マイクロプロセツサが制御システムの
残余の部分に接続されている。これら母線の１つ
にはマイクロプロセツサ４８によつて呼び出され
るアドレスを搬送するアドレス母線２３がある。
このアドレス母線はそれぞれがアドレスを定める
２進重みの１つを表わす16本のラインもしくは線
を備えている。これらラインは本明細書において
以後A₀，A₁，A₂，A₃，A₄，………A₁₄，A₁₅を
付して述べる。さらに上記３つの母線にはマイク
ロプロセツサ４８と該マイクロプロセツサが制御
する種々な回路との間でデータ交換を行なうため
のデータ母線２６が含まれる。このデータ母線は
交換の対称となるデータを定める２進重みの１つ
をそれぞれ表わす８つのラインを有しており、こ
れらラインにはD₀，D₁，D₂，D₃，D₄，D₅，D₆お
よびD₇の参照記号が付けられている。第３の母
線としてマイクロプロセツサ４８が被制御回路に
命令を伝達しかつ該回路から応答を受けるための
制御母線２９がある。この制御母線は次のような
信号を搬送する。即ち、 クロツク信号Φ₁およびΦ₂ 回路を初期状態に設定する働きをなす初期設定
信号INITIALIS. 書込みサイクル制御信号WRITING.この信号
が高レベルにある時には書込みサイクルの実行を
制御し、そして低レベルにある時には読取りサイ
クルの実行を制御する。

アドレス母線２３に発生されるアドレシング有
効化もしくは選択信号．SELECTIONと称する。

割込みマスク信号．この信号は以下の説明にお
いては用いられない。

割込み要求信号INTERRUPT.この信号は被制
御回路がマイクロプロセツサ４８の割込みを要求
する時に該被制御回路によつて発生される。

これらの信号ならびにその使用に関しては既に
述べたMOTOROLA社の技術文献に詳述されて
いる。

データ・メモリ２４はMOTOROLA
MCM6605A型の８つの集積回路により形成され
ている。これら回路は５０，５１，５２，５３，
５４，５５，５６および５７で示されている。こ
れら回路の各々は１ビツト容量の4096個の記憶場
所を有するアドレシング可能なメモリである。回
路５０はデータ・ビツト「０」を記憶し、回路５
１はビツト「１」を記憶し、以下同様にして集積
回路５７はビツト「７」を記憶する。

標識メモリ２５はデータ・メモリ２４に類似し
ておつて、８つ回路６０，６１，６２，６３，６
４，６５，６６，６７を有する。集積回路６０は
標識ビツト「０」を格納し、以下同様にして集積
回路６７は標識ビツト「７」を記憶する。

これら２つのメモリ２４および２５の記憶場所
はアドレス母線２３によりアドレス指定される。

データ・メモリ２４はそれぞれが記憶している
データをデータ母線２６を介してマイクロプロセ
ツサと交換する。回路５０は「０」ビツトをライ
ンD₀を介して交換し、回路５１はビツト「１」
をラインD₁を介して交換し、以下同様にして回
路５７はラインもしくは線D₇を介してビツト
「７」を交換する。

標識メモリ２５は或る程度迄リレーとしての働
きをなす中間回路３０を介してマイクロプロセツ
サ４８と標識ビツトの交換を行なう。この中間回
路３０は標識書込み標準化回路６９およびインタ
ーフエース・アダプタ７０を備えている。インタ
ーフエース・アダプタ７０はMC6820型の
MOTOROLA社の集積回路である。この回路に
は２つの周辺装置を接続することができる。図に
示したシステムにおいてはこれら２つの接続可能
性が利用されている。これら接続はマイクロプロ
セツサの命令に応じる或る場合には読取りモード
で用いられ、また或る場合には書込みモードで用
いられる。もちろんこれら２つの接続を交互に用
いることも可能であり、この場合には片方の接続
が１つの動作型式に対してのみ用いられる。即
ち、１つの接続は書込みモードに用いられ、他の
接続は読取りモードに用いられまたその逆も可能
である。

集積回路５０ないし５７，６０ないし６７およ
び７０の動作はMOTOROLA社から発行されて
いる関連の技術文献に記述されている。書込み合
併装置（ユニフアイヤ）６９の動作については下
に説明する。

第５図は書込み合併装置６９の動作を図解する
ものである。この図には合併装置６９の動作に直
接参加する回路だけが示されている。即ち標識メ
モリ２５を構成する８つの集積回路６０，６１，
６２，６３，６４，６５，６６，６７と、インタ
ーフエース・アダプタ回路である集積回路７０
と、標識書込みコントローラ６９である。母線は
図示されていないが用いられる線もしくはライン
は、アドレス母線２３の場合にはその簡略信号
A₀，………A₁₅で、データ母線２６の場合には
D₀，………D₇で、そして制御母線２９の場合に
はINITIALIS、WIRTING、Φ₁Φ₂、
INTERRUPUTで示されている。

この図には集積回路６０だけが詳細に示されて
いる。中心部はメモリ・セル回路１０２である。
読出しまたは書込みを行なおうとするセルは行デ
コーダ１００ならびに列デコーダ１０１によつて
アドレス指定される。行デコーダ１００はアドレ
ス母線２３の線A₀，A₁，A₂，A₃およびA₄により
付活される。列デコーダ１０１はアドレス母線２
３の線A₅ないしA₁₅により付活される。この集積
回路６０の内部クロツクは１０７で示されてい
る。この内部クロツク１０７はその入力１に初期
設定信号INITIALISATを、入力２にWRITING
信号をそして入力３にクロツク信号Φ₂を受ける。
この内部クロツク１０７の出力は４におけるクロ
ツク信号Φ₁および６におけるクロツク信号Φ₃で
ある。これら３つのクロツク信号Φ₁，Φ₂および
Φ₃はメモリ・セル回路１０２に供給されて、こ
れらメモリ・セルの動作相を制御する。メモリの
データ入出力回路は１０３で示されている。これ
ら入出力回路１０３はその入力１に書込みサイク
ルの場合記憶されるビツトの値またはリフレツシ
ユサイクルの場合、記録されるべきビツトの値を
受ける。入出力回路１０３の出力２は読み出され
たビツト値をリフレツシユサイクルに際して、読
取りサイクルの場合にアドレスで選択された記憶
場所に伝送する。回路１０５の端子３はメモリ・
セル回路１０２に接続されている。書込みサイク
ルまたはリフレツシユ・サイクルの場合には入出
力回路１０３のこの端子３は記録されるビツトま
たは再記録されるビツトの値をメモリ・セル回路
１０２に送る。読取りサイクルの場合にはこの端
子３はメモリ・セル回路１０２からデコーダ１０
０および１０１により選択されたセルに格納され
ているビツトの値を受ける。入出力回路１０３の
端子１には条件回路１０９の出力４を受ける。こ
の条件回路１０９はその端子１に内部クロツク１
０７によつて発生されるクロツク信号Φ₃を受け、
その端子２にイクスクルーシブ・オア回路１０８
の出力３からの信号を受け、そしてその端子３に
は標識書込みコントローラ６９からの選択信号を
受ける。イクスクルーシブ・オア回路１０８は書
込みの場合、標識コントローラ６９から伝送され
る記憶すべきビツトの値をその入力１に受ける。
入出力回路１０３の端子２はイクスクルーシブ・
オア回路１０４に入力を与える。このイクスクル
ーシブ・オア回路１０４はその入力２に内部クロ
ツク１０７からの信号を受ける。この回路１０４
の出力３は制御増幅器１０５の入力端１に結合さ
れている。この制御増幅器１０５はその制御入力
端２に条件回路１２３から送られて来る信号を受
け、そして読取りサイクルの場合にはその出力端
３は標識書込みコントローラ６９に読み出された
ビツトの値を送出する。条件回路１２３はその入
力端１にクロツク信号Φ₂を受け、そしてその入
力端２に標識書込みコントローラ６９からの選択
信号を受ける。

上に述べたようにMOTOROLA6820の集積回
路７０には母線２３，２６および２９に対し２つ
の周辺装置が取り付けられるようになつている。
ここで述べている具体例においては、これら２つ
の周辺装置のうちの１つだけが用いられる。図に
は本発明によつて用いられる演算装置だけが示さ
れている。これら演算装置には５つの装置があ
り、演算制御ブロツク１３５、上流側バツフア・
レジスタ１３６、割込み制御ブロツク１３７、転
送制御ブロツク１３８および下流側はバツフア・
レジスタ１３９がある。多重リンク１４６が制御
ブロツク１３５の端子５および転送制御ブロツク
１３８の多重端子３を接続している。母線１４７
は上流側バツフア・レジスタ１３６の多重端子２
および転送制御ブロツク１３８の多重端子１を接
続している。母線１５１は転送制御ブロツク１３
８の多重端子４および下流側バツフア・レジスタ
１３９の多重端子２を接続している。複ワイヤ接
続ケーブル１４９は転送制御ブロツク１３８の多
重端子２および割込み制御ブロツク１３７の多重
端子３を接続している。転送制御ブロツク１３５
はさらに４つの端子を有しており、そのうちの１
つは多重端子である。初期設定ライン
IMITIALISATが端子１に接続されている。ク
ロツク分配ラインΦ₂が端子２が接続されている。
書込み制御ラインWRITINGが端子３に接続され
ている。４つのアドレス母線２３のラインA₀，，
A₁，A₁₁，A₁₅および可能化ライン（選択ライン）
SELECTIONが多重端子４に接続されている。
上流側バツフア・レジスタ１３６はデータ母線２
６の上流で多重端子１に８つのラインD₀………
D₇を受ける。割込み制御ブロツク１３７は端子
１に割込み要求INTERRUPTラインを受け、端
子２に書込み合併回路６９のフリツプ・フロツプ
１２４の入力（＋）に接続されているライン１３
１を受けそしてその端子３には書込み合併混合回
路１５３の出力２に接続されている線路１５０を
受けている。バツフア・レジスタ１３９はその多
重端子１に混合回路１５３の端子１ならびに追つ
て説明する分配方式に従つて種々な条件回路１５
２ないし１８９の端子２に接続されている母線１
５２を受ける。

書込み合併回路６９は第６図にも示されてい
る。この図において、合併回路は機能別に群別化
されている。ブロツク９０は書込み装置の制御ブ
ロツクであり、ブロツク９１は標識メモリ２５と
インターフエース・アダプタ７０との間の交換を
制御する制御ブロツクでありそしてブロツク９２
は標識メモリ２５における書込み動作を制御する
制御ブロツクである。この図においてフリツプ・
フロツプの２つの入力信号は記号（＋）および
（−）で表わされ、そしてその出力は「１」およ
び「０」で表わされている。さらにフリツプ・フ
ロツプは参照文字Ｈで表わしたクロツク入力を有
している。

書込み装置制御ブロツク９０はミキサ（混合回
路）１２３、フリツプ・フロツプ１２４、フリツ
プ・フロツプ１２６およびフリツプ・フロツプ１
２８を有する。ミキサ１２３の端子１はフリツ
プ・フロツプ１２６の出力「１」の上流側でライ
ン１３０を受けそして端子２は制御母線２９の上
流側で初期設定ラインINITIALISを受ける。ミ
キサ１２３の出力３はフリツプ・フロツプ１２４
の入力（−）に接続されている。フリツプ・フロ
ツプ１２４の入力（＋）は接続１３１に接続され
ている。フリツプ・フロツプ１２４の出力「１」
はフリツプ・フロツプ１２６の入力（＋）に接続
されている。フリツプ・フロツプ１２４の出力
「０」は標識メモリ２５の集積回路６０ないし６
７の条件回路２０１の入力端１に至るラインもし
くは線路２０５に発生する。フリツプ・フロツプ
１２６の入力（＋）はフリツプ・フロツプ１２８
の出力「１」に接続されている。フリツプ・フロ
ツプ１２６の出力「１」はフリツプ・フロツプ１
２８の入力（＋）に接続されており、フリツプ・
フロツプ１２６の出力「０」はフリツプ・フロツ
プ１２８の入力（−）に接続されている。フリツ
プ・フロツプ１２４および１２８はその入力Ｈに
クロツク信号Φ₂を受け、フリツプ・フロツプ１
２６はクロツク信号Φ₁をその入力Ｈに受ける。

書込み動作制御ブロツク９２は条件回路２００
および反転出力回路２０１から構成されている。
反転出力回路２０１はその入力１に書込み命令ラ
インWRITINGを受けそしてその入力２にフリツ
プ・フロツプ１２４の出力「０」から出るライン
２０５を受ける。この回路２０１の出力は条件回
路２００の入力２に接続されている。回路２００
はその入力１に可能化もしくは有効化ライン
SELECTIONを受ける。この条件回路の出力３
は条件回路１０９の入力端３に接続されているラ
イン１１５に接続されている。

交換制御ブロツク９１はミキサ１３５および８
つの条件回路１８２ないし１８９を有している。
下流側のバツフア・レジスタ１３９から出る母線
１５２は次のような仕方でミキサ１５３ならびに
条件回路１８２ないし１８９に接続されている。
母線１５２はインターフエース・アダプタ７０を
介して８つのデータ母線２９のラインに対応する
８本のラインを有している。ミキサ１５３の端子
１はそれぞれが母線１４２の別々のラインに接続
されている８つの入力を有している。条件回路１
８２ないし１８９について述べると、各条件回路
の入力２は別々のラインに接続されている。即
ち、条件回路１８２の入力２はD₀に対応するラ
インに接続され、１８３の入力はD₁に対応する
ラインに接続されるとゆう仕方で最後に条件回路
１８９はD₇に対応するラインに接続されている。
ラインの各々はそれぞれ関連のビツトに対応する
集積回路に延びている。即ちライン１６７は回路
６０へライン１６９は回路６１へ、ライン１７１
は回路６２へ、ライン１７３は回路６３へ、ライ
ン１７４は回路６３へ、ライン１７５は回路６４
へ、ライン１７７は回路６５へ、ライン１７９は
回路６６へ、そしてライン１８１は回路６７に至
つている。条件回路１８２ないし１８９の出力３
はそれぞれ問題のビツトに対応する集積回路に接
続されている。即ち、ライン１６６は回路６０
へ、ライン１６８は回路６１へ、ライン１７０は
回路６２へ、ライン１７２は回路６３へ、ライン
１７４は回路６４へ、ライン１７６は回路６５
へ、ライン１７８は回路６６へ、そしてライン１
８０は回路６７に至つている。

回路の動作に関する説明において、集積回路６
０，６１，６２，６３，６４，６５，６６，６７
および７０の動作に関する詳述は省略する。と言
うのはこれら集積回路の動作に関しては
MOTOROLA社から発行されている種々な文献
に詳細に記述されているからである。従つて以下
に述べる説明は本発明に従つて用いられる特殊な
回路の動作に限ることにする。

技術的な理由からMOTOROLA社の文献では
直接信号とは反対の意味で反転信号と称される信
号が間々用いられている点に注意されたい。例え
ば信号が初期設定信号となるのがその例
である。以下の説明においては説明を簡略にする
ために信号の直接値だけについて考察するが、実
際の動作においては関連の反転信号が用いられる
場合もあることを理解されたい。例えば以下の説
明においては初期条件設定は上記のような反転
RESET信号ではなく、直接信号である
INITLALISATION信号によつて行なわれるも
のとして説明する。

書込み合併コントローラ６９の初期条件設定は
ミキサ１２３の入力端２にINITIALIS信号を印
加することによつて行なわれる。この信号はミキ
サ１２３を通つて、フリツプ・フロツプ１２４の
端子（−１）に入る。このフリツプ・フロツプ１
２４はクロツク信号O₂によつて同期されている。
フリツプ・フロツプ１２４の出力「１」は従つて
クロツク信号O₂の立下り前縁で「０」に反転す
る。この初期条件設定はフリツプ・フロツプ１２
６および１２８には影響を与えない。と言うのは
これら２つのフリツプ・フロツプは相互に初期設
定し合うからである。

実際上フリツプ・フロツプ１２６の出力７が高
レベルにある時には、フリツプ・フロツプの出力
１はフリツプ・フロツプ１２６の入力（−）に接
続されていると見なされる。従つてフリツプ・フ
ロツプ１２６の出力「１」が高レベルにある時に
はこのレベルはフリツプ・フロツプ１２８の入力
（＋）に供給される。この結果フリツプ・フロツ
プ１２６の出力は低レベルに切り換えられる。こ
のようにして初期条件設定は自動的に実行され
る。

先ず標識メモリ２５に標識を書き込む場合につ
いて本発明の方式を説明する。

マイクロプロセツサ４８が標識メモリ２５に標
識をロードしたい場合には２つの動作を行なわな
ければならない。先ず第１にインターフエース・
アダプタ回路７０における標識を変えなければな
らない。次いでデータ・メモリ２４に書込みサイ
クルを命令しなければならない。この書込みサイ
クルは特定化されるアドレスで行なわなければな
らない。データ・メモリ２４におけるこの書込み
サイクルの実行で標識メモリ２５において並列に
書込みサイクルが実行される。この並列書込みサ
イクル中、インターフエース・アダプタ回路７０
に格納されている標識は標識メモリ２５の関連の
アドレスに記憶される。

標識をインターフエース・アダプタ回路７０に
ロードするためにはマイクロプロセツサ４８は次
のような動作を実行しなければならない。即ち、
インターフエース・アダプタ回路７０のアドレス
をアドレス母線に発生する動作である。
MOTOROLA MC6820（0980）型のインターフ
エース・アダプタ回路７０の場合にはこのアドレ
スはそれぞれインターフエース回路７０の端子
RS₀，RS₁，CS₀，CS₂に接続されているライン
A₀，A₁，A₁₁およびA₁₅によつて定義される。さ
らに関連のアドレスにロード、即ち装入される標
識のパターンをデータ母線２６に発生しなければ
ならない。即ちビツト０をラインD₀に、以下同
様にしてビツト７をラインD₇に発生する。さら
に制御母線２９にラインWRITING上の書込みサ
イクル命令信号を発生する。このラインが正電圧
になつた時にはプロセツサ４８が書込みサイクル
を要求していることを意味する。このラインが零
電圧になつた時には要求されているのは読出しサ
イクルである。制御母線２９にはさらにライン
SELECTION上の可能化もしくは有効化信号を
発生しなければならない。この信号はインターフ
エース・アダプタ回路７０へのアドレスの転送を
許容する信号である。さらに母線２９にはインタ
ーフエース・アダプタ回路７０の動作を同期する
ためのクロツク信号Φ₂を発生しなければならな
い。多重端子４でそのアドレスを認識し、そして
端子３で書込み命令を受けた動作制御ブロツク１
３５は転送制御ブロツク１３８に伝送すべき命令
をその多重端子５に発生する。これらの命令は複
ワイヤ接続ケーブル１４６を介して転送制御ブロ
ツク１３８の端子３に伝送される。これらの命令
に応答して、転送制御ブロツク１３８はインター
フエース・アダプタ回路７０の内部回路を次のよ
うに組織する。即ち上流側バツフア・レジスタ１
３６の内容が複ワイヤ接続１４７、転送制御ブロ
ツク１３８および複ワイヤ接続１５１を介して下
流側バツフア・レジスタ１３９に伝送されるよう
に組識する。このようにしてデータ母線２６に発
生された標識D₀ないしD₇のパターンが下流側バ
ツフア・レジスタ１３９に格納される。この下流
側バツフア・レジスタ１３９はその多重端子１か
ら複ワイヤ接続１５２を介して標識パターンD₀
ないしD₇を書込み合併コントローラ６９に伝送
する。さらに転送制御ブロツク１３８は割込み制
御ブロツク１３７に対して下流側バツフア・レジ
スタ１３９で標識の転送が誤りなく実行されたこ
とを報告する。この目的で転送制御ブロツク１３
８はその端子２に転送が正しく実行されたことを
表わす信号を発生し、この信号は接続１４９を介
して割込み制御ブロツク１３７の端子３に印加さ
れる。この信号に応答して割込み制御ブロツク１
３７はその端子２から接続１３１を介して接続１
５２に標識パターンが存在する旨の信号を書込み
合併コントローラ６９に伝送する。要約するとイ
ンターフエース・アダプタ回路７０は標識パター
ンを接続１５２に発生して、このことを接続１３
１を介し書込み合併コントローラ６９に報告す
る。

先行の動作過程においてマイクロプロセツサ４
８は標識メモリ２５に記憶すべき標識のパターン
をインターフエース・アダプタ回路７０に伝送し
ている。この転送が実行された時には割込み制御
ブロツク１３７が接続１３１に信号を送出して、
このことを書込み合併コントローラ６９に報告す
る。接続１３１に発生された信号は書込み制御ブ
ロツク９０に属するフリツプ・フロツプ１２４の
（＋）端子に印加される。この要求の作用下でフ
リツプ・フロツプ１２４は状態を変えて、その出
力「１」はクロツク信号Φ₂の立下り縁で高レベ
ルになる。この高レベル信号は書込み制御ブロツ
ク９０に対して母線１５２上にインターフエー
ス・アダプタ回路７０の出力から得られる標識パ
ターンが存在することを意味する。フリツプ・フ
ロツプ１２４の出力「１」はフリツプ・フロツプ
１２６の入力（＋）に接続されている。従つてフ
リツプ・フロツプ１２６は状態を変えて、その出
力「１」はクロツクΦ₁の立下り前縁で高レベル
になる。フリツプ・フロツプ１２６の出力「１」
はライン１３０に接続されている。このライン１
３０は高レベルになると、母線１５２に存在して
いるパターンが一連の条件回路１８２，１８３，
１８４，１８５，１８６，１８７，１８８および
１８９を通ることを許容する。これら条件回路は
回路６０，６１，６２，６３，６４，６５，６６
および６７のビツト入力ライン１６６，１６８，
１７０，１７２，１７４，１７６，１７８および
１８０へ向かう通過を制御する。条件回路１８
２，………，１８９は従つてフリツプ・フロツプ
１２６の出力「１」が高レベルにある間常に開い
た状態にある。この時間はマイクロプロセツサが
データ・メモリ２４および標識メモリ２５に書込
みサイクルを要求するのに利用される時間であ
る。このサイクルは追つて説明するように、書込
み動作制御ブロツク９２によつて制御される。フ
リツプ・フロツプ１２８の（＋）入力はフリツ
プ・フロツプ１２６の出力１に接続される。この
出力の高レベルへの切換でフリツプ・フロツプ１
２８の状態が切換されて、その出力１はクロツク
信号Φ₂の立下り前縁で高レベルになる。この高
レベル出力は標識パターンの書込みを行なうこと
ができることを意味する。フリツプ・フロツプ１
２８の出力１はフリツプ・フロツプ１２６の入力
（−）に印加され、そしてフリツプ・フロツプ１
２６の出力１はクロツク信号Φ₁の立下り前縁で
低レベルになる。フリツプ・フロツプ１２６の出
力０は高レベルになりそしてこの高レベル信号は
フリツプ・フロツプ１２８の（−）入力に加えら
れ、その結果フリツプ・フロツプ１２８は状態を
切り換えて、その出力１は低レベルになる。かく
して書込み制御ブロツク９０は初期状態に設定さ
れる。ライン１３０を制御するフリツプ・フロツ
プ１２６の出力１は低レベルにあるので、標識メ
モリ２５とインターフエース・アダプタ回路７０
との間における交換を制御するブロツク９１の条
件回路１８２ないし１８９は閉される。この結果
標識メモリ２５はインターフエース・アダプタ回
路７０から分離される。第７図に明示されている
ように、条件回路は書込みサイクル中のみ開いて
いる。なお第７図は標識メモリ２５の書込みサイ
クル中の信号タイミングを図解するものである。

書込み制御ブロツク９２は書込み単位制御ブロ
ツク９０からのライン２０５を受ける。このライ
ン２０５はフリツプ・フロツプ１２４の端子０か
ら出て、反転出力条件回路２０１の入力２で終末
する。フリツプ・フロツプ１２４の出力１が低レ
ベルである時には、このことはインターフエー
ス・アダプタ回路７０に標識パターンが存在しな
いことを意味する。この場合このフリツプ・フロ
ツプの出力０は高レベルにある。この条件下では
条件回路２０１の入力２は正の信号を受ける。書
込み命令WRITINGがマイクロプロセツサ４８に
より条件回路２０１の入力１に伝送されると、該
条件回路２０１の出力３は低レベルとなる。と言
うのは２つの入力条件が満足されるからである。
条件回路２０１の出力３は低レベル信号を条件回
路２００の入力２に再び送り、その結果条件回路
２００は閉ざされる。従つて有効化信号
SELECTIONはこの条件回路２００の出力３に
達することはできず、ライン１１５に伝達される
ことはない。なおこのライン１１５は標識メモリ
２５の条件回路１０９および１２３を制御するも
のである。MCM6605A回路に関する
MOTOROLA社の文献に説明されているように、
書込み命令の存在下で有効化信号SELECTION
が存在しない場合には、コード・アドレスの内容
のリフレツシユサイクルが実行される。従つてイ
ンターフエース・アダプタ回路７０に標識パター
ンが存在しない場合に書込みサイクルの呼びがか
かると、それによりリフレツシユサイクルが行な
われることになる。標識メモリ２５の内容の変更
はなされず、記憶されている信号レベルの回復が
行なわれる。

書込み制御ブロツク９２がライン２０５にイン
ターフエース・アダプタ回路７０の出力端に標識
パターンが存在する旨の低レベル信号を受けた場
合には条件回路２０１の出力３は高レベルとな
る。と言うのはその入力２が低レベルであるから
である。従つて条件回路２００は開き、有効化信
号SELECTIONはこの条件回路を通つてライン
１１５に供給される。ライン１１５はかくして高
レベルとなるので標識メモリ２５は通状の書込み
サイクルを実行することができる。

書込み動作制御ブロツク９２が条件回路２０１
の端子１に低レベル信号を受けた場合には、これ
は読取りサイクルであることを意味するので、条
件回路２０１の出力３は高レベルにされる。前の
場合と同様に条件回路２００で開いて標識メモリ
２５は読取りサイクルを実行することができる。
と言うのは、有効化信号SELECTIONがライン
１１５を高レベルにするからである。

標識メモリ２５とインターフエース・アダプタ
回路７０との間の交換を制御するブロツク９１
は、書込みの場合も読取りの場合にも交換の制御
を行なう。

書込み動作の場合には、既に述べたように、イ
ンターフエース・アダプタ回路７０はライン毎に
条件回路１８２ないし１８９に接続されている母
線１５２に記憶すべき標識パターンを発生する。
標識のビツト「０」に対応するラインは、条件回
路１８２の入力１に接続されており、以下同様に
してビツト７に対応するラインは条件回路１８９
の入力１に到つている。条件回路１８２ないし１
８９はライン１３０に接続されている入力２によ
つて制御される。このライン１３０は、標識パタ
ーンが母線１５２上に存在する場合を除いて書込
みサイクル中高レベルにあることは既に述べた通
りである。この条件が満されるとライン１３０は
高レベルになり、ラインの内容は条件回路１８２
ないし１８９の出力３からライン１６６，１６
８，１７０，１７２，１７４，１７６，１７８お
よび１８０を介して対応の集積回路６０ないし６
７に伝送される。

標識パターンがインターフエース・アダプタ回
路７０の出力に得られない場合には、ライン１３
０は低レベルになり、条件回路１８１ないし１８
９は閉ざされる。インターフエース・アダプタ回
路７０と標識メモリ２５との間の通信は遮断され
る。

読取りサイクルの場合には、標識メモリ２０は
集積回路６０ないし６９によつて読出されたビツ
トをライン１６７，１６９，１７１，１７３，１
７５，１７７，１７９および１８１に発生する。
即ち、ビツト０はライン１６７に発生され、以下
同様にしてビツト７がライン１８１に発生され
る。これらラインは直接母線１５２に達してお
り、他方またはミキサ１５３の多重端子１に達し
ている。母線１５２は標識メモリ２５の読出され
たパターを下流側のバツフア・レジスタ１３９の
多重端子に印加する。ミキサ１５３は、その入力
に印加された信号のうち少なくとも１つが高レベ
ルである場合には、高レベル信号をその端子２に
発生する。この信号はライン１５０によりブロツ
ク１３７の端子４に伝送される。ブロツク１３７
は割込み要求ラインINTERRUPTに接続されて
いる端子１に高レベル信号を発生する。このよう
にしてマイクロプロセツサ４８にはインターフエ
ース・アダプタ回路７０の入力に標識パターンが
存在し利用可能である旨の報告がなされる。

ミキサ１５３の入力１に接続されている全べて
のラインが低レベルである場合には、このことは
読出しアドレスと関連のアドレスと標識が無いこ
とを意味し、ミキサの出力２は低レベルに留ま
り、割込み要求は発生しない。

第７図は、標識メモリ２５における標識の読取
り過程中に上に述べた回路に発生する主たる信号
を示すタイミング・ダイヤグラムである。クロツ
ク信号Φ₁は１９０で示されており、クロツク信
号Φ₂は１９１で示されており、初期設定信号
INITIALISは１９２で示されており、フリツ
プ・フロツプ１２４の出力１の信号は１９３で示
されており、フリツプ・フロツプ１２６の出力１
の信号は１９４で示されており、フリツプ・フロ
ツプ１２８の出力１の信号は１９５で示されてお
り、結線１３１で搬送される信号は１９６で示さ
れており、書込みサイクル制御信号WRITEは１
９７で示されており、メモリ選択信号
SELECTIONは１９８で示されており、その時
点t₀はシステムの始動点である。

フリツプ・フロツプ１２６および１２８は相互
に初期設定することを前に述べた。フリツプ・フ
ロツプ１２６およびフリツプ・フロツプ１２８の
出力１が高レベルにある例が図面に示されてい
る。フリツプ・フロツプ１２８の出力１が高レベ
ルにある場合には、フリツプ・フロツプ１２６が
切換わつてその出力１は信号１９４で時点t₁で低
レベルになる。そこでフリツプ・フロツプ１２６
が初期設定されるので、その出力０でフリツプ・
フロツプ１２８が切換えられて、その出力１はク
ロツク信号Φ₂の立下り前縁で低レベルに切換わ
る。このことは信号１９５で時点t₂に生ずる。

初期条件設定信号INITIALISがフリツプ・フ
ロツプ１２４の入力（−）に印加されると、この
フリツプ・フロツプは状態を切換えて、その出力
１はクロツク信号Φ₂の立下り前縁で低レベルに
移行する。このことは信号１９３の時点t₂で生ず
る。この時点t₂以後は書込み合併コントローラ６
９の回路は初期設定され、そして初期条件設定信
号は終末する。

時点t₃でマイクロプロセツサ４８はインターフ
エース・アダプタ回路７０における書込みサイク
ルを要求して標識パターンをロードする。この目
的でマイクロプロセツサは書込み制御信号
WRITING１９７を送出する。この命令信号に応
答して標識パターンは、データ母線２６からイン
ターフエース・アダプタ回路７０に転送される。
この転送が実行されると、インターフエース・ア
ダプタ回路７０は接続１３１に信号１９６を送出
して、サイクル合併コントローラ６９に対して母
線１５２上にこの標識パターンが存在し利用可能
であることを報告する。これは信号１９６の時点
t₄で起る。

この信号１９６はフリツプ・フロツプ１２４の
入力（＋）に印加され、該フリツプ・フロツプ１
２４はクロツク信号φ₂の立下り前縁で状態を切
換える。これは信号１９３の時点t₅で生ずる。フ
リツプ・フロツプ１２４の出力７が高レベルにな
ると、それによりクロツク信号φ₁の立下り前縁
でフリツプ・フロツプ１２６の状態が切換わる。
このことは信号１９４の時点t₆で起る。

この高レベル信号１９４は、標識メモリ２５へ
の標識の書込みが可能であることを意味する。マ
イクロプロセツサ４８は、t₇とt₈との間に存在す
る信号１９７にWRITINGパルスをセツトするこ
とにより、標識メモリ２５に対する書込みの実行
を制御する。同じ期間中マイクロプロセツサ４８
は、書込みサイクルの実行を許容する
SELECTIONパルスを信号１９８にセツトする
ことにより、標識メモリ２５に対する書込み信号
を有効化する。

フリツプ・フロツプ１２６の出力１が高レベル
になると、それによりクロツク信号φ₂の立下り
前縁でフリツプ・フロツプ１２６の状態が切換え
られる。このことは信号１９５の時点t₈で生ず
る。同時にフリツプ・フロツプ１２６の出力１が
接続１３０に供給され、他方該接続１３０は対応
の信号を切換制御ブロツク９１に供給すると共
に、フリツプ・フロツプ１２４の入力（−）に供
給する。フリツプ・フロツプ１２４はクロツク信
号φ₂の立下り前縁で状態を切換える。このこと
は信号１９３の時点t₈で生ずる。フリツプ・フロ
ツプ１２８の出力１は低レベルになる。

フリツプ・フロツプ１２８の出力１が高レベル
になると、フリツプ・フロツプ１２６の状態はク
ロツク信号φ₁の立下り前縁で切換えられる。こ
のことは信号１９４の時点t₉で生ずる。このフリ
ツプ・フロツプの状態の切換えで接続１３０によ
つて搬送される信号１９４は低レベルになる。な
おこの信号１９４はインターフエース・アダプタ
回路７０と標識メモリ２５との間の通信を制御す
る信号であつて低レベルであることはこの通信が
遮断されることを意味する。

フリツプ・フロツプ１２６の出力０が高レベル
になると、その結果フリツプ・フロツプ１２８の
状態が切換えられ、該フリツプ・フロツプ１２８
の出力１はクロツク信号φ₂の立下り前縁で低レ
ベルになる。このことは信号１９５の時点t₁₀に
生ずる、書込み合併コントローラ６９は、この時
点以前の状態に戻つて標識メモリ２５に標識を書
込むためのサイクルの新しい要件を満足させるよ
うに動作可能な状態となる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理システムで行
われる動作を示すフローチヤート、第２図は第１
図に示した動作をすることができる装置を略示す
るブロツク・ダイヤグラム、第３図は第２図に示
した装置の変形例を略示するブロツク・ダイヤグ
ラム、第４図はMOTOROLA MC6800型マイク
ロプロセツサを基礎とする第３図の装置の具体例
を略示する図、第５図は第４図の装置と関連する
回路およびメモリを詳細に示し、第６図は第５図
の書込み標準化コントローラを詳細に示し、そし
て第７図は標識メモリの書込みの場合を例に取つ
ていろいろな回路の動作中に発生する電気信号の
タイミング・ダイヤグラムである。 １，２，３，９０，９２……ブロツク、２，
５，６，８，１０，１１，１２，１３，１４，１
６，１７……ステツプ、２８……機能ブロツク、
１８……データ処理回路、２１……アドレス回
路、２２……入出力バツフア・レジスタ、２４…
…データ・メモリ、２５……特定化手段、２３…
…アドレス母線、２６……データ母線、２７……
標識母線、２８……利用装置、３０……中間回
路、３１……遅延標識母線、２９……制御母線、
４８……マイクロプロセツサ、４９……MC6871
型クロツク、６９……標識書込みコントローラ、
５０，５１，５２，５３，５４，５５，５６，６
０……集積回路、７０……インターフエース・ア
ダプタ回路、９１……交換制御ブロツク、１００
……行デコーダ、１０１……列デコーダ、１０７
……内部クロツク、１０３……入出力回路、１０
２……メモリ・セル回路、１０５……制御増幅
器、１０４……イクスクルーシブ・オア回路、１
２３……混合回路、２０１，１５２〜１８９，２
００……条件回路、１２４，１２６，１２８……
フリツプ・フロツプ、１３５……演算制御回路、
１３６，１３９……バツフアレジスタ、１３７…
…割込み制御回路、１３８……転送制御回路、１
４６……多重リンク、１４９……複ワイヤ接続ケ
ーブル、１５３……合併混合回路。

Claims (1)

1. 【特許請求の範囲】 １ 利用手段２８と、第１および第２のダイレク
   ト・アクセス・メモリ２４，２５とを備えたデー
   タ処理装置であつて、前記第１のメモリはデータ
   を含み、前記第２のメモリは前記データに関連し
   て同一のアドレスを有する補助データを含んでお
   り、 中間手段３０は、 一方では、前記２個のメモリに関するアドレス
   母線２３を介して、および、前記第１のメモリに
   関するデータ母線２６を介して前記利用手段２８
   に接続され、 他方では、遅延標識母線３１によつて前記第２
   のメモリに接続されており、 書込みモードにあつて、 第１のサイクルの間において前記アドレス母線
   の制御下にあるときには、 前記補助データが前記利用装置から前記データ
   母線を介して前記中間手段に伝送され、 第２のサイクルの間において前記アドレス母線
   の制御下にあるときには、 一方では、前記データが前記データ母線を介し
   て前記利用手段と前記第１のメモリとの間で伝送
   され、 他方では、前記補助データが前記遅延標識母線
   を介して前記中間手段と前記第２のメモリとの間
   で伝送され、また 読出しモードの間におけるサイクルおよびデー
   タ伝送は、前記書込みモードにあるときとは反対
   にされる、 ことを特徴とするデータ処理装置。