JPS639968A - 静電誘導トランジスタイメ−ジセンサの素子分離法 - Google Patents
静電誘導トランジスタイメ−ジセンサの素子分離法Info
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- JPS639968A JPS639968A JP61152707A JP15270786A JPS639968A JP S639968 A JPS639968 A JP S639968A JP 61152707 A JP61152707 A JP 61152707A JP 15270786 A JP15270786 A JP 15270786A JP S639968 A JPS639968 A JP S639968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、静電誘導トランジスタ(SIT)を光電変
換素子として構成されるイメージセンサの素子分離法に
関する。
換素子として構成されるイメージセンサの素子分離法に
関する。
近年、撮像デバイスの固体化は急速に進みつつあり、例
えばCCD型、MO3型固体撮像素子を用いたビデオカ
メラが市場に出回っている。固体撮像素子の応用分野は
ホームビデオカメラに限らず、視覚センサとして工業用
ロボット防犯カメラ、天文観測、スチルカメラ等の多方
面に広がっている。かかる固体撮像素子に対する要求項
目の一つに高感度化がある。スチルカメラの実用化。
えばCCD型、MO3型固体撮像素子を用いたビデオカ
メラが市場に出回っている。固体撮像素子の応用分野は
ホームビデオカメラに限らず、視覚センサとして工業用
ロボット防犯カメラ、天文観測、スチルカメラ等の多方
面に広がっている。かかる固体撮像素子に対する要求項
目の一つに高感度化がある。スチルカメラの実用化。
映像の高品質化、ビデオカメラの超小型化に対する強い
ニーズに応えるためには、撮像素子の高感度化が必須の
要件になっている。
ニーズに応えるためには、撮像素子の高感度化が必須の
要件になっている。
SITを光電変喚素子として用いるラインセンサや固体
撮像素子は、光電荷を素子内部で増幅できるため、高感
度イメージセンサとしての期待が持たれている。第6図
はSITイメージセンサが高感度であることに着目して
、1つのセル寸法を縮小し、微細なセルで構成したSI
Tイメージセンサのセルの断面を示す図であり、n4基
板1をドレインとし、その上に成長させたn−エピタキ
シャル層2内にトレンチ分離部3で分離されたSITセ
ルr、n、mがアレイ状に配置されている状態を示して
いる。1つのセルはpゝ拡散層4で形成されるゲート、
浅いn゛拡散層5で形成されるソース、及びゲート容量
を形成するための薄いゲート酸化膜6及び該酸化膜6上
に形成されたポリシリコン7、並びにソースを形成する
n゛拡散層5からコンタクトを取るためのポリシリコン
8からなっている。そしてゲート酸化膜6.ソース拡散
層5以外のシリコン表面は厚い酸化膜9で覆われている
。
撮像素子は、光電荷を素子内部で増幅できるため、高感
度イメージセンサとしての期待が持たれている。第6図
はSITイメージセンサが高感度であることに着目して
、1つのセル寸法を縮小し、微細なセルで構成したSI
Tイメージセンサのセルの断面を示す図であり、n4基
板1をドレインとし、その上に成長させたn−エピタキ
シャル層2内にトレンチ分離部3で分離されたSITセ
ルr、n、mがアレイ状に配置されている状態を示して
いる。1つのセルはpゝ拡散層4で形成されるゲート、
浅いn゛拡散層5で形成されるソース、及びゲート容量
を形成するための薄いゲート酸化膜6及び該酸化膜6上
に形成されたポリシリコン7、並びにソースを形成する
n゛拡散層5からコンタクトを取るためのポリシリコン
8からなっている。そしてゲート酸化膜6.ソース拡散
層5以外のシリコン表面は厚い酸化膜9で覆われている
。
このように構成されているSITセルにおける光電変換
は、p°アゲート散層4.n−エピタキシャル層2.n
′″ ドレイン基板1からなるpinホトダイオードで
行われる。光蓄積期間に、このホトダイオードは逆バイ
アスされ、光入射によって発生する電子はn°ソース拡
散層5かn゛ ドレイン基板1へ逃げ、ホールはp“浮
遊ゲート拡散層4に蓄積され、ゲート電位を上昇する。
は、p°アゲート散層4.n−エピタキシャル層2.n
′″ ドレイン基板1からなるpinホトダイオードで
行われる。光蓄積期間に、このホトダイオードは逆バイ
アスされ、光入射によって発生する電子はn°ソース拡
散層5かn゛ ドレイン基板1へ逃げ、ホールはp“浮
遊ゲート拡散層4に蓄積され、ゲート電位を上昇する。
そして光電荷によるゲート電位の増加分が、光信号読み
出し期間中に、ポリシリコン7、ゲート酸化膜6゜p9
9ゲート拡散4からなるゲート容量を介して、p22ゲ
ート拡散4に加えられるゲートバイアス電圧に加真され
るため、ソース拡散層5とドレイン基板1との間には光
電荷の蓄積量に対応する大きな出力電流が流れ、光信号
が読み出される。
出し期間中に、ポリシリコン7、ゲート酸化膜6゜p9
9ゲート拡散4からなるゲート容量を介して、p22ゲ
ート拡散4に加えられるゲートバイアス電圧に加真され
るため、ソース拡散層5とドレイン基板1との間には光
電荷の蓄積量に対応する大きな出力電流が流れ、光信号
が読み出される。
SITイメージセンサのセル構成は、光電変換と増幅作
用とが1つのSIT内で行われるため、1つのセル当た
り1個のトランジスタでよく、微細化には適している。
用とが1つのSIT内で行われるため、1つのセル当た
り1個のトランジスタでよく、微細化には適している。
SITイメージセンサの微細化を行うには、素子分離領
域の縮小化が問題であり、この点を解決する手段として
、第5図に示すようにトレンチ分離法がとられている。
域の縮小化が問題であり、この点を解決する手段として
、第5図に示すようにトレンチ分離法がとられている。
トレンチ分離部3は分離領域に異方性エツチングにより
溝を掘り、溝表面を熱酸化膜等の絶縁膜10で絶縁した
後、通常ノンドープポリシリコン11で埋め戻し平坦化
して形成される。この時の分離幅はシリコン異方性エツ
チングのマスク幅で決まり、1μm程度の分N幅は容易
に達成できる。
溝を掘り、溝表面を熱酸化膜等の絶縁膜10で絶縁した
後、通常ノンドープポリシリコン11で埋め戻し平坦化
して形成される。この時の分離幅はシリコン異方性エツ
チングのマスク幅で決まり、1μm程度の分N幅は容易
に達成できる。
第6図のSITセル■は、n゛基板1まで到達する深い
トレンチ分離部3によってSITセル■。
トレンチ分離部3によってSITセル■。
■から絶縁される。トレンチ分離部3はボロン拡散に対
するストッパとしても働(ので、トレンチ分離部3を形
成してからp0ゲート拡散を行えば、p°アゲート散層
4はトレンチ分離部3のところで止まる。すなわちトレ
ンチ分離部3とp11ゲート拡散4とを直接接触させる
ことができるので、トレンチ分離法はSIT微細化セル
の分離法として適しているものである。
するストッパとしても働(ので、トレンチ分離部3を形
成してからp0ゲート拡散を行えば、p°アゲート散層
4はトレンチ分離部3のところで止まる。すなわちトレ
ンチ分離部3とp11ゲート拡散4とを直接接触させる
ことができるので、トレンチ分離法はSIT微細化セル
の分離法として適しているものである。
トレンチ分離法をSITセル分離に用いる時に、注意す
べき点は、アレイ動作において隣接p゛ゲート異なる電
圧が加わった時に、両p゛ゲート間に寄生チャネルがで
きる可能性があることである6例えば第7図へに示すよ
うに、トレンチ分離部15が浅くトレンチ底部16の不
純物濃度が低い場合には、隣接ゲートG、、atに異な
る電圧、例えばゲートGtに電圧Vliliが加わって
いると、トレンチ側面17及び底部16のN型シリコン
表面が反転しP型チャネル18を形成し、両ゲー)G+
、G*が導通してしまう可能性がある。
べき点は、アレイ動作において隣接p゛ゲート異なる電
圧が加わった時に、両p゛ゲート間に寄生チャネルがで
きる可能性があることである6例えば第7図へに示すよ
うに、トレンチ分離部15が浅くトレンチ底部16の不
純物濃度が低い場合には、隣接ゲートG、、atに異な
る電圧、例えばゲートGtに電圧Vliliが加わって
いると、トレンチ側面17及び底部16のN型シリコン
表面が反転しP型チャネル18を形成し、両ゲー)G+
、G*が導通してしまう可能性がある。
第7図への等価回路を第7図田)に示す、SITのドレ
イン基板lには、アレイ動作中一定の正電圧V+が加え
られており、分離部15内のポリシリコン19にはゲー
トGよの電圧V。が寄生容量C1とC2とに分割されて
加わるので、トレンチ内ポリシリコン19の電圧■、。
イン基板lには、アレイ動作中一定の正電圧V+が加え
られており、分離部15内のポリシリコン19にはゲー
トGよの電圧V。が寄生容量C1とC2とに分割されて
加わるので、トレンチ内ポリシリコン19の電圧■、。
、は次式で与えられる。
CI+G□ 2
トレンチ内ポリシリコン19は通常ノンドープなので非
常に大きな抵抗20を持っており、ポリシリコン19の
電圧はゲート電圧v0の変化に瞬時に追随して上式の値
になることはないが、隣接ゲートG、、ax間に寄生容
量C+、Czと寄生抵抗20でバイアスされる浮遊寄生
MO3)ランジスタ21が存在することになり、これは
正常なアレイ動作を阻害することになりかねない。
常に大きな抵抗20を持っており、ポリシリコン19の
電圧はゲート電圧v0の変化に瞬時に追随して上式の値
になることはないが、隣接ゲートG、、ax間に寄生容
量C+、Czと寄生抵抗20でバイアスされる浮遊寄生
MO3)ランジスタ21が存在することになり、これは
正常なアレイ動作を阻害することになりかねない。
上記第6図と第7図^には、それぞれ極端な例として、
トレンチ分離部の底部がn゛基板lまで達している場合
と、トレンチ分離部の底部がエピタキシャル層2内にあ
り該トレンチ底部16の不純物濃度が十分低い場合を示
した。実際のSITイメージセンサのエピタキシャル層
の不純物濃度の深さ方向のプロファイルbは、第8図に
示すようにプロセス中の熱処理の影響を受けて、n°基
板からsbがエピタキシャル層表面に向かって拡散する
ため、エピタキシャル層形成時の不純物濃度プロファイ
ルaとは大きく異なり、徐々に変化している。
トレンチ分離部の底部がn゛基板lまで達している場合
と、トレンチ分離部の底部がエピタキシャル層2内にあ
り該トレンチ底部16の不純物濃度が十分低い場合を示
した。実際のSITイメージセンサのエピタキシャル層
の不純物濃度の深さ方向のプロファイルbは、第8図に
示すようにプロセス中の熱処理の影響を受けて、n°基
板からsbがエピタキシャル層表面に向かって拡散する
ため、エピタキシャル層形成時の不純物濃度プロファイ
ルaとは大きく異なり、徐々に変化している。
このようなエピタキシャル層不純物濃度のプロファイル
と動作中のデバイス各部の電圧を考慮して、隣接p°ア
ゲート間寄生チャネルが形成されるのを防ぐのに十分な
トレンチ深さを決める必要がある。しかし、トレンチ下
のSi表面を反転させるための闇値電圧は、トレンチ下
のS i Ot / S i界面準位密度等に依存して
不安定であることも考えられ、したがうて寄生チャネル
の形成を完全に防ぐためには、十分余裕をもって深いト
レンチを掘ることで対処せざるを得ない。
と動作中のデバイス各部の電圧を考慮して、隣接p°ア
ゲート間寄生チャネルが形成されるのを防ぐのに十分な
トレンチ深さを決める必要がある。しかし、トレンチ下
のSi表面を反転させるための闇値電圧は、トレンチ下
のS i Ot / S i界面準位密度等に依存して
不安定であることも考えられ、したがうて寄生チャネル
の形成を完全に防ぐためには、十分余裕をもって深いト
レンチを掘ることで対処せざるを得ない。
ところが深いトレンチを形成するには異方性エツチング
のだめの厚いマスクが必要であり、更に異方性エツチン
グ処理にも長時間を要するため、プロセスの負担が増す
のみならず、異方性エツチングによる損傷がデバイス特
性に悪影響を与えることも考えられる。
のだめの厚いマスクが必要であり、更に異方性エツチン
グ処理にも長時間を要するため、プロセスの負担が増す
のみならず、異方性エツチングによる損傷がデバイス特
性に悪影響を与えることも考えられる。
以上のように、SITイメージセンサのセル間分離を行
うためトレンチ分離方式を用いた場合、隣接するセルの
p゛ゲート間電位差が生ずると、両p0ゲートをソース
・ドレインとし、トレンチ分離部を浮遊ゲートとする寄
生MO3I−ランジスタがONすることにより、隣接す
るセルのp0ゲート間が導通し、セル分離が阻害される
おそれがある。この寄生MoSトランジスタがONする
闇値はトレンチ深さくトレンチ底部での不純物濃度)、
トレンチ下の5i02/Si界面での界面準位密度等に
依存し、トレンチ深さを深くすれば闇値を高くすること
ができるが、トレンチ深さを深く形成する場合には、前
記の如く種々の問題点が生ずる。
うためトレンチ分離方式を用いた場合、隣接するセルの
p゛ゲート間電位差が生ずると、両p0ゲートをソース
・ドレインとし、トレンチ分離部を浮遊ゲートとする寄
生MO3I−ランジスタがONすることにより、隣接す
るセルのp0ゲート間が導通し、セル分離が阻害される
おそれがある。この寄生MoSトランジスタがONする
闇値はトレンチ深さくトレンチ底部での不純物濃度)、
トレンチ下の5i02/Si界面での界面準位密度等に
依存し、トレンチ深さを深くすれば闇値を高くすること
ができるが、トレンチ深さを深く形成する場合には、前
記の如く種々の問題点が生ずる。
本発明は、従来のSITイメージセンサの素子分離にト
レンチ分離方式を用いた場合における上記問題点を解決
するためになされたもので、SITを光電変換素子とし
て構成されるラインセンサあるいは固体逼像装置等のイ
メージセンサにおいて、デバイスの動作中のどのような
バイアス条件下においても、トレンチ底部のSi表面が
反転して寄生チャネルが形成されることのないトレンチ
分離による素子分離法を提供することを目的とする。
レンチ分離方式を用いた場合における上記問題点を解決
するためになされたもので、SITを光電変換素子とし
て構成されるラインセンサあるいは固体逼像装置等のイ
メージセンサにおいて、デバイスの動作中のどのような
バイアス条件下においても、トレンチ底部のSi表面が
反転して寄生チャネルが形成されることのないトレンチ
分離による素子分離法を提供することを目的とする。
〔問題点を解決するための手段及び作用〕上記問題点を
解決するため、本願第1発明は、静電誘導トランジスタ
を光電変換素子として溝底されるイメージセンサの第1
不純物を含む第1半導体基板に溝を掘り、抜溝の内面に
絶縁膜を被着しポリシリコンで溝を埋め戻して素子を分
離する方法において、前記溝に接する第1半導体基板の
第1不純物1度を高めて素子を分離するものであり、ま
た第2発明は、静電誘導トランジスタを光電変換素子と
して構成されるイメージセンサにおいて、第1不純物を
含む第1半導体基板に溝を掘り、該溝の側面にのみ絶縁
膜を被着し、ポリシリコンで溝を埋め戻して素子を分離
するものである。
解決するため、本願第1発明は、静電誘導トランジスタ
を光電変換素子として溝底されるイメージセンサの第1
不純物を含む第1半導体基板に溝を掘り、抜溝の内面に
絶縁膜を被着しポリシリコンで溝を埋め戻して素子を分
離する方法において、前記溝に接する第1半導体基板の
第1不純物1度を高めて素子を分離するものであり、ま
た第2発明は、静電誘導トランジスタを光電変換素子と
して構成されるイメージセンサにおいて、第1不純物を
含む第1半導体基板に溝を掘り、該溝の側面にのみ絶縁
膜を被着し、ポリシリコンで溝を埋め戻して素子を分離
するものである。
素子分離法を上記第1発明のように構成することにより
、寄生MOSトランジスタの閾値を上げることができる
ので、イメージセンサの動作中のどのようなバイアス条
件下においても、隣接素子のゲート間のチャネルを常時
オフにしておくことができ、良好な素子分離を行うこと
ができる。また上記第2発明のように構成することによ
り、寄生MO3)ランジスタを除去して隣接素子のゲー
ト間に寄生チャネルの形成を阻止することができ、良好
な素子分離を計ることができる。
、寄生MOSトランジスタの閾値を上げることができる
ので、イメージセンサの動作中のどのようなバイアス条
件下においても、隣接素子のゲート間のチャネルを常時
オフにしておくことができ、良好な素子分離を行うこと
ができる。また上記第2発明のように構成することによ
り、寄生MO3)ランジスタを除去して隣接素子のゲー
ト間に寄生チャネルの形成を阻止することができ、良好
な素子分離を計ることができる。
以下実施例について説明する。
先に第7図(A)、tB)において示した、隣接セルの
p゛ゲーG、、G、とトレンチ分離部15で構成される
寄生MOSトランジスタのチャネル18を常時オフにし
ておくには、SITアレイ動作中にトレンチ内ポリシリ
コン19に容量CI+ Ctを介して加わる負電圧よ
りも、寄生MoSトランジスタの闇値を負側に設定して
おけばよい、そしてこの寄生MO3)ランジスクはPチ
ャネルなので、寄生M○Sトランジスタの閾値を上げる
には、トレンチ直下のN型不純物濃度を上げればよいこ
とになる。
p゛ゲーG、、G、とトレンチ分離部15で構成される
寄生MOSトランジスタのチャネル18を常時オフにし
ておくには、SITアレイ動作中にトレンチ内ポリシリ
コン19に容量CI+ Ctを介して加わる負電圧よ
りも、寄生MoSトランジスタの闇値を負側に設定して
おけばよい、そしてこの寄生MO3)ランジスクはPチ
ャネルなので、寄生M○Sトランジスタの閾値を上げる
には、トレンチ直下のN型不純物濃度を上げればよいこ
とになる。
第1図は、トレンチ側面及び底部のSt表面付近のN型
不純物濃度を上げた本願第1発明の実施例を示す図であ
り、第2図は、トレンチ底部のS+表面濃度を上げた、
他の実施例を示す図である。第1図に示した構成のトレ
ンチ分離構造を作成するには、まず酸化膜等をマスクに
して、エピタキシャル層2を形成したSi基板にトレン
チを掘り込み、トレンチ以外のSi表面をマスクしたま
ま、POCl2、リンドープSIO!l ヒ素ドープ
SiO□等を用いてトレンチ内側のSiにN型不純物を
ドープする。
不純物濃度を上げた本願第1発明の実施例を示す図であ
り、第2図は、トレンチ底部のS+表面濃度を上げた、
他の実施例を示す図である。第1図に示した構成のトレ
ンチ分離構造を作成するには、まず酸化膜等をマスクに
して、エピタキシャル層2を形成したSi基板にトレン
チを掘り込み、トレンチ以外のSi表面をマスクしたま
ま、POCl2、リンドープSIO!l ヒ素ドープ
SiO□等を用いてトレンチ内側のSiにN型不純物を
ドープする。
第1図において、25はこのドーピングによってN型濃
度を上げた部分である。ドーピングの際に形成されたP
SG、As5Gを除去し、薄い熱酸化膜26でトレンチ
内Siを絶縁した後、ノンドープポリシリコン27でト
レンチを埋め込む、その後、トレンチ内ポリシリコン2
7及びSi基板表面を酸化して厚い酸化膜28を形成し
、次いで以後のプロセスに進み、p0ゲート29を形成
する。
度を上げた部分である。ドーピングの際に形成されたP
SG、As5Gを除去し、薄い熱酸化膜26でトレンチ
内Siを絶縁した後、ノンドープポリシリコン27でト
レンチを埋め込む、その後、トレンチ内ポリシリコン2
7及びSi基板表面を酸化して厚い酸化膜28を形成し
、次いで以後のプロセスに進み、p0ゲート29を形成
する。
一方、第2図に示したトレンチ分離構造を作成するには
、厚い酸化膜等をマスクにしてSi基板にトレンチを掘
り込み、トレンチ内Siを薄い熱酸化膜等31で絶縁し
た後、リンやヒ素の垂直イオン注入でトレンチ底部のS
iにのみ選択的にN型不純物を導入する。この時導入し
たN型不純物によってトレンチ底部にN型層32が形成
される。トレンチはノンドープポリシリコン33によっ
て埋め戻され、トレンチ内ポリシリコン33とSi表面
とを厚い酸化膜34で覆い、以後のプロセスに進み、p
゛ゲート35を形成する。この構成例ではトレンチ底部
にのみ選択的にN型層32が形成されるので、このN型
N32とp”ゲート35とは直接には接触しない。
、厚い酸化膜等をマスクにしてSi基板にトレンチを掘
り込み、トレンチ内Siを薄い熱酸化膜等31で絶縁し
た後、リンやヒ素の垂直イオン注入でトレンチ底部のS
iにのみ選択的にN型不純物を導入する。この時導入し
たN型不純物によってトレンチ底部にN型層32が形成
される。トレンチはノンドープポリシリコン33によっ
て埋め戻され、トレンチ内ポリシリコン33とSi表面
とを厚い酸化膜34で覆い、以後のプロセスに進み、p
゛ゲート35を形成する。この構成例ではトレンチ底部
にのみ選択的にN型層32が形成されるので、このN型
N32とp”ゲート35とは直接には接触しない。
したがって寄生MO3)ランジスタの闇値を大きくとる
ためにN型層32の4度を十分高く選んでも、p゛ゲー
ト35の耐圧は高くできる。なお、第1図に示した実施
例では、N型層25とp°アゲート9とが直接接触して
いるため、N型層25の濃度を高くするのには限界があ
る。
ためにN型層32の4度を十分高く選んでも、p゛ゲー
ト35の耐圧は高くできる。なお、第1図に示した実施
例では、N型層25とp°アゲート9とが直接接触して
いるため、N型層25の濃度を高くするのには限界があ
る。
先に述べたように、隣接セルのp°ゲート間に寄生MO
3)ランジスタが形成されることによって、両p゛ゲー
ト間にチャネルができるものであるから、このチャネル
の発生を阻止するには寄生MO3)ランジスタを除去し
てやればよい、第3図^は、このように構成した本願第
2発明の実施例を示す図である。トレンチ側面4)は薄
い熱酸化膜等の絶縁膜42で絶縁し、トレンチ底部43
は基板のSiが露出した状態でトレンチ内にノンドープ
ポリシリコン44を埋め込む。このトレンチ分離構造の
等価回路を第3図■)に示す0両p゛ゲー1c;l。
3)ランジスタが形成されることによって、両p゛ゲー
ト間にチャネルができるものであるから、このチャネル
の発生を阻止するには寄生MO3)ランジスタを除去し
てやればよい、第3図^は、このように構成した本願第
2発明の実施例を示す図である。トレンチ側面4)は薄
い熱酸化膜等の絶縁膜42で絶縁し、トレンチ底部43
は基板のSiが露出した状態でトレンチ内にノンドープ
ポリシリコン44を埋め込む。このトレンチ分離構造の
等価回路を第3図■)に示す0両p゛ゲー1c;l。
G2が容IJc、、C2を介してノンドープポリシリコ
ン44に接続される。ノンドープポリシリコン44は極
めて大きな抵抗Rをもつ導体とみなされるので、この抵
抗Rを通してドレイン電圧■。に接続される。
ン44に接続される。ノンドープポリシリコン44は極
めて大きな抵抗Rをもつ導体とみなされるので、この抵
抗Rを通してドレイン電圧■。に接続される。
この実施例では、トレンチ底部43は、隣接セルのp゛
ゲート間極めて大きな電位差が存在し、p′″ゲート4
5とn−エピタキシャル層2の間の空乏層がトレンチ底
部に達することがない限りN型のままであり、したがっ
て、チャネルは生しない。
ゲート間極めて大きな電位差が存在し、p′″ゲート4
5とn−エピタキシャル層2の間の空乏層がトレンチ底
部に達することがない限りN型のままであり、したがっ
て、チャネルは生しない。
この時、トレンチ底部43のSi電位は■。である。
第3図田)において46で示した部分がトレンチ底部4
3のSiに相当する。
3のSiに相当する。
ところで、この構成においてトレンチが浅かったり、エ
ピタキシャル層2の不純物濃度が低く容易に空乏化する
場合には、p゛ゲート45エピタキシャル層2の間にで
きる空乏層がトレンチ底部43にまで達することがあり
うる。この時、Si基板2とポリシリコン44の界面付
近に存在する準位で発生する過剰な電荷により、大きな
暗出力を発生するおそれがあると同時に、この空乏層が
隣のセル内に侵入するとスミアの原因になり、極端な場
合には隣接セルのp0ゲート間にバルクチャネルを形成
する可能性も出てくる。
ピタキシャル層2の不純物濃度が低く容易に空乏化する
場合には、p゛ゲート45エピタキシャル層2の間にで
きる空乏層がトレンチ底部43にまで達することがあり
うる。この時、Si基板2とポリシリコン44の界面付
近に存在する準位で発生する過剰な電荷により、大きな
暗出力を発生するおそれがあると同時に、この空乏層が
隣のセル内に侵入するとスミアの原因になり、極端な場
合には隣接セルのp0ゲート間にバルクチャネルを形成
する可能性も出てくる。
第4図に示す実施例が、この欠点を解決したものである
。この実施例は厚い酸化膜をマスクにしてSi基板にト
レンチを掘り込み、トレンチ表面を酸化した後、トレン
チ底部の酸化膜のみ異方性エツチングで除去し、トレン
チ底部にN型不純物をイオン注入してから、ノンドープ
ポリシリコン51で埋め込むものである。この構造では
トレンチ側面は絶縁11152で保護され、隣接セルの
p°ゲート53、54が接触することはないし、トレン
チ底部56にはN型層55が形成され、p゛ゲート53
るいは54とn−エピタキシャル層2の間にできる空乏
層が、トレンチ底部56を空乏化することはない。また
この時のN型層の濃度は十分高く選ぶことができるので
、確実に素子分離ができると同時に、p。
。この実施例は厚い酸化膜をマスクにしてSi基板にト
レンチを掘り込み、トレンチ表面を酸化した後、トレン
チ底部の酸化膜のみ異方性エツチングで除去し、トレン
チ底部にN型不純物をイオン注入してから、ノンドープ
ポリシリコン51で埋め込むものである。この構造では
トレンチ側面は絶縁11152で保護され、隣接セルの
p°ゲート53、54が接触することはないし、トレン
チ底部56にはN型層55が形成され、p゛ゲート53
るいは54とn−エピタキシャル層2の間にできる空乏
層が、トレンチ底部56を空乏化することはない。また
この時のN型層の濃度は十分高く選ぶことができるので
、確実に素子分離ができると同時に、p。
ゲー)53.54とN型層55とが直接接触することが
ないので、両者の接合耐圧は十分高くとることができる
。
ないので、両者の接合耐圧は十分高くとることができる
。
更に、プロセス中の熱工程を通してN型層55からノン
ドープポリシリコン51へN型不純物が拡散することに
より、ポリシリコン51がドーピングされ、ポリシリコ
ン全体がn″基板1と同じ正電位にバイアスされる。
ドープポリシリコン51へN型不純物が拡散することに
より、ポリシリコン51がドーピングされ、ポリシリコ
ン全体がn″基板1と同じ正電位にバイアスされる。
このバイアスによりトレンチ側面の5i57は、p。
ゲート53.54の電位にあまり影響されずに蓄積層に
しておくことができる。これはトレンチ側面のSiO2
絶縁膜52と5i57の界面に存在する界面準位を常に
電子で埋めておくことができるので、界面準位からの過
剰な!荷発生を防ぐことができ、したがって暗出力を小
さく抑えるのに有効である。
しておくことができる。これはトレンチ側面のSiO2
絶縁膜52と5i57の界面に存在する界面準位を常に
電子で埋めておくことができるので、界面準位からの過
剰な!荷発生を防ぐことができ、したがって暗出力を小
さく抑えるのに有効である。
第4図に示した第2実施例の効果、すなわち、トレンチ
底部を常にN型に保つことによって確実に素子分離がで
き、またトレンチ内ポリシリコンがn°基板と同じ正電
位になる′のでトレンチ側面のSiを蓄積層とすること
ができ、更にp°ゲートとトレンチ底部のn゛拡散石と
の耐圧を高くすることができるという効果を、より確実
に引き出すことができるようにした他の実施例を第5図
に示す。
底部を常にN型に保つことによって確実に素子分離がで
き、またトレンチ内ポリシリコンがn°基板と同じ正電
位になる′のでトレンチ側面のSiを蓄積層とすること
ができ、更にp°ゲートとトレンチ底部のn゛拡散石と
の耐圧を高くすることができるという効果を、より確実
に引き出すことができるようにした他の実施例を第5図
に示す。
この実施例は第5図に示すように、ドープトポリシリコ
ンロ1からの拡散によりトレンチ底部にn゛拡散層62
を形成するものであり、トレンチの埋め込みにドープト
ポリシリコンを使う以外は、第3図に示した第1実施例
と同様の方法で製作される。
ンロ1からの拡散によりトレンチ底部にn゛拡散層62
を形成するものであり、トレンチの埋め込みにドープト
ポリシリコンを使う以外は、第3図に示した第1実施例
と同様の方法で製作される。
ドープトポリシリコンロ1は、CVD時にリン等のN型
不純物を含む膜として堆積されてもよいし、最初にノン
ドープポリシリコンとして堆積してから、poclz等
でN型にドープしてもよい。このようにドープトポリシ
リコンロ1でトレンチを埋め戻すことにより、ポリシリ
コンを低抵抗導体とみなすことができると同時に、高濃
度N型不純物拡散源として扱うことができる。なお63
はp゛ゲートある。
不純物を含む膜として堆積されてもよいし、最初にノン
ドープポリシリコンとして堆積してから、poclz等
でN型にドープしてもよい。このようにドープトポリシ
リコンロ1でトレンチを埋め戻すことにより、ポリシリ
コンを低抵抗導体とみなすことができると同時に、高濃
度N型不純物拡散源として扱うことができる。なお63
はp゛ゲートある。
また第4図に示した第2実施例のイオン注入によってト
レンチ底部にn゛層を形成する方法では、トレンチ形状
やイオンの入射角度等によってトレンチ側面にもN型不
純物が導入されるおそれがあるので、p0ゲート53.
54とN型層55、すなわちドレイン基板1との耐圧低
下を招く危険性がある。
レンチ底部にn゛層を形成する方法では、トレンチ形状
やイオンの入射角度等によってトレンチ側面にもN型不
純物が導入されるおそれがあるので、p0ゲート53.
54とN型層55、すなわちドレイン基板1との耐圧低
下を招く危険性がある。
しかし、この第5図に示した第3の実施例では、このよ
うな不都合は生じない。
うな不都合は生じない。
以上実施例に基づいて説明したように、本願各発明によ
れば、高密度SITイメージセンサの素子分離を1μm
程度の平面寸法で行える溝分離方式において、溝の底部
あるいは底部と側面の半導体基板の表面が、イメージセ
ンサ動作中のいずれのバイアス条件下でも導電型を反転
させることがないように構成したので、隣接素子のゲー
ト間に寄生チャネルが形成されることがなくなり、良好
な素子分離が得られる。
れば、高密度SITイメージセンサの素子分離を1μm
程度の平面寸法で行える溝分離方式において、溝の底部
あるいは底部と側面の半導体基板の表面が、イメージセ
ンサ動作中のいずれのバイアス条件下でも導電型を反転
させることがないように構成したので、隣接素子のゲー
ト間に寄生チャネルが形成されることがなくなり、良好
な素子分離が得られる。
第1図は、本願第1発明の一実施例による31Tイメー
ジセンサの概略断面を示す図、第2図は、第1発明の第
2実施例によるSITイメージセンサの概略断面を示す
図、第3図^は、本願第2発明の一実施例によるSIT
イメージセンサの概略断面を示す図、第3図FB+は、
その等価回路を示す図、第4図は、第2発明の第2実施
例によるS■Tイメージセンサの概略断面を示す図、第
5図は、第2発明の第3実施例によるSITイメージセ
ンサの概略断面を示す図、第6図は、従来のトレンチ分
離方式により形成したSITイメージセンサの概略断面
図、第7図^は、第6図に示したS!Tイメージセンサ
における寄生チャネルの形成状態を示す説明図、第7図
(Blは、その等価回路を示す図、第8図は、SITイ
メージセンサのエピタキシャル層の不純物濃度の深さ方
向のプロファイルを示す図である。 図において、1はn9基板、2はn−エピタキシャル層
、25はN型層、26は熱酸化膜、27はポリシリコン
、28は酸化膜、29はp1ゲート、31は熱酸化膜、
32はN型層、33はポリシリコン、34は酸化膜、3
5はp゛ゲート4)はトレンチ側面、42は絶縁膜、4
3はトレンチ底部、44はノンドープポリシリコン、4
5はp′″ゲート、51はノンドープポリシリコン、5
2は絶縁膜、53.54はp゛ゲート55はN型層、5
6はトレンチ底部、61はドープトポリシリコン、62
はn゛拡散層、63はp°ゲートを示す。 特許出願人 オリンパス光学工業株式会社第1図 第2図 (A) 第3図 ↓ 第6図
ジセンサの概略断面を示す図、第2図は、第1発明の第
2実施例によるSITイメージセンサの概略断面を示す
図、第3図^は、本願第2発明の一実施例によるSIT
イメージセンサの概略断面を示す図、第3図FB+は、
その等価回路を示す図、第4図は、第2発明の第2実施
例によるS■Tイメージセンサの概略断面を示す図、第
5図は、第2発明の第3実施例によるSITイメージセ
ンサの概略断面を示す図、第6図は、従来のトレンチ分
離方式により形成したSITイメージセンサの概略断面
図、第7図^は、第6図に示したS!Tイメージセンサ
における寄生チャネルの形成状態を示す説明図、第7図
(Blは、その等価回路を示す図、第8図は、SITイ
メージセンサのエピタキシャル層の不純物濃度の深さ方
向のプロファイルを示す図である。 図において、1はn9基板、2はn−エピタキシャル層
、25はN型層、26は熱酸化膜、27はポリシリコン
、28は酸化膜、29はp1ゲート、31は熱酸化膜、
32はN型層、33はポリシリコン、34は酸化膜、3
5はp゛ゲート4)はトレンチ側面、42は絶縁膜、4
3はトレンチ底部、44はノンドープポリシリコン、4
5はp′″ゲート、51はノンドープポリシリコン、5
2は絶縁膜、53.54はp゛ゲート55はN型層、5
6はトレンチ底部、61はドープトポリシリコン、62
はn゛拡散層、63はp°ゲートを示す。 特許出願人 オリンパス光学工業株式会社第1図 第2図 (A) 第3図 ↓ 第6図
Claims (6)
- (1)静電誘導トランジスタを光電変換素子として構成
されるイメージセンサの第1不純物を含む第1半導体基
板に溝を掘り、該溝の内面に絶縁膜を被着しポリシリコ
ンで溝を埋め戻して素子を分離する方法において、前記
溝に接する第1半導体基板の第1不純物濃度を高めるこ
とを特徴とする静電誘導トランジスタイメージセンサの
素子分離法。 - (2)前記溝の底部に接する第1半導体基板の第1不純
物濃度を選択的に高めることを特徴とする特許請求の範
囲第1項記載の静電誘導トランジスタイメージセンサの
素子分離法。 - (3)静電誘導トランジスタを光電変換素子として構成
されるイメージセンサにおいて、第1不純物を含む第1
半導体基板に溝を掘り、該溝の側面にのみ絶縁膜を被着
し、ポリシリコンで溝を埋め戻すことを特徴とする静電
誘導トランジスタイメージセンサの素子分離法。 - (4)前記ポリシリコンは、ノンドープポリシリコンで
あることを特徴とする特許請求の範囲第3項記載の静電
誘導トランジスタイメージセンサの素子分離法。 - (5)前記ポリシリコンは、第1不純物を含むポリシリ
コンであることを特徴とする特許請求の範囲第3項記載
の静電誘導トランジスタイメージセンサの素子分離法。 - (6)前記溝の側面にのみ絶縁膜を被着し、該溝の底部
の第1半導体基板の第1不純物濃度を高めた後、ノンド
ープポリシリコンで埋め戻すことを特徴とする特許請求
の範囲第3項記載の静電誘導トランジスタイメージセン
サの素子分離法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61152707A JPS639968A (ja) | 1986-07-01 | 1986-07-01 | 静電誘導トランジスタイメ−ジセンサの素子分離法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61152707A JPS639968A (ja) | 1986-07-01 | 1986-07-01 | 静電誘導トランジスタイメ−ジセンサの素子分離法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS639968A true JPS639968A (ja) | 1988-01-16 |
Family
ID=15546393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61152707A Pending JPS639968A (ja) | 1986-07-01 | 1986-07-01 | 静電誘導トランジスタイメ−ジセンサの素子分離法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS639968A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04304673A (ja) * | 1991-02-08 | 1992-10-28 | Internatl Business Mach Corp <Ibm> | 側壁電荷結合撮像素子及びその製造方法 |
US7154136B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Isolation structures for preventing photons and carriers from reaching active areas and methods of formation |
US7492027B2 (en) * | 2004-02-20 | 2009-02-17 | Micron Technology, Inc. | Reduced crosstalk sensor and method of formation |
JP2009539260A (ja) * | 2006-05-31 | 2009-11-12 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 集積回路のための分離構造、およびモジュール式の分離構造の形成方法 |
JP2010522986A (ja) * | 2007-03-28 | 2010-07-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 絶縁分離された集積回路装置 |
-
1986
- 1986-07-01 JP JP61152707A patent/JPS639968A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04304673A (ja) * | 1991-02-08 | 1992-10-28 | Internatl Business Mach Corp <Ibm> | 側壁電荷結合撮像素子及びその製造方法 |
US7154136B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Isolation structures for preventing photons and carriers from reaching active areas and methods of formation |
US7400004B2 (en) | 2004-02-20 | 2008-07-15 | Micron Technology, Inc. | Isolation structures for preventing photons and carriers from reaching active areas and methods of formation |
US7492027B2 (en) * | 2004-02-20 | 2009-02-17 | Micron Technology, Inc. | Reduced crosstalk sensor and method of formation |
US7534691B2 (en) | 2004-02-20 | 2009-05-19 | Aptina Imaging Corporation | Isolation structures for preventing photons and carriers from reaching active areas and methods of formation |
US8071455B2 (en) | 2004-02-20 | 2011-12-06 | Aptina Imaging Corporation | Isolation structures for preventing photons and carriers from reaching active areas and methods of formation |
USRE45633E1 (en) * | 2004-02-20 | 2015-07-28 | Micron Technology, Inc. | Reduced crosstalk sensor and method of formation |
JP2009539260A (ja) * | 2006-05-31 | 2009-11-12 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 集積回路のための分離構造、およびモジュール式の分離構造の形成方法 |
JP2010522986A (ja) * | 2007-03-28 | 2010-07-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 絶縁分離された集積回路装置 |
JP2016028444A (ja) * | 2007-03-28 | 2016-02-25 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドAdvanced Analogic Technologies Incorporated | 絶縁分離された集積回路装置 |
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