JPS6399683A - Video recording and reproducing device - Google Patents
Video recording and reproducing deviceInfo
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- JPS6399683A JPS6399683A JP24617486A JP24617486A JPS6399683A JP S6399683 A JPS6399683 A JP S6399683A JP 24617486 A JP24617486 A JP 24617486A JP 24617486 A JP24617486 A JP 24617486A JP S6399683 A JPS6399683 A JP S6399683A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、映像記録再生装置に関し、特にフィールド
メモリを使用して、高速再生時にノイズバーやスキュー
歪みを削減した品質の良い再生画を得るものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to a video recording and reproducing device, and in particular to a video recording and reproducing device that uses field memory to obtain high-quality reproduced images with reduced noise bars and skew distortion during high-speed reproduction. It is.
現在、ビデオテープレコーダ(以下VTRと記す)には
、特殊再生の性能向上を目的として、種々のヘッド構成
がある。ここでは、例として広く一般に使用されている
4ヘフド構成を取り上げてみる。Currently, video tape recorders (hereinafter referred to as VTRs) have various head configurations for the purpose of improving special playback performance. Here, we will take as an example the commonly used 4-hefed configuration.
第5図は上記述べた4ヘツドの構成の一例を示すもので
ある。この図に示すように、4ヘツド構成では、相互に
アジマス角の異なるヘッドベア(Ja、Jb)、 (
Ka、Kb)が180°対向して、回転ドラム60上に
同図(8)〜(C1に示すように取りつけられている。FIG. 5 shows an example of the four-head configuration described above. As shown in this figure, in a 4-head configuration, head bears (Ja, Jb), (
Ka, Kb) are mounted on the rotating drum 60, facing each other at 180°, as shown in (8) to (C1) in the figure.
今、このようなヘッド構成で、第6図に示すビデオテー
プ50上のビデオトラック51を逆方向へ3倍速の高速
再生をした場合を考える。ここで、図中e、fはヘッド
の軌跡を表しており、eの軌跡をヘッドペアJが、また
fのヘッドit!It跡をヘッドペアKがそれぞれトレ
ースするものとする。また、へのトラックに対してはJ
a、Kaのヘッドが、Bのトランクに対してはKb、J
bのへ・7ドがそれぞれ同アジマスとする。Now, let us consider a case where the video track 51 on the video tape 50 shown in FIG. 6 is played back at triple speed in the reverse direction using such a head configuration. Here, e and f in the figure represent head trajectories, and head pair J follows the trajectory of e, and head it! It is assumed that each head pair K traces the It trace. Also, for the truck to J
The head of a, Ka is Kb, J to the trunk of B.
Let b and 7d have the same azimuth.
この時、1フイ一ルド期間にヘッドから得られる出力は
、eの軌跡に対して第7図に示すようになる。即ち、1
フイールド内でトラック」二のアジマス角と同じアジマ
ス角のヘッドが選択され、出力を順次切り換えるように
している。ここで、第7図は上下対称に得られる出力波
形の」−例半分のみを表している。そしてこの場合のモ
ニター上の再生画の様子は、第8図のようになるが、ヘ
ッド切り換え点でのノイズバーmやスキニー歪みnは残
る。At this time, the output obtained from the head during one field period is as shown in FIG. 7 with respect to the trajectory of e. That is, 1
Within the field, a head with the same azimuth angle as track 2 is selected, and the output is sequentially switched. Here, FIG. 7 shows only half of the output waveform obtained vertically symmetrically. In this case, the reproduced image on the monitor will appear as shown in FIG. 8, but the noise bar m and skinny distortion n at the head switching point will remain.
〔発明が解決しようとする問題点3
以上のように従来の装置では、再生画としては、再生信
号がつながったものとなるので大きなノイズバーの発生
はなくなり、再生画の品質はある程度良好となる。しか
るに、ヘッド切り換え点での同期信号のつながりは依然
としてなく、その点での1水平期間は完全な再生画にな
らないので、ノイズバーとスキュー歪みはそのまま残り
、再生画面が見苦しいという問題があった。[Problem to be Solved by the Invention 3] As described above, in the conventional apparatus, since the reproduced image is a continuous reproduction signal, large noise bars do not occur, and the quality of the reproduced image is good to some extent. However, there is still no synchronization signal connection at the head switching point, and one horizontal period at that point does not result in a complete reproduced image, so the noise bar and skew distortion remain as they are, causing the problem that the reproduced screen is unsightly.
この発明は、上記のような問題点を解消するためになさ
れたもので、ノイズバーやスキュー歪みを無くした品質
の良い高速再生画が得られる映像記録再生装置を得るこ
とを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a video recording and reproducing apparatus that can obtain high-quality, high-speed reproduced images without noise bars or skew distortion.
この発明に係る映像記録再生装置は、フィールドメモリ
を使用し、同期信号の不連続な部分の再生信号をメモリ
へ書き込まないようにメモリのアドレスを操作し、かつ
メモリからの読み出しを書き込みと非同期に行うように
したものである。A video recording and reproducing device according to the present invention uses a field memory, manipulates memory addresses so as not to write discontinuous portions of a playback signal of a synchronous signal to the memory, and makes reading from the memory asynchronous with writing. This is what I decided to do.
この発明においては、ヘッド切り換えによる同期の不連
続部分がメモリに書き込まれないため、モニター上へ再
生された時、ノイズバーは無くなる。また、メモリから
の読み出しを書き込みと非同期にしているので、スキュ
ー歪みも無くなり、容易に品質の良い再生画が得られる
。In this invention, the discontinuous portion of synchronization due to head switching is not written to memory, so when reproduced on a monitor, the noise bar disappears. Furthermore, since reading from the memory is asynchronous with writing, skew distortion is eliminated and high-quality reproduced images can be easily obtained.
以下、本発明の実施例を図について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図において、Ja、Jb及びKa、Kbはそれぞれ
アジマス角の異なるヘッドをベアとしたヘッドペア、即
ち、JaとKa、JbとKbが同一アジマスを有するヘ
ッドである。■はフィールド毎にヘッドペア出力を交互
に選択する第1の切り換えスイッチであり、これにより
選択されたビデオテープ50上の再生信号が第1のプリ
アンプ2゜第2のプリアンプ3にそれぞれ導かれる。4
.5はそれぞれプリンアンプ2.3からの再生信号出力
を包絡線検波する第1.第2の検波回路であり、これに
より上下対称の検波信号の上半分が取り出される。6は
上記検波信号のレベル比較を行うコンパレータである。In FIG. 1, Ja, Jb, Ka, and Kb are pairs of bare heads having different azimuth angles, that is, Ja and Ka, and Jb and Kb are heads having the same azimuth. 2 is a first changeover switch that alternately selects the head pair output for each field, whereby the reproduction signal on the selected video tape 50 is guided to the first preamplifier 2 and the second preamplifier 3, respectively. 4
.. 5 is a first circuit which detects the envelope of the reproduction signal output from the preamplifier 2.3. This is the second detection circuit, which extracts the upper half of the vertically symmetrical detection signal. A comparator 6 compares the levels of the detected signals.
このコンパレータ6の出カバヘッド切り換え信号として
第2の切り換えスイッチ7を開閉制御し、ベアとなって
いるヘッドの−方を選択して再生信号をビデオ信号処理
回路8に送る。The output of the comparator 6 is used as a cover head switching signal to control opening and closing of the second changeover switch 7 to select the bare head and send the reproduced signal to the video signal processing circuit 8.
また、10はアドレス発生回路11及びタイミング発生
回路12からなるメモリコントロール回路であり、アド
レス発生回路11はフィールドメモリ9へのアドレスを
発生し、またタイミング発生回路12はビデオ信号処理
回路8から分離された同期信号とコンパレータ6からの
出力をもとにして、フィールドメモリ9への書き込みタ
イミングを発生するものである。Further, 10 is a memory control circuit consisting of an address generation circuit 11 and a timing generation circuit 12. The address generation circuit 11 generates an address to the field memory 9, and the timing generation circuit 12 is separated from the video signal processing circuit 8. The write timing to the field memory 9 is generated based on the synchronization signal and the output from the comparator 6.
15はコントロールヘッドであり、この再生出力に基づ
いて、サーボ回路16はキャプスタンモータ17.
リールモータ18を制御し、各モードにおけるテープの
走行制御を行う。また同時に回転ドラムのドラムモータ
19を制御し、第1の切り換えスイッチ1の切り換えタ
イミングの発生を行う。15 is a control head, and based on this reproduction output, a servo circuit 16 controls a capstan motor 17.
The reel motor 18 is controlled to control tape running in each mode. At the same time, the drum motor 19 of the rotating drum is controlled to generate switching timing for the first changeover switch 1.
なお、上記フィールドメモリ9は、デュアルポートメモ
リ又はマルチボートメモリ (図示しない)であり、出
力ボートとしてランダム出力とシリアル出力とを有し、
シリアルボートを使用すれば、メモリへの書き込みと読
み出しが非同期で行えるものである。ここでは、フィー
ルドメモリ9ヘビデオ信号処理回路8からの再生信号を
書き込みながら、シリアルボートを使用して該フィール
ドメモリ9の内容を読み出す非同期動作を行う。Note that the field memory 9 is a dual port memory or a multi-boat memory (not shown), and has a random output and a serial output as output ports.
Using a serial port allows you to write to and read from memory asynchronously. Here, while writing the reproduced signal from the video signal processing circuit 8 into the field memory 9, an asynchronous operation is performed in which the contents of the field memory 9 are read out using a serial port.
また、第2図はメモリコントロールDlilOの中に含
まれるアドレス発生回路11を詳細に示したものである
。図において、30はアドレスカウンタであり、フィー
ルド毎にビデオ信号処理回路8から端子40に入力され
る垂直同期信号でリセットされ、端子41に入力される
水平同期信号をカウントアツプすることにより、フィー
ルドメモリ9へのアドレスを端子43に出力するもので
ある。また、31は端子42に入力されるコンパレータ
6からの出力であるヘッド切り換え信号を遅延させる遅
延回路であり、この出力とヘッド切り換え信号とを排他
的論理和(EX−OR)回路32に入力し、これにより
ヘッド切り換え時点を含む所定期間にパルス波形を発生
させるようにしている。そして、該出力で端子41から
の水平同期信号をオア回路33でゲートし、ヘッド切り
換え点でのアドレスカウンタ30のカウントアンプを止
めてアドレスの更新をさせないようにしている。Further, FIG. 2 shows in detail the address generation circuit 11 included in the memory control DliILO. In the figure, 30 is an address counter, which is reset by the vertical synchronizing signal input from the video signal processing circuit 8 to the terminal 40 for each field, and by counting up the horizontal synchronizing signal input to the terminal 41, the field memory 9 is output to the terminal 43. Further, 31 is a delay circuit that delays the head switching signal that is the output from the comparator 6 that is input to the terminal 42, and this output and the head switching signal are input to the exclusive OR (EX-OR) circuit 32. As a result, a pulse waveform is generated during a predetermined period including the time of head switching. At this output, the horizontal synchronizing signal from the terminal 41 is gated by the OR circuit 33, and the count amplifier of the address counter 30 at the head switching point is stopped so that the address is not updated.
次に動作について説明する。Next, the operation will be explained.
ここでも逆方向3倍速を例として取り上げる。Here again, we will take 3x speed in the reverse direction as an example.
今、第6図のビデオトラック51上のeの軌跡を、Ja
、Jbのビデオヘッドが選択されてトレースしたとする
。この時、第1の切り換えスイッチ1はS側に接続され
、第1のプリアンプ2と第2のプリアンプ3からの出力
は、それぞれ第3図(a)。Now, the trajectory of e on the video track 51 in FIG.
, Jb are selected and traced. At this time, the first changeover switch 1 is connected to the S side, and the outputs from the first preamplifier 2 and the second preamplifier 3 are as shown in FIG. 3(a).
(blに示すようになる。この出力は第1の検波回路4
、第2の検波回路5に入力され、包絡線のみが取り出さ
れてそれぞれ第3図(C1,ldlに示すようになる。(The output is as shown in bl. This output is output from the first detection circuit 4.
, are input to the second detection circuit 5, and only the envelopes are extracted, as shown in FIG. 3 (C1, ldl).
そして、これらをコンパレータ6で比較して第3図(e
lのヘッド切り換え信号を得る。即ち、このヘッド切り
換え信号のレベルが“L”17)LH;!ヘッドJa出
力が、反対にレベルがI]″の時はヘッドJb出力がそ
れぞれ選択される。Then, these are compared by the comparator 6 and shown in Fig. 3 (e
1 head switching signal is obtained. That is, the level of this head switching signal is "L" 17) LH;! On the other hand, when the head Ja output is at level I'', the head Jb output is selected.
次にヘッド切り換え点の動作を詳細に述べる。Next, the operation of the head switching point will be described in detail.
ここでは、第3図(8)のP点付近を考える。Here, consider the vicinity of point P in FIG. 3 (8).
今、第4図Ta)に示すようなヘッド切り換え信号を第
2図の端子42より入力して遅延回路31を通すと、第
4図(blに示すようになる。この信号と元の入力その
ままのヘッド切り換え信号(第4図(a))とをEX−
OR回路32に入力すると、第4図(C1に示すような
出力が得られる。即ち、ヘッド切り換え点がパルス波形
となって検出できる。なお、ここでの遅延回路31の遅
延量は1水平周期の63.5μ38Cより若干少なくし
ている。Now, when a head switching signal as shown in Fig. 4 (Ta) is inputted from the terminal 42 in Fig. 2 and passed through the delay circuit 31, it becomes as shown in Fig. 4 (bl).This signal and the original input are unchanged. EX-
When inputted to the OR circuit 32, an output as shown in FIG. It is slightly less than the 63.5μ38C of .
ここで前述のように、トラック渡りの部分、即ちヘッド
切り換え点付近での水平同期信号は、ヘッド切り換え点
より前のものと、それより後のものとで不連続となる。Here, as described above, the horizontal synchronizing signal at the track crossing portion, that is, near the head switching point, is discontinuous between the signal before the head switching point and the signal after it.
第4図fdl、 fQlはそれぞれこの様子を示してお
り、通常の水平同期信号の周期に比べ短い場合である。FIG. 4 fdl and fQl respectively show this situation, which is shorter than the period of a normal horizontal synchronizing signal.
この時、ヘッド切り換え後の最初の水平同期信号は、E
X−Or!回路32の出力にてオア回路33でゲートさ
れ、従ってアドレスカウンタ30はカウントアツプしな
い。即ち、ヘッド切り換え後の最初の水平同期信号をも
ととする1水平期間の内容は、現在のアドレス位置に書
き直されることになる。この様子を第4図fflに示す
。つまり、第4図(elに示すN個目の水平同期信号は
カウントアツプされないで、この同期信号に基づく1水
平期間の再生画の内容は第4図+dlに示す(N−1)
個目のアドレス位置に書き込まれる。従って同期不連続
部分が除去されたことになる。At this time, the first horizontal synchronization signal after head switching is E
X-Or! The output of the circuit 32 is gated by the OR circuit 33, so the address counter 30 does not count up. That is, the contents of one horizontal period based on the first horizontal synchronization signal after head switching are rewritten to the current address position. This situation is shown in FIG. 4ffl. In other words, the Nth horizontal synchronization signal shown in Fig. 4 (el) is not counted up, and the content of the reproduced image for one horizontal period based on this synchronization signal is shown in Fig. 4 +dl (N-1).
written to the address location. Therefore, the synchronous discontinuous portion has been removed.
このように本実施例では、ノイズバーとしての中途半端
な内容力月水平期間内に書き込まれないので、ノイズバ
ーはなくなる。また、先に説明したように、フィールド
メモリ9に書き込まれた再生信号の内容は、再生された
同期信号と非同期にシーケンシャルにて読み出されるの
で、スキュー歪みがなくなるのはいうまでもない。As described above, in this embodiment, since the content of the noise bar is not written within the monthly horizontal period, there is no noise bar. Further, as described above, since the contents of the reproduced signal written in the field memory 9 are read out sequentially and asynchronously with the reproduced synchronization signal, it goes without saying that skew distortion is eliminated.
なお、上記実施例ではヘッド切り換え後の1水平期間の
みをメモリへの重ね書きとしたが、この重ね書きの期間
はシステムに合わせて数水平期間としてもよい。Note that in the above embodiment, overwriting to the memory is performed only during one horizontal period after head switching, but this overwriting period may be set to several horizontal periods depending on the system.
また非同期動作のために、フィールドメモリとしてデュ
アルポートメモリ又はマルチボートメモリを使用したが
、これにこだわることなく汎用のメモリでも差し支えな
い。Further, for asynchronous operation, a dual port memory or a multi-port memory is used as the field memory, but there is no need to be particular about this, and a general-purpose memory may be used.
また高速再生の例として逆方向の3倍速を説明したが、
本発明は奇数、偶数倍速のどちらにも通用できるもので
あり、また倍速はシステムとして許す範囲であればいく
らでも良い。Also, as an example of high-speed playback, we explained 3x speed in the reverse direction.
The present invention is applicable to both odd and even speeds, and any speed may be used as long as the speed is within the range allowed by the system.
さらに、上記実施例では4ヘツド構成としたが、ノイズ
バーがある程度生ずることを前提とし、スキュー歪みの
除去を目的とするならば、2ヘツド構成でもよい。Further, although the above embodiment uses a four-head configuration, a two-head configuration may be used if noise bars are expected to occur to some extent and the purpose is to eliminate skew distortion.
以上のように、この発明によれば、フィールドメモリを
使用し、同期信号の不連続な部分の再生信号をメモリへ
書き込まないようにメモリのアドレスを操作し、かつメ
モリからの読み出しを書き込みと非同期に行うようにし
たので、モニター上へ再生された時、ノイズバー及びス
キュー歪みが無くなり、従って容易に品質の良い再生画
が得られる効果がある。As described above, according to the present invention, a field memory is used, the address of the memory is manipulated so as not to write the reproduced signal of a discontinuous part of the synchronous signal to the memory, and the reading from the memory is asynchronous with the writing. Therefore, when the image is reproduced on a monitor, noise bars and skew distortion are eliminated, and therefore, a high-quality reproduced image can be easily obtained.
第1図は本発明の一実施例による映像記録再生装置の構
成図、第2図はそのメモリコントロール回路を詳細に示
した図、第3図及び第4図はともに本発明の一実施例の
動作を説明するための図、第5図は従来の4ヘツドの構
成を示す図、第6図は高速再生時のビデオトラックとヘ
ッド軌跡の関係を示す図、第7図は高速再生時の包絡線
検波波形を示す図、第8図は従来装置の再生画面を示す
図である。
J、K・・・磁気ヘッド、4,5・・・第1.第2の検
波回路、6・・・コンパレータ、7・・・第2の切り換
えスイッチ、9・・・フィールドメモリ、10・・・メ
モリコントロール回路、11・・・アドレス発生回路、
12・・・タイミング発生回路、30・・・アドレス発
生回路、31・・・遅延回路、32・・・排他的論理和
回路、33・・・オア回路。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of a video recording and reproducing apparatus according to an embodiment of the present invention, FIG. 2 is a diagram showing the memory control circuit in detail, and FIGS. 3 and 4 are both diagrams of an embodiment of the present invention. Figure 5 is a diagram to explain the operation, Figure 5 is a diagram showing the conventional 4-head configuration, Figure 6 is a diagram showing the relationship between the video track and head trajectory during high-speed playback, and Figure 7 is the envelope during high-speed playback. A diagram showing a line detection waveform, and FIG. 8 is a diagram showing a reproduction screen of a conventional device. J, K...Magnetic head, 4, 5...1st. 2nd detection circuit, 6... Comparator, 7... Second changeover switch, 9... Field memory, 10... Memory control circuit, 11... Address generation circuit,
DESCRIPTION OF SYMBOLS 12... Timing generation circuit, 30... Address generation circuit, 31... Delay circuit, 32... Exclusive OR circuit, 33... OR circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (2)
る再生信号の包絡線検波波形を取り出す第1、第2の包
絡線検波回路と、 該第1、第2の包絡線検波回路からの出力を比較するコ
ンパレータと、 該コンパレータ出力に基づいて上記第1、第2の磁気ヘ
ッドからの再生信号を切り換えて出力する切り換えスイ
ッチと、 該切り換えスイッチからの再生信号が書き込まれるとと
もに、その書き込まれた内容が再生信号の同期信号と非
同期で読み出されるフィールドメモリと、 上記第1、第2の磁気ヘッドの切り換え時点を検出して
同期信号の不連続部分を検出する検出手段と、 該検出結果に応じて、上記同期信号の不連続な部分の再
生信号が上記フィールドメモリに書き込まれないよう上
記フィールドメモリへのアドレスを制御するアドレス制
御手段とを備えたことを特徴とする映像記録再生装置。(1) First and second envelope detection circuits that extract envelope detection waveforms of reproduced signals obtained from the first and second magnetic heads during high-speed reproduction; and from the first and second envelope detection circuits. a comparator for comparing outputs of the first and second magnetic heads; a changeover switch for switching and outputting reproduction signals from the first and second magnetic heads based on the comparator output; a field memory whose contents are read out asynchronously with the synchronization signal of the reproduced signal; a detection means for detecting the switching point of the first and second magnetic heads to detect a discontinuous portion of the synchronization signal; and the detection result. A video recording and reproducing apparatus comprising: address control means for controlling an address to the field memory so that a reproduction signal of a discontinuous portion of the synchronization signal is not written to the field memory.
、 該遅延回路の出力と上記コンパレータ出力とを論理演算
し、上記磁気ヘッドの切り換え時点を含む所定期間にゲ
ートパルスを発生するゲート回路とからなるものであり
、 上記アドレス制御回路は、 再生信号の水平同期信号をカウントアップして上記フィ
ールドメモリへのアドレスを出力するアドレスカウンタ
と、 上記ゲートパルスにより上記アドレスカウンタへの水平
同期信号の入力を停止し、アドレスの更新を停止せしめ
るゲート回路とからなるものであることを特徴とする特
許請求の範囲第1項記載の映像記録再生装置。(2) The detection means includes a delay circuit that delays the output of the comparator for a predetermined period, and performs a logical operation on the output of the delay circuit and the output of the comparator, and generates a gate pulse for a predetermined period including the switching point of the magnetic head. The address control circuit includes an address counter that counts up the horizontal synchronization signal of the reproduced signal and outputs the address to the field memory, and a gate circuit that outputs the address to the field memory by the gate pulse. 2. The video recording and reproducing apparatus according to claim 1, further comprising a gate circuit that stops inputting a horizontal synchronizing signal and stops updating addresses.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24617486A JPS6399683A (en) | 1986-10-15 | 1986-10-15 | Video recording and reproducing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24617486A JPS6399683A (en) | 1986-10-15 | 1986-10-15 | Video recording and reproducing device |
Publications (2)
Publication Number | Publication Date |
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JPS6399683A true JPS6399683A (en) | 1988-04-30 |
JPH0577239B2 JPH0577239B2 (en) | 1993-10-26 |
Family
ID=17144615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24617486A Granted JPS6399683A (en) | 1986-10-15 | 1986-10-15 | Video recording and reproducing device |
Country Status (1)
Country | Link |
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JP (1) | JPS6399683A (en) |
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-
1986
- 1986-10-15 JP JP24617486A patent/JPS6399683A/en active Granted
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