JPS6398065A - Complete parallel type processor - Google Patents

Abstract

PURPOSE:To neglect a time required for the input/output of data, by providing a data bus which connects all of the processor elements, and transferring a two-dimensional data between the outside through the data bus. CONSTITUTION:The processor elements 11-26 arranged two-dimensionally, and connected to adjacent processor element so as to communicate with it, are connected sequentially to the data bus 30. Scan control circuits 31-46 which control the input/output of the data to an element consisting of a shift register of one stage are provided at the element 11-26. In this way, the elements 11-26 can transfer the input/output of the data between the outside directly through the bus 30 without transferring the data sequentially through the elements 11-26, and it is possible to make a processing into a pipeline which performs data transfer executing the arithmetic processing of the data, and to neglect the input/output time of the data substantially.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像処理等に用いられる完全並列型プロセッ
サに関し、特にそれと外部装置とのデータの入出力に関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a fully parallel processor used for image processing, etc., and particularly relates to data input/output between the processor and an external device.

従来の技術 画像データの様な大量の且つ２次元の構造を持つデータ
の処理は、従来の逐次型計算機の不得意な分野の一つで
ある。この、様な２次元のデータ処理の高速化を目的と
して、近年、並列処理プロセッサの研究開発がさかんに
行なわれている（木戸出正継、板上勝彦「パイプライン
方式と完全並列処理方式が増えた最近の画像処理装置」
日経エレクトロニクス、１９８２年７月１９日号）。BACKGROUND OF THE INVENTION Processing a large amount of data with a two-dimensional structure, such as image data, is one of the areas in which conventional sequential computers are weak. In recent years, research and development of parallel processing processors has been actively conducted with the aim of speeding up various two-dimensional data processing (Masatsugu Kidoide, Katsuhiko Itakami, ``Pipeline method and fully parallel processing method have increased. Recent image processing devices
Nikkei Electronics, July 19, 1982 issue).

並列処理による高速化は、２次元データを並列アクセス
し、それらを並列処理することによって高速化を実現す
るものである。たとえば画像データ処理においては各画
素に対して一様な処理を行なう事が多く、この様な場合
には、各画素ごとに、プロセッサ・エレメントを割り当
てて、並列動作させる完全並列型プロセッサの構成が最
も高速化を期待できる。。Speeding up through parallel processing is achieved by accessing two-dimensional data in parallel and processing them in parallel. For example, in image data processing, uniform processing is often performed on each pixel, and in such cases, it is necessary to configure a fully parallel processor that allocates a processor element to each pixel and operates in parallel. You can expect the highest speed. .

第３図は、従来の完全並列型プロセッサの全体構成を示
すブロック図である。外部の２次元データ１を、完全並
列プロセッサ２が並列アクセスしホスト・コンピュータ
３の制御により各プロセッサつエレメントが並列処理す
る。FIG. 3 is a block diagram showing the overall configuration of a conventional fully parallel processor. External two-dimensional data 1 is accessed in parallel by fully parallel processors 2, and each processor or element processes it in parallel under the control of a host computer 3.

第４図は、第３図の完全並列プロセッサ２の内部構成の
一部を示すブロック図である。１１〜２６はプロセッサ
・エレメントであり、２次元的に配置されている。各プ
ロセッサ・エレメントは近傍のプロセッサ・エレメント
と通信できる様それぞれ結線されている。ここでプロセ
ッサ・エレメントは、対象とする画像データサイズに合
わせて１対１に配量されるものであるが、紙面の制限に
より４×４個の構成例を示すものである。FIG. 4 is a block diagram showing a part of the internal configuration of the fully parallel processor 2 of FIG. 3. 11 to 26 are processor elements arranged two-dimensionally. Each processor element is individually wired so that it can communicate with neighboring processor elements. Here, the processor elements are arranged on a one-to-one basis according to the target image data size, but due to space limitations, an example of a configuration of 4×4 processor elements is shown.

発明が解決しようとする問題点 この様な従来の完全並列型プロセッサにおいては、プロ
セッサと外部データとの入出力に多大の時間がかかると
いう問題点がある。Problems to be Solved by the Invention In such conventional fully parallel processors, there is a problem in that input/output between the processor and external data takes a large amount of time.

第４図に示す様な従来の完全並列型プロセッサでは、外
部から入力された大量のデータは、各プロセッサ・エレ
メントを順次転送されて所定の位置のプロセッサ・エレ
メントまで配分されなければならない。同様に出力時に
も各プロセッサ・エレメントのデータを、順次転送する
事により外部へ出力する事になる。この為データの入出
力の為の時間は非常に長いものになる。In a conventional fully parallel processor as shown in FIG. 4, a large amount of data input from the outside must be sequentially transferred to each processor element and distributed to processor elements at predetermined positions. Similarly, at the time of output, the data of each processor element is sequentially transferred and output to the outside. Therefore, it takes a very long time to input and output data.

また、第３図の説明において、外部データのアクセスを
並列化する事により高速化する事を述べたが、現在の記
憶装置の構造は基本的には１次元の構造であり、並列ア
クセスは困難である。並列アクセスを実現する為には、
メモリを多重化し、各メモリに同一データを記憶してお
く必要があり、メモリ管理が複雑となり、ムダが多く装
置規模も増大する。また、画像処理の場合を考えると、
記憶装置以外にも、ＴＶカメラ、モニタ等の外部機器の
信号を直接入力、または出力する事も考えられる。しか
しながらこれら外部機器は、データ（信号）の入出力を
並列に行表う事は不可能である。In addition, in the explanation of Figure 3, we mentioned that accessing external data can be made faster by parallelizing it, but the structure of current storage devices is basically a one-dimensional structure, making parallel access difficult. It is. In order to realize parallel access,
It is necessary to multiplex the memories and store the same data in each memory, which complicates memory management, creates a lot of waste, and increases the size of the device. Also, considering the case of image processing,
In addition to storage devices, it is also possible to directly input or output signals from external devices such as TV cameras and monitors. However, these external devices cannot input and output data (signals) in parallel.

外部データのアクセスが並列化できない場合には、デー
タの入出力の時間はさらに増大し、問題はさらに深刻と
なる。If external data access cannot be parallelized, data input/output time will further increase, making the problem even more serious.

問題点を解決するための手段 本発明は、上記問題点を解決するため、全プロセッサ・
エレメントが接続されるデータ・バスを有し、外部の２
次元データは、このデータ・バスを介して走査により逐
次的に所定位置のプロセッサ・エレメントに入力される
。また各プロセッサ・エレメント内のデータを外部に出
力する場合にも同様に、このデータ・バスを介して走査
により逐次的に出力するものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention aims to solve the problems described above.
It has a data bus to which the elements are connected, and
Dimensional data is sequentially input to processor elements at predetermined locations by scanning via this data bus. Similarly, when data in each processor element is output to the outside, it is sequentially output by scanning via this data bus.

作　　用 本発明は、上記した構成により、外部データの入出力を
、各プロセッサΦエレメントを順次転送する事なく、直
接所定のプロセッサ咎エレメントのみに入出力する事が
可能となる。各プロセッサ・エレメントはそれぞれのデ
ータの演算処理を実行しながらでも、データの入出力が
可能となる。Operation According to the present invention, with the above-described configuration, it is possible to directly input and output external data only to a predetermined processor element without sequentially transferring it to each processor element. Each processor element can input and output data even while performing arithmetic processing on its own data.

すなわち、データの入出力と、データの演算処理をパイ
プライン化する事により、実質的にデータの入出力時間
を無視する事が可能となる。また、外部データのアクセ
スが、一般的な走査によるものである為、外部機器との
整合性が良く、簡単に構成できる様になる。That is, by pipelining data input/output and data arithmetic processing, it becomes possible to substantially ignore data input/output time. Furthermore, since external data is accessed by general scanning, compatibility with external equipment is good and configuration can be made easily.

実施例 第１図は本発明の完全並列型プロセッサの一実施例を示
すブロック図であシ、内部の基本構成の一部分を示す。Embodiment FIG. 1 is a block diagram showing an embodiment of a fully parallel processor of the present invention, showing a part of the basic internal configuration.

第１図において％１１〜２６はプロセッサ・エレメント
であり、第３図の従来例と同様に、２次元的に配置され
、各プロセッサ・エレメントは、互いに近傍のプロセッ
サ・エレメントと通信できる様にそれぞれ結線されてい
る。また、第１図において３０は、全プロセッサ・エレ
メントに接続される１本のデータ・バスである。In FIG. 1, %11 to 26 are processor elements, which are arranged two-dimensionally as in the conventional example shown in FIG. wired. Further, in FIG. 1, 30 is one data bus connected to all processor elements.

第１図では完全並列型プロセッサの内部構成の一部分を
示しているのでデータ・バス３０は、切断されて見えて
いるが、全体では左右が順次接続されておシ、１本のデ
ータ入出力である。また、３１〜４６は、各プロセッサ
・エレメントのデータ入出力を制御する走査制御回路で
あり、プロセッサ・エレメントに１つづつ対応し、２次
元データの走査順序に従って顆番に接続されるものであ
る。In Figure 1, a part of the internal configuration of a fully parallel processor is shown, so the data bus 30 appears to be disconnected. be. Further, 31 to 46 are scanning control circuits that control data input/output of each processor element, one for each processor element, and connected to the condyle number according to the scanning order of two-dimensional data. .

これも、全体では、左右が走査順序に従がって接続され
１本の信号路を形成している。走査制御回路３１〜４６
は、それぞれ１段のシフト・レジスタで簡単に構成する
事ができる。In this case as well, the left and right sides are connected in accordance with the scanning order to form one signal path. Scan control circuits 31 to 46
can be easily constructed with a single-stage shift register.

第２図は、第１図の完全並列型プロセッサの動作波形図
である。ａは、外部の２次元データが走査により順次１
次元データとして第１図３０のデータ・バスに入力され
る様子を示す。第２図ｂ〜ｅは隣接した走査制御回路の
動作波形すなわち走査制御信号の一部を示してあり、そ
れぞれ３１〜３４に対応する。走査制御回路が、入力デ
ータのサンプリング速度に同期して走査制御信号を順次
シストして行く様子を示している。すなわち、第１図の
実施例における走査制御回路３１〜４６はそれぞれ、シ
フト・レジスタで簡単に構成できるものである。以上の
様に、２次元データを走査により一データーバス３ｏに
順次入力する場合、入力開始時に、走査制御信号を同時
に印加してやれば、各プロセッサ・エレメントに、走査
順序に合わせて走査制御信号が伝ばんされる。各プロセ
ッサ・エレメントはこの走査制御信号がそれぞれ伝ばん
して来た時の、データ・バス上のデータを取り込めば良
い。第２図■〜ｉは、走査制御信号ｂ　−ｅに合わせて
、第１図のプロセッサ・エレメント１１〜１４がそれぞ
れデータを取り込む様子を示している。FIG. 2 is an operational waveform diagram of the fully parallel processor shown in FIG. 1. a, external two-dimensional data is sequentially scanned
This shows how dimensional data is input to the data bus in FIG. 30. 2b to 2e show part of the operating waveforms, that is, the scanning control signals of adjacent scanning control circuits, and correspond to 31 to 34, respectively. It shows how the scan control circuit sequentially issues scan control signals in synchronization with the sampling rate of input data. That is, each of the scan control circuits 31 to 46 in the embodiment of FIG. 1 can be easily constructed using a shift register. As described above, when two-dimensional data is sequentially input to one data bus 3o by scanning, if the scan control signals are simultaneously applied at the start of input, the scan control signals are transmitted to each processor element in accordance with the scan order. Banned. Each processor element only has to take in the data on the data bus when this scan control signal is transmitted. 2-i show how the processor elements 11-14 of FIG. 1 each take in data in accordance with the scan control signals b-e.

以上、外部データの入力について説明したが、各プロセ
ッサ・エレメント内のデータを外部へ出力する場合も同
様に行なう事ができる。Although the input of external data has been described above, the same can be done when outputting the data in each processor element to the outside.

第１図の本発明の実施例において、外部データの入出力
用のデータ・バスは１本であると述べたが、入力、出力
をそれぞれ分離する事も可能である。また、プロセッサ
・エレメント群をブロック単位に分割して、データ・バ
スも、各ブロック毎に設け、入出力を並列化する事も考
えられる。In the embodiment of the present invention shown in FIG. 1, it has been described that there is one data bus for inputting and outputting external data, but it is also possible to separate input and output. It is also conceivable to divide the processor element group into blocks, provide a data bus for each block, and parallelize input/output.

発明の詳細 な説明した様に１本発明によれば、外部データの入出力
用に、新たにデータ・バスを設ける事により、大量のデ
ータを各プロセッサ・エレメント内を転送する事なく直
接外部と入出力が行なえる。データの入出力と、内部の
演算処理をパイプライン化すれば、データの入出力に要
する時間は、実質的に無視する事ができる様になる。As described in detail, according to the present invention, by providing a new data bus for inputting and outputting external data, a large amount of data can be directly communicated with the outside without having to transfer it within each processor element. Can perform input and output. If data input/output and internal arithmetic processing are pipelined, the time required for data input/output can be virtually ignored.

また、データの入出力の手順を走査により行なう事で、
外部機器との整合性がとれ、装置構成が非常に簡単にな
り、きわめて有用である。In addition, by performing the data input/output procedure by scanning,
It is compatible with external equipment, the device configuration is extremely simple, and it is extremely useful.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における完全並列型プロセッ
サの内部構成を示すブロック図、第２図は本実施例の完
全並列型プロセッサの動作を説明するための波形図、第
３図は従来の完全並列型プロセッサの全体構成を示すブ
ロック図、第４図は同完全並列型プロセッサの内部構成
を示すブロック図である。 １・・・・・・２次元データ、２・・・・・・完全並列
型プロセッサ、３・・・・・・ホスト・コンピュータ、
１１〜２６・・・・・・プロセッサ・エレメント、３０
・・・・・・データ・バス、３１〜４６・・・・・・走
査制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名区 へ９　ｔ　弓９Ｓ　ささ２　、； 一ノ　　　　　−〆　　　〜〆　　〜７　　〜ノＰ　外 ０　　　　　　　　　　　　　讐− マFIG. 1 is a block diagram showing the internal configuration of a fully parallel processor according to an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of the fully parallel processor according to this embodiment, and FIG. 3 is a conventional FIG. 4 is a block diagram showing the overall configuration of the fully parallel processor. FIG. 4 is a block diagram showing the internal configuration of the fully parallel processor. 1...Two-dimensional data, 2...Fully parallel processor, 3...Host computer,
11-26...Processor element, 30
...Data bus, 31-46...Scan control circuit. Name of agent: Patent attorney Toshio Nakao and 1 other person

Claims (1)

【特許請求の範囲】[Claims] 複数のプロセッサ・エレメントが、処理すべきデータの
２次元構造に対応して、２次元格子状に配置される完全
並列型プロセッサであって、全プロセッサ・エレメント
がそれぞれ接続されるデータ・バスを有し、各プロセッ
サ・エレメントは、前記データ・バスを介して走査によ
り外部の２次元データを逐次的に入力しまた前記各プロ
セッサ・エレメント内のデータを逐次的に外部へ出力す
るよう制御されてなる完全並列型プロセッサ。A fully parallel processor in which multiple processor elements are arranged in a two-dimensional grid pattern corresponding to the two-dimensional structure of data to be processed, and has a data bus to which all processor elements are connected. Each processor element is controlled to sequentially input external two-dimensional data by scanning via the data bus, and sequentially output data in each processor element to the outside. Fully parallel processor.