JPS639410B2 - - Google Patents
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- JPS639410B2 JPS639410B2 JP6232378A JP6232378A JPS639410B2 JP S639410 B2 JPS639410 B2 JP S639410B2 JP 6232378 A JP6232378 A JP 6232378A JP 6232378 A JP6232378 A JP 6232378A JP S639410 B2 JPS639410 B2 JP S639410B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、集積注入論理回路（Ｉntegrated
Ｉnjection Ｌogic：I2L）を用いて構成できる
高感度の増幅器に関するものである。 〔従来技術〕 I2Lは、H.H.Benger and S.K.Wiedman：
Merged−Transistor Logic（MTL）−Ａ Low
−Cost Bipolar Logic Concept；IEEE J.of
SSC、sc−７、５、p.340〜346（1972、Oct）や、
K.Hart and A.Slob：Integrated Injection
Logic：Ａ New Approach to LSI；IEEE J.
of SSC、sc−７、５、p.346〜351（1972、Oct）
等に発表された新しい論理回路である。I2Lは、
高集積化が可能なこと、応用範囲が広いこと、従
来のバイポーラ・トランジスタとの共存が可能な
ことなどで注目されている。 第１図ＡにI2Lの等価回路、第１図Ｂに素子断
面構造を示す。I2Lは第１図Ａに示す様に、ベー
ス接地形のPNPトランジスタ１１とエミツタ接
地形のNPNトランジスタ１２の組み合わせとし
て表現される。トランジスタ１１のエミツタＩは
通常インジエクタと呼ばれ、この端子に電源を接
続する。トランジスタ１２のベースＢは入力端子
とし、コレクタC1，C2は出力端子としてマルチ
コレクタ方式で出力が取られる。トランジスタ１
２は通常のプレーナ形トランジスタのエミツタと
コレクタを逆にして用い、エミツタＥは全素子共
通に接地される。この様子は、第１図Ｂの断面図
より明らかな様に、PNPトランジスタ１１は横
形トランジスタを用い、Ｐ形半導体層１３がエミ
ツタ、Ｎ形エピタキシヤル半導体層１４がベー
ス、Ｐ形半導体層１５がコレクタとなつている。
又、NPNトランジスタ１２はＮ形半導体層１６
をコレクタ、Ｐ形半導体層１５がベース、Ｎ形エ
ピタキシヤル半導体層１４がエミツタとなつて構
成される。なお、N+形埋込み半導体層１９１と
N+形半導体層１９２は共通接地端子の取り出し
のためのものである。又、１９２は寄生効果防止
のN+カラーとも呼ばれ、領域１９１と接触する
以外に、浅い領域部分を有して、I2Lを囲むこと
もある。１０はＰ形半導体基板である。 図より明らかな様に、PNPトランジスタ１１
のコレクタとNPNトランジスタ１２のベースは
同じＰ形半導体領域１５となる。PNPトランジ
スタ１１のベースとNPNトランジスタ１２のエ
ミツタはＮ形のエピタキシヤル層１４で全素子共
通となる。 すなわち、多入力−１出力の通常のデジタル論
理回路とは異なり、第１図のI2L回路は１入力−
多出力のデジタル論理回路であることが基本的特
徴である。 すなわち、第１図で入力Ｂは１入力として働
き、マルチコレクタC1，C2，C3は多出力として
働く。他のデジタル論理回路とは異なり、入力Ｂ
には負荷としてのインジエクタPNPトランジス
タ１１が接続され、マルチコレクタ出力はオープ
ンコレクタ出力形式となつている。従つて、この
I2L回路を多段接続すると、次段のインジエクタ
が前段の負荷となる。 以上のように、I2L回路は１入力のためシング
ルコレクタとすると、インバータのみしか構成で
きないので、第１図のように一個のI2L回路でマ
ルチコレクタの出力構成としている。 従つて、複数個のI2L回路のマルチコレクタの
間を選択的に接続すると言うワイヤード接続論理
によつて多様な論理出力を得ることができる。 以上に述べたI2L素子は素子面積が小さく、低
消費電力で、又バイポーラトランジスタを用いた
アナログ回路との共存が容易なために広く用いら
れつつある。 〔発明の目的〕 本発明は、通常、バイポーラトランジスタを用
いて作られるアナログ回路としての増幅回路をも
I2Lで構成し、I2Lの大きな特長である素子面積が
小さく、直流動作点設定の容易な増幅回路をI2L
により構成することを目的としている。 〔発明の総括説明〕 本発明による増幅回路は、少なくとも第１、第
２のコレクタを備えた第１のトランジスタと、上
記第１、第２のコレクタにそれぞれ接続された第
１、第２の負荷トランジスタと、第３の負荷トラ
ンジスタをコレクタに備えた第２のトランジスタ
とを有し、第１のトランジスタの第２のコレクタ
を、第２のトランジスタのベースに接続するとと
もに、第１のトランジスタの第１のコレクタを、
該第１のトランジスタのベースに接続してなり、 上記第１の負荷トランジスタと、上記第１のト
ランジスタをそれぞれ第１の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第２の負荷トランジスタと、上記第２のトラン
ジスタをそれぞれ第２の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第３の負荷トランジスタを第３の集積注入論理
回路のPNPトランジスタとし、 上記第２のトランジスタのコレクタ電流と上記
第３の負荷トランジスタの電流がほぼ等しく設定
されてなることを特徴とする。 従つて、かかる本発明の増幅回路において、入
力信号の零（無信号印加状態）の場合、PNPの
第１の負荷トランジスタよりの定電流により
NPNの第１のトランジスタのベース・エミツタ
間接合がバイアスされる。この第１のトランジス
タの第１のコレクタはそのベースに接続されてい
るためカレントミラーの入力側として動作するの
で、カレントミラーの出力側としての第１のトラ
ンジスタの第２のコレクタの電流は第１、第２の
コレクタ間の面積比に比例する電流となる。 一方、NPNの第２のトランジスタのベースは、
PNPの第２の負荷トランジスタよりの定電流と
カレントミラーの出力側としての第１のトランジ
スタの第２のコレクタの電流との差電流によりバ
イアスされる。従つて、第１のトランジスタの第
１、第２のコレクタ間の面積比、PNPの第１、
第２、第３の負荷トランジスタよりの定電流値を
それぞれ適切な値に設定することにより、第３の
負荷トランジスタのコレクタ電流と第２のトラン
ジスタのコレクタ電流をほぼ等しく設定すること
ができ、この第２のトランジスタのコレクタの電
圧を電源電圧と接地電圧のほぼ中間の値に設定す
ることが可能となる。 かくして、本発明の増幅回路の出力電圧が電源
電圧と接地電圧のほぼ中間の値に設定することが
できるので、アナログ増幅回路として利用すれ
ば、出力交流信号を正および負の方向に均等に変
化させることができ、パルス増幅などのデジタル
増幅回路として利用すれば中間値からハイレベル
又はローレベルのいずれに対しても高速に出力を
応答させることができる。 〔実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。 第２図は、本発明の実施例の増幅回路を示し、
Ａは回路図、Ｂは平面パターン図である。図にお
いて、PNPトランジスタ１ｂとNPNトランジス
タ１ａ、PNPトランジスタ２ｂとNPNトランジ
スタ２ｂ、PNPトランジスタ３ｂとNPNトラン
ジスタ３ａでそれぞれI2L素子が構成される。 図において、VCCは電源端子、INは入力端子、
OUTは出力端子である。又、第２図Ｂにおいて、
１８１はインジエクタ電極、１８２はトランジス
タ１ａのコレクタ電極、１８３はトランジスタ１
ａのコレクタ電極兼ベース電極、１８４，１８５
はそれぞれトランジスタ２ａのコレクタ電極、ベ
ース電極、１８８，１８９はそれぞれトランジス
タ３ａのコレクタ電極、ベース電極である。又１
８６はトランジスタ１ａのコレクタ電極とトラン
ジスタ２ａのベース電極を結ぶ配線導体（Al
等）、１８７はトランジスタ２ａのコレクタ電極
とトランジスタ３ａのベース電極を結ぶ配線導体
である。なお、１３〜１６は第１図と同じであ
る。 すなわち、第２図の増幅回路において、入力端
子INにおける入力信号が零（無信号印加状態）
の場合、PNPトランジスタ１ｂよりの定電流に
よりNPNトランジスタ１ａのベース・エミツタ
間接合がバイアスされる。すなわち、トランジス
タ１ａの第１のコレクタはそのベースに接続され
ているためカレントミラーの入力側として動作す
るので、カレントミラーの出力側としての第２の
コレクタの電流は第１、第２のコレクタ間の面積
比に比例する電流となる。 一方、NPNトランジスタ２ａのベースは、
PNPトランジスタ２ｂよりの定電流と上記カレ
ントミラーの出力側の電流の差電流によりバイア
スされる。従つて、カレントミラーのトランジス
タ１ａの第１、第２のコレクタ間の面積比、
PNPトランジスタ１ｂ，２ｂ，３ｂよりの定電
流値をそれぞれ適切な値に設定することにより、
PNPトランジスタ３ｂのコレクタ電流とNPNト
ランジスタ２ａのコレクタ電流をほぼ等しく設定
することができ、NPNトランジスタ２ａのコレ
クタＣの電圧を電源電圧VCCと接地電圧のほぼ中
間の値に設定することが可能となる。 ベースが接地電位に接続されたPNPトランジ
スタ１ｂ，２ｂ，３ｂの約0.7ボルトのベース・
エミツタ間順方向電圧VBEと等しい値に電源電圧
VCCがクランプされているので、無信号印加状態
のNPNトランジスタ２ａのコレクタの電圧は約
0.35となる。かくして、アナログ増幅回路として
利用すれば出力交流信号を正および負の方向に均
等に変化させることができ、パルス増幅などのデ
ジタル増幅回路として利用すれば中間値からハイ
レベル又はローレベルのいずれに対しても高速に
出力を応答させることができる。 従つて、第２図の増幅回路においては、NPN
トランジスタ１ａ，２ａ，３ａはエミツタ接地信
号増幅トランジスタとして動作し、PNP負荷ト
ランジスタ１ｂはNPNトランジスタ１ａのベー
スにバイアス電流を与え、PNP負荷トランジス
タ２ｂはNPNトランジスタ１ａの第２のコレク
タの負荷となるとともにNPNトランジスタ２ａ
のベースにバイアス電流を与え、PNP負荷トラ
ンジスタ３ｂはNPNトランジスタ２ａのコレク
タ負荷となり、第２図は全体として増幅回路とし
て動作する。 本発明の増幅器の代りに、第１図に示した単な
るI2Lを用いると、無信号状態においてインジエ
クタPNPトランジスタ１１の比較的大きなイン
ジエクタ定電流がすべてNPNトランジスタ１２
のベースに流入してしまうため、このベース電流
はNPNトランジスタ１２により電流増幅され、
NPNトランジスタ１２のコレクタに上記インジ
エクタ定電流と等しい電流を流すインジエクタ
PNPトランジスタを接続したと仮定すると、
NPNトランジスタ１２のコレクタ出力電圧は接
地電圧に近似した値となつてしまい、電源電圧と
接地電圧のほぼ中間の値に設定することが不可能
となる。 第３図は本発明の応用例であり、本発明の増幅
器をメモリなどのセンス・アンプに応用した場合
である。第３図においてＷはメモリ・セルのワー
ド線、B0，B1はビツト線、Ｍはメモリ・セル、
A0，A1は本発明の増幅器、G1，G2は読み出した
メモリ内容をラツチするためのフリツプ・フロツ
プ回路である。 この第３図においては、増幅器A0，A1はアナ
ログ回路として、メモリ・セルＭ、フリツプフロ
ツプG1，G2はデジタル回路として動作するもの
である。 メモリ内容を読み出したとき、ビツト線B0に
信号が現われると増幅器A0はこの信号を増幅し、
フリツプ・フロツプ回路を駆動する。このとき、
増幅器A0，A1の出力電圧は電源電圧と接地電圧
のほぼ中間の値に設定され、ハイレベル又はロー
レベルのいずれに対しても高速に応答することが
できる。 また、本発明の増幅器の出力電圧は種々の方法
によつて微調整することができる。以下にその例
を示す。 第４図は第１の例を示すものである。トランジ
スタ１ｂ，２ｂ，３ｂの少なくとも１つに抵抗性
素子R1，R2，R3を入れ、その値を調整すること
によりトランジスタ３ｂからＣ点に供給すること
のできる電流とトランジスタ２ａの吸い込むこと
のできる電流を同じにし、出力電圧を調整するこ
とが可能となる。 第５図は第２の例を示すものである。図中のＡ
点、Ｂ点、Ｃ点の全てかあるいは１点、あるいは
２点にトランジスタ８１，８２，８３をそれぞれ
付加し、Ａ点、Ｂ点、Ｃ点から電流を引き抜くこ
とにより、出力電圧を調整することができる。な
お、VB1，VB2，VB3はバイアス端子である。 第６図は本発明第３の例を示すものである。図
中のトランジスタ２ａをコレクタとし、１つのコ
レクタをベースに接続したカレント・ミラー構成
とする。このカレント・ミラー構成において、ト
ランジスタ２ａの２つのコレクタ間に流れる電流
に比を持たせることによつてトランジスタ３ｂか
らの電流とトランジスタ２ａの第２のコレクタ９
２の電流を等しくし、出力電圧を調整することが
できる。２つのコレクタに比を持たせる方法とし
ては２つのコレクタ間の面積比を変えることによ
つて容易に可能となる。 又、第４の例としてトランジスタ２ａ，３ｂの
電流比を変える方法としてPNPトランジスタ２
ｂ，３ｂのベース幅W2，W3（第２図Ｂ参照）を
変化させることによつても可能である。 その他、第５の例として、オフセツトの調整法
として、トランジスタ２ｂ，３ｂのインジエクタ
対向長H2，H3（第２図Ｂ参照）を変えることも
有効である。さらに、第６の例として、トランジ
スタ１ａと２ａのコレクタ１６の面積比を変える
ことによつても有効である。又、第７の例とし
て、第７図に示す様に、１a′，１b′，２a′，２b′、
のI2L素子からなる同形の回路を並列接続するこ
とによつても出力電圧を調整可能である。 以上に述べた各例のいずれにおいても、トラン
ジスタ３ｂからの電流とトランジスタ２ａの吸い
込む電流をほぼ等しくすることによつてトランジ
スタ２ａのコレクタｃの出力電圧を電源電圧と接
地電圧のほぼ中間に設定することができる。 又、第２図に示した回路では、I2L素子３ａ，
３ｂは負荷兼バツフアとなつており、本発明の増
幅回路に必須のものではない。すなわち、トラン
ジスタ２ｂのマルチコレクタとし、トランジスタ
３ｂを省略し、トランジスタ２ａの１本のコレク
タより出力を取り出す等の各種の方式が考えられ
る。 〔まとめ〕 以上説明したごとく本発明によれば、 I2L素子だけで増幅器を構成でき、増幅器の
面積が小さくなる。 増幅器の出力電圧を電源電圧と接地電圧の中
間値に設定できる。 出力電圧の微調整が可能。 消費電力が小さい。 等の効果が得られ、優れた増幅回路を実現するこ
とができる。
Ｉnjection Ｌogic：I2L）を用いて構成できる
高感度の増幅器に関するものである。 〔従来技術〕 I2Lは、H.H.Benger and S.K.Wiedman：
Merged−Transistor Logic（MTL）−Ａ Low
−Cost Bipolar Logic Concept；IEEE J.of
SSC、sc−７、５、p.340〜346（1972、Oct）や、
K.Hart and A.Slob：Integrated Injection
Logic：Ａ New Approach to LSI；IEEE J.
of SSC、sc−７、５、p.346〜351（1972、Oct）
等に発表された新しい論理回路である。I2Lは、
高集積化が可能なこと、応用範囲が広いこと、従
来のバイポーラ・トランジスタとの共存が可能な
ことなどで注目されている。 第１図ＡにI2Lの等価回路、第１図Ｂに素子断
面構造を示す。I2Lは第１図Ａに示す様に、ベー
ス接地形のPNPトランジスタ１１とエミツタ接
地形のNPNトランジスタ１２の組み合わせとし
て表現される。トランジスタ１１のエミツタＩは
通常インジエクタと呼ばれ、この端子に電源を接
続する。トランジスタ１２のベースＢは入力端子
とし、コレクタC1，C2は出力端子としてマルチ
コレクタ方式で出力が取られる。トランジスタ１
２は通常のプレーナ形トランジスタのエミツタと
コレクタを逆にして用い、エミツタＥは全素子共
通に接地される。この様子は、第１図Ｂの断面図
より明らかな様に、PNPトランジスタ１１は横
形トランジスタを用い、Ｐ形半導体層１３がエミ
ツタ、Ｎ形エピタキシヤル半導体層１４がベー
ス、Ｐ形半導体層１５がコレクタとなつている。
又、NPNトランジスタ１２はＮ形半導体層１６
をコレクタ、Ｐ形半導体層１５がベース、Ｎ形エ
ピタキシヤル半導体層１４がエミツタとなつて構
成される。なお、N+形埋込み半導体層１９１と
N+形半導体層１９２は共通接地端子の取り出し
のためのものである。又、１９２は寄生効果防止
のN+カラーとも呼ばれ、領域１９１と接触する
以外に、浅い領域部分を有して、I2Lを囲むこと
もある。１０はＰ形半導体基板である。 図より明らかな様に、PNPトランジスタ１１
のコレクタとNPNトランジスタ１２のベースは
同じＰ形半導体領域１５となる。PNPトランジ
スタ１１のベースとNPNトランジスタ１２のエ
ミツタはＮ形のエピタキシヤル層１４で全素子共
通となる。 すなわち、多入力−１出力の通常のデジタル論
理回路とは異なり、第１図のI2L回路は１入力−
多出力のデジタル論理回路であることが基本的特
徴である。 すなわち、第１図で入力Ｂは１入力として働
き、マルチコレクタC1，C2，C3は多出力として
働く。他のデジタル論理回路とは異なり、入力Ｂ
には負荷としてのインジエクタPNPトランジス
タ１１が接続され、マルチコレクタ出力はオープ
ンコレクタ出力形式となつている。従つて、この
I2L回路を多段接続すると、次段のインジエクタ
が前段の負荷となる。 以上のように、I2L回路は１入力のためシング
ルコレクタとすると、インバータのみしか構成で
きないので、第１図のように一個のI2L回路でマ
ルチコレクタの出力構成としている。 従つて、複数個のI2L回路のマルチコレクタの
間を選択的に接続すると言うワイヤード接続論理
によつて多様な論理出力を得ることができる。 以上に述べたI2L素子は素子面積が小さく、低
消費電力で、又バイポーラトランジスタを用いた
アナログ回路との共存が容易なために広く用いら
れつつある。 〔発明の目的〕 本発明は、通常、バイポーラトランジスタを用
いて作られるアナログ回路としての増幅回路をも
I2Lで構成し、I2Lの大きな特長である素子面積が
小さく、直流動作点設定の容易な増幅回路をI2L
により構成することを目的としている。 〔発明の総括説明〕 本発明による増幅回路は、少なくとも第１、第
２のコレクタを備えた第１のトランジスタと、上
記第１、第２のコレクタにそれぞれ接続された第
１、第２の負荷トランジスタと、第３の負荷トラ
ンジスタをコレクタに備えた第２のトランジスタ
とを有し、第１のトランジスタの第２のコレクタ
を、第２のトランジスタのベースに接続するとと
もに、第１のトランジスタの第１のコレクタを、
該第１のトランジスタのベースに接続してなり、 上記第１の負荷トランジスタと、上記第１のト
ランジスタをそれぞれ第１の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第２の負荷トランジスタと、上記第２のトラン
ジスタをそれぞれ第２の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第３の負荷トランジスタを第３の集積注入論理
回路のPNPトランジスタとし、 上記第２のトランジスタのコレクタ電流と上記
第３の負荷トランジスタの電流がほぼ等しく設定
されてなることを特徴とする。 従つて、かかる本発明の増幅回路において、入
力信号の零（無信号印加状態）の場合、PNPの
第１の負荷トランジスタよりの定電流により
NPNの第１のトランジスタのベース・エミツタ
間接合がバイアスされる。この第１のトランジス
タの第１のコレクタはそのベースに接続されてい
るためカレントミラーの入力側として動作するの
で、カレントミラーの出力側としての第１のトラ
ンジスタの第２のコレクタの電流は第１、第２の
コレクタ間の面積比に比例する電流となる。 一方、NPNの第２のトランジスタのベースは、
PNPの第２の負荷トランジスタよりの定電流と
カレントミラーの出力側としての第１のトランジ
スタの第２のコレクタの電流との差電流によりバ
イアスされる。従つて、第１のトランジスタの第
１、第２のコレクタ間の面積比、PNPの第１、
第２、第３の負荷トランジスタよりの定電流値を
それぞれ適切な値に設定することにより、第３の
負荷トランジスタのコレクタ電流と第２のトラン
ジスタのコレクタ電流をほぼ等しく設定すること
ができ、この第２のトランジスタのコレクタの電
圧を電源電圧と接地電圧のほぼ中間の値に設定す
ることが可能となる。 かくして、本発明の増幅回路の出力電圧が電源
電圧と接地電圧のほぼ中間の値に設定することが
できるので、アナログ増幅回路として利用すれ
ば、出力交流信号を正および負の方向に均等に変
化させることができ、パルス増幅などのデジタル
増幅回路として利用すれば中間値からハイレベル
又はローレベルのいずれに対しても高速に出力を
応答させることができる。 〔実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。 第２図は、本発明の実施例の増幅回路を示し、
Ａは回路図、Ｂは平面パターン図である。図にお
いて、PNPトランジスタ１ｂとNPNトランジス
タ１ａ、PNPトランジスタ２ｂとNPNトランジ
スタ２ｂ、PNPトランジスタ３ｂとNPNトラン
ジスタ３ａでそれぞれI2L素子が構成される。 図において、VCCは電源端子、INは入力端子、
OUTは出力端子である。又、第２図Ｂにおいて、
１８１はインジエクタ電極、１８２はトランジス
タ１ａのコレクタ電極、１８３はトランジスタ１
ａのコレクタ電極兼ベース電極、１８４，１８５
はそれぞれトランジスタ２ａのコレクタ電極、ベ
ース電極、１８８，１８９はそれぞれトランジス
タ３ａのコレクタ電極、ベース電極である。又１
８６はトランジスタ１ａのコレクタ電極とトラン
ジスタ２ａのベース電極を結ぶ配線導体（Al
等）、１８７はトランジスタ２ａのコレクタ電極
とトランジスタ３ａのベース電極を結ぶ配線導体
である。なお、１３〜１６は第１図と同じであ
る。 すなわち、第２図の増幅回路において、入力端
子INにおける入力信号が零（無信号印加状態）
の場合、PNPトランジスタ１ｂよりの定電流に
よりNPNトランジスタ１ａのベース・エミツタ
間接合がバイアスされる。すなわち、トランジス
タ１ａの第１のコレクタはそのベースに接続され
ているためカレントミラーの入力側として動作す
るので、カレントミラーの出力側としての第２の
コレクタの電流は第１、第２のコレクタ間の面積
比に比例する電流となる。 一方、NPNトランジスタ２ａのベースは、
PNPトランジスタ２ｂよりの定電流と上記カレ
ントミラーの出力側の電流の差電流によりバイア
スされる。従つて、カレントミラーのトランジス
タ１ａの第１、第２のコレクタ間の面積比、
PNPトランジスタ１ｂ，２ｂ，３ｂよりの定電
流値をそれぞれ適切な値に設定することにより、
PNPトランジスタ３ｂのコレクタ電流とNPNト
ランジスタ２ａのコレクタ電流をほぼ等しく設定
することができ、NPNトランジスタ２ａのコレ
クタＣの電圧を電源電圧VCCと接地電圧のほぼ中
間の値に設定することが可能となる。 ベースが接地電位に接続されたPNPトランジ
スタ１ｂ，２ｂ，３ｂの約0.7ボルトのベース・
エミツタ間順方向電圧VBEと等しい値に電源電圧
VCCがクランプされているので、無信号印加状態
のNPNトランジスタ２ａのコレクタの電圧は約
0.35となる。かくして、アナログ増幅回路として
利用すれば出力交流信号を正および負の方向に均
等に変化させることができ、パルス増幅などのデ
ジタル増幅回路として利用すれば中間値からハイ
レベル又はローレベルのいずれに対しても高速に
出力を応答させることができる。 従つて、第２図の増幅回路においては、NPN
トランジスタ１ａ，２ａ，３ａはエミツタ接地信
号増幅トランジスタとして動作し、PNP負荷ト
ランジスタ１ｂはNPNトランジスタ１ａのベー
スにバイアス電流を与え、PNP負荷トランジス
タ２ｂはNPNトランジスタ１ａの第２のコレク
タの負荷となるとともにNPNトランジスタ２ａ
のベースにバイアス電流を与え、PNP負荷トラ
ンジスタ３ｂはNPNトランジスタ２ａのコレク
タ負荷となり、第２図は全体として増幅回路とし
て動作する。 本発明の増幅器の代りに、第１図に示した単な
るI2Lを用いると、無信号状態においてインジエ
クタPNPトランジスタ１１の比較的大きなイン
ジエクタ定電流がすべてNPNトランジスタ１２
のベースに流入してしまうため、このベース電流
はNPNトランジスタ１２により電流増幅され、
NPNトランジスタ１２のコレクタに上記インジ
エクタ定電流と等しい電流を流すインジエクタ
PNPトランジスタを接続したと仮定すると、
NPNトランジスタ１２のコレクタ出力電圧は接
地電圧に近似した値となつてしまい、電源電圧と
接地電圧のほぼ中間の値に設定することが不可能
となる。 第３図は本発明の応用例であり、本発明の増幅
器をメモリなどのセンス・アンプに応用した場合
である。第３図においてＷはメモリ・セルのワー
ド線、B0，B1はビツト線、Ｍはメモリ・セル、
A0，A1は本発明の増幅器、G1，G2は読み出した
メモリ内容をラツチするためのフリツプ・フロツ
プ回路である。 この第３図においては、増幅器A0，A1はアナ
ログ回路として、メモリ・セルＭ、フリツプフロ
ツプG1，G2はデジタル回路として動作するもの
である。 メモリ内容を読み出したとき、ビツト線B0に
信号が現われると増幅器A0はこの信号を増幅し、
フリツプ・フロツプ回路を駆動する。このとき、
増幅器A0，A1の出力電圧は電源電圧と接地電圧
のほぼ中間の値に設定され、ハイレベル又はロー
レベルのいずれに対しても高速に応答することが
できる。 また、本発明の増幅器の出力電圧は種々の方法
によつて微調整することができる。以下にその例
を示す。 第４図は第１の例を示すものである。トランジ
スタ１ｂ，２ｂ，３ｂの少なくとも１つに抵抗性
素子R1，R2，R3を入れ、その値を調整すること
によりトランジスタ３ｂからＣ点に供給すること
のできる電流とトランジスタ２ａの吸い込むこと
のできる電流を同じにし、出力電圧を調整するこ
とが可能となる。 第５図は第２の例を示すものである。図中のＡ
点、Ｂ点、Ｃ点の全てかあるいは１点、あるいは
２点にトランジスタ８１，８２，８３をそれぞれ
付加し、Ａ点、Ｂ点、Ｃ点から電流を引き抜くこ
とにより、出力電圧を調整することができる。な
お、VB1，VB2，VB3はバイアス端子である。 第６図は本発明第３の例を示すものである。図
中のトランジスタ２ａをコレクタとし、１つのコ
レクタをベースに接続したカレント・ミラー構成
とする。このカレント・ミラー構成において、ト
ランジスタ２ａの２つのコレクタ間に流れる電流
に比を持たせることによつてトランジスタ３ｂか
らの電流とトランジスタ２ａの第２のコレクタ９
２の電流を等しくし、出力電圧を調整することが
できる。２つのコレクタに比を持たせる方法とし
ては２つのコレクタ間の面積比を変えることによ
つて容易に可能となる。 又、第４の例としてトランジスタ２ａ，３ｂの
電流比を変える方法としてPNPトランジスタ２
ｂ，３ｂのベース幅W2，W3（第２図Ｂ参照）を
変化させることによつても可能である。 その他、第５の例として、オフセツトの調整法
として、トランジスタ２ｂ，３ｂのインジエクタ
対向長H2，H3（第２図Ｂ参照）を変えることも
有効である。さらに、第６の例として、トランジ
スタ１ａと２ａのコレクタ１６の面積比を変える
ことによつても有効である。又、第７の例とし
て、第７図に示す様に、１a′，１b′，２a′，２b′、
のI2L素子からなる同形の回路を並列接続するこ
とによつても出力電圧を調整可能である。 以上に述べた各例のいずれにおいても、トラン
ジスタ３ｂからの電流とトランジスタ２ａの吸い
込む電流をほぼ等しくすることによつてトランジ
スタ２ａのコレクタｃの出力電圧を電源電圧と接
地電圧のほぼ中間に設定することができる。 又、第２図に示した回路では、I2L素子３ａ，
３ｂは負荷兼バツフアとなつており、本発明の増
幅回路に必須のものではない。すなわち、トラン
ジスタ２ｂのマルチコレクタとし、トランジスタ
３ｂを省略し、トランジスタ２ａの１本のコレク
タより出力を取り出す等の各種の方式が考えられ
る。 〔まとめ〕 以上説明したごとく本発明によれば、 I2L素子だけで増幅器を構成でき、増幅器の
面積が小さくなる。 増幅器の出力電圧を電源電圧と接地電圧の中
間値に設定できる。 出力電圧の微調整が可能。 消費電力が小さい。 等の効果が得られ、優れた増幅回路を実現するこ
とができる。
第１図はI2L素子を説明する図、第２図は本発
明の増幅回路の実施例を示す図、第３図は本発明
の増幅回路を利用するメモリ装置の概略図、第４
図、第５図、第６図、第７図は本発明の増幅回路
にオフセツトを調整する手段を設けた実施例を示
す図である。 １ａ，２ａ，３ａ，１２……逆NPNトランジ
スタ、１ｂ，２ｂ，３ｂ，１１……ラテラル
PNPトランジスタ、１３……インジエクタＰ形
半導体領域、１４……Ｎ形半導体層、１５……Ｐ
形半導体領域、１６……N+形半導体領域、１７
……絶縁膜（SiO2等）、１８……電極、１９１…
…N+形埋込半導体領域、１９２……N+形半導体
領域（N+カラー）。
明の増幅回路の実施例を示す図、第３図は本発明
の増幅回路を利用するメモリ装置の概略図、第４
図、第５図、第６図、第７図は本発明の増幅回路
にオフセツトを調整する手段を設けた実施例を示
す図である。 １ａ，２ａ，３ａ，１２……逆NPNトランジ
スタ、１ｂ，２ｂ，３ｂ，１１……ラテラル
PNPトランジスタ、１３……インジエクタＰ形
半導体領域、１４……Ｎ形半導体層、１５……Ｐ
形半導体領域、１６……N+形半導体領域、１７
……絶縁膜（SiO2等）、１８……電極、１９１…
…N+形埋込半導体領域、１９２……N+形半導体
領域（N+カラー）。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも第１、第２のコレクタを備えた第
１のトランジスタと、上記第１、第２のコレクタ
にそれぞれ接続された第１、第２の負荷トランジ
スタと、第３の負荷トランジスタをコレクタに備
えた第２のトランジスタとを有し、第１のトラン
ジスタの第２のコレクタを、第２のトランジスタ
のベースに接続するとともに、第１のトランジス
タの第１のコレクタを、該第１のトランジスタの
ベースに接続してなり、 上記第１の負荷トランジスタと、上記第１のト
ランジスタをそれぞれ第１の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第２の負荷トランジスタと、上記第２のトラン
ジスタをそれぞれ第２の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとし、上
記第３の負荷トランジスタを第３の集積注入論理
回路のPNPトランジスタとし、 上記第２のトランジスタのコレクタ電流と上記
第３の負荷トランジスタの電流がほぼ等しく設定
されてなることを特徴とする増幅回路。 ２ 特許請求の範囲第１項記載の増幅回路におい
て、上記第１、第２、第３の負荷PNPトランジ
スタのエミツタ側に抵抗を入れたことを特徴とす
る増幅回路。 ３ 特許請求の範囲第１項記載の増幅回路におい
て、上記第１、第２、第３の負荷PNPトランジ
スタのベース幅、またはインジエクタ対向長を変
え、上記第２のトランジスタのコレクタ電流と、
上記第３の負荷トランジスタの電流をほぼ等しく
することを特徴とする増幅回路。 ４ 特許請求の範囲第１項記載の増幅回路におい
て、上記第３の負荷トランジスタの電流値を調節
する手段として、第２のトランジスタを２コレク
タとし、第１のコレクタに第３の負荷トランジス
タを接続し、第２のコレクタをそのベースに接続
し、第１、第２のコレクタ間の面積比を変えるこ
とを特徴とする増幅回路。 ５ 特許請求の範囲第１項記載の増幅回路におい
て、第２のトランジスタのベース電流を引き抜く
別回路として、第１、第２のトランジスタと第
１、第２の負荷トランジスタと同一の形状を持つ
た第４、第５のトランジスタと第４、第５の負荷
トランジスタとを備え、第４のトランジスタの第
１コレクタは第４のトランジスタのベースと第４
の負荷トランジスタに接続され、第４のトランジ
スタの第２のコレクタは第５のトランジスタのベ
ースと第５の負荷トランジスタに接続され、第５
のトランジスタは第１、第２のコレクタを有し、
第５のトランジスタの第１のコレクタは第５のト
ランジスタのベースに接続され、第５のトランジ
スタの第２のコレクタは第２のトランジスタのベ
ースに接続され、上記第４の負荷トランジスタと
第４のトランジスタをそれぞれ第４の注入集積論
理回路のPNPトランジスタ、NPNトランジスタ
とし、上記第５の負荷トランジスタと第５のトラ
ンジスタをそれぞれ第５の集積注入論理回路の
PNPトランジスタ、NPNトランジスタとするこ
とを特徴とする増幅回路。 ６ 特許請求の範囲第１項記載の増幅回路におい
て、第２のトランジスタのコレクタ電流と第３の
負荷トランジスタの電流比を調整することによつ
て、入力のしきい値を所定の値に設定せしめたこ
とを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232378A JPS54154255A (en) | 1978-05-26 | 1978-05-26 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232378A JPS54154255A (en) | 1978-05-26 | 1978-05-26 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54154255A JPS54154255A (en) | 1979-12-05 |
| JPS639410B2 true JPS639410B2 (ja) | 1988-02-29 |
Family
ID=13196809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232378A Granted JPS54154255A (en) | 1978-05-26 | 1978-05-26 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54154255A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178420A (en) * | 1981-04-25 | 1982-11-02 | Toshiba Corp | D/a converter |
| JPS5827436A (ja) * | 1981-08-11 | 1983-02-18 | Nec Ic Microcomput Syst Ltd | 半導体回路 |
-
1978
- 1978-05-26 JP JP6232378A patent/JPS54154255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54154255A (en) | 1979-12-05 |
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