JPS639371A - Synchronizing signal correcting circuit at muting - Google Patents
Synchronizing signal correcting circuit at mutingInfo
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- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 abstract 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオ装置において映像を消去して文字を表
示する場合のミュート時の同期信号補正回路に関するも
のである6
従来の技術
従来、ブラウン管に文字を表示させるには、映像を消去
せずに文字を重ね合わせる状態と映像を消去して文字の
みを表示させる状態とがある。そして、静止画像を電子
的信号として記憶させておき、これをブラウン管により
表示するテレビフォトシステムにおいては、各種の情報
を文字表示するために映像を消去したミュート状態にお
ける文字表示を行っている。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a synchronization signal correction circuit for muting when erasing images and displaying characters in a video device. There are two ways to display the text: one is to overlap the characters without erasing the image, and the other is to erase the image and display only the characters. In a television photo system in which still images are stored as electronic signals and displayed on a cathode ray tube, text is displayed in a muted state with the video erased in order to display various information in text.
このような機能を得るために、従来は第3図に示すよう
な回路が採用されている。すなわち、信号ライン1に対
してコンデンサ2とスイッチングトランジスタ3とが接
地間に接続され、このスイッチングトランジスタ3には
抵抗4を介してミュート信号回路5が接続されている。In order to obtain such a function, a circuit as shown in FIG. 3 has conventionally been adopted. That is, a capacitor 2 and a switching transistor 3 are connected to ground with respect to the signal line 1, and a mute signal circuit 5 is connected to the switching transistor 3 via a resistor 4.
したがって、通常はスイッチングトランジスタ3がオフ
しているために信号ライン1に載せられた信号情報は所
定の回路に伝送されるが、ミュート信号があると、信号
ライン1はコンデンサ2を介して接地され、信号成分を
消去する。Therefore, normally, since the switching transistor 3 is off, the signal information placed on the signal line 1 is transmitted to a predetermined circuit, but when there is a mute signal, the signal line 1 is grounded via the capacitor 2. , cancel the signal component.
発明が解決しようとする問題点
第3図に示した従来の回路において、スイッチングトラ
ンジスタ3がオフしている状態においては、第4図に示
すように同期信号(SYNC)Aに基づいて映像信号B
が信号ライン1を経て伝送されている。この時、同期信
号Aは一定のベデイスタルレベルCを維持している。Problems to be Solved by the Invention In the conventional circuit shown in FIG. 3, when the switching transistor 3 is off, the video signal B is output based on the synchronization signal (SYNC) A as shown in FIG.
is being transmitted via signal line 1. At this time, the synchronizing signal A maintains a constant basic level C.
この状態でミュート信号が発生すると、スイッチングト
ランジスタ3はオンして信号ライン1をコンデンサ2を
介して接地側に接続し、映像信号Bを消去する。しかし
ながら、この状態における信号ライン1の電圧の状態は
、APL、すなわち、平均映像レベルとなり、これより
は低下しない。When a mute signal is generated in this state, the switching transistor 3 is turned on, connecting the signal line 1 to the ground side via the capacitor 2, and erasing the video signal B. However, the voltage state of the signal line 1 in this state is APL, that is, the average video level, and does not fall below this level.
そのため、同期信号Aの深さが一定にならない。Therefore, the depth of the synchronization signal A is not constant.
この同期信号Aの深さが一定ではない状態において、文
字表示させようとすると、表示された文字が震えて安定
した表示を行うことができないものである。If an attempt is made to display characters in a state where the depth of the synchronization signal A is not constant, the displayed characters will tremble and stable display cannot be performed.
問題点を解決するための手段
信号ラインと接地間とにスイッチング素子とコンデンサ
とを順次接続し、このスイッチング素子とコンデンサと
の接続中点に定電圧回路を接続する。Means for Solving the Problem A switching element and a capacitor are successively connected between a signal line and ground, and a constant voltage circuit is connected to a midpoint between the switching element and the capacitor.
作用
スイッチング素子がオンした状態においては、定電圧回
路により信号ラインのレベルを同期信号のベデイスタル
レベルに合わせ、これにより、映像消去時においても同
期信号の深さを一定にして安定させ、文字表示を安定し
た状態で行わせる。When the switching element is on, the constant voltage circuit adjusts the level of the signal line to the basic level of the synchronization signal, thereby stabilizing the depth of the synchronization signal at a constant level even when erasing the image. To display in a stable state.
実施例
本発明の一実施例を第1図乃至第2図に基づいて説明す
る。まず、信号ライン6に対してスイッチング素子とし
てのスイッチングトランジスタ7とC8と表示したコン
デンサ8との直列回路9が接地間に接続されている。前
記スイッチングトランジスタ7には抵抗10を介してミ
ュート回路11が接続されている。また、前記スイッチ
ングトランジスタ7と前記コンデンサ8との接続中点に
は定電圧回路12が接続されている。この定電圧回路1
2は、Vccと表示した供給電源13と接地間とに直列
接続されたR1なる抵抗14とR1なる抵抗15とより
なり、これらの抵抗14.15の接続中点を前記スイッ
チングトランジスタ7と前記コンデンサ8との接続中点
に接続しているものである。Embodiment An embodiment of the present invention will be explained based on FIGS. 1 and 2. First, a series circuit 9 consisting of a switching transistor 7 as a switching element and a capacitor 8 denoted as C8 is connected to the signal line 6 between ground. A mute circuit 11 is connected to the switching transistor 7 via a resistor 10. Further, a constant voltage circuit 12 is connected to a midpoint between the switching transistor 7 and the capacitor 8. This constant voltage circuit 1
2 consists of a resistor R1 14 and a resistor 15 R1 connected in series between the power supply 13 indicated as Vcc and the ground, and the connection midpoint of these resistors 14 and 15 is connected to the switching transistor 7 and the capacitor. It is connected to the midpoint of the connection with 8.
このような構成において、ミュート状態でない場合には
スイッチングトランジスタ7がオフ状態であるので、第
2図に示すように映像信号Bは伝送されている。この状
態でミュート回路11から信号が入ると、スイッチング
トランジスタ7がオンし、映像信号Bはコンデンサ8を
経て消去される。また、このコンデンサ8とスイッチン
グトランジスタ7との接続中点の電圧レベルは定電圧回
路12により同期信号AのベデイスタルレベルCに一致
するように設定されている。そのため、ミュートがかか
った状態における信号ライン6のレベルはベデイスタル
レベルCに維持され、これにより、同期信号Aの深さは
スイッチングトランジスタ7のオン・オフに関係なく一
定である。したがって、二の状態において文字表示をさ
せた場合、一定の同期信号Aにより行われるので、その
表示状態は安定している。In such a configuration, since the switching transistor 7 is in the off state when the mute state is not present, the video signal B is transmitted as shown in FIG. When a signal is input from the mute circuit 11 in this state, the switching transistor 7 is turned on, and the video signal B is erased via the capacitor 8. Further, the voltage level at the midpoint of the connection between the capacitor 8 and the switching transistor 7 is set by the constant voltage circuit 12 to match the basic level C of the synchronizing signal A. Therefore, the level of the signal line 6 in the muted state is maintained at the basic level C, so that the depth of the synchronizing signal A is constant regardless of whether the switching transistor 7 is on or off. Therefore, when characters are displayed in the second state, the display state is stable because it is performed using a constant synchronization signal A.
発明の効果
本発明は、上述のように信号ラインと接地間とにスイッ
チング素子とコンデンサとの直列回路を順次接続し、こ
のスイッチング素子とコンデンサとの接続中点に定電圧
回路を接続したので、ミュート信号があった時に信号ラ
インのレベルをベデイスタルレベルにすることができ、
これにより、同期信号の深さを一定にする二とができ、
文字表示を安定した状態で行うことができると云う効果
を有するものである。Effects of the Invention In the present invention, as described above, a series circuit of a switching element and a capacitor is sequentially connected between the signal line and the ground, and a constant voltage circuit is connected at the midpoint between the switching element and the capacitor. When there is a mute signal, the signal line level can be set to Bedistal level,
This makes it possible to keep the depth of the synchronization signal constant,
This has the effect that characters can be displayed in a stable manner.
第1図は本発明の一実施例を示す回路図、第2図は信号
ラインの波形図、第3図は従来の一例を示す回路図、第
4図はその波形図である。
7・・・スイッチングトランジスタ(スイッチング素子
)、8・・・コンデンサ、9・・・直列回路、11・・
・ミュート回路、12・・・定電圧回路
量 願 人 東京電気株式会社
富士写真フィルム株式会社
3」 図
52図FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a waveform diagram of a signal line, FIG. 3 is a circuit diagram showing an example of the conventional technology, and FIG. 4 is a waveform diagram thereof. 7... Switching transistor (switching element), 8... Capacitor, 9... Series circuit, 11...
・Mute circuit, 12...Constant voltage circuit amount Requester Tokyo Electric Co., Ltd. Fuji Photo Film Co., Ltd. 3" Figure 52
Claims (1)
サとの直列回路を設け、前記コンデンサを接地側にして
前記直列回路を信号ラインに接続し、前記スイッチング
素子と前記コンデンサとの接続中点に定電圧回路を接続
したことを特徴とするミユート時の同期信号補正回路。A series circuit of a switching element and a capacitor connected to a mute circuit is provided, the series circuit is connected to a signal line with the capacitor on the ground side, and a constant voltage circuit is connected to the midpoint of the connection between the switching element and the capacitor. A synchronization signal correction circuit at the time of mute, which is characterized in that it is connected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61153196A JPS639371A (en) | 1986-06-30 | 1986-06-30 | Synchronizing signal correcting circuit at muting |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61153196A JPS639371A (en) | 1986-06-30 | 1986-06-30 | Synchronizing signal correcting circuit at muting |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS639371A true JPS639371A (en) | 1988-01-16 |
Family
ID=15557142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61153196A Pending JPS639371A (en) | 1986-06-30 | 1986-06-30 | Synchronizing signal correcting circuit at muting |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS639371A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5113840A (en) * | 1990-06-14 | 1992-05-19 | Mitsubishi Denki Kabushiki Kaisha | Igniter for an engine |
-
1986
- 1986-06-30 JP JP61153196A patent/JPS639371A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5113840A (en) * | 1990-06-14 | 1992-05-19 | Mitsubishi Denki Kabushiki Kaisha | Igniter for an engine |
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