JPS639315A - Detecting circuit for linearity of digital-analog converting circuit - Google Patents
Detecting circuit for linearity of digital-analog converting circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル・アナログ変換回路（Ｄ・Ａ変換
回路）のレベル測定回路に関し、特にディジタル・アナ
ログ変換回路の直線性検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a level measuring circuit for a digital-to-analog conversion circuit (D/A conversion circuit), and particularly to a linearity detection circuit for a digital-to-analog conversion circuit.
本発明は、ディジタル・アナログ変換回路の直線性検出
回路において、
例えば、全ビット「Ｏ」から「１」まで増加するデータ
が入力された被測定のディジタル・アナログ変換回路の
出力をサンプルホールドして基準レベルを設定し、これ
を基準とした上記データの１ビットに対応する電圧で増
加する基準階段波信号を発生させ、上記ディジタル・ア
ナログ変換回路の出力である階段波信号とを比較しその
直線性の良否を判定することにより、
基準レベルの異なるディジタル・アナログ変換回路でも
簡単にかつ短時間に直線性を検出できるようにしたもの
である。The present invention provides a linearity detection circuit for a digital-to-analog conversion circuit that samples and holds the output of a digital-to-analog conversion circuit under test into which data increasing from all bits "O" to "1" is input, for example. Set a reference level, generate a reference staircase wave signal that increases with a voltage corresponding to 1 bit of the above data based on this level, and compare it with the staircase wave signal that is the output of the digital-to-analog converter circuit to determine its straight line. By determining whether the linearity is good or bad, linearity can be easily and quickly detected even in digital-to-analog conversion circuits with different reference levels.
従来、ディジタル・アナログ変換回路出力の直線性を検
査する方法としては、ＤＣテスタを用いて各人力データ
に対する出力レベルを検査する方法か、またはオシロス
コープを使って直線波形を直接目視する方法により行っ
ていた。Conventionally, the linearity of the output of a digital-to-analog converter circuit has been tested by using a DC tester to test the output level for each manual data, or by using an oscilloscope to directly visually observe the linear waveform. Ta.
上述した従来のオシロスコープによる検査では目視によ
るため検査もれを起こす可能性があり、またＤＣテスタ
を使用した場合、テスト数が、ｎビットのディジタル・
アナログ変換回路では２ｆｉ回と非常に多くのテストを
必要とし、テスト時間も数秒を要することになる。また
さらに、ディジタル・アナログ変換回路の出力レベルを
決定する抵抗値が、被測定のディジタル・アナログ変換
回路の内部に含まれているような場合には、抵抗値のば
らつきにより、基準となる出力レベルがディジタル・ア
ナログ変換回路により変動するため、ＤＣテスタを用い
た場合には、規格設定が難しいなどの問題点があった。Inspection using the conventional oscilloscope described above involves visual inspection, which may cause inspection omissions, and when using a DC tester, the number of tests is n-bit digital.
The analog conversion circuit requires a very large number of tests, 2fi times, and the test time also takes several seconds. Furthermore, if the resistance value that determines the output level of the digital-to-analog conversion circuit is included inside the digital-to-analog conversion circuit under test, variations in the resistance value may cause the reference output level to change. Since the voltage varies depending on the digital-to-analog conversion circuit, when a DC tester is used, there are problems such as difficulty in setting standards.
本発明の目的は、上記の問題点を解消することにより、
基準のレベルが製品によって異なるようなディジタル・
アナログ変換回路でも、簡単にかつ短時間に検出できる
ディジタル・アナログ変換回路の直線性測定回路を提供
することにある。The purpose of the present invention is to solve the above-mentioned problems.
Digital products have different standards depending on the product.
It is an object of the present invention to provide a linearity measuring circuit for a digital-to-analog conversion circuit that can easily and quickly detect even an analog conversion circuit.
本発明は、所定のデータが人力された被測定ディジタル
・アナログ変換回路の出力をサンプリングしてホールド
するサンプルホールド回路と、上記データの１ビットに
対応する電圧で増加する階段波信号を発生する階段波発
生回路と、この階段波発生回路の出力と上記サンプルホ
ールド回路の出力とを加算する加算回路と、この加算回
路の出 ”力と上記ディジタル・アナログ変換回路
の出力とを比較しその直線性の良否を判定する判定回路
とを含むことを特徴とする。The present invention includes a sample-and-hold circuit that samples and holds the output of a digital-to-analog conversion circuit under test into which predetermined data has been entered manually, and a staircase that generates a staircase wave signal that increases with a voltage corresponding to one bit of the data. A wave generation circuit, an addition circuit that adds the output of this staircase wave generation circuit and the output of the above-mentioned sample-and-hold circuit, and the output of this addition circuit and the output of the above-mentioned digital-to-analog conversion circuit are compared to determine their linearity. It is characterized by including a determination circuit that determines the quality of the product.
本発明は、被測定のディジタル・アナログ変換回路の入
力データが、例えばすべて「０」のとき、サンプルホー
ルド回路によりその出力レベルをスイッチを介してレベ
ルをホールドし、基準レベル電圧を設定する。一方、階
段波発生回路により、データのＬＳＢ １ビットに対応
する電圧で増加する階段波信号を発生させる。そして、
この階段波発生回路出力とサンプルホールド回路出力を
加算回路で加算し、基準階段波信号を生成し、判定回路
で、被測定ディジタル・アナログ変換回路の出力である
階段波信号と、加算回路の出力である上記基準階段波信
号とを比較し、その直線性の良否を判定する。In the present invention, when the input data of the digital-to-analog conversion circuit to be measured is all "0", for example, the output level is held by the sample-and-hold circuit via the switch, and the reference level voltage is set. On the other hand, a staircase wave generation circuit generates a staircase wave signal that increases with a voltage corresponding to the LSB 1 bit of data. and,
The output of this staircase wave generation circuit and the output of the sample and hold circuit are added together in an adder circuit to generate a reference staircase wave signal.The output of the staircase wave generator circuit and the output of the adder circuit are then added together in a judgment circuit. is compared with the above-mentioned reference staircase wave signal to determine whether the linearity is good or bad.
従って、測定されるディジタル・アナログ変換回路の基
準レベルが製品により異なる場合でもその直線性を検出
することができ、かつテストを繰り返すことなく所要の
階段波信号を発生させることで検出できるので短時間に
検出することが可能となる。Therefore, even if the reference level of the digital-to-analog conversion circuit to be measured differs depending on the product, its linearity can be detected, and it can be detected in a short time by generating the required staircase wave signal without repeating the test. It becomes possible to detect
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。第１図において、４は被測定のディジタル・アナログ
変換回路、２はディジタル・アナログ変換回路４にデー
タを送出するデータ回路、■はその駆動用のクロック信
号、そして５００は直線性検出回路である。FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, 4 is a digital-to-analog conversion circuit to be measured, 2 is a data circuit that sends data to the digital-to-analog conversion circuit 4, ■ is a clock signal for driving the circuit, and 500 is a linearity detection circuit. .
直線性検出回路５００は、ディジタル・アナログ変換回
路４の出力スイッチ５７０を介してサンプリングして保
持するサンプルホールド回路５１０と、データ３の１ピ
ントに対応する電圧で増加する階段波信号を発生する階
段波発生回路５２０と、この階段波発生回路５２０の出
力と、サンプルホールド回路５１０の出力とを加算する
加算回路５３０と、この加算回路５３０の出力によりデ
ィジタル・アナログ変換回路出力５６０の直線性を判定
する判定回路５４０とを含んでいる。The linearity detection circuit 500 includes a sample and hold circuit 510 that samples and holds it via the output switch 570 of the digital-to-analog conversion circuit 4, and a staircase that generates a staircase wave signal that increases with a voltage corresponding to one pin of data 3. A wave generation circuit 520, an addition circuit 530 that adds the output of the staircase wave generation circuit 520, and the output of the sample hold circuit 510, and the linearity of the digital-to-analog conversion circuit output 560 is determined based on the output of the addition circuit 530. A determination circuit 540 is included.
第２図は、直線性検出回路５００の詳細を示す回路図で
ある。サンプルホールド回路５１０は、差動増幅回路５
１）．５１３と、ダイオード５１２、ホールド用コンデ
ンサ５１４およびリセットスイッチ５１５を含み、階段
波発生回路５２０は、差動増幅回路５２１、５２２、ダ
イオード５２５．５２６ 、コンデンサ５２３．５２４
およびリセットスイッチ５２７を含み、加算回路５３０
は、差動増幅回路５３１および抵抗５３２〜５３５を含
み、判定回路５４０は、差動増幅回路５４１、判定用比
較回路５４６．５４７、ＮＰＮトランジスタ５５０、反
転回路５５３、論理積回路５５４および抵抗５４２〜５
４５．５４８．５４９．５５１．５５２を含んでいる。FIG. 2 is a circuit diagram showing details of the linearity detection circuit 500. The sample hold circuit 510 is a differential amplifier circuit 5
1). 513, a diode 512, a hold capacitor 514, and a reset switch 515.
and a reset switch 527, and an adder circuit 530.
includes a differential amplifier circuit 531 and resistors 532 to 535, and the determination circuit 540 includes a differential amplifier circuit 541, a determination comparison circuit 546, 547, an NPN transistor 550, an inverting circuit 553, an AND circuit 554, and resistors 542 to 547. 5
45.548.549.551.552.
また５２８．５５６はクロック信号１と同相のクロック
信号、５５５は判定信号、■。。、Ｖ５Ｓは電源、■１
および■。はそれぞれ比較用の低レベル基準電圧および
高レベル基準電圧である。Further, 528.556 is a clock signal in phase with clock signal 1, 555 is a determination signal, and ■. . , V5S is the power supply, ■1
and■. are a low level reference voltage and a high level reference voltage for comparison, respectively.
本発明の特徴は、第１図および第２図に示す直線性検出
回路５００を設けたことにある。A feature of the present invention is that a linearity detection circuit 500 shown in FIGS. 1 and 2 is provided.
次に、本実施例の動作を第３図に示す各部の電圧波形図
を参照して説明する。まずデータ回路２はクロック信号
１の入力に従って全ビット「０」から全ビット「１」ま
で「１」ずつ増加するデータ３をディジタル・アナログ
変換回路４に出力する。これに伴いディジタル・アナロ
グ変換回路出力５６０としては、第３図に示すような階
段波形の出力が出力される。本実施例は、まずデータが
全ビット「０」のときだけディジタル・アナログ変換回
路出力５６０を、スイッチ５７０を閉じサンプルホール
ド回路５１０でレベルをホールドし、そしてそのレベル
が基準レベル（ＶＯ）となるサンプルホールド回路出力
５６１を出力する。次に階段波発生回路５２０は、クロ
ック信号１と同期してディジタル・アナログ変換回路４
の１ビットの出力に対応するレベルで増加する第３図に
示すような階段波形の階段波発生回路出力５６２を出力
する。そして階段波発生回路出力５６２とサンプルホー
ルド回路出力５６１を加算回路５３０で加算して第３図
に示すような階段波形の加算回路出力５６３を得る。Next, the operation of this embodiment will be explained with reference to the voltage waveform diagram of each part shown in FIG. First, the data circuit 2 outputs data 3 incremented by "1" from all bits "0" to all bits "1" to the digital-to-analog conversion circuit 4 in accordance with the input of the clock signal 1. Accordingly, the digital-to-analog conversion circuit output 560 outputs a staircase waveform as shown in FIG. In this embodiment, first, only when all bits of data are "0", the level of the digital-to-analog conversion circuit output 560 is held in the sample and hold circuit 510 by closing the switch 570, and that level becomes the reference level (VO). A sample and hold circuit output 561 is output. Next, the staircase wave generation circuit 520 generates the digital-to-analog conversion circuit 4 in synchronization with the clock signal 1.
A staircase wave generation circuit output 562 having a staircase waveform as shown in FIG. 3 increases at a level corresponding to the output of 1 bit. Then, the output 562 of the staircase wave generation circuit and the output 561 of the sample and hold circuit are added by the addition circuit 530 to obtain the output 563 of the addition circuit having a staircase waveform as shown in FIG.
すなわち、階段波発生回路出力５６２をサンプルホール
ド回路出力５６１である基準レベル−■。だけレベルシ
フトさせた波形となる。That is, the staircase wave generation circuit output 562 is set to the reference level -■, which is the sample and hold circuit output 561. The waveform is level-shifted by .
そして、加算回路出力５６３とディジタル・アナログ変
換回路出力５６０とを判定回路５４０でそれらのレベル
を比較することにより、ディジタル・アナログ変換回路
４の直線性を検出する。Then, the linearity of the digital-to-analog conversion circuit 4 is detected by comparing the levels of the adder circuit output 563 and the digital-to-analog conversion circuit output 560 in the determination circuit 540.
以上説明したように、本発明は、被測定回路としてのデ
ィジタル・アナログ変換回路の出力からサンプルホール
ド回路により基準レベルを設け、それを基準としてクロ
ックに対応した階段波形の基準波形の信号を波形させデ
ィジタル・アナログ変換回路出力とを比較することによ
り、基準のレベルが製品によって異なるディジタル・ア
ナログ変換回路でも、簡単にかつ短時間で出力の直線性
を検出することができる効果がある。As explained above, the present invention provides a reference level from the output of a digital-to-analog conversion circuit as a circuit under test using a sample-and-hold circuit, and uses the reference level as a reference to generate a signal with a staircase waveform reference waveform corresponding to a clock. By comparing the output of the digital-to-analog conversion circuit, it is possible to easily and quickly detect the linearity of the output even in digital-to-analog conversion circuits whose reference levels vary depending on the product.
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック構成図。
第２図は第１図の直線性検出回路の詳細を示す回路図。
第３図は本実施例の動作を示すタイミングチャート。
１．５２８．５５６・・・クロック信号、２・・・デー
タ回路、３・・・データ信号、４・・・ディジタル・ア
ナログ変換回路、５００・・・直線性検出回路、５１０
・・・サンプルホールド回路、５１）．５１３．５２１
．５２２．５３１・・・差動増幅回路、５１２．５２５
．５２６・・・ダイオード、５１４・・・ホールド用コ
ンデンサ、５１５．５２７・・・リセットスイッチ、５
２０・・・階段波発生回路、５２３．５２４・・・コン
デンサ、５３０・・・加算回路、５３２〜５３５．５４
２〜ｓ４ｓ 、５４８．５４９．５５１．５５２・・・
抵抗、５４０・・・判定回路、５４６．５４７・・・判
定用比較回路、５５０・・・ＮＰＮトランジスタ、５５
３・・・反転回路、５５４・・・論理積回路、５５５・
・・判定信号、５６０・・・ディジタル・アナログ変換
回路出力、５６１・・・サンプルホールド回路出力、５
６２・・・階段波発生回路出力、５６３・・・加算回路
出力、５７０・・・スイッチ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a circuit diagram showing details of the linearity detection circuit of FIG. 1. FIG. 3 is a timing chart showing the operation of this embodiment. 1.528.556... Clock signal, 2... Data circuit, 3... Data signal, 4... Digital-to-analog conversion circuit, 500... Linearity detection circuit, 510
...Sample and hold circuit, 51). 513.521
．． 522.531... Differential amplifier circuit, 512.525
．． 526...Diode, 514...Hold capacitor, 515.527...Reset switch, 5
20... Staircase wave generation circuit, 523.524... Capacitor, 530... Addition circuit, 532-535.54
2~s4s, 548.549.551.552...
Resistor, 540... Judgment circuit, 546.547... Judgment comparison circuit, 550... NPN transistor, 55
3... Inverting circuit, 554... AND circuit, 555...
... Judgment signal, 560 ... Digital-to-analog conversion circuit output, 561 ... Sample hold circuit output, 5
62... Staircase wave generation circuit output, 563... Addition circuit output, 570... Switch.
Claims (1)
ナログ変換回路の出力をサンプリングしてホールドする
サンプルホールド回路（５１０）と、上記データの１ビ
ットに対応する電圧で増加する階段波信号を発生する階
段波発生回路（５２０）と、この階段波発生回路の出力
と上記サンプルホールド回路の出力とを加算する加算回
路（５３０）と、この加算回路の出力と上記ディジタル
・アナログ変換回路の出力とを比較しその直線性の良否
を判定する判定回路（５４０）と を含むことを特徴とするディジタル・アナログ変換回路
の直線性検出回路。(1) A sample-and-hold circuit (510) that samples and holds the output of the digital-to-analog conversion circuit under test into which predetermined data has been input, and generates a staircase wave signal that increases with a voltage corresponding to 1 bit of the data. a staircase wave generation circuit (520) that adds the output of this staircase wave generation circuit and the output of the sample hold circuit; 1. A linearity detection circuit for a digital-to-analog conversion circuit, comprising a determination circuit (540) for comparing the linearity and determining whether the linearity is good or bad.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345886A JPS639315A (en) | 1986-06-30 | 1986-06-30 | Detecting circuit for linearity of digital-analog converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345886A JPS639315A (en) | 1986-06-30 | 1986-06-30 | Detecting circuit for linearity of digital-analog converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639315A true JPS639315A (en) | 1988-01-16 |
Family
ID=15562996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15345886A Pending JPS639315A (en) | 1986-06-30 | 1986-06-30 | Detecting circuit for linearity of digital-analog converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639315A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366157B1 (en) | 1996-08-07 | 2002-04-02 | Motorola, Inc. | Methods and circuits for dynamically adjusting a supply voltage and/or a frequency of a clock signal in a digital circuit |
-
1986
- 1986-06-30 JP JP15345886A patent/JPS639315A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366157B1 (en) | 1996-08-07 | 2002-04-02 | Motorola, Inc. | Methods and circuits for dynamically adjusting a supply voltage and/or a frequency of a clock signal in a digital circuit |
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