JPS6389064A - Control circuit for pulse width modulation - Google Patents

Abstract

PURPOSE:To improve stability, and to remove a current ripple by previously writing both a reference waveform pattern for asyncuronous type PWM and a pulse pattern for synchronous type PWM to one memory. CONSTITUTION:A control circuit PWM-controlling an inverter 17 is constituted of a setter 1 for operation frequency, a V/F converter 2, counters 3, 15, an exclusive OR circuit 4, an A/D converter 5, a comparator 8, a ROM 9, latch circuits 10a-10d, PWM circuits 12a-12c, etc. Both a reference waveform pat tern for asynchronous type PWM and a pulse pattern for synchronous type PWM are written to the ROM (memory) 9 at that time, a specified frequency or more of inverter frequency is discriminated by the comparator 8, and a relevant section in the ROM 9 is Selected. An output from the ROM 9 is input to PWM circuits 12a-12c, and input to input terminals of changeover switches 14a-14c. Accordingly, the range of operation frequency can be extended.

Description

【発明の詳細な説明】 ［発明の目的］ に関し、特にインバータの出力電圧を制即するＰＷ〜１
信号を形成するＰ〜Ｖ　Ｍ制御回路に関する。[Detailed Description of the Invention] [Object of the Invention] In particular, PW~1 that controls the output voltage of the inverter
This invention relates to a P to VM control circuit that forms signals.

（従来の技術） ＰＷＭインバータの制御方法には、上山直彦著［ニュー
ドライブエレクトロニクス」　（昭和５７．７．２５）
電気書院）で述べられているように変調周波数をインバ
ータの運転周波数に比例して変化させ、一定のパルス数
で運転する同期式と、変調周波数固定の非同期式とがあ
る。(Prior art) A method of controlling a PWM inverter is described in "New Drive Electronics" by Naohiko Ueyama (July 25, 1980).
As described in Denkishoin), there are two types: a synchronous type in which the modulation frequency is changed in proportion to the operating frequency of the inverter and the inverter operates at a constant number of pulses, and an asynchronous type in which the modulation frequency is fixed.

（発明が解決しようとする問題点） 非同期式は変調周波を高くする、あるいは変調周波数成
分を吸収するフィルターを設置するなどによる低騒音化
が容易であるが、インバータの運転周波数が高くなると
変調周波数との間でうなりを生じ、電圧が変動するとい
う欠点を持っている。高い周波数でインバータを運転す
る場合には波形の安定性にすぐれた同期式の方が適して
いる。(Problem to be solved by the invention) With the asynchronous type, it is easy to reduce noise by increasing the modulation frequency or installing a filter that absorbs the modulation frequency component, but as the operating frequency of the inverter increases, the modulation frequency It has the disadvantage that a beat occurs between the two and the voltage fluctuates. When operating an inverter at a high frequency, a synchronous type is more suitable because of its excellent waveform stability.

しかし、同期式は逆に運転周波数が低くなると変調周波
数も低くなってしまうため、Ｎ流すップル、トルクリッ
プルが大きくなってしまう欠点を有する。However, in the synchronous type, conversely, when the operating frequency decreases, the modulation frequency also decreases, so it has the disadvantage that the N flow pipple and torque ripple become large.

本発明は同期式、非同期式いずれのＰ　Ｗ　Ｍも可能と
し、低速域では電流リップル、トルクリップルの大きさ
が一定の非同期式、高速域では波形の安定性にすぐれた
同期式のＰＷ〜１を行なえ、Ｐ　Ｗ、〜１インバータの
運転周波数範囲を拡大できるＰＷＭ制御回路を提供する
ことを目的とする。The present invention enables both synchronous and asynchronous PWM.In the low speed range, the asynchronous type has constant current ripple and torque ripple, and in the high speed range, the synchronous type has excellent waveform stability. An object of the present invention is to provide a PWM control circuit that can expand the operating frequency range of an inverter.

［発明の構成１ （問題点を解決するための手段） 上記目的を達成するためには同期式、非同期式双方のＰ
ＷＭ制御回路を持ちそれらを切り換えて使用すれば可能
であるが、それでは回路が複雑高価となってしまう。本
発明はできるだけ簡単な回路で双方のＰＷＭを可能とす
るため、双方の制御回路の共用部分を多くして目的を達
成しようとするものである。そのため、１つのメモリに
非同期式ＰＷＭ用の基準波形パターンと同期式Ｐ　Ｗ　
Ｍ用のパルスパターンの双方を書き込んでおく。インバ
ータ周波数が所定周波数以上であるか否かを判別する比
較器によってメモリの該当する部分がセレクトされる。[Structure 1 of the invention (Means for solving the problem) In order to achieve the above object, both synchronous and asynchronous P
This could be done by having a WM control circuit and switching between them, but that would make the circuit complicated and expensive. The present invention aims to achieve the objective by increasing the common parts of both control circuits in order to enable both types of PWM with a circuit as simple as possible. Therefore, the reference waveform pattern for asynchronous PWM and the synchronous PWM are stored in one memory.
Write both pulse patterns for M. A corresponding portion of the memory is selected by a comparator that determines whether the inverter frequency is equal to or higher than a predetermined frequency.

メモリの出力は非同期式ｐ　Ｗ　Ｍ用のＰＷＮ１１回路
へ入力される。Ｐ〜ＶＭ回路の出力は切換スイッチの一
方の入力端子に入力される。The output of the memory is input to the PWN11 circuit for asynchronous pWM. The output of the P-VM circuit is input to one input terminal of the changeover switch.

メモリの出力は切換スイッチの他方の入力端子に入力さ
れる。切換スイッチは前記比較器の出力信号によって制
御される。The output of the memory is input to the other input terminal of the changeover switch. The changeover switch is controlled by the output signal of the comparator.

（作　用） 運転周波数が低いときには非同期式用基準波形パターン
がメモリから出力されＰＷＭ回路によりパルス波形に変
換され、切換スイッチを介して出力される。運転周波数
が高いときには、同期式用パルスパターンがメモリから
出力される。既にＰ　Ｗ　Ｍされたパルスとしてメモリ
から直接出力されるので、切換スイッチを介してそのま
まＰ　Ｗ　Ｍ信号として用いることができる。(Function) When the operating frequency is low, the reference waveform pattern for the asynchronous type is output from the memory, converted into a pulse waveform by the PWM circuit, and outputted via the changeover switch. When the operating frequency is high, a synchronous pulse pattern is output from the memory. Since it is directly output from the memory as a pulse that has already been PWMed, it can be used as a PWM signal as it is via a changeover switch.

（実施例） 第１図にもとづき本発明の詳細な説明する。(Example) The present invention will be explained in detail based on FIG.

１はインバータの運転周波数を設定する周波数設定器、
２は周波数設定器１の出力電圧を入力し、電圧に比例し
た周波数のパルス列を出力するＶ　／Ｆコンバータ、３
はＶ／Ｆコンバータの出力するパルスをカウントし、積
算値を出力するカウンタ、４はカウンタの出力する積算
値を入力し、その最上位ビットの値によって他のすべて
のビットをそのまま、あるいは反転して出力する排他的
論理和回路である。５は周波数設定器１の出力電圧を入
力し、その値に比例したディジタル値を出力するＡ／Ｄ
コンバータである。６は高周波のクロックパルスを出力
するクロックパルス発生器、７はクロックパルスをカウ
ントしカウント値を出力する３進カウンタ、８は周波数
設定器の出力を所定値と比較し、所定値より小さければ
“０″　（非同期）大きければ′１″を出力する比較器
である。９はリードオンリメモリ（ＲＯＭ）であり、３
進カウンタ７、排他的論理和回路４、Ａ／Ｄコンバータ
５の出力によってアドレスされ、そのアドレスに書き込
まれたデータを出力する。１０８〜１０ｄはＲＯＭ９の
データ出力を入力し、デコーダ１１の出力によってイル
−プルされたとき、クロックパルスが与えられると、そ
のとき入力されている値に出力を変更するラッチ回路で
ある。１１はデコーダで３進カウンタ７のカウント値を
入力し、その直に応じてラッチ回路１０ａ〜１０ｄのう
ちのひとつをイネーブルする。１２ａ〜１２Ｃはラッチ
回路１０ａ〜１０ｃの出力するデータを入力し、クロッ
クパルス発生器６から与えられるクロックパルスにより
Ｗ　Ｐ　Ｍ信号を出力するＰＷＭ回路である。1 is a frequency setting device that sets the operating frequency of the inverter;
2 is a V/F converter which inputs the output voltage of the frequency setter 1 and outputs a pulse train with a frequency proportional to the voltage; 3
4 is a counter that counts the pulses output by the V/F converter and outputs the integrated value. 4 inputs the integrated value output by the counter, and depending on the value of the most significant bit, all other bits are left unchanged or inverted. This is an exclusive OR circuit that outputs 5 is an A/D that inputs the output voltage of frequency setter 1 and outputs a digital value proportional to that value.
It is a converter. 6 is a clock pulse generator that outputs high-frequency clock pulses, 7 is a ternary counter that counts clock pulses and outputs a count value, and 8 compares the output of the frequency setter with a predetermined value, and if it is smaller than the predetermined value, "0" (asynchronous) If it is larger, it is a comparator that outputs "1". 9 is a read-only memory (ROM), and 3
It is addressed by the outputs of the advance counter 7, the exclusive OR circuit 4, and the A/D converter 5, and outputs the data written at the address. Reference numerals 108 to 10d designate latch circuits that input the data output of the ROM 9 and change the output to the value being input at that time when a clock pulse is applied when the data output is input from the decoder 11. A decoder 11 inputs the count value of the ternary counter 7, and immediately enables one of the latch circuits 10a to 10d. PWM circuits 12a to 12C input the data output from the latch circuits 10a to 10c and output a WPM signal in response to a clock pulse given from the clock pulse generator 6.

本発明においては、このＰ−■Ｍ方法自体は無関係であ
るが、説明の都合上、アナログ回路における三角波比較
のＰＷＭをそのままディジタルに置きかえたものとする
。すなわち、クロックパルス発生器６より出力するパル
スをアップダウンカウンタで計数してディジタル三角波
を形成し、マグニチュードコンパレータにてラッチ回路
１０ａ〜１０ｃから出力されるデータとの大きさを比較
し、その比較結果を出力するものとする。１３ａ〜１３
ｃは切り換えスイッチで、ラッチ回路１０ｄの出力する
データの各２ビツトづつが入力され、排他的論理和回路
４の出力するデータの最下位ビットの値に応じていずれ
か一方を出力する。１４ａ〜１４Ｃも切り換えスイッチ
でＰ〜ＶＭ回路１２８〜１２ｃと切り換えスイッチ１３
８〜１３ｃの出力が入力され、比較器８の出力に応じて
どちらかを泗択して出力する。１５は６進のカウンタで
カウンタ３のカウント値出力の最上位ビット信号をカウ
ントし、カウント値を出力する。１６は論理回路でカウ
ンタ３の出力する最上位ビット信号とカウンタ１５の出
力するカウント値との値に応じて、切換スイッチ１４ａ
〜１４ｃの出力またはその反転信号をインバータの各ア
ームのスイッチに分配する。１７はインバータで論理回
路１６から出力されるＰＷＭ信号に従ってスイッチの導
通／しゃ断を制御し、直流電８１１８から入力される直
流電圧をＰＷＭして３相交流電圧として誘導電動機１９
に供給する。Although this P-M method itself is not relevant to the present invention, for convenience of explanation, it will be assumed that the PWM for triangular wave comparison in an analog circuit is directly replaced with a digital one. That is, the pulses output from the clock pulse generator 6 are counted by an up/down counter to form a digital triangular wave, and the magnitude comparator compares the magnitude with the data output from the latch circuits 10a to 10c, and calculates the comparison result. shall be output. 13a-13
Reference numeral c denotes a changeover switch, into which each two bits of the data output from the latch circuit 10d are input, and outputs one of them depending on the value of the least significant bit of the data output from the exclusive OR circuit 4. 14a to 14C are also changeover switches, and P to VM circuits 128 to 12c and changeover switch 13
The outputs of 8 to 13c are input, and one of them is selected and output according to the output of the comparator 8. A hexadecimal counter 15 counts the most significant bit signal of the count value output from the counter 3 and outputs the count value. Reference numeral 16 denotes a logic circuit which is operated by a changeover switch 14a according to the value of the most significant bit signal outputted from the counter 3 and the count value outputted from the counter 15.
The output of ~14c or its inverted signal is distributed to the switches of each arm of the inverter. 17 is an inverter that controls conduction/cutoff of the switch according to the PWM signal output from the logic circuit 16, PWMs the DC voltage input from the DC voltage 8118, and converts it into a 3-phase AC voltage to the induction motor 19.
supply to.

所望出力電圧波形とＲＯＭ９に８き込まれているデータ
、論理回路１６の関係につき第２図にしたがって説明す
る。所望出力電圧はＵ、Ｖ、Ｗで示した３相正弦波で変
化する。図で■〜Ｏはその１周期を電気角３０度毎に区
切って示したものである。これらのうちの１つの区間で
の３相分の大きさが電気角の関数として与えられると他
のすべての区間はその関数を利用して表わせる。いま、
■の区間でのＵ相の関数をａ、■相の関数をＣ１〜■相
の関数をｂとすると、■〜Ｏの区間にわたる各相の大き
さは第２図下の表のように表わせる。The relationship between the desired output voltage waveform, the data stored in the ROM 9, and the logic circuit 16 will be explained with reference to FIG. The desired output voltage changes with a three-phase sine wave indicated by U, V, and W. In the figure, ■ to O indicate one period divided into electrical angles of 30 degrees. If the magnitude of the three phases in one of these sections is given as a function of electrical angle, all other sections can be expressed using that function. now,
Let the function of the U phase in the interval ■ be a, and the function of the ■ phase C1 to ■ phase be b, then the size of each phase in the interval ■ to O can be expressed as shown in the table at the bottom of Figure 2. Ru.

ａ’、ｂ’、Ｃ’Ｇ；ｔそれぞれａ、ｂ、ｃの関数を電
気角を逆に変換させて得られる関数、ａ、ｂ。a', b', C'G; t Functions a, b obtained by inversely converting the electrical angle of the functions a, b, and c, respectively.

Ｃはそれぞれａ、ｂ、ｃの関数の符号の正負を反転して
得られる関数、ａ’、ｂ’、ｃ’　はそれぞれａ’　、
ｂ’　、ｃ’の関数の符号の正負を反転して得られる関
数である。したがって、ＲＯＭ９にａ、ｂ、ｃの３つの
関数を書き込んでおけば、その読み出し方によりａ′、
ｂ′、ａ′が得られ、論理回路１６にて■〜Ｏの区間に
応じてａ、ｂ。C is a function obtained by reversing the signs of the functions of a, b, and c, respectively; a', b', and c' are a',
This is a function obtained by reversing the signs of the functions b' and c'. Therefore, if three functions a, b, and c are written in ROM9, a',
b' and a' are obtained, and the logic circuit 16 outputs a and b according to the interval from ■ to O.

Ｃあるいはａ　ｌ　、　ｂＴ　、　ｃ　ｌ　をそのまま
、あるいは正負を反転して各相に配分すれば、Ｕ、Ｖ、
Ｗの一周期間の波形を再現できる。If C or a l , bT , c l are distributed to each phase as they are or with their polarities reversed, U, V,
The waveform for one period of W can be reproduced.

第１図におけるカウンタ３から出力される電気角度信号
は６０度を周期としており、その最上位ビットと他の全
てのビットとの排他的論理和を排他的論理和回路４にて
とり、電気角信号が０度から３０１まで増加、減少を繰
り返すようにして、第２図の■、■、■、〜Ｏの期間に
は関数ａ、ｂ、ｃを■、■、■、〜、Ｏの期ｒ１には関
数ａ’ｌｂ’ＩＣ′を出力させている。ＲＯＭから出力
させる関数をａ　（またはａ’）、ｂ（またはｂ’　）
、ｃ（またはｃｌ　）の３つの゛うちどれにするかは同
期式の場合と非同期式の場合とでは異なる。ＲＯＭ９は
３進カウンタ７から与えられる２本のアドレス線の噴に
よって４分割されている。この値が０゜１．２の場合非
同期式、３の場合には同期式のパターンが出力される。The electrical angle signal output from the counter 3 in FIG. The signal increases and decreases repeatedly from 0 degrees to 301 degrees, and functions a, b, c are changed to periods of ■, ■, ■, ~, O in the periods of A function a'lb'IC' is outputted to r1. The functions to output from ROM are a (or a'), b (or b')
, c (or cl) differs depending on whether it is a synchronous type or an asynchronous type. The ROM 9 is divided into four parts by two address lines applied from the ternary counter 7. When this value is 0°1.2, an asynchronous pattern is output, and when this value is 3, a synchronous pattern is output.

比較器８が“Ｏ”　（非同期式）を出力すると、３進カ
ウンタ７はクロックパルスをカウントして状態をＯ→１
→２→○と進めるが、比較器８が’１”（同期式）を出
力すると３進カウンタ７のカウント値は強制的に３にセ
ットされる。非同期式の場合にはａ、ｂ、ｃのような関
数にしたがって、その大きさが変化するバイナリ数を出
力させねばならないから、たとえばＲＯＭ９が８ビツト
のＲＯＭであれば、８ビツトのバイナリ数で書き込まれ
ている。ＰＷＭ回路９が三角波比較方式であれば、１２
８を中心として２５５が正の最大値、０が負の最大値と
なるオフセットバイナリで書き込まれるが、ＰＷＭ方式
によっては、０を中心とし１２７が正の最大値−１２８
が負の最大値となるコンプリメンタリバイナリで書き込
まれることもあり得る。Ａ／Ｄコンバータ５の出力にて
ＲＯＭ９のアドレスを指定することにより、ＲＯ〜１９
から出力される関数の攪幅が定められる。同期式の場合
、ＲＯＭ９にはすてにＰＷＭされたパルスパターンが直
接履き込まれる。When the comparator 8 outputs "O" (asynchronous type), the ternary counter 7 counts the clock pulses and changes the state from O to 1.
→ 2 → ○, but when the comparator 8 outputs '1' (synchronous type), the count value of the ternary counter 7 is forcibly set to 3. In the case of asynchronous type, a, b, c Since it is necessary to output a binary number whose size changes according to a function such as If the method is 12
It is written in offset binary with 8 as the center and 255 as the maximum positive value and 0 as the negative maximum value, but depending on the PWM method, 127 as the center is 0 as the maximum positive value -128.
It is also possible that the binary is written as a complementary binary with the maximum negative value. By specifying the address of ROM9 with the output of A/D converter 5, RO~19
The amplitude of the function output from is determined. In the case of the synchronous type, the pulse pattern that has already been PWMed is directly loaded into the ROM 9.

排他的論理和回路４から与えられる電気角信号が変化す
るにしたがって、０，１のデユーティが関数ａ、ｂ、ｃ
の大きさにしたがって変化するパルス列が出力される。As the electrical angle signal given from the exclusive OR circuit 4 changes, the duty of 0, 1 changes to functions a, b, c.
A pulse train that changes according to the magnitude of is output.

したがって、関数毎に１ビツトあれば良いのであるが、
本発明では関数毎に２ピツトを削り当てている。Therefore, one bit is sufficient for each function, but
In the present invention, two pits are cut for each function.

第３図にもとづいてこれを説明する。第３図ｄは関数値
である。ｅは排他的論理和回路４から出力される電気角
信号が変化するタイミングを目盛で表わしたものである
。排他的論理和回路４から出力される電気角信号のうち
、最下位ビット信号はＲＯ〜１９には与えられない。し
たがって、ＲＯＭ９の出力が変化するのはｅにて大目盛
をつけたタイミング毎となる。最終的に得たい信号はｊ
で、排他的論理和回路４の出力する電気角の変化タイミ
ング毎に出力を０から１へ、或いは１からＯへ変化させ
たい。これを（７，ｈのように２ビツトに分けて書き込
んでおく。排他的論理和回路４の出力する電気角信号の
最下位ビット（第３図ｆ）が０であれば信号９を、１で
あればｈをとれば信号ｊが得られる。第１図ではスイッ
チ１３ａ〜１３ｃを電気角信号の最下位ビットによって
制御して、２ビツトの信号からＰ　Ｗ　Ｍ信号を得てい
る。このようにしても、３つの関数のＰＷＭされたパル
スパターンを記憶させるのには６ピッ１〜分のデータビ
ットがあれば良い。したがって、ＲＯＭ９として８ビツ
トのＲＯＭを使用していれば、３進カウンタ７が３を出
力すると、ＲＯＭ９は３相分のパルスパターンを同時に
出力できる。This will be explained based on FIG. Figure 3d is the function value. e is a scale representing the timing at which the electrical angle signal output from the exclusive OR circuit 4 changes. Of the electrical angle signals output from the exclusive OR circuit 4, the least significant bit signal is not given to RO to 19. Therefore, the output of the ROM 9 changes at every timing marked with a large scale at e. The final signal you want to get is j
Now, it is desired to change the output from 0 to 1 or from 1 to O every time the electrical angle output from the exclusive OR circuit 4 changes. This is divided into 2 bits and written as (7, h).If the least significant bit (f in Figure 3) of the electrical angle signal output from the exclusive OR circuit 4 is 0, the signal 9 is Then, by taking h, signal j can be obtained.In Fig. 1, the switches 13a to 13c are controlled by the least significant bit of the electrical angle signal to obtain the PWM signal from the 2-bit signal. However, in order to store the PWM pulse patterns of three functions, data bits from 6 bits to 1 are sufficient.Therefore, if an 8-bit ROM is used as ROM9, the ternary counter When 7 outputs 3, the ROM 9 can output pulse patterns for three phases at the same time.

第４図、第５図にもとづいて実施例の作用を説明する。The operation of the embodiment will be explained based on FIGS. 4 and 5.

第４図は設定周波数が低く、非同期式ＰＷＭを行なって
いるときの動作説明図である。ＶｙＦコンバータ２の出
力するパルスカウンタ３にて積算され、（イ）に示すよ
うな６０度を同期として単調増加を繰り返す電気角度信
号が出力される。その最上位ビット（ロ）が他の全ての
ビットのそれぞれと排他的論理和回路４によって排他的
論理和をとられ、（ハ）に示すように電気角３０度毎に
増加、減少する値となる。このうちの最下位ビットを除
いた残りがＲＯＭ９に入力される。FIG. 4 is an explanatory diagram of the operation when the set frequency is low and asynchronous PWM is performed. The output of the VyF converter 2 is integrated by the pulse counter 3, and an electrical angle signal that repeats a monotonous increase with 60 degrees as a synchronization as shown in (a) is output. The most significant bit (b) is exclusive ORed with each of all other bits by the exclusive OR circuit 4, and the value increases and decreases every 30 electrical degrees as shown in (c). Become. The remainder excluding the least significant bit is input to the ROM 9.

比較器８がＯ〈非同期）を出力しているから３道カウン
タ７はクロックパルスで状態を進める。この値はＲＯＭ
９に入力されると共にデコーダ１１にも入力される。３
進カウンタの値がＯのときは、ラッチ回路１０ａにデコ
ーダ１１からイネーブル信号が送られる。したがって、
ＲＯＭ９が出力する関数ａ　（またはａ＋　　）はラッ
チ回路１０ａにてラッチされる。同様に関数ｂ　（また
はｂ’）はラッチ回路１０ｂにて、関数Ｃ（またはｃｌ
　）はラッチ回路１０ｃにてラッチされる。これらの関
数はＰＷＭ回路１２ａ、１２ｂ、１２ｃにてそれぞれ三
角波と比較される。関数ａ　（またはａ’）と三角波は
（ニ）のようになり、その結果ＰＷＭ回路１２ａからは
（ホ）のＰＷＭ信号が出力される。Since the comparator 8 outputs O (asynchronous), the three-way counter 7 advances its state with the clock pulse. This value is in ROM
9 and is also input to the decoder 11. 3
When the value of the advance counter is O, an enable signal is sent from the decoder 11 to the latch circuit 10a. therefore,
The function a (or a+) output from the ROM 9 is latched by the latch circuit 10a. Similarly, function b (or b') is input to function C (or cl) in latch circuit 10b.
) is latched by the latch circuit 10c. These functions are compared with triangular waves in PWM circuits 12a, 12b, and 12c, respectively. The function a (or a') and the triangular wave are as shown in (d), and as a result, the PWM signal (e) is output from the PWM circuit 12a.

くへ）、（ト）、（チ）、（す）はそれぞれ関数ｂ　（
またはｂ’）と三角波、関数Ｃ（またはｃＪ　）と三角
波を比較している様子とその結果ＰＷＭ回路１２ｂ、１
２Ｃから出力さするＰＷＭ信号である。比較器８の出力
がＯ（非同期）であるから、切り換えスイッチ１４ａ　
、１４ｂ　、１４ｃはそれぞれＰ〜・■Ｍ回路１２ａ　
、　１２ｂ　、　１２ｃから出力されるＰＷＭ信号（ホ
）、（ト）、（す）が論理回路１６に入力される。論理
回路１６にはカウンタ３の出力するカウント値の最上位
ビット（ロ）と、それをカウントする６進カウンタ１５
の出力が入力される。これらにより、第２図で示した■
〜Ｏの区間のどこであるかがわかり、その値に応じてＰ
　Ｗ　Ｍ信号（ホ）、（へ）、（ト）は論理合成され、
連続した正弦波形をＰＷＭした場合と同様な波形となる
。Ｕ相分のＰＷＭ信号波形を（ヌ）に示す。■相、Ｗ相
も位相が１２０度ずつ遅れた同様なＰＷＭ信号が得られ
る。これらの信号およびその反転信号にもとづいてイン
バータ１７は運転され、３相のＰＷＭＮ圧を誘導電動機
１９に供給する。kuhe), (g), (ch), and (su) are functions b (
or b') and a triangular wave, and the comparison of the function C (or cJ) and a triangular wave, and the results PWM circuits 12b, 1
This is a PWM signal output from 2C. Since the output of the comparator 8 is O (asynchronous), the changeover switch 14a
, 14b, 14c are P~・■M circuit 12a, respectively.
, 12b, 12c output PWM signals (E), (G), and (S) are input to the logic circuit 16. The logic circuit 16 includes the most significant bit (b) of the count value output from the counter 3 and a hexadecimal counter 15 that counts it.
The output of is input. With these, ■ shown in Figure 2
You can find out where in the interval ~O it is, and depending on that value, P
WM signals (E), (E), (G) are logically synthesized,
The waveform is similar to that obtained when a continuous sine waveform is subjected to PWM. The PWM signal waveform for the U phase is shown in (◯). Similar PWM signals with phases delayed by 120 degrees are obtained for the (2) and W phases as well. The inverter 17 is operated based on these signals and their inverted signals, and supplies three-phase PWMN pressure to the induction motor 19.

周波数設定器１の設定を上げ、所定電圧を越えると比較
器８は１（同期式）を出力する。このときの動作を第５
図を用いて説明する。３進カウンタ７のカウント値は強
制的にセットされるから、ＲＯＭ９は同期式用のパルス
パターンを関数毎に各２ビツトで出力する。カウンタ３
の出力（ヲ）、その最上位ビット信号（ワ）、排他的論
理和回路４の出力信号（力）は非同期式の場合と同様で
ある。３進カウンタ７のカウント滴が３であるから、デ
コーダ１１の出力はラッチ回路１０ｄのみをイネーブル
する。排他的論理和回路４の出力の最下位ビットの値の
立下りでＲＯＭ９の出力するパルスパターンはラッチ回
路１０ｄの出力後に送られ、スイッチ１３ａ　、１３ｂ
　、１３ｃに入力される。When the setting of the frequency setter 1 is increased and a predetermined voltage is exceeded, the comparator 8 outputs 1 (synchronous type). The operation at this time is explained in the fifth section.
This will be explained using figures. Since the count value of the ternary counter 7 is forcibly set, the ROM 9 outputs a synchronous pulse pattern of 2 bits for each function. counter 3
The output (wo), its most significant bit signal (wa), and the output signal (power) of the exclusive OR circuit 4 are the same as in the asynchronous type. Since the count drop of the ternary counter 7 is 3, the output of the decoder 11 enables only the latch circuit 10d. The pulse pattern output from the ROM 9 at the falling edge of the value of the least significant bit of the output of the exclusive OR circuit 4 is sent after the output of the latch circuit 10d, and is sent to the switches 13a and 13b.
, 13c.

排他的論理和回路４の出力の最下位のビットの値により
スイッチ１３ａ　、１３ｂ　、１３ｃは制御され、第３
図で説明したように２ビツトの信号を交互に選択して出
力する。スイッチ１３ａの出力を（ヨ）に、１３ｂの出
力を（夕）に、１３ｃの出力を（し）に示す。ＲＯＭ９
に書き込まれたパルスパターンを電気角信号にしたがっ
て読み出しているから、電気角６０度毎に全く同じ波形
の繰り返しとなる。したがって、これらをカウンタ３の
出力最上位ビット信号７および６道のカウンタ１５にて
これをカウントした値に応じて各相に配分すれば位相が
１２０度ずつ異なるだけで全く同じ波形となる。（ソ）
はＵ相分の信号である。これらの信号およびその反転信
号が論理回路１６から出力され、インバータ１７はこれ
らのＰＷＭ信号にもとづいて運転される。The switches 13a, 13b, and 13c are controlled by the value of the least significant bit of the output of the exclusive OR circuit 4, and the third
As explained in the figure, 2-bit signals are alternately selected and output. The output of switch 13a is shown in (y), the output of switch 13b is shown in (even), and the output of switch 13c is shown in (shi). ROM9
Since the pulse pattern written in is read out according to the electrical angle signal, the exact same waveform is repeated every 60 electrical degrees. Therefore, if these are distributed to each phase according to the output most significant bit signal 7 of the counter 3 and the value counted by the six-way counter 15, the waveforms will be exactly the same, with only a phase difference of 120 degrees. (So)
is the signal for the U phase. These signals and their inverted signals are output from logic circuit 16, and inverter 17 is operated based on these PWM signals.

［発明の効果］ 以上説明したように本発明によれば、一つのＲＯＭに非
同期式用基準波形パターンと同期式用パルスパターンを
おさ嚇ることができ、簡単な回路で同期式、非同期式双
方のＰ　Ｗ　Ｍを行なうことができる。したがって運転
周波数が低い場合には、非同期式で高周波のＰＷＭを行
なうことができ、運転周波数が高くなり、非同期式では
うなりによる電圧変動が生じる周波数では、波形が安定
しており電圧変動のない同期式のＰＷＭを行なうことが
できる。非同期式のＰ　ＷＭのみであると使わないで余
ってしまうメモリの１／４に同期式用パルスパターンを
１き込むので、メモリを有効に使用してインパフ夕の運
転周波数範囲を拡大しているといえる。ＲＯＭは、他の
一般の論理ＩＣなどに比べて動作時間が遅い。すなわち
、排他的論理和回路４、Ａ／Ｄコンバータ５．３進カウ
ンタ７の出力が変化してから、ＲＯＭ９の出力するデー
タが安定するまでには時間がかかる。ラッチ回路１０ｄ
は、このデータが安定した後にラッチして、アドレス変
化時の過渡的なデータ変化を出力しないようにするため
のものである。インバータの運転周波数が高くなると、
電気角信号の変化が早くなり、ついにはラッチ回路１０
ｄでラッチするまでに、ＲＯＭ９の出力するデータが安
定しなくなる。これで運転できる最高周波数が定まる。[Effects of the Invention] As explained above, according to the present invention, it is possible to store a reference waveform pattern for an asynchronous type and a pulse pattern for a synchronous type in one ROM, and it is possible to store a reference waveform pattern for an asynchronous type and a pulse pattern for a synchronous type with a simple circuit. Both PWMs can be performed. Therefore, when the operating frequency is low, high-frequency PWM can be performed using the asynchronous method, and at frequencies where the operating frequency is high and voltage fluctuations due to beat occur in the asynchronous method, the waveform is stable and there is no voltage fluctuation. PWM of the equation can be performed. Since one pulse pattern for the synchronous type is stored in one quarter of the memory that would be left unused if only the asynchronous type PWM was used, the memory is used effectively to expand the operating frequency range of the impurity pump. It can be said. ROM has a slower operating time than other general logic ICs. That is, it takes time for the data output from the ROM 9 to stabilize after the outputs of the exclusive OR circuit 4, the A/D converter 5, and the ternary counter 7 change. Latch circuit 10d
This is to latch the data after it becomes stable so as not to output transient data changes when the address changes. As the operating frequency of the inverter increases,
The electrical angle signal changes quickly, and finally the latch circuit 10
By the time d is latched, the data output from the ROM 9 is no longer stable. This determines the maximum operating frequency.

本発明では各関数毎に２ビツトずつＲＯＭ９から出力さ
せ、電気角信号の最下位ビット信号で切り換えて交互に
使用しているので、そうしない場合に比べて、２倍の周
波数までＰ　Ｗ　Ｍ信号を出力できる。In the present invention, two bits are output from the ROM 9 for each function, and are switched and used alternately by the least significant bit signal of the electrical angle signal, so the PWM signal can be used up to twice the frequency compared to the case where this is not done. can be output.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す構成図、第２図は所望
出力電圧波形と第１図のＲＯＭ９に書き込まれた関数と
の関係の説明図、第３図は同期式ＰＷＭ時の第幼乍のＲ
ＯＭ　９から出力されるパルスパターンとその合成法の
説明図、第４図は非同期式ＰＷＭ時の実筋例の作用を説
明するための動作波形図、第５図は同期式ＰＷＭ時の実
廠例の作用を説明するための動作波形図である。 １・・・周波数設定器、２・・・Ｖ／Ｆコンバータ、３
・・・カウンタ、４・・・排他的論理和回路、５・・・
Ａ　／’Ｄコンバータ、６・・・クロックパルス発生器
、７・・・３進カウンタ、８・・・比較器、９・・・Ｒ
ＯＭ、１０ａ〜１０ｄ・・・ラッチ回路、１１・・・デ
コーダ、１２ａ〜１２ｃ・ＰＷＭ回路、１３ａ　〜１３
ｃ　、１４ａ〜１４ｃ・・・切り換えスイッチ、１５・
・・カウンタ、１６・・・論理回路、１７・・・インバ
ータ、１８・・・直流電源、１９・・・誘導電動機。FIG. 1 is a configuration diagram showing an embodiment of the present invention, FIG. 2 is an explanatory diagram of the relationship between the desired output voltage waveform and the function written in the ROM 9 of FIG. 1, and FIG. No.1 R
An explanatory diagram of the pulse pattern output from OM 9 and its synthesis method. Figure 4 is an operation waveform diagram to explain the action of an example of a real muscle during asynchronous PWM. Figure 5 is an illustration of an actual factory during synchronous PWM. FIG. 6 is an operation waveform diagram for explaining the effect of the example. 1... Frequency setter, 2... V/F converter, 3
...Counter, 4...Exclusive OR circuit, 5...
A/'D converter, 6... Clock pulse generator, 7... Ternary counter, 8... Comparator, 9... R
OM, 10a to 10d...Latch circuit, 11...Decoder, 12a to 12c/PWM circuit, 13a to 13
c, 14a to 14c... changeover switch, 15.
... Counter, 16... Logic circuit, 17... Inverter, 18... DC power supply, 19... Induction motor.

Claims (1)

【特許請求の範囲】[Claims] ３相分の非同期式パルス幅変調用基準波形パターンと、
同期式パルス幅変調用パルスパターンを一つのメモリに
収め、非同期式パルス幅変調時には前記メモリから３相
分の基準波形パターンを出力せしめ、それぞれパルス幅
変調してパルス幅変調信号を得、同期式パルス幅変調時
には前記メモリから出力されるパルスパターンの論理合
成にてパルス幅変調信号を得ることを特徴とするパルス
幅変調制御回路。A reference waveform pattern for asynchronous pulse width modulation for three phases,
The pulse pattern for synchronous pulse width modulation is stored in one memory, and during asynchronous pulse width modulation, the reference waveform pattern for three phases is outputted from the memory, and pulse width modulation is performed on each to obtain a pulse width modulation signal. A pulse width modulation control circuit characterized in that during pulse width modulation, a pulse width modulation signal is obtained by logically synthesizing pulse patterns output from the memory.