JPS63878B2 - - Google Patents

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JPS63878B2
JPS63878B2 JP55070580A JP7058080A JPS63878B2 JP S63878 B2 JPS63878 B2 JP S63878B2 JP 55070580 A JP55070580 A JP 55070580A JP 7058080 A JP7058080 A JP 7058080A JP S63878 B2 JPS63878 B2 JP S63878B2
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JP
Japan
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bbd
capacitor
signal
transistor
transistors
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Application number
JP55070580A
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Japanese (ja)
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JPS56165988A (en
Inventor
Takahisa Tsucha
Mitsuo Soneda
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPS56165988A publication Critical patent/JPS56165988A/en
Publication of JPS63878B2 publication Critical patent/JPS63878B2/ja
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    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G11C19/186Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET using only one transistor per capacitor, e.g. bucket brigade shift register

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Description

【発明の詳細な説明】 本発明は電荷転送素子(CTD)、例えばBBD
の切換回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a charge transfer device (CTD), such as a BBD.
This invention relates to a switching circuit.

BBDは一般に第1図に示すように構成される。
図において、入力端子1がnpn形のトランジスタ
2のベースに接続され、このトランジスタ2のエ
ミツタが抵抗器3を通じて接地され、コレクタが
電源端子4に接続される。このトランジスタ2の
エミツタが逆方向のダイオード5を通じてコンデ
ンサC0の一端に接続され、このコンデンサC0
通じてクロツク端子6に接続される。またコンデ
ンサC0の一端がnpn形のトランジスタQ1のエミツ
タに接続され、このトランジスタQ1のコレクタ
が次段のnpn形のトランジスタQ2のエミツタに接
続され、以下同様にnpn形のトランジスタQ2〜Qo
(nは正の整数)のコレクタとエミツタとが順次
接続される。これらのトランジスタQ1〜Qo-1
コレクタとベースとの間にそれぞれコンデンサ
C0〜Co-1が接続される。なお、コンデンサC1
Co-1の容量値は全てコンデンサC0に等しく、Cと
する。またトランジスタQoのコレクタが電源端
子4に接続される。さらにコンデンサCo-1のホツ
トエンド側がnpn形のトランジスタ9のベースに
接続され、このトランジスタ9のコレクタが電源
端子4に接続され、エミツタが抵抗器10を通じ
て接地され、このエミツタから出力端子11が導
出される。またサフイツクスが奇数のトランジス
タQ1,Q3……のベースがクロツク端子7を通じ
てクロツク信号発生回路8に接続され、サフイツ
クスが偶数のトランジスタQ2,Q4……のベース
がクロツク端子6を通じてクロツク信号発生回路
8に接続される。
The BBD is generally configured as shown in FIG.
In the figure, an input terminal 1 is connected to the base of an npn type transistor 2, the emitter of this transistor 2 is grounded through a resistor 3, and the collector is connected to a power supply terminal 4. The emitter of this transistor 2 is connected to one end of a capacitor C0 through a reverse diode 5, and is connected to a clock terminal 6 through this capacitor C0. Also, one end of the capacitor C0 is connected to the emitter of an npn type transistor Q1 , the collector of this transistor Q1 is connected to the emitter of the next stage npn type transistor Q2 , and so on. ~ Qo
(n is a positive integer) collectors and emitters are connected in sequence. A capacitor is connected between the collector and base of these transistors Q 1 to Q o-1, respectively.
C 0 to C o-1 are connected. In addition, the capacitor C 1 ~
The capacitance value of C o-1 is all equal to the capacitor C 0 and is assumed to be C. Further, the collector of the transistor Q o is connected to the power supply terminal 4 . Furthermore, the hot end side of the capacitor C o-1 is connected to the base of an npn type transistor 9, the collector of this transistor 9 is connected to the power supply terminal 4, the emitter is grounded through a resistor 10, and the output terminal 11 is derived from this emitter. be done. The bases of the transistors Q 1 , Q 3 , . . . , whose suffixes are an odd number, are connected to the clock signal generation circuit 8 through the clock terminal 7, and the bases of the transistors Q 2 , Q 4 , whose suffixes are an even number, are connected to the clock signal generation circuit 8 through the clock terminal 6. It is connected to the generating circuit 8.

そして、クロツク端子6,7には、それぞれ第
2図A,Bに示すように、VDCとVDC+VPの電位
を取り、デユーテイー比が50%で、互いに逆極性
になるクロツク信号φ1,φ2が供給される。なお
電圧VPは、電源端子4に供給される電源電圧VCC
に対して、 VCC>VDC+2VP とされる。
As shown in FIG. 2A and B, the clock terminals 6 and 7 are supplied with clock signals φ 1 that have potentials of V DC and V DC +V P , have a duty ratio of 50%, and have opposite polarities. , φ 2 are supplied. Note that the voltage V P is the power supply voltage V CC supplied to the power supply terminal 4.
For that, V CC > V DC + 2V P.

さらに入力端子1に供給される入力信号の電位
VSが、VDC+VP≦VS≦VDC+2VPの範囲とされる。
Furthermore, the potential of the input signal supplied to input terminal 1
V S is in the range of V DC +V P ≦V S ≦V DC +2V P.

この装置において、初期状態では、コンデンサ
C0〜Co-1はすべて端子電圧がVPに充電されてい
る。また入力信号の電圧VSを直流成分VSDCと交
流成分VSACとに分けると、初期状態では交流成分
VSACのみ0になつている。
In this device, in the initial state, the capacitor
All terminal voltages of C 0 to C o-1 are charged to V P . Furthermore, if the voltage V S of the input signal is divided into a DC component V SDC and an AC component V SAC , in the initial state, the AC component
Only V SAC is 0.

従つて初期状態において、サフイツクスが偶数
のコンデンサC0,C2……のホツトエンド側は、
第2図Cに示すように、信号φ1がVDC+VPの期間
に、一旦VDC+2VPまで上がつた後にVSDCになり、
信号φ2がVDC+VPの期間に、一旦VSDC−VPまで下
がつた後にVDC+VPになる。またサフイツクスが
奇数のコンデンサC1,C3……のホツトエンド側
は、第2図Dに示すように、信号φ1がVDC+VP
期間に、一旦VSDC−VPまで下がつた後にVDC+VP
になり、信号φ2がVDC+VPの期間に、一旦VDC
2VPまで上がつた後にVSDCになる。
Therefore, in the initial state, the hot end side of capacitors C 0 , C 2 . . . with an even number of suffixes is
As shown in Figure 2C, during the period of V DC +V P , the signal φ 1 once rises to V DC +2V P and then becomes V SDC ,
During the period when the signal φ 2 is V DC +V P , it once drops to V SDC −V P and then becomes V DC +V P. In addition , as shown in Fig . 2D, the hot end side of capacitors C 1 , C 3 . V DC +V P
Then, during the period when the signal φ 2 is V DC +V P , it once becomes V DC +
After rising to 2V P , it becomes V SDC .

そして入力信号が供給された直後の最初の信号
φ1がVDC+VPの期間において、このときの入力信
号の電圧をVS=VS1とするとコンデンサC0のホツ
トエンド側の電位は一旦VDC+2VPまで上がつた
後にVS1になる。すなわちコンデンサC0は放電し
て、{VS1−(VDC+VP)}Cの電荷を蓄える。この
ときトランジスタQ1はオフなので、コンデンサ
C1,C2……Co-1には変化はない。
Then, during the period when the first signal φ 1 is V DC +V P immediately after the input signal is supplied, if the voltage of the input signal at this time is V S = V S1 , the potential on the hot end side of the capacitor C 0 is temporarily set to V DC After rising to +2V P , it becomes V S1 . That is, the capacitor C 0 is discharged and stores the charge of {V S1 −(V DC +V P )}C. At this time, transistor Q1 is off, so the capacitor
C 1 , C 2 ... There is no change in C o-1 .

次に、続く信号φ2がVDC+VPの期間において、
まず信号φ1の電位がVDCになるので、コンデンサ
C0のホツトエンド側の電位はVS1−(VDC+VP)+
VDC=VS1−VPになる。そしてトランジスタQ1
オンするので、コンデンサC0のホツトエンド側
の電位は最終的にトランジスタQ1のベース電位
(VDC+VP)まで上昇する。このときトランジス
タQ1は能動領域で動作しているので、コンデン
サC0の充電は、端子7→コンデンサC1→トラン
ジスタQ1のコレクタ・エミツタ→コンデンサC0
の経路で行われる。そしてコンデンサC0のホツ
トエンド側の電位がVS1−VPからVDC+VPに変化
するので、コンデンサC1のホツトエンド側から
コンデンサC0のホツトエンド側への電荷の移動
は、 {(VDC+VP)−(VS1−VP)}C =(VDC+2VP−VS1)C で与えられる。これに対してコンデンサC1には
最初VP・Cの電荷が蓄えられていたので、コン
デンサC1の最終電荷量は、 VP・C−(VDC+2VP−VS1)C ={VS1−(VDC+VP)}C となる。すなわち、信号φ1がVDC+VPの期間にコ
ンデンサC0がVS1−(VDC+VP)であつたものが、
信号φ2がVDC+VPの期間にコンデンサC1に移動
し、コンデンサC0はVDC+VPに戻る。なおトラン
ジスタQ2がオフであるので、コンデンサC2,C3
……Co-1には変化はない。
Next, during the period when the following signal φ 2 is V DC +V P ,
First, the potential of signal φ1 becomes V DC , so the capacitor
The potential on the hot end side of C0 is V S1 − (V DC + V P ) +
V DC =V S1 −V P. Then, transistor Q 1 turns on, so the potential on the hot end side of capacitor C 0 eventually rises to the base potential (V DC +V P ) of transistor Q 1 . At this time, transistor Q 1 is operating in the active region, so charging of capacitor C 0 is as follows: terminal 7 → capacitor C 1 → collector/emitter of transistor Q 1 → capacitor C 0
This is done through the following route. Then, the potential on the hot end side of capacitor C 0 changes from V S1 -V P to V DC +V P , so the transfer of charge from the hot end side of capacitor C 1 to the hot end side of capacitor C 0 is as follows: {(V DC +V P )−(V S1 −V P )}C = (V DC +2V P −V S1 )C. On the other hand, since the capacitor C 1 initially stored a charge of V P・C, the final charge amount of the capacitor C 1 is V P・C−(V DC +2V P −V S1 )C = {V S1 − (V DC +V P )}C. In other words, if the capacitor C 0 was at V S1 − (V DC + V P ) during the period when the signal φ 1 was at V DC + V P ,
Signal φ 2 moves to capacitor C 1 during V DC +V P , and capacitor C 0 returns to V DC +V P. Note that since transistor Q 2 is off, capacitors C 2 and C 3
...There is no change in C o-1 .

さらに、次の信号φ1がVDC+VPの期間におい
て、入力信号の電圧がVS=VS2とすると、コンデ
ンサC0はVS2−(VDC+VP)に充電され、コンデン
サC1はVDC+VPに戻され、コンデンサC2はVS1
(VDC+VP)に充電される。なおトランジスタQ3
がオフなのでコンデンサC3以降は変化しない。
Furthermore, in the period when the next signal φ 1 is V DC +V P , if the input signal voltage is V S = V S2 , capacitor C 0 is charged to V S2 − (V DC + V P ), and capacitor C 1 is charged to V S2 − (V DC + V P ). V DC +V P and capacitor C 2 is returned to V S1
It is charged to (V DC +V P ). Note that transistor Q 3
Since is off, capacitor C3 and subsequent capacitors do not change.

以上の動作がくり返えされて、信号は図面の左
から右へと、信号φ1,φ2に同期して移動される。
The above operation is repeated, and the signal is moved from left to right in the drawing in synchronization with the signals φ 1 and φ 2 .

このようなBBDにおいて、発生回路8は次の
ように構成される。すなわち図において、発振器
100の両端に得られるデユーテイー比が50%で
互いに逆相の発振信号が差動接続されたnpn形の
トランジスタ11,12のベースにそれぞれ供給
される。これらのトランジスタ11,12のコレ
クタがそれぞれ抵抗値R1の抵抗器13,14を
通じて互いに接続され、さらに抵抗値R2の抵抗
器15を通じて電源端子4に接続される。またト
ランジスタ11,12のエミツタが互いに接続さ
れ、この接続点が電流値I0の定電流源16を通じ
て接地される。さらにトランジスタ11のコレク
タがnpn形のトランジスタ17のベースに接続さ
れ、このトランジスタ17のコレクタが電源端子
4に接続され、エミツタが電流値I1の定電流源1
8を通じて接地されると共に、エミツタが駆動回
路を構成するコンプリメンタリーなトランジスタ
19,20のベースに接続される。またトランジ
スタ12のコレクタがnpn形のトランジスタ21
のベースに接続され、このトランジスタ21のコ
レクタが電源端子4に接続され、エミツタが電流
値I1の定電流源22を通じて接地されると共に、
エミツタが駆動回路を構成するコンプリメンタリ
ーなトランジスタ23,24のベースに接続され
る。さらにnpn形のトランジスタ19,23のコ
レクタが電源端子4に接続され、pnp形のトラン
ジスタ20,24のコレクタが接地される。そし
てトランジスタ19,20のエミツタの接続点が
端子6に接続され、トランジスタ23,24のエ
ミツタの接続点が端子7に接続される。
In such a BBD, the generating circuit 8 is configured as follows. That is, in the figure, oscillation signals obtained at both ends of an oscillator 100 with a duty ratio of 50% and having mutually opposite phases are supplied to the bases of differentially connected npn type transistors 11 and 12, respectively. The collectors of these transistors 11 and 12 are connected to each other through resistors 13 and 14 having a resistance value R 1 , respectively, and further connected to the power supply terminal 4 through a resistor 15 having a resistance value R 2 . Further, the emitters of the transistors 11 and 12 are connected to each other, and this connection point is grounded through a constant current source 16 having a current value I 0 . Further, the collector of the transistor 11 is connected to the base of an npn type transistor 17, the collector of this transistor 17 is connected to the power supply terminal 4, and the emitter is a constant current source 1 with a current value I1.
8 to ground, and its emitters are connected to the bases of complementary transistors 19 and 20 forming a drive circuit. In addition, the collector of the transistor 12 is a transistor 21 whose collector is npn type.
The collector of this transistor 21 is connected to the power supply terminal 4, and the emitter is grounded through a constant current source 22 with a current value I1 .
The emitter is connected to the bases of complementary transistors 23 and 24 forming a drive circuit. Further, the collectors of the npn type transistors 19 and 23 are connected to the power supply terminal 4, and the collectors of the pnp type transistors 20 and 24 are grounded. A connection point between the emitters of transistors 19 and 20 is connected to terminal 6, and a connection point between emitters of transistors 23 and 24 is connected to terminal 7.

この回路において、トランジスタ11のベース
が低電位、トランジスタ12のベースが高電位の
ときは、トランジスタ17がオン、トランジスタ
21がオフになる。このためトランジスタ19,
20のベースが高電位、トランジスタ23,24
のベースが低電位になり、トランジスタ19,2
4がオンして、端子6に電流が供給されると共
に、端子7からの電流が接地される。
In this circuit, when the base of transistor 11 is at a low potential and the base of transistor 12 is at a high potential, transistor 17 is on and transistor 21 is off. For this reason, the transistor 19,
20 base is high potential, transistors 23, 24
The base of transistors 19, 2 becomes low potential.
4 is turned on, current is supplied to terminal 6, and current from terminal 7 is grounded.

また逆の位相ではトランジスタ20,23がオ
ンして、端子6からの電流が接地され、端子7に
電流が供給される。
Further, in the opposite phase, the transistors 20 and 23 are turned on, the current from the terminal 6 is grounded, and the current is supplied to the terminal 7.

従つて、この回路において、R1,I0の値を定め
ることにより、第2図A,Bに示すような、デユ
ーテイ比が50%、振幅がR1・I0−2VBEで、互いに
逆極性のクロツク信号φ1,φ2が形成される。す
なわちトランジスタ17,21からVDC−VBE
VDC+VP+VBEの電位を取る信号が出力されるこ
とにより、トランジスタ19,20及び23,2
4からVDCとVDC+VPの電位を取る信号φ1,φ2
出力される。
Therefore, in this circuit, by determining the values of R 1 and I 0 , the duty ratio is 50%, the amplitude is R 1 · I 0 -2V BE , and they are opposite to each other, as shown in Figure 2 A and B. Polar clock signals φ 1 and φ 2 are formed. In other words, V DC −V BE from transistors 17 and 21
By outputting a signal that takes the potential of V DC +V P +V BE , transistors 19, 20 and 23, 2
4 outputs signals φ 1 and φ 2 having potentials of V DC and V DC +V P.

そしてこのようなBBDを複数個設け、これら
からの信号を選択的に取り出す方法として、本願
出願人は先に次のような回路を提案した。
As a method for providing a plurality of such BBDs and selectively extracting signals from them, the applicant of the present application previously proposed the following circuit.

すなわち第1図において、上述の回路をBBD1
とし、このBBD1の他にBBD2を設ける。この
BBD2において、BBD1の各素子に対応する素子
の符号にダツシユを付けて示す。なおmは正の整
数である。
That is, in Fig. 1, the above circuit is connected to BBD 1
In addition to BBD 1 , BBD 2 is provided. this
In BBD 2 , elements corresponding to each element in BBD 1 are shown with a dot attached to the reference numeral. Note that m is a positive integer.

そして、BBD1及びBBD2のそれぞれの終段の
トランジスタQo,Q′nのコレクタが互いに接続さ
れ、この接続点が後段のBBD3の初段のコンデン
サCb0のホツトエンド側に接続される。
The collectors of the transistors Q o and Q' n at the final stage of BBD 1 and BBD 2 are connected to each other, and this connection point is connected to the hot end side of the capacitor C b0 at the first stage of BBD 3 at the subsequent stage.

またコンデンサCo-1,C′n-1のホツトエンド側
がそれぞれトランジスタ25,26を通じて電源
端子4に接続される。これらのトランジスタ2
5,26のベースが、逆方向に連動するスイツチ
27,28の可動接点aに接続される。そしてこ
れらのスイツチ27,28のそれぞれの固定接点
b,cに、それぞれ制御電圧発生回路29からの
高電位VH及び低電位VLの制御信号が供給される。
Further, the hot ends of the capacitors C o-1 and C' n-1 are connected to the power supply terminal 4 through transistors 25 and 26, respectively. These transistors 2
The bases of switches 5 and 26 are connected to movable contacts a of switches 27 and 28 that operate in opposite directions. Control signals of high potential V H and low potential V L from a control voltage generation circuit 29 are supplied to fixed contacts b and c of these switches 27 and 28, respectively.

従つてこの回路において、スイツチ27,28
が図示の位置に切換られると、トランジスタ25
のベースには低電位VLが供給され、トランジス
タ25はオフになり、BBD1は通常の動作とな
る。このため信号φ1がVDC+VPの期間に、コンデ
ンサCo-1を充電する電荷がコンデンサCb0から取
り出され、BBD1の信号がBBD3に供給される。
Therefore, in this circuit, switches 27, 28
is switched to the position shown, transistor 25
A low potential V L is supplied to the base of BBD 1, transistor 25 is turned off, and BBD 1 operates normally. Therefore, during the period when the signal φ 1 is V DC +V P , the charge that charges the capacitor C o-1 is taken out from the capacitor C b0 , and the signal of BBD 1 is supplied to BBD 3 .

一方トランジスタ26のベースには高電位VH
が供給され、トランジスタ26はオンで、コンデ
ンサC′n-1のホツトエンド側には電源端子8から
の電圧が供給される。このためトランジスタQ′n
のエミツタ電位が電源電圧となり、信号φ1がVDC
+VPの期間にこの電位がベースに供給されても、
トランジスタQ′nはオフのままで、BBD2の信号
はBBD3には供給されない。
On the other hand, the base of the transistor 26 has a high potential V H
is supplied, the transistor 26 is on, and the voltage from the power supply terminal 8 is supplied to the hot end side of the capacitor C' n-1 . Therefore, the transistor Q′ n
The emitter potential of becomes the power supply voltage, and the signal φ 1 becomes V DC
Even if this potential is supplied to the base during the +V P period,
Transistor Q′ n remains off and the signal on BBD 2 is not provided to BBD 3 .

同様にしてスイツチ27,28が逆に切換られ
たときには、BBD2の信号がBBD3に供給され、
BBD1の信号は遮断される。
Similarly, when switches 27 and 28 are reversed, the signal from BBD 2 is supplied to BBD 3 ,
BBD 1 signal is blocked.

このようにして、BBD1,BBD2からの信号を
選択して取り出すことができる。
In this way, signals from BBD 1 and BBD 2 can be selected and extracted.

ところがこの回路において、例えばBBD1から
の信号がBBD3に転送されている期間にも、
BBD2には信号が転送されている。そしてこのよ
うな転送が行われていると、例えば信号φ2がVDC
+VPの期間に、コンデンサC′3からコンデンサC′2
へ電荷が転送された場合に、端子7からコンデン
サC′3→トランジスタQ′3のコレクタ・エミツタ→
コンデンサC′2を通じて端子6に信号電流が流れ、
ここでクロツク信号発生回路8にはインピーダン
スが存在するので、このインピーダンスと上述の
信号電流によつてクロツク信号φ1の電位が変動
される。さらにこのようにクロツク信号φ1の電
位が変動されると、BBD3のトランジスタQb2
Qb4……のベース電位が変動されることになり、
これによつてコンデンサCb2,Cb4……に蓄えられ
ている信号電荷が変調され、BBD2を流れる信号
がBBD3にクロストークされてしまう。
However, in this circuit, for example, even during the period when the signal from BBD 1 is being transferred to BBD 3 ,
The signal is transferred to BBD 2 . And when such a transfer is taking place, for example, the signal φ 2 becomes V DC
+V P from capacitor C′ 3 to capacitor C′ 2
When charge is transferred from terminal 7 to capacitor C' 3 → collector-emitter of transistor Q' 3
A signal current flows to terminal 6 through capacitor C′ 2 ,
Here, since an impedance exists in the clock signal generating circuit 8, the potential of the clock signal φ1 is varied by this impedance and the above-mentioned signal current. Furthermore, when the potential of the clock signal φ 1 is varied in this way, the transistors Q b2 ,
The base potential of Q b4 ... will be changed,
As a result, the signal charges stored in the capacitors C b2 , C b4 . . . are modulated, and the signal flowing through BBD 2 is crosstalked to BBD 3 .

このようなクロストークは信号φ1がVDC+VP
期間にも同様に発生し、さらにBBD2からの信号
がBBD3に転送されている場合にも、BBD1の信
号がクロツク信号路を通じてBBD3にクロストー
クされてしまう。
Such crosstalk also occurs during the period when signal φ 1 is at V DC +V P , and even when the signal from BBD 2 is transferred to BBD 3 , the signal from BBD 1 is transferred through the clock signal path. Crosstalk occurs to BBD 3 .

このためこの回路のスイツチング特性が劣化し
てしまつていた。
As a result, the switching characteristics of this circuit have deteriorated.

本発明はこのような点にかんがみ、簡単な構成
でスイツチング特性を向上させようとするもので
ある。以下図面を参照しながら本発明の一実施例
について説明しよう。
In view of these points, the present invention aims to improve the switching characteristics with a simple configuration. An embodiment of the present invention will be described below with reference to the drawings.

第3図において、発生回路8を構成するトラン
ジスタ17,21の出力信号φ1′,φ2′がクロツク
信号路に供給される。そして各BBDの直前の部
分にそれぞれ駆動回路を構成するトランジスタ
〔191,201,231,241,192,202,2
2,242,193,203,233,243〕が設
けられる。他は第1図と同様にされる。
In FIG. 3, the output signals φ 1 ', φ 2 ' of transistors 17, 21 constituting the generating circuit 8 are supplied to the clock signal path. Transistors [19 1 , 20 1 , 23 1 , 24 1 , 19 2 , 20 2 , 2 that constitute the drive circuits] are placed immediately in front of each BBD.
3 2 , 24 2 , 19 3 , 20 3 , 23 3 , 24 3 ] are provided. The rest is the same as in FIG.

すなわち、この回路において、BBD1,BBD2
BBD3に供給されるクロツク信号路が分離され、
それぞれ各別に駆動回路が接続される。
That is, in this circuit, BBD 1 , BBD 2 ,
The clock signal path feeding BBD 3 is separated,
A drive circuit is connected to each separately.

従つてこの回路においても、上述と同様スイツ
チ27,28が図示の位置のときはBBD1からの
信号がBBD3に転送され、逆に切換えられたとき
はBBD2からの信号がBBD3に転送される。
Therefore, in this circuit as well, when switches 27 and 28 are in the positions shown, the signal from BBD 1 is transferred to BBD 3 , and vice versa, when the switches 27 and 28 are switched, the signal from BBD 2 is transferred to BBD 3 . be done.

そしてこの回路において、例えばBBD2に接続
されたクロツク信号路を流れる信号電流は、トラ
ンジスタ192,202,232,242において
1/hfeに抑圧され、他のBBD1,BBD3へのクロス トークはほとんど無くなる。すなわち、例えば
hfe100のときには、クロストークは約40dB抑
圧される。同様にしてBBD1からBBD2,BBD3
のクロストークも抑圧される。
In this circuit, for example, the signal current flowing through the clock signal path connected to BBD 2 is suppressed to 1/h fe in transistors 19 2 , 20 2 , 23 2 , 24 2 and is transmitted to other BBD 1 and BBD 3 . crosstalk is almost eliminated. That is, for example
When h fe is 100, crosstalk is suppressed by about 40 dB. Similarly, crosstalk from BBD 1 to BBD 2 and BBD 3 is also suppressed.

こうしてBBD1,BBD2を転送される信号を選
択して取り出すことができるわけであるが、本発
明によればクロツク信号路を通じた信号電流が大
幅に抑圧されるので、極めて良好なスイツチング
特性を得ることができる。また回路構成も駆動回
路を複数組設けるのみなので、極めて簡単であ
る。
In this way, the signals transferred to BBD 1 and BBD 2 can be selected and extracted, but according to the present invention, the signal current passing through the clock signal path is greatly suppressed, so extremely good switching characteristics can be achieved. Obtainable. Further, the circuit configuration is extremely simple since only a plurality of sets of drive circuits are provided.

なお、本発明は、別の形式の切換回路あるいは
駆動回路にも適用できる。
Note that the present invention can also be applied to other types of switching circuits or drive circuits.

さらに第4図は本発明をFET型のBBDに適用
した場合を示す。図において、BBDは以下のよ
うに構成される。すなわち各FETX1,X2……の
ドレイン・ゲート間にコンデンサC1,C2……が
設けられ、FETX1,X2……のソース、ドレイン
が順次接続されると共に、FETX1,X2……のゲ
ートが一つおきにそれぞれ互いに接続され、偶数
番目のFETX2,X4……のゲートの接続点がクロ
ツク端子6に接続され、奇数番目のFET.X1,X3
……のゲートの接続点がクロツク端子7に接続さ
れ、さらに入力回路Aと端子6との間にコンデン
サC0が接続される。
Further, FIG. 4 shows a case where the present invention is applied to an FET type BBD. In the figure, the BBD is configured as follows. That is, capacitors C 1 , C 2 ... are provided between the drains and gates of each FETX 1 , X 2 ..., and the sources and drains of FETX 1 , ... are connected to each other every other gate, the connection point of the even-numbered gates of FETX 2 , X 4 ... is connected to the clock terminal 6 , and the odd- numbered FETs.
... is connected to the clock terminal 7, and a capacitor C0 is connected between the input circuit A and the terminal 6.

このようなBBDに対して、切換回路及び駆動
回路はエンハンスメント形のMOSFETで構成さ
れる。
For such a BBD, the switching circuit and the driving circuit are configured with enhancement type MOSFETs.

すなわち図において、第3図のnpn形のトラン
ジスタの代りにnチヤンネルのFETが接続され、
pnp形のトランジスタの代りにpチヤンネルの
FETが接続される。なお符号は第3図のものを
流用する。そして191,192,193と201
202,203及び231,232,233と241
242,243とはコンプリメンタリーにされる。
That is, in the figure, an n-channel FET is connected instead of the npn type transistor in Figure 3,
P channel instead of pnp type transistor
FET is connected. The reference numerals used in Figure 3 are used. and 19 1 , 19 2 , 19 3 and 20 1 ,
20 2 , 20 3 and 23 1 , 23 2 , 23 3 and 24 1 ,
24 2 and 24 3 are made complementary.

従つてこれらの回路においても、FET19と
20、23と24のゲートに供給される信号φ1″,
φ2″電位を、FET19,20,23,24の導通
時のゲート・ソース間電圧降下をVGSとして、
VDC−VGSとVDC+VP+VGSにすることにより、上
述と同様に信号の切換を行うことができる。
Therefore, in these circuits as well, the signals φ 1 ″, supplied to the gates of FETs 19 and 20, 23 and 24
φ 2 ″ potential and the gate-source voltage drop when FETs 19, 20, 23, and 24 are conductive are V GS ,
By setting V DC -V GS and V DC +V P +V GS , signal switching can be performed in the same way as described above.

こうして本発明によれば、極めて簡単な構成で
良好なスイツチング特性を得ることができる。
Thus, according to the present invention, good switching characteristics can be obtained with an extremely simple configuration.

なお本発明は上述したバイポーラ形あるいは
MOSFET形のBBDに限らず、ジヤンクシヨン
FET形のBBDあるいはCCDにも適用できる。
Note that the present invention is applicable to the above-mentioned bipolar type or
Not limited to MOSFET type BBD, juncture
It can also be applied to FET type BBD or CCD.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図、第2図は従来の装置の説明のための
図、第3図は本発明の一例の接続図、第4図は他
の例の接続図である。 191と201、231と241、192と202
232と242、193と203、233と243はそ
れぞれコンプリメンタリーなトランジスタであ
る。
1 and 2 are diagrams for explaining a conventional device, FIG. 3 is a connection diagram of one example of the present invention, and FIG. 4 is a connection diagram of another example. 19 1 and 20 1 , 23 1 and 24 1 , 19 2 and 20 2 ,
23 2 and 24 2 , 19 3 and 20 3 , and 23 3 and 24 3 are complementary transistors, respectively.

Claims (1)

【特許請求の範囲】[Claims] 1 並列に設けられた複数の前段電荷転送素子の
出力を選択的に切換えて、後段の電荷転送素子に
直列に供給するようになす電荷転送素子の切換回
路で、上記複数の前段電荷転送素子及び上記後段
の電荷転送素子の各々に分離用の駆動回路を設
け、該駆動回路を介して共通のクロツク信号発生
回路からのクロツク信号を位相を変更せずに上記
各電荷転送素子に供給するようにしたことを特徴
とする電荷転送素子の切換回路。
1 A charge transfer element switching circuit that selectively switches the output of a plurality of front-stage charge transfer elements provided in parallel and supplies the output in series to a rear-stage charge transfer element, which outputs the plurality of front-stage charge transfer elements and A separate drive circuit is provided for each of the charge transfer elements in the latter stage, and a clock signal from a common clock signal generation circuit is supplied to each charge transfer element without changing the phase through the drive circuit. A switching circuit for a charge transfer element, characterized in that:
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52114231A (en) * 1976-03-22 1977-09-24 Matsushita Electric Ind Co Ltd Driving device and its method for electric charge transition unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52114231A (en) * 1976-03-22 1977-09-24 Matsushita Electric Ind Co Ltd Driving device and its method for electric charge transition unit

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