JPS6386195A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPS6386195A JPS6386195A JP61231721A JP23172186A JPS6386195A JP S6386195 A JPS6386195 A JP S6386195A JP 61231721 A JP61231721 A JP 61231721A JP 23172186 A JP23172186 A JP 23172186A JP S6386195 A JPS6386195 A JP S6386195A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- channel type
- semiconductor memory
- prom cell
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005452 bending Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 206010042496 Sunburn Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は半導体記憶装置に関し、特にフローティング
ゲート型のプログラマブルROMを備えた半導体記憶装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, and particularly to a semiconductor memory device equipped with a floating gate type programmable ROM.
(従来の技#i)
プログラマブルROM (以下PROMと称す)は、ユ
ーザ側でデータを電気的に書込むことができるもので、
そのメモリセルは例えば第3図のような構造となってい
る。(Conventional Technique #i) A programmable ROM (hereinafter referred to as PROM) is one in which data can be written electrically by the user.
The memory cell has a structure as shown in FIG. 3, for example.
第3図に示されたメモリセルはフローティングゲート型
のNチャンネル型PROMセル10であって、P型シリ
コン基板11の主表面には、それぞれN4″拡散層から
成るソース12とドレイン13が離隔された状態で形成
されており、これらのソース12とドレイン13との間
に対応した基板11上には絶縁1114によって完全に
フローティング状態にされたフローティングゲート15
が形成されている。さらに、その上部にはコントロール
ゲート16が形成され、また上記ソース12およびドレ
イン13上にはソース電極17、ドレイン電極18がそ
れぞれ形成されている。The memory cell shown in FIG. 3 is a floating gate N-channel PROM cell 10, in which a source 12 and a drain 13 each made of an N4'' diffusion layer are separated from each other on the main surface of a P-type silicon substrate 11. A floating gate 15 is formed on the substrate 11 between the source 12 and the drain 13 and is completely floating with an insulator 1114.
is formed. Furthermore, a control gate 16 is formed on the top thereof, and a source electrode 17 and a drain electrode 18 are formed on the source 12 and drain 13, respectively.
次に、このような構造のNチャンネル型PROMセル1
0の書込みメカニズムを説明する。Next, an N-channel PROM cell 1 having such a structure
The 0 write mechanism will be explained.
まず上記P型シリコン基板11とソース12とを接地電
位にしておき、コントロールゲート16に例えば12.
5[Vコ、ドレイン13に例えば7[Vコを印加すると
、コントロールゲート16の電位によってフローティン
グゲート15の電位が例えば9[V]に上昇する。この
フローティングゲート15の電位によって、この70−
ティングゲート15と基板11との間に電圧がかかり、
基板11の表面に反転層19が形成される。この反転層
19内の電子は、ドレイン13に印加されている電圧に
よって加速され、ドレイン13の近傍で基板11内のシ
リコン原子と衝突を起こし、そこで電子なだれ現象が発
生される。この電子なだれ現象により発生された電子に
は、さらにドレイン13側にドリフトされるものと、フ
ローティングゲート15に注入されるものとがある。First, the P-type silicon substrate 11 and the source 12 are set to the ground potential, and the control gate 16 is connected to, for example, 12.
When, for example, 7 [V] is applied to the drain 13, the potential of the floating gate 15 increases to, for example, 9 [V] due to the potential of the control gate 16. The potential of this floating gate 15 causes this 70-
A voltage is applied between the ting gate 15 and the substrate 11,
An inversion layer 19 is formed on the surface of the substrate 11. Electrons in this inversion layer 19 are accelerated by the voltage applied to the drain 13 and collide with silicon atoms in the substrate 11 near the drain 13, thereby generating an electron avalanche phenomenon. Among the electrons generated by this electron avalanche phenomenon, there are those that are further drifted toward the drain 13 side and those that are injected into the floating gate 15.
このフローティングゲート15に注入される電子の量が
増加していくと、フローティングゲート15の電位は次
第に下がり始め、これによって電子の注入量が減少して
いき注入が終了する。このように、フローティングゲー
ト15に電子が注入された状態がこのPROMセル10
の書込み状態となる。As the amount of electrons injected into the floating gate 15 increases, the potential of the floating gate 15 gradually begins to fall, thereby reducing the amount of electrons injected and the injection ends. The state in which electrons are injected into the floating gate 15 is the PROM cell 10.
is in the writing state.
通常、このようなPROMセルを多数備えた大容山メモ
リへの自込みは短時間で行なうことが必要とされるため
、1セル当り例えば1ミリ秒から100マイクロ秒で書
込みを行なうことが要求される。Normally, it is necessary to write data into a large number of PROM cells in a short time, so it is required to write data in 1 millisecond to 100 microseconds per cell. be done.
第4因はこのようなPROMセル10を用いた記憶装置
の回路構成を示すもので、ここでは1メモリセルに対応
する棗込み経路だけが示されている。The fourth factor shows the circuit configuration of a memory device using such a PROM cell 10, and here only the embedding path corresponding to one memory cell is shown.
Nチャンネル型のPROMセル10には、Nチャンネル
型MOSトランジスタQ1と同じくNチャンネル型のM
OSトランジスタQ2の各電流通路が直列に接続されて
いる。The N-channel type PROM cell 10 has an N-channel type M transistor like the N-channel type MOS transistor Q1.
Each current path of OS transistor Q2 is connected in series.
上記トランジスタQ1は書込み用のトランジスタであり
、そのドレインには12.5[V]の高電源電圧■pp
が供給され、またゲートには書込み信号が供給される。The above transistor Q1 is a writing transistor, and its drain has a high power supply voltage of 12.5 [V] pp
is supplied, and a write signal is supplied to the gate.
上記トランジスタQ2はカラムアドレスに対応したセル
選択用のトランジスタであり、そのゲートにはカラムア
ドレス選択信号が供給される。そして、PROMセル1
0のコントロールゲートには、ローアドレス選択信号が
供給されている。The transistor Q2 is a cell selection transistor corresponding to a column address, and a column address selection signal is supplied to its gate. And PROM cell 1
A row address selection signal is supplied to the 0 control gate.
すなわち、上記書込み信号、カラムアドレス選択信号、
およびローアドレス選択信号の電圧値がそれぞれ12.
5[Vコになった時に、FROMloのドレイン電圧が
ほぼ7[v]となり、このPROMセル10の書込み動
作が実行される。That is, the above write signal, column address selection signal,
and the voltage value of the row address selection signal is 12.
When the voltage becomes 5 [V], the drain voltage of FROMlo becomes approximately 7 [V], and the write operation of this PROM cell 10 is executed.
第5図はこのような半導体記憶装置の書込み動作特性を
示すもので、曲線20には、PROMセル10のコント
ロールゲートに12.5[V]を印加した際のそのドレ
イン電流Ids対ドレイン電圧Vds特性が示されてい
る。ここで、PROMセル10の電子なだれ現象は、屈
曲点20a近傍から発生されるものである。また曲線2
1はトランジスタQ1とトランジスタQ2をPROMセ
ル10の負荷と見た時の負荷線を示すもので、この負荷
線となる曲線21と曲線20との交点C1がPROMセ
ル10の実際上の動作点となる。FIG. 5 shows the write operation characteristics of such a semiconductor memory device, and a curve 20 shows the drain current Ids vs. drain voltage Vds when 12.5 [V] is applied to the control gate of the PROM cell 10. Characteristics are shown. Here, the electron avalanche phenomenon of the PROM cell 10 occurs near the bending point 20a. Also curve 2
1 shows a load line when transistors Q1 and Q2 are viewed as the load of the PROM cell 10, and the intersection C1 between the curve 21 and the curve 20, which is the load line, is the actual operating point of the PROM cell 10. Become.
ここで、負荷線が曲線21のような形状となるのは、P
ROMセル10の負荷がNチャンネル型MOSトランジ
スタで構成されるためである。Here, the load line has a shape like curve 21 because P
This is because the load of the ROM cell 10 is composed of an N-channel type MOS transistor.
実際には、PROMセル10の書込み速度を考慮にいれ
なけれは、上記屈曲点20a以下での電流でも書込みは
可能となるが、高速書込みを行なうためには、屈曲点2
0a以上に対応するドレイン電流Idsが必要となる。In reality, unless the writing speed of the PROM cell 10 is taken into consideration, writing is possible even with a current below the bending point 20a, but in order to perform high-speed writing, it is necessary to
A drain current Ids corresponding to 0a or more is required.
しかしながら、屈曲点20a以上の領域では、曲線20
と曲線21との折りなす角度が小さくなり、PROMセ
ル10の動作特性の僅かな変動でもそのドレイン電流1
dsの値は大きく変動してしまう。However, in the area above the bending point 20a, the curve 20
The angle between the curve 21 and the curve 21 becomes smaller, and even a slight change in the operating characteristics of the PROM cell 10 causes its drain current 1 to decrease.
The value of ds fluctuates greatly.
このため、PROMセル10の書込4み速度は、製造時
におけるPROMセル10のプロセスパラメータ(トラ
ンジスタサイズ、基板濃度、しきい値電圧等)のバラツ
キに大きく依存し、PROMセル10の書込み動作特性
が不安定となる欠点があった。Therefore, the write speed of the PROM cell 10 largely depends on variations in process parameters (transistor size, substrate concentration, threshold voltage, etc.) of the PROM cell 10 during manufacturing, and the write operation characteristics of the PROM cell 10 It had the disadvantage of being unstable.
(発明が解決しようとする問題点)
この発明は上記のような点に鑑みなされたもので、PR
OMセルを用いた従来の半導体記憶装置では書込み電流
の値がPROMセルのプロセスパラメータのバラツキに
よって大きく変動しその書込み動作特性が不安定であっ
た点を改善し、プロセスバメータのバラツキが発生して
も書込み動作特性を充分に安定させることができる半導
体記憶装置を提供しようとするものである。(Problems to be solved by the invention) This invention was made in view of the above points, and
In conventional semiconductor memory devices using OM cells, the value of the write current fluctuates greatly due to variations in process parameters of the PROM cell, resulting in unstable write operation characteristics. This problem has been improved, and variations in process parameters have occurred. The object of the present invention is to provide a semiconductor memory device whose write operation characteristics can be sufficiently stabilized even when the write operation is performed.
[発明の構成]
(問題点を解決するための手段)
すなわち、この発明に係る半導体記憶装置にあっては、
例えばPチャンネル型MOSトランジスタを例えばNチ
ャンネル型のPROMセルに直列接続し、このPチャン
ネル型MO5トランジスタによってPROMセルの動作
点が決定されるようにしたものである。[Structure of the Invention] (Means for Solving the Problems) That is, in the semiconductor memory device according to the present invention,
For example, a P-channel type MOS transistor is connected in series with, for example, an N-channel type PROM cell, and the operating point of the PROM cell is determined by this P-channel type MO5 transistor.
(作用)
上記のような構成の半導体記憶装置にあっては、Pチャ
ンネル型MOSトランジスタがPROMセルの負荷とし
て作用し、このPチャンネル型MOSトランジスタの動
作特性によって上記PROMセルの書込み電流の値が決
定される。したがって、PROMセルの動作特性が変動
してもその書込み電流の値はほとんど変化されないよう
になる。(Function) In the semiconductor memory device configured as described above, the P-channel MOS transistor acts as a load for the PROM cell, and the value of the write current of the PROM cell is determined by the operating characteristics of the P-channel MOS transistor. It is determined. Therefore, even if the operating characteristics of the PROM cell change, the value of the write current hardly changes.
(実施例)
以下図面を参照してこの発明の詳細な説明する。第1図
はこの発明の一実施例に係る半導体記憶装置の回路構成
を示すもので、この図には1メモリセルに対応した書込
み経路だけが示されている。(Example) The present invention will be described in detail below with reference to the drawings. FIG. 1 shows a circuit configuration of a semiconductor memory device according to an embodiment of the present invention, and only a write path corresponding to one memory cell is shown in this figure.
第1図において、フローティングゲート型のNチャンネ
ル型PROMセル10は第3図に示したような構造のも
ので、このPROMセル10には、Pチャンネル型Mo
SトランジスタQ11と同じくPチャンネル型のMOS
トランジスタQ12の各ソース・ドレイン間の電流通路
が直列に接続されている。上記トランジスタQ11は書
込み用のトランジスタであり、そのソースには12.5
[V]の高電源電圧■ppが供給され、またゲートには
1込み信号が供給される。上記トランジスタQ12はカ
ラムアドレスに対応したセル選択用のトランジスタであ
り、そのソースは上記トランジスタQ11のドレインに
接続され、またそのゲートにはカラムアドレス選択信号
が供給される。また上記Pチャンネル型MOSトランジ
スタQ11、Q12の各バックゲートは共に電源■pp
に接続されており、基板バイアス降下によるトランジス
タQ11のしきい値電圧の変動が押えられるようになっ
ている。In FIG. 1, a floating gate type N-channel PROM cell 10 has the structure shown in FIG. 3, and this PROM cell 10 includes a P-channel type Mo
P-channel type MOS like S transistor Q11
Current paths between each source and drain of transistor Q12 are connected in series. The transistor Q11 is a write transistor, and its source has a voltage of 12.5
A high power supply voltage ■pp of [V] is supplied, and a 1-inclusive signal is supplied to the gate. The transistor Q12 is a cell selection transistor corresponding to a column address, and its source is connected to the drain of the transistor Q11, and its gate is supplied with a column address selection signal. In addition, each back gate of the P-channel type MOS transistors Q11 and Q12 is connected to the power supply ■pp.
, so that fluctuations in the threshold voltage of transistor Q11 due to a drop in substrate bias can be suppressed.
そして、上記PROMセル10のソースおよびバックゲ
ートは、それぞれ接地され、そのコントロールゲートに
はローアドレス選択信号が供給される。The source and back gate of the PROM cell 10 are each grounded, and a row address selection signal is supplied to its control gate.
すなわち、上記書込み信号、カラムアドレス選択信号の
電圧値がそれぞれO[V]となり、上記ローアドレス選
択信号が12.5CVJになった時に、PROMセル1
0のドレイン電圧がほぼ7[V]となり、PROMセル
10の書込み動作が実行される。That is, when the voltage values of the write signal and the column address selection signal each become O[V] and the row address selection signal becomes 12.5CVJ, the PROM cell 1
The drain voltage of 0 becomes approximately 7 [V], and the write operation of the PROM cell 10 is executed.
第2図はこのような構成の半導体記憶装置の書込み動作
特性を示すもので、曲線20には、PROMセル10の
コントロールゲートに12.5[V]を印加した際のそ
のドレイン電11ds対ドレイン電圧VdS特性が示さ
れている。ここで、PROMセル10の電子なだれ現象
は、屈曲点20a近傍から発生されるものである。また
上記Pチャンネル型MOSトランジスタQ11とQ12
とをPROMセル10の負荷と見た時の負荷線は、PR
OMセル10の負荷回路としてPチャンネル型MOSト
ランジスタで構成される回路を使用すると、前のNチャ
ンネル型MOSトランジスタを使用した場合と異なって
図(曲線31〕のように湾曲した形状になることが分っ
た。FIG. 2 shows the write operation characteristics of a semiconductor memory device with such a configuration. A curve 20 shows the drain current 11ds vs. drain when 12.5 [V] is applied to the control gate of the PROM cell 10. Voltage VdS characteristics are shown. Here, the electron avalanche phenomenon of the PROM cell 10 occurs near the bending point 20a. In addition, the P-channel type MOS transistors Q11 and Q12
When looking at the load of the PROM cell 10, the load line is PR
When a circuit consisting of a P-channel MOS transistor is used as the load circuit of the OM cell 10, it may become curved as shown in the figure (curve 31), unlike when the previous N-channel MOS transistor is used. I understand.
上記曲線20と曲線31との交点C2が上記トランジス
タQll、Q12によって決定されるPROMセル10
の実際上の動作点となる。この動作点C2におけるドレ
イン電流1dsの値2[mAlは、高速日込みを行なう
のに充分な値である。A PROM cell 10 in which the intersection C2 between the curve 20 and the curve 31 is determined by the transistors Qll and Q12.
This is the actual operating point. The value 2[mAl of the drain current 1ds at this operating point C2 is a value sufficient to perform high-speed sunburn.
第2図から明らかのように、PROMセル10で電子な
だれ現象が発生する屈曲点20a以上の領域において、
上記トランジスタQ11、Q12を流れる電流の値がほ
とんど変化されないため、PROMセル10の動作特性
が変動してもその書込み電流の値はほとんど変化しなく
なる。As is clear from FIG. 2, in the region above the bending point 20a where the electron avalanche phenomenon occurs in the PROM cell 10,
Since the value of the current flowing through the transistors Q11 and Q12 hardly changes, even if the operating characteristics of the PROM cell 10 change, the value of the write current hardly changes.
したがって、プロセスパラメータのバラツキがあっても
、PROMセル10の吉込み電流には影響が及ぼされな
いので、歩留りの良い半導体記憶装置が提供できるよう
になる。Therefore, even if there are variations in process parameters, the inrush current of the PROM cell 10 is not affected, so that a semiconductor memory device with a high yield can be provided.
尚、この実施例ではPROMセル10の負荷として2つ
のPチャンネルトランジスタQ11、Q12が共に作用
するものとして説明したが、カラムアドレスに対応する
セル選択用のPチャンネルMOSトランジスタQ12の
コンダクタンスを充分に大きくとり、書込み用のPチャ
ンネルMOSトランジスタQ11だけがFROMIOの
負荷として作用するようにしても良い。In this embodiment, the two P-channel transistors Q11 and Q12 act together as a load for the PROM cell 10, but the conductance of the P-channel MOS transistor Q12 for cell selection corresponding to the column address must be made sufficiently large. Alternatively, only the write P-channel MOS transistor Q11 may act as a load for FROMIO.
また、1メモリセルで半導体記憶装置を構成する場合に
は、上記トランジスタQ12が不用となるので、上記の
ようにトランジスタQ11だけでPROMセル10の負
荷が形成されるようになる。Furthermore, when a semiconductor memory device is configured with one memory cell, the transistor Q12 becomes unnecessary, so that the load of the PROM cell 10 is formed only by the transistor Q11 as described above.
また、この実施例では、PROMセルにNチャンネル型
のものを使用し、その負荷にPチャンネル型のMoSト
ランジスタを使用したが、PROMセルにPチャンネル
型のものを使用し、その負荷にNチャンネル型のMOS
トランジスタを使用しても、第2図と同様に、曲線20
と曲線31の交差角度が大きな書込み動作特性を得るこ
とができる。In addition, in this embodiment, an N-channel type PROM cell is used and a P-channel type MoS transistor is used as the load. type MOS
Even if a transistor is used, the curve 20
It is possible to obtain write operation characteristics in which the intersection angle of the curve 31 and the curve 31 is large.
[発明の効果]
以上のようにこの発明によれば、プロセスパラメータの
バラツキによりPROMセルの動作特性が変動してもP
ROMセルの書込み電流が安定するので、高速書込みが
可能で、しかも歩留りの良い半導体記憶装置が提供でき
るようになる。[Effects of the Invention] As described above, according to the present invention, even if the operating characteristics of the PROM cell vary due to variations in process parameters, the P
Since the write current of the ROM cell is stabilized, it becomes possible to provide a semiconductor memory device that allows high-speed writing and has a high yield.
第1図はこの発明の一実施例に係る半導体記憶1flを
説明するための1メモリセルに対応する回路構成図、第
2図は第1図に示した半導体記憶装置の書込み動作特性
を示す図、第3図はPROMセルの構造を示す図、第4
図は従来の半導体記憶装置を説明する回路構成図、第5
図は従来の半導体記憶装置の書込み動作特性を示す図で
ある。
10・PROM1Q1’1.Q12・Pチvンネル’M
MOSトランジスタ。
出願人代理人 弁理士 鈴江武彦
第1図
Vd5(Vl
第2図FIG. 1 is a circuit configuration diagram corresponding to one memory cell for explaining a semiconductor memory 1fl according to an embodiment of the present invention, and FIG. 2 is a diagram showing write operation characteristics of the semiconductor memory device shown in FIG. 1. , Figure 3 is a diagram showing the structure of a PROM cell, Figure 4 is a diagram showing the structure of a PROM cell.
The figure is a circuit configuration diagram illustrating a conventional semiconductor memory device.
The figure is a diagram showing write operation characteristics of a conventional semiconductor memory device. 10・PROM1Q1'1. Q12・P channel 'M
MOS transistor. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Vd5 (Vl Figure 2
Claims (3)
ROMセルと、 ソース・ドレイン間の電流通路が上記PROMセルに直
列接続され、書込み時に上記PROMセルの動作点を決
定する第2チャンネル型のMOSトランジスタとを具備
することを特徴とする半導体記憶装置。(1) Electrically programmable first channel type P
A semiconductor memory device comprising a ROM cell and a second channel type MOS transistor whose source-drain current path is connected in series with the PROM cell and which determines the operating point of the PROM cell during writing. .
MOSトランジスタはPチャンネル型である特許請求の
範囲第1項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the PROM cell is an N-channel type, and the MOS transistor is a P-channel type.
ROMセルである特許請求の範囲第1項記載の半導体記
憶装置。(3) The above PROM cell is a floating gate type P
The semiconductor memory device according to claim 1, which is a ROM cell.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61231721A JPS6386195A (en) | 1986-09-30 | 1986-09-30 | Semiconductor memory device |
US07/094,706 US5050124A (en) | 1986-09-30 | 1987-09-09 | Semiconductor memory having load transistor circuit |
DE8787113251T DE3784298T2 (en) | 1986-09-30 | 1987-09-10 | SEMICONDUCTOR MEMORY. |
EP87113251A EP0263318B1 (en) | 1986-09-30 | 1987-09-10 | Semiconductor memory |
KR1019870010665A KR900003209B1 (en) | 1986-09-30 | 1987-09-25 | Semiconductor memory device |
US07/447,391 US4954991A (en) | 1986-09-30 | 1989-12-07 | Semiconductor memory with p-channel load transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61231721A JPS6386195A (en) | 1986-09-30 | 1986-09-30 | Semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6386195A true JPS6386195A (en) | 1988-04-16 |
Family
ID=16927980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61231721A Pending JPS6386195A (en) | 1986-09-30 | 1986-09-30 | Semiconductor memory device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS6386195A (en) |
KR (1) | KR900003209B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61115296A (en) * | 1984-11-09 | 1986-06-02 | Nec Corp | Programming circuit for non-volatile semiconductor storate device |
-
1986
- 1986-09-30 JP JP61231721A patent/JPS6386195A/en active Pending
-
1987
- 1987-09-25 KR KR1019870010665A patent/KR900003209B1/en not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61115296A (en) * | 1984-11-09 | 1986-06-02 | Nec Corp | Programming circuit for non-volatile semiconductor storate device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
Also Published As
Publication number | Publication date |
---|---|
KR900003209B1 (en) | 1990-05-10 |
KR890005750A (en) | 1989-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5253201A (en) | Writing control circuit employed in non-volatile semiconductor memory device | |
US5276646A (en) | High voltage generating circuit for a semiconductor memory circuit | |
US6023422A (en) | Method for changing the weight of a synaptic element | |
US4870615A (en) | Nonvolatile floating gate semiconductor memory device | |
JPS61172435A (en) | Semiconductor integrated circuit | |
US4761765A (en) | Semiconductor memory device having improved data output circuit | |
EP0138823B1 (en) | A current source circuit having reduced error | |
JPS5833638B2 (en) | memory device | |
US4542485A (en) | Semiconductor integrated circuit | |
US5469397A (en) | Semiconductor memory device with a reference potential generator | |
US6985386B1 (en) | Programming method for nonvolatile memory cell | |
JPS63252481A (en) | Nonvolatile semiconductor memory | |
US20030160639A1 (en) | Semiconductor integrated circuit device | |
JP2554620B2 (en) | Nonvolatile semiconductor memory device | |
JPS6386195A (en) | Semiconductor memory device | |
JPH08221984A (en) | Semiconductor memory circuit | |
US5821588A (en) | Transistor and semiconductor device | |
US5313086A (en) | Semiconductor device | |
JPS6244702B2 (en) | ||
JP3176985B2 (en) | Semiconductor memory | |
JPH0555486A (en) | Semiconductor device | |
JPH0555491A (en) | Semiconductor device | |
JPS61288463A (en) | Semiconductor mask read only memory | |
JPS6129077B2 (en) | ||
JPH0555487A (en) | Semiconductor device |