JPS6386195A - Semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体記憶装置に関し、特にフローティング
ゲート型のプログラマブルＲＯＭを備えた半導体記憶装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, and particularly to a semiconductor memory device equipped with a floating gate type programmable ROM.
（従来の技＃ｉ）
プログラマブルＲＯＭ （以下ＰＲＯＭと称す）は、ユ
ーザ側でデータを電気的に書込むことができるもので、
そのメモリセルは例えば第３図のような構造となってい
る。(Conventional Technique #i) A programmable ROM (hereinafter referred to as PROM) is one in which data can be written electrically by the user.
The memory cell has a structure as shown in FIG. 3, for example.
第３図に示されたメモリセルはフローティングゲート型
のＮチャンネル型ＰＲＯＭセル１０であって、Ｐ型シリ
コン基板１１の主表面には、それぞれＮ４″拡散層から
成るソース１２とドレイン１３が離隔された状態で形成
されており、これらのソース１２とドレイン１３との間
に対応した基板１１上には絶縁１１１４によって完全に
フローティング状態にされたフローティングゲート１５
が形成されている。さらに、その上部にはコントロール
ゲート１６が形成され、また上記ソース１２およびドレ
イン１３上にはソース電極１７、ドレイン電極１８がそ
れぞれ形成されている。The memory cell shown in FIG. 3 is a floating gate N-channel PROM cell 10, in which a source 12 and a drain 13 each made of an N4'' diffusion layer are separated from each other on the main surface of a P-type silicon substrate 11. A floating gate 15 is formed on the substrate 11 between the source 12 and the drain 13 and is completely floating with an insulator 1114.
is formed. Furthermore, a control gate 16 is formed on the top thereof, and a source electrode 17 and a drain electrode 18 are formed on the source 12 and drain 13, respectively.
次に、このような構造のＮチャンネル型ＰＲＯＭセル１
０の書込みメカニズムを説明する。Next, an N-channel PROM cell 1 having such a structure
The 0 write mechanism will be explained.
まず上記Ｐ型シリコン基板１１とソース１２とを接地電
位にしておき、コントロールゲート１６に例えば１２．
５［Ｖコ、ドレイン１３に例えば７［Ｖコを印加すると
、コントロールゲート１６の電位によってフローティン
グゲート１５の電位が例えば９［Ｖ］に上昇する。この
フローティングゲート１５の電位によって、この７０−
ティングゲート１５と基板１１との間に電圧がかかり、
基板１１の表面に反転層１９が形成される。この反転層
１９内の電子は、ドレイン１３に印加されている電圧に
よって加速され、ドレイン１３の近傍で基板１１内のシ
リコン原子と衝突を起こし、そこで電子なだれ現象が発
生される。この電子なだれ現象により発生された電子に
は、さらにドレイン１３側にドリフトされるものと、フ
ローティングゲート１５に注入されるものとがある。First, the P-type silicon substrate 11 and the source 12 are set to the ground potential, and the control gate 16 is connected to, for example, 12.
When, for example, 7 [V] is applied to the drain 13, the potential of the floating gate 15 increases to, for example, 9 [V] due to the potential of the control gate 16. The potential of this floating gate 15 causes this 70-
A voltage is applied between the ting gate 15 and the substrate 11,
An inversion layer 19 is formed on the surface of the substrate 11. Electrons in this inversion layer 19 are accelerated by the voltage applied to the drain 13 and collide with silicon atoms in the substrate 11 near the drain 13, thereby generating an electron avalanche phenomenon. Among the electrons generated by this electron avalanche phenomenon, there are those that are further drifted toward the drain 13 side and those that are injected into the floating gate 15.
このフローティングゲート１５に注入される電子の量が
増加していくと、フローティングゲート１５の電位は次
第に下がり始め、これによって電子の注入量が減少して
いき注入が終了する。このように、フローティングゲー
ト１５に電子が注入された状態がこのＰＲＯＭセル１０
の書込み状態となる。As the amount of electrons injected into the floating gate 15 increases, the potential of the floating gate 15 gradually begins to fall, thereby reducing the amount of electrons injected and the injection ends. The state in which electrons are injected into the floating gate 15 is the PROM cell 10.
is in the writing state.
通常、このようなＰＲＯＭセルを多数備えた大容山メモ
リへの自込みは短時間で行なうことが必要とされるため
、１セル当り例えば１ミリ秒から１００マイクロ秒で書
込みを行なうことが要求される。Normally, it is necessary to write data into a large number of PROM cells in a short time, so it is required to write data in 1 millisecond to 100 microseconds per cell. be done.
第４因はこのようなＰＲＯＭセル１０を用いた記憶装置
の回路構成を示すもので、ここでは１メモリセルに対応
する棗込み経路だけが示されている。The fourth factor shows the circuit configuration of a memory device using such a PROM cell 10, and here only the embedding path corresponding to one memory cell is shown.
Ｎチャンネル型のＰＲＯＭセル１０には、Ｎチャンネル
型ＭＯＳトランジスタＱ１と同じくＮチャンネル型のＭ
ＯＳトランジスタＱ２の各電流通路が直列に接続されて
いる。The N-channel type PROM cell 10 has an N-channel type M transistor like the N-channel type MOS transistor Q1.
Each current path of OS transistor Q2 is connected in series.
上記トランジスタＱ１は書込み用のトランジスタであり
、そのドレインには１２．５［Ｖ］の高電源電圧■ｐｐ
が供給され、またゲートには書込み信号が供給される。The above transistor Q1 is a writing transistor, and its drain has a high power supply voltage of 12.5 [V] pp
is supplied, and a write signal is supplied to the gate.
上記トランジスタＱ２はカラムアドレスに対応したセル
選択用のトランジスタであり、そのゲートにはカラムア
ドレス選択信号が供給される。そして、ＰＲＯＭセル１
０のコントロールゲートには、ローアドレス選択信号が
供給されている。The transistor Q2 is a cell selection transistor corresponding to a column address, and a column address selection signal is supplied to its gate. And PROM cell 1
A row address selection signal is supplied to the 0 control gate.
すなわち、上記書込み信号、カラムアドレス選択信号、
およびローアドレス選択信号の電圧値がそれぞれ１２．
５［Ｖコになった時に、ＦＲＯＭｌｏのドレイン電圧が
ほぼ７［ｖ］となり、このＰＲＯＭセル１０の書込み動
作が実行される。That is, the above write signal, column address selection signal,
and the voltage value of the row address selection signal is 12.
When the voltage becomes 5 [V], the drain voltage of FROMlo becomes approximately 7 [V], and the write operation of this PROM cell 10 is executed.
第５図はこのような半導体記憶装置の書込み動作特性を
示すもので、曲線２０には、ＰＲＯＭセル１０のコント
ロールゲートに１２．５［Ｖ］を印加した際のそのドレ
イン電流Ｉｄｓ対ドレイン電圧Ｖｄｓ特性が示されてい
る。ここで、ＰＲＯＭセル１０の電子なだれ現象は、屈
曲点２０ａ近傍から発生されるものである。また曲線２
１はトランジスタＱ１とトランジスタＱ２をＰＲＯＭセ
ル１０の負荷と見た時の負荷線を示すもので、この負荷
線となる曲線２１と曲線２０との交点Ｃ１がＰＲＯＭセ
ル１０の実際上の動作点となる。FIG. 5 shows the write operation characteristics of such a semiconductor memory device, and a curve 20 shows the drain current Ids vs. drain voltage Vds when 12.5 [V] is applied to the control gate of the PROM cell 10. Characteristics are shown. Here, the electron avalanche phenomenon of the PROM cell 10 occurs near the bending point 20a. Also curve 2
1 shows a load line when transistors Q1 and Q2 are viewed as the load of the PROM cell 10, and the intersection C1 between the curve 21 and the curve 20, which is the load line, is the actual operating point of the PROM cell 10. Become.
ここで、負荷線が曲線２１のような形状となるのは、Ｐ
ＲＯＭセル１０の負荷がＮチャンネル型ＭＯＳトランジ
スタで構成されるためである。Here, the load line has a shape like curve 21 because P
This is because the load of the ROM cell 10 is composed of an N-channel type MOS transistor.
実際には、ＰＲＯＭセル１０の書込み速度を考慮にいれ
なけれは、上記屈曲点２０ａ以下での電流でも書込みは
可能となるが、高速書込みを行なうためには、屈曲点２
０ａ以上に対応するドレイン電流Ｉｄｓが必要となる。In reality, unless the writing speed of the PROM cell 10 is taken into consideration, writing is possible even with a current below the bending point 20a, but in order to perform high-speed writing, it is necessary to
A drain current Ids corresponding to 0a or more is required.
しかしながら、屈曲点２０ａ以上の領域では、曲線２０
と曲線２１との折りなす角度が小さくなり、ＰＲＯＭセ
ル１０の動作特性の僅かな変動でもそのドレイン電流１
ｄｓの値は大きく変動してしまう。However, in the area above the bending point 20a, the curve 20
The angle between the curve 21 and the curve 21 becomes smaller, and even a slight change in the operating characteristics of the PROM cell 10 causes its drain current 1 to decrease.
The value of ds fluctuates greatly.
このため、ＰＲＯＭセル１０の書込４み速度は、製造時
におけるＰＲＯＭセル１０のプロセスパラメータ（トラ
ンジスタサイズ、基板濃度、しきい値電圧等）のバラツ
キに大きく依存し、ＰＲＯＭセル１０の書込み動作特性
が不安定となる欠点があった。Therefore, the write speed of the PROM cell 10 largely depends on variations in process parameters (transistor size, substrate concentration, threshold voltage, etc.) of the PROM cell 10 during manufacturing, and the write operation characteristics of the PROM cell 10 It had the disadvantage of being unstable.
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、ＰＲ
ＯＭセルを用いた従来の半導体記憶装置では書込み電流
の値がＰＲＯＭセルのプロセスパラメータのバラツキに
よって大きく変動しその書込み動作特性が不安定であっ
た点を改善し、プロセスバメータのバラツキが発生して
も書込み動作特性を充分に安定させることができる半導
体記憶装置を提供しようとするものである。(Problems to be solved by the invention) This invention was made in view of the above points, and
In conventional semiconductor memory devices using OM cells, the value of the write current fluctuates greatly due to variations in process parameters of the PROM cell, resulting in unstable write operation characteristics. This problem has been improved, and variations in process parameters have occurred. The object of the present invention is to provide a semiconductor memory device whose write operation characteristics can be sufficiently stabilized even when the write operation is performed.
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明に係る半導体記憶装置にあっては、
例えばＰチャンネル型ＭＯＳトランジスタを例えばＮチ
ャンネル型のＰＲＯＭセルに直列接続し、このＰチャン
ネル型ＭＯ５トランジスタによってＰＲＯＭセルの動作
点が決定されるようにしたものである。[Structure of the Invention] (Means for Solving the Problems) That is, in the semiconductor memory device according to the present invention,
For example, a P-channel type MOS transistor is connected in series with, for example, an N-channel type PROM cell, and the operating point of the PROM cell is determined by this P-channel type MO5 transistor.
（作用）
上記のような構成の半導体記憶装置にあっては、Ｐチャ
ンネル型ＭＯＳトランジスタがＰＲＯＭセルの負荷とし
て作用し、このＰチャンネル型ＭＯＳトランジスタの動
作特性によって上記ＰＲＯＭセルの書込み電流の値が決
定される。したがって、ＰＲＯＭセルの動作特性が変動
してもその書込み電流の値はほとんど変化されないよう
になる。(Function) In the semiconductor memory device configured as described above, the P-channel MOS transistor acts as a load for the PROM cell, and the value of the write current of the PROM cell is determined by the operating characteristics of the P-channel MOS transistor. It is determined. Therefore, even if the operating characteristics of the PROM cell change, the value of the write current hardly changes.
（実施例）
以下図面を参照してこの発明の詳細な説明する。第１図
はこの発明の一実施例に係る半導体記憶装置の回路構成
を示すもので、この図には１メモリセルに対応した書込
み経路だけが示されている。(Example) The present invention will be described in detail below with reference to the drawings. FIG. 1 shows a circuit configuration of a semiconductor memory device according to an embodiment of the present invention, and only a write path corresponding to one memory cell is shown in this figure.
第１図において、フローティングゲート型のＮチャンネ
ル型ＰＲＯＭセル１０は第３図に示したような構造のも
ので、このＰＲＯＭセル１０には、Ｐチャンネル型Ｍｏ
ＳトランジスタＱ１１と同じくＰチャンネル型のＭＯＳ
トランジスタＱ１２の各ソース・ドレイン間の電流通路
が直列に接続されている。上記トランジスタＱ１１は書
込み用のトランジスタであり、そのソースには１２．５
［Ｖ］の高電源電圧■ｐｐが供給され、またゲートには
１込み信号が供給される。上記トランジスタＱ１２はカ
ラムアドレスに対応したセル選択用のトランジスタであ
り、そのソースは上記トランジスタＱ１１のドレインに
接続され、またそのゲートにはカラムアドレス選択信号
が供給される。また上記Ｐチャンネル型ＭＯＳトランジ
スタＱ１１、Ｑ１２の各バックゲートは共に電源■ｐｐ
に接続されており、基板バイアス降下によるトランジス
タＱ１１のしきい値電圧の変動が押えられるようになっ
ている。In FIG. 1, a floating gate type N-channel PROM cell 10 has the structure shown in FIG. 3, and this PROM cell 10 includes a P-channel type Mo
P-channel type MOS like S transistor Q11
Current paths between each source and drain of transistor Q12 are connected in series. The transistor Q11 is a write transistor, and its source has a voltage of 12.5
A high power supply voltage ■pp of [V] is supplied, and a 1-inclusive signal is supplied to the gate. The transistor Q12 is a cell selection transistor corresponding to a column address, and its source is connected to the drain of the transistor Q11, and its gate is supplied with a column address selection signal. In addition, each back gate of the P-channel type MOS transistors Q11 and Q12 is connected to the power supply ■pp.
, so that fluctuations in the threshold voltage of transistor Q11 due to a drop in substrate bias can be suppressed.
そして、上記ＰＲＯＭセル１０のソースおよびバックゲ
ートは、それぞれ接地され、そのコントロールゲートに
はローアドレス選択信号が供給される。The source and back gate of the PROM cell 10 are each grounded, and a row address selection signal is supplied to its control gate.
すなわち、上記書込み信号、カラムアドレス選択信号の
電圧値がそれぞれＯ［Ｖ］となり、上記ローアドレス選
択信号が１２．５ＣＶＪになった時に、ＰＲＯＭセル１
０のドレイン電圧がほぼ７［Ｖ］となり、ＰＲＯＭセル
１０の書込み動作が実行される。That is, when the voltage values of the write signal and the column address selection signal each become O[V] and the row address selection signal becomes 12.5CVJ, the PROM cell 1
The drain voltage of 0 becomes approximately 7 [V], and the write operation of the PROM cell 10 is executed.
第２図はこのような構成の半導体記憶装置の書込み動作
特性を示すもので、曲線２０には、ＰＲＯＭセル１０の
コントロールゲートに１２．５［Ｖ］を印加した際のそ
のドレイン電１１ｄｓ対ドレイン電圧ＶｄＳ特性が示さ
れている。ここで、ＰＲＯＭセル１０の電子なだれ現象
は、屈曲点２０ａ近傍から発生されるものである。また
上記Ｐチャンネル型ＭＯＳトランジスタＱ１１とＱ１２
とをＰＲＯＭセル１０の負荷と見た時の負荷線は、ＰＲ
ＯＭセル１０の負荷回路としてＰチャンネル型ＭＯＳト
ランジスタで構成される回路を使用すると、前のＮチャ
ンネル型ＭＯＳトランジスタを使用した場合と異なって
図（曲線３１〕のように湾曲した形状になることが分っ
た。FIG. 2 shows the write operation characteristics of a semiconductor memory device with such a configuration. A curve 20 shows the drain current 11ds vs. drain when 12.5 [V] is applied to the control gate of the PROM cell 10. Voltage VdS characteristics are shown. Here, the electron avalanche phenomenon of the PROM cell 10 occurs near the bending point 20a. In addition, the P-channel type MOS transistors Q11 and Q12
When looking at the load of the PROM cell 10, the load line is PR
When a circuit consisting of a P-channel MOS transistor is used as the load circuit of the OM cell 10, it may become curved as shown in the figure (curve 31), unlike when the previous N-channel MOS transistor is used. I understand.
上記曲線２０と曲線３１との交点Ｃ２が上記トランジス
タＱｌｌ、Ｑ１２によって決定されるＰＲＯＭセル１０
の実際上の動作点となる。この動作点Ｃ２におけるドレ
イン電流１ｄｓの値２［ｍＡｌは、高速日込みを行なう
のに充分な値である。A PROM cell 10 in which the intersection C2 between the curve 20 and the curve 31 is determined by the transistors Qll and Q12.
This is the actual operating point. The value 2[mAl of the drain current 1ds at this operating point C2 is a value sufficient to perform high-speed sunburn.
第２図から明らかのように、ＰＲＯＭセル１０で電子な
だれ現象が発生する屈曲点２０ａ以上の領域において、
上記トランジスタＱ１１、Ｑ１２を流れる電流の値がほ
とんど変化されないため、ＰＲＯＭセル１０の動作特性
が変動してもその書込み電流の値はほとんど変化しなく
なる。As is clear from FIG. 2, in the region above the bending point 20a where the electron avalanche phenomenon occurs in the PROM cell 10,
Since the value of the current flowing through the transistors Q11 and Q12 hardly changes, even if the operating characteristics of the PROM cell 10 change, the value of the write current hardly changes.
したがって、プロセスパラメータのバラツキがあっても
、ＰＲＯＭセル１０の吉込み電流には影響が及ぼされな
いので、歩留りの良い半導体記憶装置が提供できるよう
になる。Therefore, even if there are variations in process parameters, the inrush current of the PROM cell 10 is not affected, so that a semiconductor memory device with a high yield can be provided.
尚、この実施例ではＰＲＯＭセル１０の負荷として２つ
のＰチャンネルトランジスタＱ１１、Ｑ１２が共に作用
するものとして説明したが、カラムアドレスに対応する
セル選択用のＰチャンネルＭＯＳトランジスタＱ１２の
コンダクタンスを充分に大きくとり、書込み用のＰチャ
ンネルＭＯＳトランジスタＱ１１だけがＦＲＯＭＩＯの
負荷として作用するようにしても良い。In this embodiment, the two P-channel transistors Q11 and Q12 act together as a load for the PROM cell 10, but the conductance of the P-channel MOS transistor Q12 for cell selection corresponding to the column address must be made sufficiently large. Alternatively, only the write P-channel MOS transistor Q11 may act as a load for FROMIO.
また、１メモリセルで半導体記憶装置を構成する場合に
は、上記トランジスタＱ１２が不用となるので、上記の
ようにトランジスタＱ１１だけでＰＲＯＭセル１０の負
荷が形成されるようになる。Furthermore, when a semiconductor memory device is configured with one memory cell, the transistor Q12 becomes unnecessary, so that the load of the PROM cell 10 is formed only by the transistor Q11 as described above.
また、この実施例では、ＰＲＯＭセルにＮチャンネル型
のものを使用し、その負荷にＰチャンネル型のＭｏＳト
ランジスタを使用したが、ＰＲＯＭセルにＰチャンネル
型のものを使用し、その負荷にＮチャンネル型のＭＯＳ
トランジスタを使用しても、第２図と同様に、曲線２０
と曲線３１の交差角度が大きな書込み動作特性を得るこ
とができる。In addition, in this embodiment, an N-channel type PROM cell is used and a P-channel type MoS transistor is used as the load. type MOS
Even if a transistor is used, the curve 20
It is possible to obtain write operation characteristics in which the intersection angle of the curve 31 and the curve 31 is large.
［発明の効果］
以上のようにこの発明によれば、プロセスパラメータの
バラツキによりＰＲＯＭセルの動作特性が変動してもＰ
ＲＯＭセルの書込み電流が安定するので、高速書込みが
可能で、しかも歩留りの良い半導体記憶装置が提供でき
るようになる。[Effects of the Invention] As described above, according to the present invention, even if the operating characteristics of the PROM cell vary due to variations in process parameters, the P
Since the write current of the ROM cell is stabilized, it becomes possible to provide a semiconductor memory device that allows high-speed writing and has a high yield.
第１図はこの発明の一実施例に係る半導体記憶１ｆｌを
説明するための１メモリセルに対応する回路構成図、第
２図は第１図に示した半導体記憶装置の書込み動作特性
を示す図、第３図はＰＲＯＭセルの構造を示す図、第４
図は従来の半導体記憶装置を説明する回路構成図、第５
図は従来の半導体記憶装置の書込み動作特性を示す図で
ある。
１０・ＰＲＯＭ１Ｑ１’１．Ｑ１２・Ｐチｖンネル’Ｍ
ＭＯＳトランジスタ。
出願人代理人 弁理士 鈴江武彦
第１図
Ｖｄ５（Ｖｌ
第２図FIG. 1 is a circuit configuration diagram corresponding to one memory cell for explaining a semiconductor memory 1fl according to an embodiment of the present invention, and FIG. 2 is a diagram showing write operation characteristics of the semiconductor memory device shown in FIG. 1. , Figure 3 is a diagram showing the structure of a PROM cell, Figure 4 is a diagram showing the structure of a PROM cell.
The figure is a circuit configuration diagram illustrating a conventional semiconductor memory device.
The figure is a diagram showing write operation characteristics of a conventional semiconductor memory device. 10・PROM1Q1'1. Q12・P channel 'M
MOS transistor. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Vd5 (Vl Figure 2
Claims (3)
ＲＯＭセルと、 ソース・ドレイン間の電流通路が上記ＰＲＯＭセルに直
列接続され、書込み時に上記ＰＲＯＭセルの動作点を決
定する第２チャンネル型のＭＯＳトランジスタとを具備
することを特徴とする半導体記憶装置。(1) Electrically programmable first channel type P
A semiconductor memory device comprising a ROM cell and a second channel type MOS transistor whose source-drain current path is connected in series with the PROM cell and which determines the operating point of the PROM cell during writing. .
ＭＯＳトランジスタはＰチャンネル型である特許請求の
範囲第１項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the PROM cell is an N-channel type, and the MOS transistor is a P-channel type.
ＲＯＭセルである特許請求の範囲第１項記載の半導体記
憶装置。(3) The above PROM cell is a floating gate type P
The semiconductor memory device according to claim 1, which is a ROM cell.
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP61231721A JPS6386195A (en) | 1986-09-30 | 1986-09-30 | Semiconductor memory device |
Publications (1)
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|---|---|
| JPS6386195A true JPS6386195A (en) | 1988-04-16 |
Family
ID=16927980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231721A Pending JPS6386195A (en) | 1986-09-30 | 1986-09-30 | Semiconductor memory device |
Country Status (2)
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| JP (1) | JPS6386195A (en) |
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1986
- 1986-09-30 JP JP61231721A patent/JPS6386195A/en active Pending
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1987
- 1987-09-25 KR KR1019870010665A patent/KR900003209B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61115296A (en) * | 1984-11-09 | 1986-06-02 | Nec Corp | Programming circuit for non-volatile semiconductor storate device |
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| US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003209B1 (en) | 1990-05-10 |
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