JPS6384156A - バイポ−ラトランジスタの形成方法 - Google Patents
バイポ−ラトランジスタの形成方法Info
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- JPS6384156A JPS6384156A JP23059386A JP23059386A JPS6384156A JP S6384156 A JPS6384156 A JP S6384156A JP 23059386 A JP23059386 A JP 23059386A JP 23059386 A JP23059386 A JP 23059386A JP S6384156 A JPS6384156 A JP S6384156A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔擾既要〕
バイポーラトランジスタの寄生容量、寄生抵抗を減らし
て動作速度を向上するためのエミッタベース容量（ＣＥ
ＩＩ） 、ベースコレクタ容−！ｔ（ＣＩＣ） 、コレ
クタ基板容１（ｃｃｓ） 、内部ベース抵抗（Ｒｂｏ）
、外部ベース抵抗（Ｒｂｔ、）を低減する方法として、
選択エピタキシャル成長と多結晶半導体層の酸化による
膜厚の増大、すなわち酸化による多結晶半導体層の開口
幅の減少を利用した工程を提起する。
て動作速度を向上するためのエミッタベース容量（ＣＥ
ＩＩ） 、ベースコレクタ容−！ｔ（ＣＩＣ） 、コレ
クタ基板容１（ｃｃｓ） 、内部ベース抵抗（Ｒｂｏ）
、外部ベース抵抗（Ｒｂｔ、）を低減する方法として、
選択エピタキシャル成長と多結晶半導体層の酸化による
膜厚の増大、すなわち酸化による多結晶半導体層の開口
幅の減少を利用した工程を提起する。
本発明は高速バイポーラトランジスタの形成方法に関す
る。
る。
バイポーラトランジスタはＭＯＳ Ｉ−ランジスタに
比し高速素子であるため、高速の論理集積回路、記憶集
積回路、線型集積回路等に多く利用されている。
比し高速素子であるため、高速の論理集積回路、記憶集
積回路、線型集積回路等に多く利用されている。
バイポーラトランジスタの高速性を実現するために、前
記のＣ２８％ Ｃ５ｃ−、Ｃｃｓ−、Ｒｂｏ、Ｒｂｂ
等を低減する試みが種々行われているが、ここでは従来
例として通常の構造のトランジスタについて説明する。
記のＣ２８％ Ｃ５ｃ−、Ｃｃｓ−、Ｒｂｏ、Ｒｂｂ
等を低減する試みが種々行われているが、ここでは従来
例として通常の構造のトランジスタについて説明する。
第２図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、２１はｐ型の半導体基板、２２はｎ゛型の
高不純物濃度の埋込層、２３はｎ型エピタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ゛型のコレクタコンタクト領域、２８．２９．３０
はＷ電層よりなり、それぞれコレクタ、ベース、エミッ
タ電極を構成し、３１は絶縁層である。
高不純物濃度の埋込層、２３はｎ型エピタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ゛型のコレクタコンタクト領域、２８．２９．３０
はＷ電層よりなり、それぞれコレクタ、ベース、エミッ
タ電極を構成し、３１は絶縁層である。
このような構造のトランジスタにおいては、通常エピタ
キシャル成長層２３の底面と表面間にパターンシフトが
存在するため、リソグラフィ工程の目合わせ用の別のマ
ークを形成する等の必要があった。
キシャル成長層２３の底面と表面間にパターンシフトが
存在するため、リソグラフィ工程の目合わせ用の別のマ
ークを形成する等の必要があった。
また、ベース電極２９とエミッタ電極３０間の絶縁距離
を確保するため、ベース領域２５はエミッタ領域２６よ
りかなり大きくしなければならない。しかしトランジス
タ作用にあずかる真性トランジスタ領域（動作領域）は
エミッタ領域２６の直下の領域のみで、それ以外の領域
はベース電極引出し用のものであり、高速化のためには
その大きさはできるだけ小さいことが望ましい。
を確保するため、ベース領域２５はエミッタ領域２６よ
りかなり大きくしなければならない。しかしトランジス
タ作用にあずかる真性トランジスタ領域（動作領域）は
エミッタ領域２６の直下の領域のみで、それ以外の領域
はベース電極引出し用のものであり、高速化のためには
その大きさはできるだけ小さいことが望ましい。
従来例によるバイポーラトランジスタにおいては、
（１）ベース領域を機能的に必要とする大きさより大き
くしなければならず、高集積化の制約となり、さらに動
作速度を制限する。
くしなければならず、高集積化の制約となり、さらに動
作速度を制限する。
（２） エピタキシャル成長層の底面と表面間のパタ
ーンシフトが存在するため、パターンの微細加工を阻害
していた。
ーンシフトが存在するため、パターンの微細加工を阻害
していた。
等の欠点を有し、高速、高集積バイポーラトランジスタ
の形成を困難にしていた。
の形成を困難にしていた。
上記の問題点の解決は、−Ｓ電型半導体層のコレクタ領
域上に他導電型半導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶縁
層を覆って多結晶半扉体層を成長し、該多結晶半導体層
を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭くし、
該開口部より該耐酸化絶縁層をエツチングし、該耐酸化
絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込ん
でエミッタ領域を形成する工程を含むバイポーラトラン
ジスタの形成方法により達成される。
域上に他導電型半導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶縁
層を覆って多結晶半扉体層を成長し、該多結晶半導体層
を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭くし、
該開口部より該耐酸化絶縁層をエツチングし、該耐酸化
絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込ん
でエミッタ領域を形成する工程を含むバイポーラトラン
ジスタの形成方法により達成される。
前記コレクタ領域が、基板上に絶縁層を被着し、トラン
ジスタ形成領域の該絶縁層を開口し、該開口部に選択成
長により一導電型半導体層を埋め込んで形成され、かつ
、前記ベース領域が、該コレクタ領域を覆って基板全面
に他導電型半導体層をエピタキシャル成長して形成され
る場合は、−層効果的である。
ジスタ形成領域の該絶縁層を開口し、該開口部に選択成
長により一導電型半導体層を埋め込んで形成され、かつ
、前記ベース領域が、該コレクタ領域を覆って基板全面
に他導電型半導体層をエピタキシャル成長して形成され
る場合は、−層効果的である。
本発明はつぎの作用を利用して高速化をはかったもので
ある。
ある。
（１）多結晶半導体層の酸化による体積の膨張を利用し
て、エミック領域形成用開口部のマスク寸法より開口幅
を小さく形成することにより、非常に微細なエミッタ領
域が形成できる。従ってＣＥＢ、Ｒｂｏが低減される。
て、エミック領域形成用開口部のマスク寸法より開口幅
を小さく形成することにより、非常に微細なエミッタ領
域が形成できる。従ってＣＥＢ、Ｒｂｏが低減される。
（２） エミッタ領域の寸法が小さいことに合わせて
ベース領域の寸法が小さくなり、Ｃ６い Ｒｂｂが低減
する。
ベース領域の寸法が小さくなり、Ｃ６い Ｒｂｂが低減
する。
（３）選択エピタキシャルを用いて、微細な開口部にコ
レクタ領域を形成するためＣ８，が低減する。
レクタ領域を形成するためＣ８，が低減する。
以上のように、微細エミッタ領域が形成でき、かつベー
スコンタクトをベース領域の側壁より引出すことができ
、ベース領域を必要最低限度に小さく形成することがで
きるため、寄生容量と寄生抵抗を低減し、高速化が可能
となる。
スコンタクトをベース領域の側壁より引出すことができ
、ベース領域を必要最低限度に小さく形成することがで
きるため、寄生容量と寄生抵抗を低減し、高速化が可能
となる。
また、通常の全面エピタキシャル工程を使用しないため
、パターンシフトがなく、微細化加工に適したプロセス
である。
、パターンシフトがなく、微細化加工に適したプロセス
である。
第１図（１）〜（５）は製造工程順に示した本発明によ
るバイボーラトラシジスタの断面図である。
るバイボーラトラシジスタの断面図である。
第１図（１）において、１は半導体基板で面指数（１１
１）のｐ型の珪素（Ｓｉ）基板、１１は層抵抗２０Ω／
口、厚さ１．５μｍのｎ°型埋込層で、砒素イオン（Ａ
ｓ”）をエネルギ５ＱＫｅＶ 、 ドーズｉｌｏ”ｃｍ
−”で注入して形成する。
１）のｐ型の珪素（Ｓｉ）基板、１１は層抵抗２０Ω／
口、厚さ１．５μｍのｎ°型埋込層で、砒素イオン（Ａ
ｓ”）をエネルギ５ＱＫｅＶ 、 ドーズｉｌｏ”ｃｍ
−”で注入して形成する。
つぎに絶縁層として基板全面に化学気相成長（ＣＶＤ）
による厚さ１μｍの二酸化珪素（ＳｉＯ□）層２を成長
する。
による厚さ１μｍの二酸化珪素（ＳｉＯ□）層２を成長
する。
ＣＶＤ−５ｉｎ□はモノシラ７（Ｓｉｔｌａ）と−酸化
窒素（ＮＯ）の混合ガスを２Ｔｏｒｒに減圧して８００
°Ｃで熱分解して成長する。
窒素（ＮＯ）の混合ガスを２Ｔｏｒｒに減圧して８００
°Ｃで熱分解して成長する。
つぎに、通常のりソゲラフイエ程によりパターニングし
て、開口幅ａが１．７μｍのコレクタ領域形成用開口部
を形成する。
て、開口幅ａが１．７μｍのコレクタ領域形成用開口部
を形成する。
つぎに、Ｓｔの選択エピタキシャル成長により開口部内
にのみ、コレクタ領域として厚さ１μｍ、キャリア濃度
５Ｘ１０Ｉ６ｃｍ−３のｎ−３ｉ層３を堆積する。
にのみ、コレクタ領域として厚さ１μｍ、キャリア濃度
５Ｘ１０Ｉ６ｃｍ−３のｎ−３ｉ層３を堆積する。
どこで、エピタキシャル成長時にドーピングを行いｎ型
化する。
化する。
Ｓｉの選択エピタキシャル成長は、反応ガスとして二塩
化シラン（ＳｉＨｚＣｈ）とドーピングガスを用い、こ
れを８０Ｔｏｒｒに減圧して１１００℃で水素還元法に
より行う。
化シラン（ＳｉＨｚＣｈ）とドーピングガスを用い、こ
れを８０Ｔｏｒｒに減圧して１１００℃で水素還元法に
より行う。
つぎに、エピタキシャル−ポリＳｉ成長により、単結晶
Ｓｉ層上には単結晶Ｓｔを、絶縁層上にはポリＳｉを成
長させる。すなわち、基板全面に通常のエピタキシャル
成長により、コレクタ領域のｎ−Ｓｉ層層上上はベース
領域として厚さ１０００〜２０００人の単結晶のｐ−Ｓ
ｔ層４Ａ １Ｓｉ（ｈ層２上には厚さ１０００〜２００
０人のｐ−ポリＳｉ層４Ｂを成長する。
Ｓｉ層上には単結晶Ｓｔを、絶縁層上にはポリＳｉを成
長させる。すなわち、基板全面に通常のエピタキシャル
成長により、コレクタ領域のｎ−Ｓｉ層層上上はベース
領域として厚さ１０００〜２０００人の単結晶のｐ−Ｓ
ｔ層４Ａ １Ｓｉ（ｈ層２上には厚さ１０００〜２００
０人のｐ−ポリＳｉ層４Ｂを成長する。
エピタキシャル−ポリＳｉ成長は、反応ガスとして５ｉ
ｌ１４を用い、これを７６０Ｔｏｒｒ、１０５０’ｃで
熱分解して行う。
ｌ１４を用い、これを７６０Ｔｏｒｒ、１０５０’ｃで
熱分解して行う。
ドープはエピタキシャル成長時に硼素（Ｂ）をＩ Ｘ
１０”ｃｍ−’ドープするか、あるいは、エピタキシャ
ル成長後硼素イオン（Ｂ”″）をエネルギ４０ＫｅＶ、
ドーズ量１０”ｃｍ−”で注入する。
１０”ｃｍ−’ドープするか、あるいは、エピタキシャ
ル成長後硼素イオン（Ｂ”″）をエネルギ４０ＫｅＶ、
ドーズ量１０”ｃｍ−”で注入する。
ｐ−ポリＳｉ層４ＢはさらにＢ゛を高濃度に注入して、
ベースコンタクト領域とする。
ベースコンタクト領域とする。
この際のＢ゛の注入条件はエネルギ６０ ＫｅＶ、ドー
ズ量１０”ｃｍ−”である。
ズ量１０”ｃｍ−”である。
第１図（２）において、ＣＶＤ法により窒化珪素（Ｓｉ
Ｊ４）層を基板全面に被着し、パターニングしてベース
領域のｐ−５ｉ層４Ａ上に、耐酸化絶縁層として厚さ５
００〜１０００人の５ｉＪ４層５を形成する。
Ｊ４）層を基板全面に被着し、パターニングしてベース
領域のｐ−５ｉ層４Ａ上に、耐酸化絶縁層として厚さ５
００〜１０００人の５ｉＪ４層５を形成する。
ＣＶＤ−５ｉ：＋Ｌは、５ｉＨａとアンモニア（ＮＨ３
）の混合ガスを３ Ｔｏｒｒに減圧して８００〜９００
°Ｃで熱分解して成長する。
）の混合ガスを３ Ｔｏｒｒに減圧して８００〜９００
°Ｃで熱分解して成長する。
つぎに、Ｓｉ３Ｎ４層５を覆って、ＣＶＯ法により、厚
さ３０００人、Ｂ ドープでキャリア濃度Ｉ Ｘ １０
２１０２Ｏ”のｐ−ポリＳｉ層６と、厚さ３０００人の
５ｉＯｚ層７を順次成長する。
さ３０００人、Ｂ ドープでキャリア濃度Ｉ Ｘ １０
２１０２Ｏ”のｐ−ポリＳｉ層６と、厚さ３０００人の
５ｉＯｚ層７を順次成長する。
第１図（３）において、通常のりソグラフィを用いて、
Ｓｉ３Ｎ４層５上の５ｉＯｚ層７とｐ−ポリＳｉ層６を
開口幅すを０．５μｍに開口する。
Ｓｉ３Ｎ４層５上の５ｉＯｚ層７とｐ−ポリＳｉ層６を
開口幅すを０．５μｍに開口する。
第１図（４）において、Ｓｉ３Ｎ４層５を彦マスクにし
□てｐ−ポリＳｉ層６を熱酸化し、開口部に厚
さＣが０．３μｍのＳｉＯ□層６八を形成する。
□てｐ−ポリＳｉ層６を熱酸化し、開口部に厚
さＣが０．３μｍのＳｉＯ□層６八を形成する。
この際、叶ポリＳｉ層６の酸化による膨張により開口部
の幅ｄは約０．２μｍとなる。
の幅ｄは約０．２μｍとなる。
酸化条件は９００℃のウェット酸素（０□）中で熱酸化
を行う。
を行う。
第１図（５）において、狭くなった開口部の底に露出し
た５ｉＪ４層５を熱燐酸（ＩｌｚＰＯａ）でエツチング
して除去してベース領域のｐ−Ｓｉ層４Ａを露出する。
た５ｉＪ４層５を熱燐酸（ＩｌｚＰＯａ）でエツチング
して除去してベース領域のｐ−Ｓｉ層４Ａを露出する。
つぎに、開口部内に、エミッタ領域としてｎ−ポリＳｉ
層８を成長する。
層８を成長する。
エミッタ領域のドープは例えば、Ａｓ”をエネルギ１０
０ＫｅＶ、ドーズ量ＩＱ１６ｃｍ−２で注入し、１００
０℃でエミッタドライブを行って形成する。
０ＫｅＶ、ドーズ量ＩＱ１６ｃｍ−２で注入し、１００
０℃でエミッタドライブを行って形成する。
以上でトランジスタの主要部の形成を終わり、この後は
通常の工程によりエミッタ領域８の上にエミッタ電極を
、ｐ−ポリＳｉ層６上を開口してペース電極を、ｎ゛型
埋込層１１上を開口してコレクタ電極を形成する。
通常の工程によりエミッタ領域８の上にエミッタ電極を
、ｐ−ポリＳｉ層６上を開口してペース電極を、ｎ゛型
埋込層１１上を開口してコレクタ電極を形成する。
（発明の効果〕
以上詳細に説明したように本発明によれば、ベース領域
を機能的に必要十分な大きさまで縮小でき、動作速度を
向上したプレーナ型バイポーラトランジスタの形成方法
が得られる。
を機能的に必要十分な大きさまで縮小でき、動作速度を
向上したプレーナ型バイポーラトランジスタの形成方法
が得られる。
第１図（１）〜（５）は製造工程順に示した本発明によ
るバイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板でｐ型のＳｉ基板、 １１はｎ゛型埋込層、 ２は絶縁層で５ｉＯ１層、 ３はコレクタ領域でｎ−３ｔ層、 ４Ａはベース領域でｐ−Ｓｉ層、 ４Ｂはｐ−ポリＳｉ層、 ５は耐酸化絶縁層で５ＩＪ４層、 ６はｐ−ポリＳｉ層、 ７は５ｉ０２層、
るバイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板でｐ型のＳｉ基板、 １１はｎ゛型埋込層、 ２は絶縁層で５ｉＯ１層、 ３はコレクタ領域でｎ−３ｔ層、 ４Ａはベース領域でｐ−Ｓｉ層、 ４Ｂはｐ−ポリＳｉ層、 ５は耐酸化絶縁層で５ＩＪ４層、 ６はｐ−ポリＳｉ層、 ７は５ｉ０２層、
Claims (2)
- （１）一導電型半導体層のコレクタ領域上に他導電型半
導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶縁
層を覆って多結晶半導体層を成長し、該多結晶半導体層
を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭くし、
該開口部より該耐酸化絶縁層をエッチングし、該耐酸化
絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込ん
でエミッタ領域を形成する工程 を含むことを特徴とするバイポーラトランジスタの形成
方法。 - （２）前記コレクタ領域が、基板上に絶縁層を被着し、
トランジスタ形成領域の該絶縁層を開口し、該開口部に
選択成長により一導電型半導体層を埋め込んで形成され
、 前記ベース領域が、該コレクタ領域を覆って基板全面に
他導電型半導体層をエピタキシャル成長して形成される ことを特徴とする特許請求の範囲第１項記載のバイポー
ラトランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059386A JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059386A JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384156A true JPS6384156A (ja) | 1988-04-14 |
| JPH0831465B2 JPH0831465B2 (ja) | 1996-03-27 |
Family
ID=16910168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23059386A Expired - Lifetime JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831465B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604374A (en) * | 1994-03-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-09-29 JP JP23059386A patent/JPH0831465B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604374A (en) * | 1994-03-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831465B2 (ja) | 1996-03-27 |
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