JPS6382034A - Clock regenerating circuit - Google Patents
Clock regenerating circuitInfo
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- JPS6382034A JPS6382034A JP61225794A JP22579486A JPS6382034A JP S6382034 A JPS6382034 A JP S6382034A JP 61225794 A JP61225794 A JP 61225794A JP 22579486 A JP22579486 A JP 22579486A JP S6382034 A JPS6382034 A JP S6382034A
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報をディジタル信号にて伝送する技術におい
て、伝送路信号を等価増幅した等価信号からタイミング
成分を抽出してクロック信号を生成するクロック再生回
路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a technology for transmitting information in the form of digital signals. Regarding reproduction circuits.
一般に１伝送路を伝播してきたディジタル情報は、その
伝送による信号が著しく劣化する前に、伝送速度のタイ
ミング情報を抽出して個々の信号がどの値で送信された
か識別すれば、送信された信号と同じ信号を再生して伝
送することによシ、そこまでのひずみや雑音を消すこと
ができる。そして、伝送路を伝播してきたディジタル情
報の受信等価信号よシタイミング成分を抽出し、等側波
形の識別および再生のためのクロック信号を生成する自
己タイミング方式と呼ばれる方式があシ、局間中継伝送
や局内中継伝送に多く採用されている０
第２図はとの種従来の自己タイミング方式におけるタイ
ミング抽出回路のブロック図を示す。すなわち、入力端
１１および出力端１２に接続された識別回路１のクロッ
ク入力側１３に、入力端１１に接続されたタイミング抽
出回路Ａを接続して構成するが、このタイミング抽出回
路Ａはアナログ・タンク回路２およびリミッタ増幅器３
の直列接続によ多構成されていることを示している。し
たがって、入力端１１に供給された等価信号はアナログ
・タンク回路２によシタイミング成分が抽出され、さら
にリミッタ増幅器３によシ振幅制限および波形整形が施
され、装置内のクロック信号を得てクロック入力側１３
に送出されるので、識別回路１によシ等価信号が識別さ
れる。In general, for digital information that has been propagated through a single transmission path, if the timing information of the transmission speed is extracted and the values at which individual signals are transmitted are identified, the transmitted signal can be recovered before the transmitted signal deteriorates significantly. By reproducing and transmitting the same signal, it is possible to eliminate the distortion and noise. Then, there is a method called the self-timing method, which extracts the timing component of the received equivalent signal of the digital information that has propagated through the transmission path and generates a clock signal for identifying and reproducing the equal-side waveform. FIG. 2 shows a block diagram of a timing extraction circuit in the conventional self-timing method, which is widely used in transmission and intra-office relay transmission. That is, the timing extraction circuit A connected to the input terminal 11 is connected to the clock input side 13 of the identification circuit 1 connected to the input terminal 11 and the output terminal 12. Tank circuit 2 and limiter amplifier 3
This shows that the circuit is constructed by connecting multiple circuits in series. Therefore, the timing component of the equivalent signal supplied to the input terminal 11 is extracted by the analog tank circuit 2, and further subjected to amplitude limiting and waveform shaping by the limiter amplifier 3 to obtain the clock signal within the device. Clock input side 13
Therefore, the identification circuit 1 identifies the equivalent signal.
近年、半導体技術の進展によシデイジタル・デバイス技
術が急速に進歩し、各種ディジタル回路は大規模な集積
回路化が図られている。しかしながら、前述の通シ、従
来のクロック再生回路はアナログ・タンク回路と線型デ
バイスで構成したリミッタ増幅器とからなるので、集積
回路化から取シ残されてしまい、その結果実装規模や消
費電力は大きくなシ、さらにデバイス・コストは高くな
る等大きな問題となっている。また、このような従来の
全アナログ式回路構成では、伝送信号速度が規定速度か
ら変動したときに誤シなく受信し得る特性つまシジツタ
耐力といわれる規格特性について、従来は変動速度幅が
小さいときは識別される等価信号も識別するクロック信
号も共に時間軸方向に一緒に変位するので、誤シなく識
別し得る時間軸余裕は大きなものとなっていたが、変動
速度幅が大きくなると、等価信号は変位しても、クロッ
ク信号はアナログ・タンク回路を通しているととから変
位が金くなくなシ、その結果、識別回路のところで誤シ
なく識別できる時間軸余裕は小さくなっていた。そして
、この時間軸余裕の減少について、従来は不可避な現象
として認めた上でその規格を定めておシ、本質的な解決
はなされていないという問題もあった。In recent years, with the advancement of semiconductor technology, digital device technology has progressed rapidly, and various digital circuits are being integrated on a large scale. However, as mentioned above, the conventional clock recovery circuit consists of an analog tank circuit and a limiter amplifier composed of linear devices, so it has been left out of the integration process, resulting in a large implementation scale and power consumption. In addition, device costs are increasing, which has become a major problem. In addition, in such a conventional all-analog circuit configuration, the characteristic that can be received without error when the transmission signal speed fluctuates from the specified speed, or the standard characteristic called sysitter tolerance, has traditionally been Since both the equivalent signal to be identified and the clock signal to be identified are displaced together in the time axis direction, there is a large time axis margin for accurate identification, but as the fluctuation speed width increases, the equivalent signal Even if there is a displacement, the clock signal is passed through the analog tank circuit, so the displacement is negligible, and as a result, the time axis margin for error-free identification in the identification circuit is small. Conventionally, this reduction in time axis margin has been recognized as an unavoidable phenomenon and standards have been established, but there has been no fundamental solution to the problem.
本発明は、サンプリング回路にアナログ−ディジタル変
換器を接続し、このアナログ・ディジタル変換器に選択
回路の第１入力端、比較器の第１入力端およびディジタ
ル・タンク回路の入力側を接続し、前記選択回路にラン
ダム・アクセス・メそすおよびリード・オンリ・メモリ
をとの順に接続するとともにこのランダム・アクセス・
メモリの出力側を前記選択回路の第２入力端、比較器の
第２入力端に接続し、前記比較器の出力側を前記選択回
路の選択制御入力端に接続し、前記リード・オンリ・メ
モリの出力側を前記ディジタル・タンク回路の乗算係数
入力端に接続したものである。The present invention connects an analog-to-digital converter to the sampling circuit, connects the first input of the selection circuit, the first input of the comparator, and the input of the digital tank circuit to the analog-to-digital converter, A random access memory and a read-only memory are connected to the selection circuit in this order.
an output side of the memory is connected to a second input terminal of the selection circuit and a second input terminal of a comparator; an output side of the comparator is connected to a selection control input terminal of the selection circuit; The output side of the digital tank circuit is connected to the multiplication coefficient input terminal of the digital tank circuit.
このように構成した本発明は、ディジタル伝送された受
信等価信号をサンプリング回路に供給し、ディジタル信
号処理を施し、ディジタル・タンク回路からクロック信
号を送出する。そして、このクロック信号を識別回路の
クロック入力側に供給し、ディジタル情報を識別する。The present invention configured as described above supplies the digitally transmitted received equivalent signal to the sampling circuit, subjects it to digital signal processing, and sends out the clock signal from the digital tank circuit. This clock signal is then supplied to the clock input side of the identification circuit to identify digital information.
さて、本発明の実施例につき、図面を参照して説明する
。なお、各図面に共通の要素には同一の符号を付す。Now, embodiments of the present invention will be described with reference to the drawings. Note that elements common to each drawing are given the same reference numerals.
第１図は本発明の一実施例を示すブロック図である。入
力端１１にはサンプリング回路４およびアナログ自ディ
ジタル変換器５が直列に接続されている。アナログ・デ
ィジタル変換器５には選択回路７の第１入力端、比較器
６の第１入力端およびディジタル・フィルタ１０の入力
側が接続されている。選択回ｗｒ１にはランダム・アク
セス慶メモリ８およびリード・オンリーメそり９がとの
順に接続され、さらにメモリ８の出力側が選択回路７の
第２入力端および比較器６の第２入力端に接続されてい
る。そして、比較器６の出力側は選択回路７の選択制御
入力端１４に接続され、メモリ９の出力側はフィルタ１
０の乗算係数入力端に接続され、フィルタ１０の出力側
は識別回路１のクロック信号入力端に接続されている。FIG. 1 is a block diagram showing one embodiment of the present invention. A sampling circuit 4 and an analog-to-digital converter 5 are connected in series to the input terminal 11. A first input of a selection circuit 7, a first input of a comparator 6, and an input of a digital filter 10 are connected to the analog-to-digital converter 5. A random access memory 8 and a read-only memory 9 are connected to the selection circuit wr1 in this order, and the output side of the memory 8 is connected to the second input terminal of the selection circuit 7 and the second input terminal of the comparator 6. ing. The output side of the comparator 6 is connected to the selection control input terminal 14 of the selection circuit 7, and the output side of the memory 9 is connected to the selection control input terminal 14 of the selection circuit 7.
0 multiplication coefficient input terminal, and the output side of the filter 10 is connected to the clock signal input terminal of the identification circuit 1.
このように構成されたクロック再生回路Ｂについて、そ
の作用を説明する。入力端に供給された等価信号はサン
プリング回路によシサンプルされ、アナログ・ディジタ
ル変換器５によシ２値符号の信号となる。比較器６の第
１入力端には変換器５の出力信号が供給されるとともに
その第２入力端にはメモリ８に蓄積されている直前のサ
ンプル値が供給されるので、これらサンプル値を比較し
、第１入力端の信号つｔ、ｂ現在のサンプル値の方が大
きければ、選択回路７において第１入力端に供給された
変換器５の出力信号を選択するよう、制御信号を選択制
御入力端１４に送出し、逆に直前のサンプル値の方が大
きければ、選択回路Ｔにおいて第２入力端に供給された
メモリ８の出力信号を選択するよう、制御信号を選択制
御入力端１４に送出する。この作用によシ、等価信号の
ピーク値点が検出されるので、−旦ピーク値点が検出さ
れると、それ以後、メモリ８に蓄積されるととＫなる。The operation of the clock recovery circuit B configured in this manner will be explained. The equivalent signal supplied to the input terminal is sampled by the sampling circuit and converted into a binary code signal by the analog/digital converter 5. The output signal of the converter 5 is supplied to the first input terminal of the comparator 6, and the immediately preceding sample value stored in the memory 8 is supplied to the second input terminal of the comparator 6, so that these sample values can be compared. However, if the current sample value of the signals t and b at the first input terminal is larger, the selection circuit 7 selects the control signal so as to select the output signal of the converter 5 supplied to the first input terminal. If the previous sample value is larger, a control signal is sent to the selection control input terminal 14 so that the selection circuit T selects the output signal of the memory 8 supplied to the second input terminal. Send. Due to this action, the peak value point of the equivalent signal is detected, so that once the peak value point is detected, the value stored in the memory 8 becomes K.
メモリ９には、ディジタル・フィルタ１０の出力位相を
決定する乗算器係数が、メモリ９のピーク値点において
フィルタ１０から出力されるクロック信号に対応して出
力されるように１その内部に記憶されている。したがっ
て、比較器６、選択回路７およびメモリ８によシピーク
値点を検出するまでの過程においては、フィルタ１０の
出力位相を順次シフトしていく乗算器係数がメモリ９に
記憶され、フィルタ１０の乗算係数入力端１５に供給さ
れる。その結果、伝送速度が変化しても、識別回路１に
おいて等価信号を識別するクロック信号の時間的位置は
、等価信号のピーク値点すなわち誤シなく識別できる時
間軸余裕が最大の位置に常に制御され、ジッタ耐力は飛
躍的に向上する。The memory 9 stores therein multiplier coefficients that determine the output phase of the digital filter 10 so as to be output in response to the clock signal output from the filter 10 at the peak value point of the memory 9. ing. Therefore, in the process of detecting the peak value point by the comparator 6, selection circuit 7, and memory 8, the multiplier coefficients that sequentially shift the output phase of the filter 10 are stored in the memory 9, and the multiplier coefficients that sequentially shift the output phase of the filter 10 are stored in the memory 9. A multiplication coefficient input 15 is supplied. As a result, even if the transmission speed changes, the time position of the clock signal that identifies the equivalent signal in the identification circuit 1 is always controlled to the peak value point of the equivalent signal, that is, the position with the maximum time axis margin that allows error-free identification. This dramatically improves jitter tolerance.
本発明によれば、クロック再生回路をすべてディジタル
信号処理回路により構成するので、集積回路化が可能と
なシ、実装規模の大幅な削減、低消費電力化さらに低コ
スト化を達成することができるとともに１従来不可避の
こととして認めてきたジッタ耐力特性を大幅に改善した
クロック再生回路を提供することができる。According to the present invention, since the clock regeneration circuit is entirely composed of digital signal processing circuits, it is possible to integrate the circuit, and achieve a significant reduction in the implementation scale, lower power consumption, and lower costs. At the same time, it is possible to provide a clock regeneration circuit that has significantly improved jitter tolerance characteristics, which have conventionally been recognized as unavoidable.
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。
１−・・・識別回路、２＠・・・アナログ・タンク回路
、３拳・・−リミッタ回路、４１１・・・サンプリング
回路、５φ・・ｅアナログ・ディジタル変換器、６・・
・・比較器、７・・・拳選択回路、８・Φ・参ランダム
・アクセス・メモリ、９・・・・リード命オンリ・メモ
リ、１０・・拳・ディジタル・フィルタ、１１・・・・
入力端、１２・・・・出力端、１３・・・・クロック信
号入力端、１４・・・・選択制御信号入力端、１５・・
・・乗算係数入力側、FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. 1--identification circuit, [email protected] tank circuit, 3 fists...-limiter circuit, 411...sampling circuit, 5φ...e analog-digital converter, 6...
...Comparator, 7..Fist selection circuit, 8..PHI. reference random access memory, 9..Read only memory, 10..Fist digital filter, 11..
Input end, 12... Output end, 13... Clock signal input end, 14... Selection control signal input end, 15...
...Multiplication coefficient input side,
Claims (1)
を抽出してクロック信号を生成するクロック再生回路に
おいて、サンプリング回路にアナログ・ディジタル変換
器を接続し、このアナログ・ディジタル変換器に選択回
路の第１入力側、比較器の第１入力側およびディジタル
・タンク回路の入力側を接続し、前記選択回路にランダ
ム・アクセス・メモリおよびリード・オンリ・メモリを
この順に接続するとともにこのランダム・アクセス・メ
モリの出力側を前記選択回路の第２入力側、比較器の第
２入力側に接続し、前記比較器の出力側を前記選択回路
の選択制御入力端に接続し、前記リード・オンリ・メモ
リの出力側を前記ディジタル・タンク回路の乗算係数入
力端に接続し、等価信号を前記サンプリング回路に供給
して、クロック信号を前記ディジタル・タンク回路から
送出することを特徴とするクロック再生回路。In a clock recovery circuit that extracts timing components from a digitally transmitted received equalized signal to generate a clock signal, an analog-to-digital converter is connected to the sampling circuit, and the first input of the selection circuit is connected to the sampling circuit. a first input side of the comparator and an input side of the digital tank circuit; a random access memory and a read-only memory are connected in this order to the selection circuit; and the output of the random access memory a second input of the selection circuit and a second input of a comparator; an output of the comparator is connected to a selection control input of the selection circuit; an output of the read-only memory; is connected to a multiplication coefficient input terminal of the digital tank circuit, supplies an equivalent signal to the sampling circuit, and sends out a clock signal from the digital tank circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225794A JPS6382034A (en) | 1986-09-26 | 1986-09-26 | Clock regenerating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225794A JPS6382034A (en) | 1986-09-26 | 1986-09-26 | Clock regenerating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382034A true JPS6382034A (en) | 1988-04-12 |
Family
ID=16834882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225794A Pending JPS6382034A (en) | 1986-09-26 | 1986-09-26 | Clock regenerating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382034A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548232A (en) * | 1993-10-25 | 1996-08-20 | Hitachi Denshi Kabushiki Kaisha | Method and apparatus for detecting/storing waveform peak value |
-
1986
- 1986-09-26 JP JP61225794A patent/JPS6382034A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548232A (en) * | 1993-10-25 | 1996-08-20 | Hitachi Denshi Kabushiki Kaisha | Method and apparatus for detecting/storing waveform peak value |
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