JPS6379121A - Clock distribution system - Google Patents

Abstract

PURPOSE:To detect a trouble of a clock distribution system by supplying the clock signals distributed to plural logic circuit parts to an AND circuit through each logic circuit with an equal delay time and detecting the output level of the AND circuit. CONSTITUTION:The clock signals are distributed to the logic units 3 via clock distribution unit 2 respectively. These clock signals are extracted by the cables 6 having the same delay time and supplied to an AND circuit 7. The output of the circuit 7 is supplied to a detecting circuit 8 to detect a trouble by which level '0' is fixed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック分配システムに係わり、特にコンピ
ュータシステムに組み込むことが好適なりロック分配シ
ステムに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock distribution system, and more particularly to a lock distribution system suitable for incorporation into a computer system.

〔従来の技術〕[Conventional technology]

従来のクロック分配回路においては、クロックの異常を
検出する機能をもたず、各論理ユニット（論理回路Ｂ）
に分配されたクロック信号をオシロスコープなどにより
確認していた。Conventional clock distribution circuits do not have a function to detect clock abnormalities, and each logic unit (logic circuit B)
The clock signals distributed to the system were checked using an oscilloscope.

一方、従来のコンピュータシステムでは、クロックは正
常に動作しているとの前提に立って、各論理ユニットに
故障診断システムをもたせ、故障箇所を検出していた。On the other hand, in conventional computer systems, each logical unit is equipped with a fault diagnosis system to detect the location of a fault on the assumption that the clock is operating normally.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のコンピュータシステムでは、クロック分
配系に故障が発生した場合、故障診断システムが異常に
動作し、誤った箇所を指摘してしまい、正確な故障箇所
を発見するまでに長時間を要してしまうという欠点があ
った。In the conventional computer system described above, when a failure occurs in the clock distribution system, the failure diagnosis system operates abnormally and points out the wrong location, and it takes a long time to find the exact location of the failure. There was a drawback that

そこで、本発明の目的は、クロック分配系の故障を用意
に検出できるようにしたクロック分配システムを提供す
ることにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a clock distribution system that enables easy detection of failures in the clock distribution system.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、一定の周期をもったクロックパルスを複数の
論理回路部（論理ユニット）に同一の位相で分配するク
ロック分配システムにおいて、（１）前記した複数の論
理回路部それぞれから等しい遅延時間をもって供給され
るクロック信号を人力するアンド回路と、（１１）この
アンド回路の出力レベルを検出しクロック分配系の故障
を検出する検出回路とを有するクロック異常検出部を設
けたものである。The present invention provides a clock distribution system that distributes clock pulses with a constant period to a plurality of logic circuit sections (logic units) with the same phase, in which: A clock abnormality detection section is provided, which includes an AND circuit that manually inputs the supplied clock signal, and (11) a detection circuit that detects the output level of the AND circuit and detects a failure in the clock distribution system.

従って、複数の論理回路部に分配されたクロック信号を
同一の位相となるようにしてアンド回路に入力し、その
出力レベルを検出することにより、クロック分配系の故
障を容易に検出することができる。Therefore, failures in the clock distribution system can be easily detected by inputting the clock signals distributed to multiple logic circuits into the AND circuit with the same phase and detecting the output level. .

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明によるクロック分配システムの一実施例
を示すブロック図、第２図はクロック信号が正常な場合
の第１図番点の波形を示すタイミングチャート、第３図
はクロック系に“０”レベルで固定される故障がある場
合の第１図番点の波形を示すタイミングチャートである
。なお、以下、負論理を用いて本発明を説明する。FIG. 1 is a block diagram showing an embodiment of the clock distribution system according to the present invention, FIG. 2 is a timing chart showing the waveform at the point in FIG. 1 when the clock signal is normal, and FIG. 3 is a timing chart showing the waveform at the point in the first figure when there is a fault that is fixed at the 0'' level. Note that the present invention will be explained below using negative logic.

第１図において、クロック発生ユニット１は、クロック
信号を発生するクロック発生部に相当する。クロック分
配ユニット２はクロック信号を各論理ユニット（各論理
回路部）３に分配するタロツク分配部に相当する。クロ
ック発生ユニット１は、クロック信号を複数のケーブル
４を介して別個のクロック分配ユニット２に供給するよ
うになっている。また各クロック分配ユニット２は、そ
れぞれ複数のケーブル５を介して別個の論理ユニット３
にクロック信号を供給するようになっている。また各論
理ユニット３から同位相のクロック信号がケーブル６を
介してアンド回路７に入力されるようになっている。こ
の場合、各論理ユニット３から等しい遅延時間でクロッ
ク信号がアンド回路７に人力されるようになっている。In FIG. 1, a clock generation unit 1 corresponds to a clock generation section that generates a clock signal. The clock distribution unit 2 corresponds to a tarock distribution section that distributes a clock signal to each logic unit (each logic circuit section) 3. The clock generation unit 1 is adapted to supply clock signals via a plurality of cables 4 to a separate clock distribution unit 2 . Further, each clock distribution unit 2 is connected to a separate logic unit 3 via a plurality of cables 5, respectively.
It is designed to supply a clock signal to the Further, clock signals having the same phase from each logic unit 3 are inputted to an AND circuit 7 via a cable 6. In this case, clock signals are manually input from each logic unit 3 to the AND circuit 7 with equal delay times.

ここで、等しい遅延時間を得る方法としては、各ケーブ
ル６につき遅延時間が等しいものを選別するとか、また
は各ケーブル６の途中に可変遅延素子を介挿して調整す
るなどの方法が考えられる。ただしこの場合、遅延時間
が等しくなるように各ケーブル６を選別すると共に、各
ケーブル６の途中に可変遅延素子を介挿するようにする
と精度の高い調整が可能となる。Here, conceivable methods for obtaining equal delay times include selecting cables 6 with equal delay times, or inserting a variable delay element in the middle of each cable 6 for adjustment. However, in this case, if each cable 6 is selected so that the delay time is equal and a variable delay element is inserted in the middle of each cable 6, highly accurate adjustment becomes possible.

検出回路８はアンド回路７の出力レベルを検出しクロッ
ク分配系の故障を検出するものであって、ここでは論理
“０″レベルを検出するようにセットしておくものとす
る。アンド回路７と検出回路８はクロック異常検出部９
を構成する。The detection circuit 8 detects the output level of the AND circuit 7 to detect a failure in the clock distribution system, and is set here to detect a logic "0" level. AND circuit 7 and detection circuit 8 are clock abnormality detection section 9
Configure.

クロック信号が正常な場合、アンド回路７に入力される
クロック波形は第２図Ａ−Ｃで示されるように全く同位
相の波形となる。このようにすべてのクロック信号に異
常がない場合、アンド回路７の出力り点に、第２図に示
すように各々の入力と同様の波形が現われる。検出回路
８は、アンド回路７の出力りがセットした０”レベルに
固定されないので、クロック分配系の故障を検出しない
。When the clock signal is normal, the clock waveforms input to the AND circuit 7 have exactly the same phase as shown in FIG. 2A to C. In this way, when all the clock signals are normal, a waveform similar to that of each input appears at the output point of the AND circuit 7, as shown in FIG. Since the output of the AND circuit 7 is not fixed at the set 0'' level, the detection circuit 8 does not detect a failure in the clock distribution system.

しかし、第３図のように、アンド回路７の人力のうち、
例えば入力Ｃの波形が不良で“０゛ルベルに固定された
場合、アンド回路７の出力り点は“０”レベルに固定さ
れる。検出回路８はこの固定゛０”レベルを検出しクロ
ック分配系の何れかの箇所（例えば論理ユニット３など
）が゛０゛ルベル固定となる故障を検出することができ
る。これにより、例えばアンド回路７０入力端を検査し
て人力Ｃの異常を検出し、さらに人力Ｃのケーブル６に
対応したクロック分配系の論理ユニット３などをチェッ
クしていけば故障箇所をチェックすることができる。However, as shown in Figure 3, out of the human power of the AND circuit 7,
For example, if the waveform of input C is defective and is fixed at the "0" level, the output point of the AND circuit 7 is fixed at the "0" level.The detection circuit 8 detects this fixed "0" level and distributes the clock. It is possible to detect a failure in which any part of the system (for example, logical unit 3) becomes fixed at the zero level. With this, for example, by inspecting the input terminal of the AND circuit 70 to detect an abnormality in the human power C, and further checking the logic unit 3 of the clock distribution system corresponding to the cable 6 of the human power C, the failure location can be checked. Can be done.

以上のように各論理ユニット３に分配されたクロック信
号を、アンド回路７に人力し、その出力レベルを検出す
ることで、クロック分配系の故障（“０”レベルで固定
される故障）を容易に検出することができる。As described above, by manually inputting the clock signal distributed to each logic unit 3 to the AND circuit 7 and detecting its output level, failures in the clock distribution system (failures fixed at "0" level) can be easily prevented. can be detected.

なお、実施例においては、論理は負論理を用いたけれど
も、本発明はこれに限定されることはなく正論理を用い
た場合でも同様に適用できる。Although negative logic is used in the embodiment, the present invention is not limited to this and can be similarly applied even when positive logic is used.

〔発明の効果〕〔Effect of the invention〕

このように本発明によれば、複数の論理回路部に分配さ
れたクロック信号を、各論理回路部から等しい遅延時間
をもってアンド回路に人力し、その出力レベルを検出す
ることにより、タロツク分配系の故障（０”レベル固定
となる故障）を容易に検出することができるなどの効果
を奏する。As described above, according to the present invention, the clock signal distributed to a plurality of logic circuit sections is manually inputted from each logic circuit section to the AND circuit with equal delay time, and the output level is detected. This has the advantage that failures (failures where the level is fixed at 0'') can be easily detected.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明の一実施例を膜間するためのもので、この
うち第１図はクロック分配システムのブロック図、第２
図はクロックが正常な場合の各点の波形を示すタイミン
グチャート、第３図はクロック系に′Ｏ”固定故障があ
る場合の各点の波形を示すタイミングチャートである。 １・・・・・・クロック発生ユニット、２・・・・・・
クロック分配ユニット、３・・・・・・論理ユニット、
４〜６・・・・・・ケーブル、７・・・・・・アンド回
路、８・・・・・・検出回路、９・・・・・・クロック
異常検出部。 出　願　人　　　　　日本電気株式会社代　理　人　　
　　　弁理士　山内　梅雄第１図The drawings are for illustrating one embodiment of the present invention, of which Fig. 1 is a block diagram of a clock distribution system, and Fig. 2 is a block diagram of a clock distribution system.
The figure is a timing chart showing the waveform at each point when the clock is normal, and Figure 3 is the timing chart showing the waveform at each point when there is an 'O' fixed failure in the clock system.1...・Clock generation unit, 2...
Clock distribution unit, 3...Logic unit,
4 to 6... Cable, 7... AND circuit, 8... Detection circuit, 9... Clock abnormality detection section. Applicant: NEC Corporation Agent
Patent Attorney Umeo Yamauchi Figure 1

Claims (1)

【特許請求の範囲】[Claims] 一定の周期をもったクロックパルスを複数の論理回路部
に同一の位相で分配するクロック分配システムにおいて
、前記複数の論理回路部のそれぞれから等しい遅延時間
をもって供給されるクロック信号を入力するアンド回路
と、このアンド回路の出力レベルを検出しクロック分配
系の故障を検出する検出回路とを有するクロック異常検
出部を備えたことを特徴とするクロック分配システム。In a clock distribution system that distributes clock pulses with a constant period to a plurality of logic circuit sections with the same phase, an AND circuit that inputs clock signals supplied with equal delay times from each of the plurality of logic circuit sections; , and a detection circuit that detects the output level of the AND circuit and detects a failure in the clock distribution system.